DE112011106049B4 - Halbleiterbauelement und verfahren zur herstellung desselben - Google Patents

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Abstract

Halbleiterbauelement, umfassend: eine Mehrzahl von vertikal gestapelten Nanodrähten, die oberhalb eines Substrats angeordnet sind, wobei einer der Nanodrähte ein aktiver Nanodraht ist und einer der Nanodrähte ein inaktiver Nanodraht ist, wobei der inaktive Nanodraht einen inaktiven Kanalabschnitt innerhalb des Kanalgebiets aufweist, der von mindestens einem des Sourcegebiets und des Draingebiets elektrisch isoliert ist, eine den aktiven Nanodraht umschließende Gatestruktur, die ein Kanalgebiet des Bauelements festlegt, und ein Sourcegebiet und ein Draingebiet auf gegenüberliegenden Seiten des Kanalgebiets.

Description

  • GEBIET DER ERFINDUNG
  • Ausführungsformen dieser Erfindung betreffen das Gebiet der Halbleiterbauelemente und insbesondere nichtplanare Gate-All-Around-Bauelementstrukturen und Verfahren zum Herstellen derartiger Strukturen mit variierten Gatebreiten.
  • HINTERGRUND
  • Da Hersteller von integrierten Bauelementen die Merkmalgrößen von Transistorbauelementen kontinuierlich verkleinern, um eine höhere Schaltungsdichte und eine höhere Leistung zu erzielen, ist es notwendig, Transistor-Treiberströme zu bedienen, gleichzeitig aber Kurzkanaleffekte, wie z. B. parasitäre Kapazität und Leckströme im Sperrzustand, bei den Bauelementen der nächsten Generation zu reduzieren.
  • Nichtplanare Transistoren, wie z. B. lamellenbasierende Dual- und Tri-Gate-Transistoren, verbessern die Kontrolle über Kurzkanaleffekte. Zum Beispiel ist das Gate bei Tri-Gate-Transistoren an drei Seiten des Kanalgebiets anliegend ausgebildet. Da die Gatestruktur die Lamelle an drei Oberflächen umgibt, weist der Transistor im Wesentlichen drei Gates auf, die den Strom im Kanalgebiet der Lamelle steuern. Diese drei Gates gestatten eine vollständigere Verarmung innerhalb der Lamelle und führen dank einer steileren Unterschwellsteilheit (Sub-Threshold Current Swing, SS) und einer kleineren draininduzierten Barrierenerniedrigung (Drain Induced Barrier Lowering, DIBL) zu geringeren Kurzkanaleffekten. In letzter Zeit wurden Wrap-Around-Gatestrukturen entwickelt, wobei die Gateelektrode und die Source-/Drainkontakte den gesamten Umfang von Halbleiter-Nanodrähten umschließen und dadurch auch bei steigenden Treiberströmen eine bessere Regelung der Leckströme und der Kapazität in den Aktivgebieten ermöglichen.
  • Treiberströme sind üblicherweise durch Variieren der Gatebreite für die Spezifikationen des Bauelements maßgeschneidert. Bei Dual- und Tri-Gate-Bauelementen kann die Lamellenhöhe geändert werden. Jedoch erfordern neue Wrap-Around-Transistoren andere Ansätze, um die Gatebreite von Nanodraht-basierten Bauelementen zu variieren, und erfordern außerdem eine weitere Entwicklung von neuen Herstellungsverfahren, die in die heutigen Prozesse integriert werden können.
  • Die Druckschrift WO 2013/095 651 A1 offenbart eine nicht-planare Rundum-Gate-Schaltung und deren Herstellungsverfahren in einer Ausführungsform und umfasst das Bauelement ein Substrat mit einer Oberfläche mit einer ersten Gitterkonstante und eingebettete epitaktische Source- und Drain-Bereiche werden auf der Oberfläche des Substrats gebildet. Die eingebetteten epitaktischen Source- und Drain-Bereiche besitzen eine zweite Gitterkonstante, die sich von der ersten Gitterkonstante unterscheidet. Kanalnanodrähte mit einer dritten Gitterkonstante werden zwischen den eingebetteten epitaktischen Source- und Drain-Bereichen gebildet und an diese gekoppelt. In einer Ausführungsform unterscheiden sich die zweite Gitterkonstante und die dritte Gitterkonstante von der ersten Gitterkonstanten. Die Kanalnanodrähte umfassen einen untersten Kanalnanodraht und eine untere Gate-Isolierung, die auf der Oberfläche des Substrats unter dem untersten Kanalnanodraht gebildet wird. Die elektrische Gate-Schicht wird auf und um alle Kanalnanodrähte aufgetragen. Eine Gate-Elektrode wird auf der elektrischen Schicht gebildet und umschließt alle Kanalnanodrähte.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A stellt eine zweidimensionale Querschnittsansicht einer Nanodraht-basierten Halbleiterstruktur gemäß einer Ausführungsform der Erfindung dar.
  • 1B stellt eine zweidimensionale Querschnittsansicht einer Nanodraht-basierten Halbleiterstruktur gemäß einer Ausführungsform der Erfindung dar.
  • 2A bis 2D stellen eine dreidimensionale Perspektive von Abläufen in einem Prozess zum Ausbilden eines Nanodraht-basierten Transistors gemäß einer Ausführungsform der Erfindung dar.
  • 2E bis 2K stellen eine zweidimensionale Querschnittsansicht von Abläufen in einem Prozess zum Ausbilden eines Nanodraht-basierten Transistors gemäß einer Ausführungsform der Erfindung dar.
  • 3A bis 3C stellen eine zweidimensionale Querschnittsansicht von Abläufen in einem Prozess zum Ausbilden eines Nanodraht-basierten Transistors gemäß einer Ausführungsform der Erfindung dar.
  • 4A bis 4E stellen eine zweidimensionale Querschnittsansicht von Abläufen in einem Prozess zum Ausbilden eines Nanodraht-basierten Transistors gemäß einer Ausführungsform der Erfindung dar.
  • 4A bis 4E stellen eine zweidimensionale Querschnittsansicht von Abläufen in einem Prozess zum Ausbilden eines Nanodraht-basierten Transistors gemäß einer Ausführungsform der Erfindung dar.
  • 5A–5C stellen eine zweidimensionale Querschnittsansicht von Ausführungsformen einer Nanodraht-basierten Halbleiterstruktur dar.
  • 6 stellt eine Recheneinheit gemäß einer Ausführungsform der Erfindung dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es werden Gate-All-Around-Transistoren mit variablen Gatebreiten sowie Verfahren zum Ausbilden derartiger Transistoren beschrieben. Ausführungsformen der vorliegenden Erfindung sind in Bezug auf konkrete Einzelheiten beschrieben, um ein gründliches Verständnis der Erfindung bereitzustellen. Außerdem sind die verschiedenen, in den Fig. dargestellten Ausführungsformen erläuternde Repräsentationen und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Es werden hier Nanodraht-basierte Gate-All-Around-Transistorbauelemente, die einen oder mehrere aktive Nanodrähte und einen oder mehrere inaktive Nanodrähte aufweisen, beschrieben. Verfahren zum Herstellen derartiger Transistoren werden ebenfalls beschrieben. Eine oder mehrere Ausführungsformen der vorliegenden Erfindung betreffen Ansätze zum Variieren der Gatebreite einer Transistorstruktur, die einen vertikalen Nanodraht-Stapel mit einer individuellen Anzahl an Nanodrähten aufweist. Die Ansätze umfassen das Inaktivieren einer bestimmten Anzahl an Nanodrähten (d. h. so, dass kein Strom durch den Kanalabschnitt des Nanodrahts fließt), indem der Kanalabschnitt des Nanodrahts durchtrennt wird, indem der Source- und Drainabschnitt des Nanodrahts vergraben wird oder beides. Im Allgemeinen kann die Gatebreite von Nanodraht-basierten Strukturen, die eine Mehrzahl von Nanodrähten aufweisen, variiert werden, indem eine bestimmte Menge Nanodrähte deaktiviert wird, während andere Nanodrähte aktiv bleiben.
  • In einer Ausführungsform wird ein Nanodraht in einem vertikalen Nanodraht-Stapel durch Ätzen des Kanalabschnitts des Nanodrahts deaktiviert. Der vertikale Nanodraht-Stapel weist abwechselnde Schichten von Nanodrahtmaterial und Opfermaterial auf. Eine Opfergatestruktur umschließt den vertikalen Nanodraht-Stapel und definiert dadurch ein Kanalgebiet des Transistors sowie ein Source- und ein Draingebiet auf gegenüberliegenden Seiten des Kanalgebiets. Die Opfergatestruktur wird entfernt, um den vertikalen Nanodraht-Stapel freizulegen, und das Opfermaterial wird entfernt, um den Umfang des Kanalabschnitts jedes Nanodrahts innerhalb des Kanalgebiets freizulegen. Ein dielektrisches Material wird anschließend innerhalb des Kanalgebiets ausgebildet, so dass die Kanalabschnitte der unteren Nanodrähte abgedeckt werden, während der Kanalabschnitt des oberen Nanodrahts am oberen Ende des Kanalgebiets freiliegt. Der freiliegende Kanalabschnitt des oberen Nanodrahts wird anschließend mithilfe von Ätzen durchtrennt, was einen inaktiven Nanodraht bildet. Das dielektrische Material wird entfernt, um jeden nicht geätzten Kanalabschnitt der unteren Nanodrähte freizulegen. Eine funktionelle Gatestruktur wird im Kanalgebiet ausgebildet, wobei sie die nicht geätzten Kanalabschnitte der unteren, aktiven Nanodrähte umschließt.
  • In einer anderen Ausführungsform wird ein Nanodraht in einem vertikalen Nanodraht-Stapel durch Isolierung des Kanalabschnitts des inaktiven Nanodrahts deaktiviert. In einer Ausführungsform wird eine Kontaktöffnung geätzt, um den vertikalen Nanodraht-Stapel in den Source-/Draingebieten des Transistors freizulegen. Das Opfermaterial wird anschließend zwischen den Source-/Drainabschnitten der Nanodrähte entfernt. Ein dielektrisches Material wird innerhalb der Kontaktöffnung derart ausgebildet, dass die Source-/Drainabschnitte der unteren Nanodrähte, d. h. der dem Substrat am nächsten gelegenen Nanodrähte, vergraben werden. Source-/Drainkontakte werden anschließend innerhalb der Kontaktöffnung ausgebildet, wobei sie die freiliegenden Source-/Drainabschnitte jedes oberen Nanodrahts umschließen. Es wird kein Kontakt mit den Source-/Drainabschnitten des vergrabenen unteren Nanodrahts gebildet. Von daher ist der Kanalabschnitt von den Source-/Draingebieten elektrisch isoliert und der Nanodraht ist inaktiv.
  • Der Umfang jedes aktiven Nanodrahts in einem Transistor bildet den leitfähigen Abschnitt des Kanals. Von daher ist die Gesamtgatebreite des Transistors die Summe der Umfänge der aktiven Nanodrähte. Inaktive Nanodrähte tragen nicht zu der Gesamtgatebreite bei. Somit kann bei einem Nanodraht-Stapel, der eine gegebene Anzahl an Nanodrähten aufweist, die Gesamtgatebreite variiert werden, indem die Anzahl aktiver und inaktiver Nanodrähte innerhalb des Nanodraht-Stapels geändert wird.
  • 1A und 1B stellen Ausführungsformen eines Nanodraht-basierten Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung dar. 1A ist eine zweidimensionale Querschnittsansicht eines Transistors, der zwei aktive, zu der Gatebreite beitragende Nanodrähte und einen inaktiven Nanodraht mit einem unterbrochenen Kanalabschnitt aufweist. 1B ist eine zweidimensionale Querschnittsansicht eines Transistorbauelements, das zwei aktive, zu der Transistor-Gatebreite beitragende Nanodrähte und einen inaktiven Nanodraht mit vergrabenen Source- und Drainabschnitten aufweist. Obwohl drei Nanodrähte in 1A–1B zur Veranschaulichung dargestellt sind, versteht es sich, dass andere Ausführungsformen mehr oder weniger Nanodrähte aufweisen können.
  • In 1A ist gemäß einer Ausführungsform der Erfindung eine Mehrzahl von vertikal gestapelten Nanodrähten 110 über einem Substrat 102 angeordnet. Eine Gatestruktur umschließt (wraps around) jeden aktiven Nanodraht 110A, so dass sie ein Kanalgebiet 140 des Bauelements und in jedem aktiven Nanodraht 110A angeordnete Kanalabschnitte 113A definiert. Source- und Draingebiete 145 sind auf gegenüberliegenden Seiten jedes Kanalgebiets 140 angeordnet. Die Gatestruktur weist Gatedielektrikumsschicht 143 und Gateelektrode 144 auf. Durch vollständige Umschließung (wrapping around) des Kanalabschnitts 113 jedes aktiven Nanodrahts 110A. erhöht die Gatestruktur die Gatekontrolle im Vergleich zu der von planaren und auf Lamellen basierenden Transistoren, indem parasitäre Leckstrompfade unterbunden werden, weswegen Kurzkanaleffekte verbessert werden. In einer Ausführungsform der Erfindung weist inaktiver Nanodraht 110E einen unterbrochenen Kanalabschnitt 113B auf, so dass kein Strom zwischen dem Source- und dem Drainabschnitt 111B fließen kann. In einer Ausführungsform sind die Source- und Drainabschnitte 111 jedes Nanodrahts 110 durch Opfermaterial 112 getrennt. Die Source- und Drainabschnitte 111A des untersten Nanodrahts 110A liegen auf Grundlamelle 106. Untere Gateisolation 152 isoliert die Gatestruktur von dem Substrat 102.
  • Substrat 102 kann aus einem zur Herstellung von Halbleiter-Bauelementen geeigneten Material gebildet werden. In einer Ausführungsform wird die Struktur unter Verwendung eines Halbleiter-Bulksubstrats ausgebildet. Substrat 102 kann Silizium, Germanium, Siliziumgermanium oder ein III-V-Verbindungshalbleitermaterial umfassen, ist aber nicht darauf beschränkt. In einer Ausführungsform wird die Struktur unter Verwendung eines SOI-Substrats (Silicon-on-Insulator, Silizium auf einem Isolator) ausgebildet. Ein SOI-Substrat umfasst ein unteres Bulksubstrat, eine auf dem unteren Bulksubstrat angeordnete mittlere Isolierschicht und eine obere monokristalline Schicht. Die mittlere Isolierschicht kann Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid umfassen. Die obere einkristalline Schicht kann ein beliebiges geeignetes Halbleitermaterial sein, wie jene, die vorstehend für ein Bulksubstrat aufgelistet wurden.
  • In einer Ausführungsform sind Nanodrähte 110 und Opfermaterial 112 jeweils ein Halbleitermaterial. In einer derartigen Ausführungsform sind Nanodrähte 110 und Opfermaterial 112 einkristallin und weisen eine Gitterkonstante auf. In einer Ausführungsform kann Opfermaterial 112 ein beliebiges Material sein, das selektiv in Bezug auf Nanodrähte 110 geätzt werden kann. In einer Ausführungsform ist Opfermaterial 112 ein Material, dass Verspannungen in Nanodrähten 110 erzeugen kann. Nanodrähte 110 und Opfermaterial 112 können jeweils ein Material, wie Silizium, Germanium, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP, sein, sind aber nicht darauf beschränkt. In einer konkreten Ausführungsform sind Nanodrähte 110 Silizium und Opfermaterial 112 ist SiGe. In einer anderen konkreten Ausführungsform sind Nanodrähte 110 Germanium und Opfermaterial 112 ist SiGe. In einer Ausführungsform umfassen die Nanodrähte 110 insbesondere im Kanalabschnitt 113 ein verspanntes Material.
  • In einer Ausführungsform kann jeder Nanodraht 110 als Draht oder Band dimensioniert sein, wie nachstehend beschrieben, und kann eckige oder abgerundete Ecken aufweisen. Die Dicke jedes Nanodrahts 110 bestimmt die elektrischen Eigenschaften, die Integration und die Leistung des Transistorbauelements. In einer Ausführungsform ist jeder Nanodraht 110 hinreichend dick, um übermäßige Oberflächenstreuung zu vermeiden, die einen großen Kanalwiderstand verursachen kann. Jeder Nanodraht 110 ist außerdem hinreichend dünn, um den Transistorbetrieb in einer vollständig verarmten Weise zu ermöglichen. In einer Ausführungsform liegen die Abmessungen eines Nanodrahts 110 bei einer Querschnittsbetrachtung im Nanobereich. Zum Beispiel ist in einer konkreten Ausführungsform die kleinste Abmessung eines Nanodrahts 110 kleiner als ungefähr 20 nm.
  • Die Gatebreite eines Transistors legt die Treiberstromleistung des Transistors fest. Bei Nanodraht-basierten Transistoren bestimmt die kumulative Länge der Umfänge der Kanalgebiete der aktiven Nanodrähte die Gatebreite jenes Transistors. Da die Querschnittsfläche von Nanodrähten sowohl durch Verarmungs- als auch Oberflächenstreuungsbedenken beschränkt ist, kann die Gatebreite durch Erhöhen oder Reduzieren der Anzahl aktiver Nanodrähte einer gegebenen Größe in einem Transistor vergrößert oder verkleinert werden. Größere Mengen aktiver Nanodrähte 110A ermöglichen eine höhere Treiberstromleistung des Transistorbauelements, indem die Gatebreite vergrößert wird. Jedoch ist die Anzahl aktiver Nanodrähten durch Beschränkungen hinsichtlich der Gesamthöhe des sowohl aktive als auch inaktive Nanodrähte umfassenden Nanodraht-Stapels begrenzt. Mit einer größer werdenden Höhe eines Nanodraht-Stapels erhöht sich das Risiko einer Nichtintegration. Nanodraht-Transistoren können von einem bis 10 Nanodrähte aufweisen. In einer Ausführungsform umfasst der Nanodraht-Stapel drei Nanodrähte, wie in 1A dargestellt.
  • In einer Ausführungsform ist die Gatedielektrikumsschicht 143 aus einem High-k-Dielektrikumsmaterial gebildet. Zum Beispiel ist in einer Ausführungsform die Gatedielektrikumsschicht 143 aus einem Material, wie Hafniumoxid, Hafnium-Oxinitrid, Hafniumsilikat, Lanthanoxid, Zirkonoxid, Zirkonsilikat, Tantaloxid, Barium-Strontium-Titanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid, Blei-Zink-Niobat oder deren Kombination, gebildet, ist aber nicht darauf beschränkt.
  • In einer Ausführungsform ist Gateelektrode 144 aus einer Metallschicht, wie z. B. – jedoch nicht darauf beschränkt – Metallnitriden, Metallcarbiden, Metallsiliziden, Metallaluminiden, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Kobalt, Nickel und leitfähigen Metalloxiden, gebildet. In einer konkreten Ausführungsform besteht die Gateelektrode aus einem keine Austrittsarbeit einstellenden Füllmaterial, das über einer Metallschicht, die eine Austrittsarbeit einstellt, ausgebildet ist. In einer Ausführungsform umfasst Gateelektrode 144 ein p-Typ-Austrittsarbeit-Metall. In einer anderen Ausführungsform umfasst Gateelektrode 144 ein n-Typ-Austrittsarbeit-Metall.
  • In einem Aspekt bilden Source- und Drainabschnitte 111 von Nanodrähten 110 und Opfermaterial 112 zwischen Source- und Drainabschnitten 111 heterogene Source- und Draingebiete 145, wie in 1A dargestellt. In einer Ausführungsform können heterogene Source- und Draingebiete 145 dotiert oder undotiert sein.
  • In einem anderen Aspekt wird Opfermaterial 112 zwischen Source- und Drainabschnitten 111 entfernt, so dass Source- und Draingebiete 145 die Source- und Drainabschnitte 111 von Nanodrähten 110 umfassen. Ein Metallkontakt kann dann ausgebildet werden, indem die Source- und Drainabschnitte von 111A umschlossen werden, um Kontakt mit aktiven Nanodrähten 110A herzustellen.
  • In einem anderen Aspekt werden homogene Source- und Draingebiete 145 ausgebildet. In einer Ausführungsform werden sowohl die Source und Drainabschnitte 111 der Nanodrähte 110 als auch das Opfermaterial 112 aus den Source- und Draingebieten 145 entfernt. In einer konkreten Ausführungsform wird ein Halbleitermaterial auf das Substrat aufgewachsen, wobei ein Kontakt mit den Kanalabschnitten 113 jedes Nanodrahts 110 gebildet wird. In einer Ausführungsform können homogene Source- und Draingebiete 145 dotiert oder undotiert sein. In einer anderen konkreten Ausführungsform wird eine Metallspezies innerhalb der Source- und Draingebiete 145 ausgebildet, die einen Kontakt mit den Kanalabschnitten 113 der Nanodrähte 110 bildet.
  • Seitenwandspacer 134 können auf den vertikalen Seitenwänden der Gatestruktur ausgebildet sein, um eine fakultative Dotierung der Source- und Draingebiete auszugleichen und/oder die Gateelektrode von jeglichem nachträglich auf die Source- und Draingebiete aufgewachsenen epitaktischen Material zu isolieren. Seitenwandspacer 134 können aus einem isolierenden dielektrischen Material, wie z. B. – jedoch nicht darauf beschränkt – Siliziumdioxid, Siliziumoxynitrid oder Siliziumnitrid, gebildet sein.
  • 1B stellt eine andere Ausführungsform der Erfindung dar, wobei der Kanalabschnitt eines inaktiven Nanodrahts von den Source- und Draingebieten des Transistors elektrisch isoliert ist. Gemäß einer Ausführungsform der Erfindung ist eine Mehrzahl von vertikal gestapelten Nanodrähten 110 über einem Substrat 102 angeordnet. Die Gatestruktur, die Gateelektrode 144 und Gatedielektrikum 143 umfasst, definiert das Kanalgebiet 140 des Bauelements und ein Source- und ein Draingebiet 145 auf gegenüberliegenden Seiten des Kanalgebiets. Aktive Nanodrähte 110A weisen einen Kanalabschnitt 113A und Source- und Drainabschnitte 111A auf. Inaktives Nanodraht 110B weist einen Kanalabschnitt 113B und inaktive Source- und Drainabschnitte 111B auf.
  • In einer Ausführungsform sind die Source- und Drainabschnitte 111A jedes aktiven Nanodrahts 110A vollständig von den Source- und Drainkontakten 148 umschlossen. In einer Ausführungsform ist inaktives Nanodraht 110B elektrisch nicht mit den Source- und Draingebieten 145 gekoppelt. In einer Ausführungsform sind die Source- und Drainabschnitte 111B jedes inaktiven Nanodrahts 110B im dielektrischen Material 146, das den Kanalabschnitt 113B von dem Source- und dem Drainabschnitt 111E elektrisch isoliert, vergraben. In einer Ausführungsform weisen alle Nanodrähte 110 jeweils einen intakten Kanalabschnitt 113 auf, wie in 1B dargestellt.
  • Die Source- und Drainkontakte 148 sind in einer Ausführungsform aus einer Metallspezies angefertigt. Die Metallspezies kann ein reines Metall, wie Nickel, Kobalt oder Palladium, sein, oder sie kann eine Legierung, wie eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (wie z. B. ein Silizidmaterial), sein. In einer Ausführungsform wird vor dem Ausbilden des Kontaktmetalls eine Titannitrid-Grundierschicht innerhalb des Grabens gebildet.
  • In einem anderen Aspekt der Erfindung werden Verfahren zum Herstellen eines Nanodraht-basierten Halbleiterbauelements bereitgestellt. 2A bis 2K zeigen dreidimensionale Perspektiven und zweidimensionale Querschnittsansichten, die verschiedene Abläufe in einem Verfahren zum Herstellen eines Nanodraht-basierten Transistors gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Ein Verfahren zum Herstellen eines Halbleiterbauelements kann das Ausbilden einer Mehrzahl von Nanodrähten über einem Substrat umfassen. 2A stellt ein konkretes Beispiel dar, das das Ausbilden von drei Nanodrähten zeigt. Ein Substrat 202, das einen darauf angeordneten vertikalen Nanodraht-Stapel 208 aufweist, wird bereitgestellt. In einer Ausführungsform umfasst vertikaler Nanodraht-Stapel 208 abwechselnde Schichten des Nanodrahtmaterials 210 und des Opfermaterials 212. In einer Ausführungsform umfasst der Nanodraht-Stapel drei Nanodrähte 210 und zwei Schichten des Opfermaterials 212.
  • In einer Ausführungsform können Nanodrähte 210 und Opfermaterial 212 durch Aufwachsen abwechselnder Materialschichten auf die Oberfläche eines Halbleiter-Bulksubstrats und anschließendes Strukturieren der Schichten, z. B. mit einer Maske und einem Plasmaätzverfahren, um eine lamellenartige Struktur auszubilden, gebildet werden. In einer Ausführungsform werden die abwechselnden Schichten auf einem einkristallinen Halbleitersubstrat ausgebildet. In einer anderen Ausführungsform werden die abwechselnden Schichten auf einem Halbleiter-Bulksubstrat, das eine SiGe-Oberschicht aufweist, ausgebildet. In einer Ausführungsform umfasst die lamellenartige Struktur vertikalen Nanodraht-Stapel 208, der auf Grundlamelle 206 angeordnet ist In einer Ausführungsform ist Grundlamelle 206 aus dem oberen Abschnitt des Substrats 202 ausgebildet, wo das Substratmaterial unterhalb des untersten Nanodrahts als Opfermaterial dient. In einer anderen Ausführungsform wird Grundlamelle 206 aus demselben Material wie Opfermaterial 212 ausgebildet. In einer anderen Ausführungsform wird Grundlamelle 206 aus einer Kombination von sowohl Substrat 202 als auch Opfermaterial 212 ausgebildet. Opfermaterial 212 kann auf die Oberfläche des Substrats 202 aufgewachsen oder darauf abgeschieden werden, um einen Teil der Bulklamelle 206 auszubilden. Bulklamelle 206 kann außerdem Pufferschichten aufweisen, die zum Abstufen der Gitterkonstante vom Substrat bis zur Oberfläche, auf die vertikaler Nanodraht-Stapel 208 aufgewachsen wird, dienen.
  • In einer Ausführungsform kann Substrat 202 außerdem Gebiete flacher Grabenisolation (Shallow Trench Isolation, STI) 204 aufweisen. STI-Gebiete 204 dienen der Reduzierung von Leckströmen zwischen benachbarten Bauelementen. STI-Gebiete 204 können mithilfe von herkömmlichen Halbleiterstrukturierungsverfahren (z. B. Fotolithografie und Ätzen) ausgebildet werden. STI-Gebiete 204 können ein dielektrisches Material, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid und deren Kombinationen, aufweisen.
  • In einer anderen Ausführungsform wird vertikaler Nanodraht-Stapel 208 auf einem SOI-Substrat, das ein unteres Substrat, eine mittlere Isolierschicht und eine obere einkristalline Halbleiterschicht aufweist, ausgebildet. In einer Ausführungsform werden die den vertikalen Nanodraht-Stapel 208 umfassenden Schichten auf die obere einkristalline Halbleiterschicht aufgewachsen und anschließend zu einer lamellenartigen Struktur strukturiert. In einer Ausführungsform dient die mittlere Isolierschicht als die Isolationsschicht.
  • In einer Ausführungsform werden Nanodrähte 210 und Opfermaterial 212 jeweils aus einem einkristallinen Material mit einer Gitterkonstante ausgebildet. In einer Ausführungsform werden Nanodrähte 210 und Opfermaterial 212 aus einem Halbleitermaterial ausgebildet. In einer Ausführungsform wird Opfermaterial 212 aus einem Material, das selektiv in Bezug auf Nanodrähte 210 geätzt werden kann, ausgebildet. In einer Ausführungsform wird Opfermaterial 212 ausgewählt, um Verspannungen in Nanodrähten 210 zu erzeugen. Nanodrähte 210 und Opfermaterial 212 im vertikalen Nanodraht-Stapel 208 werden idealerweise jeweils aus einem einkristallinen Halbleitermaterial, wie z. B. – jedoch nicht darauf beschränkt – Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP, ausgebildet. In einer Ausführungsform sind Nanodrähte 210 Silizium und Opfermaterial 212 ist SiGe, um einen n-Typ-Transistor zu bilden. In einer Ausführungsform sind die Nanodrähte 210 undotiertes Germanium und Opfermaterial 212 ist SiGe, um einen p-Typ-Transistor zu bilden.
  • Vertikaler Nanodraht-Stapel 208 weist eine Höhe 224, eine Breite 222 und eine Länge 220 auf. Vertikaler Nanodraht-Stapel 208 wird derart ausgebildet, dass er eine Breite 222 aufweist, die kleiner als 30 nm und idealerweise kleiner als 25 nm ist. In einer Ausführungsform ist Höhe 224 kleiner als die Höhe, bei der Integrationsprobleme, wie Lamellenumsturz, Lamellenprofildeformation und mangelhafte Einheitlichkeit entscheidender Lamellenabmessungen, beginnen aufzutreten. Die Dicke der Nanodrähte 210 und des Opfermaterials 212 beeinflussen ebenfalls die Höhe 224. In einer Ausführungsform sind Nanodrähte 210 und Opfermaterial 212 hinreichend dünn, um eine Höhe 224 zu erzielen, die kleiner als die Höhe ist, bei der Integrationsprobleme beginnen aufzutreten.
  • Als Nächstes wird eine Opfergatedielektrikumsschicht 228 flächendeckend auf die Oberseite und die Seitenwände des vertikalen Nanodraht-Stapels 208 abgeschieden. Opfergatedielektrikumsschicht 228 kann mit einer Dicke von etwa 10–50 Å abgeschieden werden. In einer besonderen Ausführungsform ist Opfergatedielektrikumsschicht 228 ein dielektrisches Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid. Opfergatedielektrikumsschicht 228 kann mithilfe herkömmlicher chemischer Gasphasenabscheidungsverfahren (CVD-Verfahren) abgeschieden werden. Wie in 2B dargestellt, wird dann ein Opfergatematerial 250 auf die Struktur einschließlich der Opfergatedielektrikumsschicht 228 flächendeckend abgeschieden. Opfergatematerial 250 wird mit einer Dicke abgeschieden, die die Höhe des vertikalen Nanodraht-Stapels 208 übersteigt. In einer Ausführungsform wird Opfergatematerial 250 aus einem Halbleitermaterial, wie zum Beispiel polykristallinem Silizium, ausgebildet.
  • Als Nächstes wird gemäß einer in 2C dargestellten Ausführungsform der Erfindung eine Opfergateelektrode 230 durch Strukturierung des Opfergatematerials 250 unter Verwendung herkömmlicher Fotolithografie- und Ätzverfahren ausgebildet. Ätzen des Opfergatematerials 250, um Opfergateelektrode 230 auszubilden, legt die Opfergatedielektrikumsschicht 228 in den Source- und Draingebieten des vertikalen Nanodraht-Stapels 208 frei. Opfergatedielektrikumsschicht 228 dient während der Strukturierung und Ausbildung des Opfergates 230 als eine Ätzstoppschicht und verhindert dadurch Schäden an den Source- und Draingebieten des vertikalen Nanodraht-Stapels 208. In einer Ausführungsform werden Opfergatedielektrikumsschicht 228 und Opfergateelektrode 230 aus Materialien, die hinreichend unterschiedliche Ätzselektivität aufweisen, ausgebildet, so dass Opfergatedielektrikumsschicht 228 während des Ätzens der Opfergateelektrode 230 als eine Ätzstoppschicht dienen kann.
  • Als Nächstes wird Opfergatedielektrikumsschicht 228 von der Oberseite und den Seitenwänden des vertikalen Nanodraht-Stapels 208 zum Beispiel unter Verwendung eines herkömmlichen Nassätzverfahrens entfernt. In einer Ausführungsform ist Opfergatedielektrikumsschicht 228 eine Siliziumoxidschicht, die unter Verwendung eines Nassätzens mit verdünnter Flusssäure (HF) entfernt wird. Nach der Ausbildung der Opfergatestruktur können Nanodrähte 210 zum Beispiel mithilfe von Erweiterungs-(tip implantation) oder Halo-Implantation dotiert werden, wie im Stand der Technik allgemein bekannt.
  • Gemäß einer in 2C dargestellten Ausführungsform der Erfindung wird ein Paar Seitenwandspacer 234 an den Seitenwänden der Opfergateelektrode 230 ausgebildet, um die fakultative Dotierung der Source- und Draingebiete auszugleichen und/oder die Gateelektrode von jeglichem epitaktischen Material, das nachfolgend auf die Source- und Draingebiete aufgewachsen wird, zu isolieren. Das Paar Seitenwandspacer 234 kann unter Verwendung herkömmlicher, im Stand der Technik bekannter Verfahren zum Ausbilden selektiver Spacer ausgebildet werden. Seitenwandspacer 234 können ein beliebiges geeignetes dielektrisches Material, wie z. B. – jedoch nicht darauf beschränkt – Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid und deren Kombinationen, sein. In einer Ausführungsform sind Seitenwandspacer 234 von 2 bis 10 nm dick.
  • In einer Ausführungsform sind Source- und Draingebiete 245 heterogen, wobei sie die Source- und Drainabschnitte 211 und Opfermaterial 212 des vertikalen Nanodraht-Stapels aufweisen, wie in 2C dargestellt. In einer Ausführungsform wird ein epitaktisches Material auf die Oberfläche des vertikalen Nanodraht-Stapels 208 innerhalb der Source- und Draingebiete 245 aufgewachsen. Heterogene Source- und Draingebiete 245 können dotiert oder undotiert sein. In einer Ausführungsform können die heterogenen Source- und Draingebiete 245 mithilfe einer Ionenimplantation dotiert werden.
  • In einer anderen Ausführungsform umfassen Source- und Draingebiete 245 die Source- und Drainabschnitte 211 der Nanodrähte 210. In einer Ausführungsform werden Opfermaterial 212 und mindestens ein Abschnitt der Grundlamelle 206 innerhalb der Source- und Draingebiete 245 entfernt, um den Umfang der Source- und Drainabschnitte 211 von Nanodrähten 210 freizulegen. In einer Ausführungsform werden Source- und Drainabschnitte 211 über Metallkontakte miteinander gekoppelt. In einer Ausführungsform umschließen die Kontakte die freigelegten Source- und Drainabschnitte 211 von Nanodrähten 210. In einer Ausführungsform umfassen die Kontakte eine leitfähige Metallspezies.
  • In einer anderen Ausführungsform sind Source- und Draingebiete 245 homogen. Um homogene Source- und Draingebiete auszubilden, werden die Source- und Drainabschnitte 211, Opfermaterial 212 und mindestens ein Abschnitt der Grundlamelle 206 entfernt. Anschließend wird ein Material innerhalb der Source- und Draingebiete abgeschieden, um einen Kontakt mit den Kanalabschnitten 213 jedes Nanodrahts 210 auszubilden. In einer Ausführungsform wird ein einkristallines Halbleitermaterial auf das Substrat aufgewachsen, um angehobene Source- und Draingebiete auszubilden. In einer anderen Ausführungsform stellen die homogenen Source- und Draingebiete 245 Verspannungen in den Kanalabschnitten 213 von Nanodrähten 210 bereit. Das Halbleitermaterial kann nach Bedarf in situ dotiert werden. In einer anderen Ausführungsform werden homogene Source- und Draingebiete 245 durch Abscheiden einer Metallspezies ausgebildet, um einen Kontakt mit den Kanalabschnitten 213 von Nanodrähten 210 zu bilden.
  • Eine dielektrische Zwischenschicht (Inter-Layer Dielectric, ILD) 238 wird gemäß einer Ausführungsform der Erfindung flächendeckend auf das Substrat abgeschieden, wie in 2D dargestellt. Die ILD-Abdeckschicht 238 kann unter Verwendung einer CVD abgeschieden werden. In einer Ausführungsform wird ILD-Schicht 238 aus einem beliebigen, allgemein bekannten dielektrischen Material, wie z. B. – jedoch nicht darauf beschränkt – undotiertem Siliziumoxid, dotiertem Siliziumoxid (z. B. BPSG, PSG), Siliziumnitrid und Siliziumoxynitrid, ausgebildet. ILD-Schicht 238 wird danach unter Verwendung eines herkömmlichen chemisc-mechanischen Planarisierungsverfahrens zurück poliert, um die Oberseite der Opfergateelektrode 230 und die Oberseite der Seitenwandspacer 234 freizulegen.
  • Als Nächstes wird Opfergateelektrode 230 entfernt, um Opfergatedielektrikum 228 am vertikalen Nanodraht-Stapel 208 innerhalb des Kanalgebiets 240 freizulegen, wie in der in 2E dargestellten Ausführungsform gezeigt. 2E ist die entlang der Linie A-A' gezeichnete, zweidimensionale Querschnittsansicht der in 2D dargestellten Ausführungsform. ILD-Schicht 238 schützt den vertikalen Nanodraht-Stapel 208 innerhalb der Source- und Draingebiete 245 während des Entfernens der Opfergateelektrode 230. Außerdem dient die Opfergatedielektrikumsschicht 228 am vertikalen Nanodraht-Stapel 208 innerhalb des Kanalgebiets 240 als ein Ätzstopp, der den vertikalen Nanodraht-Stapel 208 während des Entfernens der Opfergateelektrode 230 schützt. Opfergateelektrode 230 kann unter Verwendung eines herkömmlichen Ätzverfahrens, wie eines Plasma-Trockenätzens oder eines Nassätzens, entfernt werden. In einer Ausführungsform kann ein Nassätzmittel, wie eine TMAH-Lösung, verwendet werden, um die Opfergateelektrode selektiv zu entfernen.
  • In einer Ausführungsform wird dann Opfergatedielektrikumsschicht 228 entfernt, um den vertikalen Nanodraht-Stapel 208 innerhalb des Kanalgebiets 240 freizulegen. Opfergatedielektrikumsschicht 228 kann unter Verwendung eines herkömmlichen Ätzverfahrens entfernt werden. In einer Ausführungsform ist Opfergatedielektrikumsschicht 228 Siliziumoxid, das unter Verwendung eines Nassätzens mit verdünnter Flusssäure (HF) entfernt wird.
  • Als Nächstes wird Opfermaterial 212 zwischen Nanodrähten 210 innerhalb des Kanalgebiets 240 entfernt, wie in 2F dargestellt. In einer Ausführungsform wird Opfermaterial 212 vollständig zwischen Nanodrähten 210 geätzt. In einer Ausführungsform legt das Ätzverfahren alle Oberflächen von Nanodrähten 210 innerhalb des Kanalgebiets 240 frei. Das Entfernen des Opfermaterials 212 hinterlässt einen Freiraum zwischen benachbarten Nanodrähten 210, wie in 2F dargestellt. Opfermaterial 212 kann unter Verwendung eines beliebigen bekannten Ätzmittels, das zu Nanodrähten 210 selektiv ist, entfernt werden. Die Selektivität des Ätzmittels ist für das Opfermaterial gegenüber dem Nanodrahtmaterial größer als 50:1. In einer Ausführungsform ist die Selektivität größer als 100:1. In einer Ausführungsform, in der Nanodrähte 210 Silizium sind und Opfermaterial 212 Siliziumgermanium ist, wird Opfermaterial 212 unter Verwendung eines Nassätzmittels, wie z. B. – jedoch nicht darauf beschränkt – wässriger Carbonsäure/Salpetersäure/HF-Lösung und wässriger Zitronensäure/Salpetersäure/HF-Lösung, selektiv entfernt. In einer Ausführungsform, in der Nanodrähte 210 Germanium sind und Opfermaterial 212 Siliziumgermanium ist, wird Opfermaterial 212 unter Verwendung eines Nassätzmittels, wie z. B. – jedoch nicht darauf beschränkt – einer Ammoniumhydroxid-(NH4OH)-, Tetramethylammoniumhydroxid-(TMAH)-, Ethylendiamin-Brenzcatechin-(EDP)- oder Kaliumhydroxid-(KOH)-Lösung, selektiv entfernt.
  • Dielektrisches Material 242 wird dann auf das Substrat deckend abgeschieden, so dass es Nanodrähte 210 umschließt und das Kanalgebiet 240 vollständig füllt, wie in der in 2G dargestellten Ausführungsform gezeigt. Das dielektrische Material 242 füllt vollständig die Freiräume zwischen Nanodrähten 210 und auch den Raum zwischen dem untersten Nanodraht und der oberen Oberfläche des Substrats 202 auf. Dielektrisches Material 242 wird außerdem auf der oberen Oberfläche der ILD-Schicht 238 ausgebildet. In einer Ausführungsform wird dielektrisches Material 242 aus einem beliebigen, allgemein bekannten dielektrischen Material, wie z. B. – jedoch nicht darauf beschränkt – Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid, ausgebildet. In einer konkreten Ausführungsform wird dielektrisches Material 242 aus Siliziumdioxid gebildet. Idealerweise wird das dielektrische Material 242 unter Verwendung eines hochkonformen Abscheidungsverfahrens, wie einer chemischen Niederdruck-Gasphasenabscheidung (low pressure chemical vapor deposition, LPCVD), Atomlagenabscheidung (Atomic Layer Deposition, ALD) Dielektrikum-Aufschleuderverfahren (Spin-on-Dielectric Process) oder einer Kombination dieser Verfahren, ausgebildet, um sicherzustellen, dass die Freiräume zwischen Nanodrähten 210 vollständig gefüllt werden.
  • Als Nächstes wird gemäß einer Ausführungsform der Erfindung das dielektrische Material 242 von der Oberfläche der ILD-Schicht 238 entfernt und dann innerhalb des Kanalgebiets 240 teilweise ausgespart. Dielektrisches Material 242 wird innerhalb des Kanalgebiets 240 bis zur einer Tiefe ausgespart, die zum vollständigen Freilegen des Kanalabschnitts 213 jedes Nanodrahts 210 hinreichend ist. Die Anzahl an Kanalabschnitten 213, die freigelegt werden, wird durch die Anzahl an Nanodrähten 210 bestimmt, die deaktiviert werden müssen, um die gewünschte Gatebreite des Transistors zu erzielen. In der in 2H dargestellten Ausführungsform ist der gesamte Umfang des Kanalabschnitts 213B des oberen Nanodrahts 210B freigelegt, während die Kanalabschnitte 213A jedes unteren Nanodrahts 210A vollständig im dielektrischen Material 242 vergraben bleiben. In einer Ausführungsform wird dielektrisches Material 242 unter Verwendung eines zeitlich gesteuerten HF-Nassätzen geätzt.
  • Der freigelegte Kanalabschnitt 213B des oberen Nanodrahts 210B wird dann gemäß einer Ausführungsform der Erfindung durchtrennt. In einer Ausführungsform wird der freigelegte Kanalabschnitt 213B des oberen Nanodrahts 210B in einem solchen Grad geätzt, dass der obere Nanodraht 210B keinen Strom zwischen den Source- und Draingebieten 245 leiten kann. In einer Ausführungsform wird der Kanalabschnitt 213B vollständig entfernt, wie in 2I dargestellt. Kanalabschnitt 213B kann mithilfe eines beliebigen, selektiven gegenüber dem dielektrischen Material 242 Ätzverfahrens geätzt werden. Kanalabschnitt 213B kann mithilfe eines Nass- oder Trockenätzverfahrens geätzt werden. Das dielektrische Material 242 schützt Kanalabschnitte 213A jedes unteren Nanodrahts 210A, so dass sie nicht geätzt werden.
  • Dielektrisches Material 242 wird anschließend weiter ausgespart, um die geschützten Kanalabschnitte 213A jedes unteren Nanodrahts 210A freizulegen, wie in der in 2J dargestellten Ausführungsform gezeigt. Dielektrisches Material 242 verbleibt auf Substrat 202, um die untere Gateisolation 252 zu bilden. Die Dicke der unteren Gateisolation 252 hängt von der Zeitdauer des Ätzens des dielektrischen Materials 242 ab. In einer Ausführungsform wird das aussparende Nassätzen über eine hinreichend lange Zeit durchgeführt, um eine Dicke der unteren Gateisolation zu erzielen, die hinreichend dick ist, um die obere Oberfläche des Substrats 202 gegen kapazitive Kopplung mit der nachfolgend ausgebildeten Gateelektrode zu isolieren. In einer Ausführungsform wird das aussparende Nassätzen über eine hinreichend lange Zeit durchgeführt, um eine Dicke der unteren Gateisolation zu erzielen, die hinreichend dünn ist, damit die nachfolgend ausgebildeten Gatedielektrikumsschicht und Gateelektrode derart ausgebildet werden können, dass sie den Kanalabschnitt 213 jedes unteren Nanodrahts 210A umschließen.
  • Als Nächstes wird gemäß einer Ausführungsform der Erfindung eine Gatedielektrikumsschicht 243 um den Kanalabschnitt 213A jedes unteren Nanodrahts 210A herum ausgebildet. Gatedielektrikumsschicht 243 kann, wie vorstehend beschrieben, aus einem beliebigen, allgemein bekannten Gatedielektrikumsmaterial ausgebildet werden. Die Gatedielektrikumsschicht 243 wird unter Verwendung eines hochkonformen Abscheidungsverfahrens, wie einer Atomlagenabscheidung (atomic layer deposition, ALD), ausgebildet, um die Ausbildung einer Gatedielektrikumsschicht zu gewährleisten, die eine gleichmäßige Dicke um den Kanalabschnitt 213A jedes unteren Nanodrahts 210A herum aufweist. Gatedielektrikumsschicht 243 kann ein beliebiges geeignetes Material, wie ein High-k-Dielektrikum, sein. In einer bestimmten Ausführungsform ist die Gatedielektrikumsschicht 243 Hafniumoxid, das mit einer Dicke von 1 bis 6 nm abgeschieden wird.
  • Als Nächstes wird ein Gateelektrodenmaterial auf die Gatedielektrikumsschicht 243 deckend abgeschieden, um Gateelektrode 244 auszubilden. Gateelektrode 244 kann aus einem beliebigen allgemein bekannten Gateelektrodenmaterial ausgebildet werden, wie vorstehend beschrieben. Das Gateelektrodenmaterial kann unter Verwendung eines konformen Abscheidungsverfahrens, wie z. B. ALD, abgeschieden werden, um sicherzustellen, dass Gateelektrode 244 auf der Gatedielektrikumsschicht 243 um die und zwischen den Kanalabschnitten 213A der unteren Nanodrähte 210A ausgebildet wird. Das Gateelektrodenmaterial und die Gatedielektrikumsschicht 243 auf der Oberseite der ILD-Schicht 238 werden dann chemisch-mechanisch planarisiert, bis die obere Oberfläche der ILD-Schicht 238 aufgedeckt wird, wie in 2K dargestellt, wodurch ein Transistorbauelement ausgebildet wird. Die kumulative Länge der Umfänge jedes Kanalabschnitts 213A legt gemäß einer Ausführungsform der Erfindung die Gatebreite des Transistors fest.
  • In einer anderen Ausführungsform der Erfindung werden mehr als ein Nanodraht durch Ätzen der entsprechenden Kanalabschnitte deaktiviert, wie in 3A bis 3C dargestellt. In einer Ausführungsform wird eine Struktur, die wie vorstehend beschrieben und unter Bezugnahme auf 2A bis 2G dargestellt ausgebildet ist, bereitgestellt. In einer Ausführungsform wird dielektrische Schicht 342 von der oberen Oberfläche der ILD-Schicht 338 entfernt und innerhalb des Kanalgebiets 340 ausgespart, um Kanalabschnitte 313B jedes oberen Nanodrahts 310B freizulegen. Der gesamte Umfang der Kanalabschnitte 313B wird freigelegt. Der Kanalabschnitt 313A des unteren Nanodrahts 310A verbleibt in der dielektrischen Schicht 342 vergraben. Der Kanalabschnitt 313B jedes oberen Nanodrahts 312B wird dann in einem hinreichenden Grad geätzt, so dass obere Nanodrähte 312B keinen Strom zwischen Source- und Draingebieten 345 leiten können. In einer Ausführungsform werden die Kanalabschnitte 313B vollständig geätzt, wie in 3B dargestellt. Der Kanalabschnitt 313B jedes oberen Nanodrahts 310B kann mithilfe des vorstehend in Bezug auf den Kanalabschnitt 213B des oberen Nanodrahts 210B in 2J beschriebenen Verfahrens geätzt werden.
  • Das dielektrische Material 342 wird dann weiter innerhalb des Kanalgebiets ausgespart, um den Kanalabschnitt 313A des unteren Nanodrahts 310A freizulegen, wie in der in 3C dargestellten Ausführungsform gezeigt. In einer Ausführungsform wird dielektrisches Material 342 bis zu einer hinreichenden Tiefe geätzt, um die Ausbildung der Gatedielektrikums- und der Gateelektrodenschicht um den gesamten Umfang des Kanalabschnitts 313A herum (all-around) zu ermöglichen. In einer Ausführungsform verbleibt ein Abschnitt des dielektrischen Materials 432 unterhalb des unteren Nanodrahts 310A auf der Oberfläche des Substrats 302, um das untere Gateisolationsgebiet 352 auszubilden.
  • Gemäß einer Ausführungsform der Erfindung werden anschließend ein Gatedielektrikum 343 und eine Gateelektrode 344 innerhalb des Kanalgebiets 340 ausgebildet. Gatedielektrikum 343 und Gateelektrode 344 werden, wie vorstehend in Bezug auf Gatedielektrikum 243 und Gateelektrode 244 beschrieben und in 2K dargestellt, ausgebildet. Gatedielektrikum 343 und Gateelektrode 344 umschließen den Kanalabschnitt 313A des unteren Nanodrahts 310A, so dass der Umfang des unteren Nanodrahts 310A die Gatebreite bei der dargestellten Ausführungsform des Transistors festlegt.
  • In einer anderen Ausführungsform, in der zwei Nanodrähte deaktiviert werden, wie in 3A bis 3C dargestellt, wird das dielektrische Material 342 von der oberen Oberfläche der ILD-Schicht 338 entfernt und innerhalb des Grabens ausgespart, um den Kanalabschnitt 313B des ausschließlich obersten Nanodrahts 310B freizulegen. Der einzelne freigelegte Kanalabschnitt 313B wird dann zum Beispiel mithilfe des vorstehend in Bezug auf den oberen Nanodraht 210B beschriebenen Verfahrens geätzt. Als Nächstes wird in einer Ausführungsform das dielektrische Material 342 weiter ausgespart, um den Kanalabschnitt 313B des zweitobersten Nanodrahts 310B freizulegen. Der einzelne freigelegte Kanalabschnitt 313B wird dann zum Beispiel mithilfe des vorstehend in Bezug auf den oberen Nanodraht 210B beschriebenen Verfahrens geätzt, um die in 3B dargestellte Struktur auszubilden. In einer Ausführungsform wird dann dielektrisches Material 342 von der Oberfläche des Kanalabschnitts 313A des unteren Nanodrahts 310A entfernt, so dass eine funktionelle Gatestruktur ausgebildet werden kann, die den intakten Kanalabschnitt 313A umschließt, wie vorstehend in Bezug auf untere Nanodrähte 210A beschrieben und in 3C dargestellt. Auf diese Weise kann ein Transistor, der zwei inaktive obere Nanodrähte 31 OB und einen aktiven unteren Nanodraht 310A aufweist, ausgebildet werden.
  • Wie vorstehend in 2A bis 2K und 3A bis 3C dargestellt, kann die Gatebreite eines Transistors, der dieselbe Anzahl Nanodrähte aufweist, variiert werden. In anderen Ausführungsformen der Erfindung kann der Nanodraht-Stapel mehr oder weniger Nanodrähte aufweisen. Im Allgemeinen ist mindestens ein Nanodraht aktiv, aber das offenbarte Verfahren kann verwendet werden, um Opfer-Transistoren auszubilden, die null aktive Nanodrähte aufweisen.
  • In einem anderen Aspekt der Erfindung wird die Gatebreite eines Nanodraht-basierten Transistors variiert, indem der Kanalabschnitt eines oder mehrerer Nanodrähte von einem Source-/Draingebiet des Bauelements isoliert wird. 4A bis E stellen zweidimensionale Querschnittsansichten dar, die verschiedene Abläufe in einem Verfahren zum Herstellen eines Nanodraht-basierten Transistors gemäß einer Ausführungsform der vorliegenden Erfindung repräsentieren.
  • Eine Struktur, die eine Mehrzahl von in einem vertikalen Stapel über einem Substrat 402 angeordneten Nanodrähten 410A aufweist, wird bereitgestellt, wie in 4A gezeigt. Eine Gatestruktur, die Gatedielektrikum 443 und Gateelektrode 444 aufweist, umschließt das Kanalgebiet jedes Nanodrahts 410. In einer Ausführungsform ist das Gatedielektrikum 443 ein Opfergatedielektrikum und die Gateelektrode 444 ist eine Opfergateelektrode. Unteres Gateisolationsgebiet 452 isoliert die Gatestruktur von dem Substrat 402. Die Source- und Drainabschnitte 411 jedes Nanodrahts 410 werden durch Grundlamelle 406 und Opfermaterial 412 unterstützt. ILD-Schicht 438 deckt den obersten Nanodraht in den Source- und Draingebieten 445 ab. Die Struktur kann, wie vorstehend in Bezug auf 2A bis 2K beschrieben, ausgebildet werden, wobei die Abläufe, mithilfe deren der Kanalabschnitt eines Nanodrahts durchtrennt wird, ausgelassen werden.
  • Um Source- und Drainkontakte auszubilden, werden Öffnungen 460 von der Oberfläche der ILD-Schicht 438 bis zur Oberfläche des Substrats 402 geätzt, wobei Abschnitte der ILD-Schicht 438, des Opfermaterials 412 und der Grundlamelle 406 entfernt werden, damit der gesamte Umfang des Source- und Drainabschnitte 411 jedes Nanodrahts 410 freigelegt wird, wie in 4B dargestellt. ILD-Schicht 438, Opfermaterial 412 und Lamelle 406 werden mithilfe eines gegenüber dem Nanodraht 410 selektiven Ätzverfahrens entfernt. In einer Ausführungsform werden Öffnungen 460 unter Verwendung eines fotolithografischen Verfahrens geätzt.
  • Nach dem Entfernen des Opfermaterials 412 werden Nanodrähte 410 durch die Gatestruktur unterstützt, wie in 4B dargestellt. In einer Ausführungsform werden Nanodrähte 410 zusätzlich durch eine an den Source-/Drainabschnitt 411 angrenzende Opfergatestruktur unterstützt. In einer anderen Ausführungsform werden Nanodrähte 410 ferner durch eine mit benachbarten Bauelementen assoziierte, funktionelle Gatestruktur unterstützt. In einer anderen Ausführungsform können Nanodrähte 410 am Ende des Source-/Drainabschnitts 411 enden.
  • Als Nächstes wird dielektrisches Material 446 deckend auf das Substrat abgeschieden, wobei es die Öffnungen 460 vollständig füllt, wie in 4C dargestellt. Dielektrisches Material 446 wird dann von der Oberfläche der ILD-Schicht 438 geätzt und innerhalb der Öffnung 460 ausgespart, um eine Anzahl an an Source- und Drainabschnitten 411, die der gewünschten Anzahl aktiver Nanodrähten entspricht, freizulegen, wie in 4D dargestellt. In einer Ausführungsform wird der Umfang der Source- und Drainabschnitte 411A jedes oberen Nanodrahts 410A vollständig freigelegt. In einer Ausführungsform deckt dielektrisches Material 446 vollständig die Source- und Drainabschnitte 411B des unteren Nanodrahts 410B an der Unterseite der Öffnung 460 ab.
  • In einer Ausführungsform werden Source- und Drainkontakte 458 in Öffnungen 460 ausgebildet, wie in 4E dargestellt. In einer Ausführungsform umschließen Source- und Drainkontakte 458 die Source- und Drainabschnitte 411A jedes aktiven Nanodrahts 410A. Source- und Drainkontakte 458 können mithilfe eines beliebigen Verfahrens ausgebildet werden, das geeignet ist, einen konformen Kontakt um die Source- und Drainabschnitte 411A jedes oberen Nanodrahts 410A herum (all-around) sicherzustellen. In einer Ausführungsform werden Source- und Drainkontakte 458 mithilfe von CVD abgeschieden. In einer Ausführungsform werden Source- und Drainkontakte 458 aus einer Metallspezies ausgebildet, wie vorstehend in Bezug auf in 1B dargestellte Source- und Drainkontakte 158 besprochen. In einer anderen Ausführungsform werden vor der Ausbildung der Kontakte die Source- und Drainabschnitte 411A zwischen den Öffnungen 460 entfernt. In einer Ausführungsform wird Metall innerhalb der Öffnung 460 abgeschieden, um einen Kontakt mit Kanalabschnitten 411A auszubilden. Dielektrisches Material 446 an der Unterseite der Öffnung 460 verhindert, dass Source- und Drainkontakte 458 einen elektrischen Kontakt mit den Source- und Drainabschnitten 411B des inaktiven Nanodrahts 410B bilden.
  • In einer Ausführungsform, in der Gatedielektrikum 443 ein Opfergatedielektrikum ist und Gateelektrode 444 eine Opfergateelektrode ist, wird nach der Ausbildung der Kontakte 458 ein funktionelles Gate mithilfe eines Ersatzgateverfahrens gebildet.
  • Somit wird ein Transistor, der zwei aktive Nanodrähte 410A und einen inaktiven Nanodraht 410B aufweist, ausgebildet. Die Gatebreite des Transistors ist den kombinierten Längen der Umfänge der Kanalabschnitte 411A aktiver Nanodrähte 410A gleich. 4A bis 4E stellen eine Isolation des Kanalabschnitts von sowohl dem Sourcegebiet als auch dem Draingebiet dar; es versteht sich, dass eine Isolation von ausschließlich dem Sourcegebiet oder dem Draingebiet hinreichend ist, um einen Nanodraht zu deaktivieren.
  • Die Anzahl aktiver und inaktiver Nanodrähte in einem Nanodraht-Stapel kann variiert werden, um Transistoren mit verschiedenen Gatebreiten zu erzielen. In der in 5A dargestellten Ausführungsform umfasst ein Transistor einen oberhalb des Substrats 502 angeordneten vertikalen Stapel von Nanodrähten 510. Eine Gatestruktur, die Gatedielektrikumsschicht 543 und Gateelektrode 544 aufweist, umschließt die Kanalabschnitte 513 der Nanodrähte 510. Die Gatestruktur weist Seitenwandspacer 534 auf, die oberhalb des obersten Nanodrahts dargestellt sind. Der Nanodraht-Stapel weist einen aktiven Nanodraht 510A und zwei inaktive Nanodrähte 510E auf, wobei die Source- und Drainabschnitte 511E jedes inaktiven Nanodrahts 510 im dielektrischen Material 546 vergraben sind, so dass Kanalabschnitte 513B von den Source- und Draingebieten 545 elektrisch isoliert sind. Source-/Drainkontakte 558 werden ausgebildet, um die Source- und Drainabschnitte 511A aktiver Nanodrähte 510A zu umschließen. Der Umfang des Kanalabschnitts 513A des aktiven Nanodrahts 510A bestimmt die Gatebreite des Transistors.
  • In einer anderen Ausführungsform wird das dielektrische Material 546 geätzt, so dass ein an die Gatestruktur angrenzender Abschnitt verbleibt, wie in 5B dargestellt. Das dielektrische Material reduziert die Miller-Kapazität zwischen dem Gate- und dem Source- und dem Drainkontakt. Nachdem das dielektrische Material 546 deckend auf die Struktur abgeschieden wurde, wie vorstehend in Bezug auf 4C besprochen, wird in einer Ausführungsform das dielektrische Material poliert, um mit der oberen Oberfläche der Gatestruktur ebenflächig zu sein. Anschließend wird eine Maske auf dem an die Gatestruktur angrenzenden dielektrischen Material ausgebildet. Kontaktgraben werden dann geätzt, um Source- und Drainabschnitte aktiver Nanodrähte 510A freizulegen, während ein Abschnitt des dielektrischen Materials 546 in dem an die Gatestruktur angrenzenden Source-/Draingebiet bewahrt wird. In einer Ausführungsform legt das Grabenätzen einen Teil der Source- und Drainabschnitte frei, während der andere Teil der Source-/Drainabschnitte zwischen dem an die Gatestruktur angrenzenden dielektrischen Material 546 verläuft. Kontakte können dann in den Gräben oberhalb des dielektrischen Materials 546, das die Source- und Drainabschnitte inaktiver Nanodrähte 510E abdeckt, ausgebildet werden. Die Breite des an die Gatestruktur angrenzenden dielektrischen Materials kann entlang der Tiefe des Grabens von 0 bis 50 nm variieren.
  • In einer anderen Ausführungsform werden an die Gatestruktur angrenzende Abschnitte der ILD-Schicht 538, des Opfermaterials 512 und der Grundlamelle 506 bewahrt, wie in 5C dargestellt. Abschnitte der ILD-Schicht 538, des Opfermaterials 512 und der Grundlamelle 506 können bewahrt werden, indem ein Abschnitt der ILD-Schicht 538 während des Ätzens des Kontaktgrabens maskiert ist. In dieser Ausführungsform ist das Opfermaterial 512 isolierend oder teilweise isolierend, so dass kein oder im Wesentlichen kein Leckstrompfad durch das Opfermaterial 512 erzeugt wird und so dass der Kanalabschnitt des inaktiven Nanodrahts von den Source- und Draingebieten des Bauelements elektrisch isoliert bleibt.
  • 6 stellt eine Recheneinheit 600 gemäß einer Implementierung der Erfindung dar. Die Recheneinheit 600 nimmt eine Hauptplatine 602 auf. Die Hauptplatine 602 kann eine Anzahl Komponenten, einschließlich – jedoch nicht drauf beschränkt – eines Prozessors 604 und mindestens eines Kommunikationschips 606, aufweisen. Der Prozessor 604 ist physisch und elektrisch mit der Hauptplatine 602 gekoppelt. In einigen Implementierungen ist der mindestens eine Kommunikationschip 606 ebenfalls physisch und elektrisch mit der Hauptplatine 602 gekoppelt. In weiteren Implementierungen stellt der Kommunikationschip 606 einen Teil des Prozessors 604 dar.
  • Abhängig von ihren Anwendungen kann Recheneinheit 600 andere Komponenten aufweisen, die physisch und elektrisch mit der Hauptplatine 602 gekoppelt oder nicht gekoppelt sein können. Diese anderen Komponenten umfassen, sind jedoch nicht darauf beschränkt, einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), einen Flash-Speicher, einen Grafikprozessor, einen Digitalsignalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Gerät (globales Positionierungssystem), einen Kompass, einen Beschleunigungssensor, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichereinrichtung (z. B. Festplattenlaufwerk, CD (Compact Disk), DVD (Digital Versatile Disk) und so weiter).
  • Der Kommunikationschips 606 ermöglicht drahtlose Kommunikation für die Übertragung von Daten an die oder von der Recheneinheit 600. Der Begriff „drahtlos” und davon abgeleitete Begriffe können verwendet sein, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff bedeutet nicht, dass die assoziierten Geräte keine Drähte aufweisen, auch wenn sie in machen Ausführungsformen keine aufweisen. Der Kommunikationschip 606 kann eine beliebige Anzahl drahtloser Standards und Protokolle implementieren, einschließlich – jedoch nicht darauf beschränkt – WiFi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, LTE (Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, deren Ableitungen sowie aller anderen drahtlosen Protokolle, die als 3G, 4G, 5G oder höher designiert sind. Die Recheneinheit 600 kann eine Mehrzahl von Kommunikationschips 606 aufweisen. Zum Beispiel kann ein erster Kommunikationschip 606 für drahtlose Kommunikation kürzerer Reichweite, wie Wi-Fi und Bluetooth, bestimmt sein und ein zweiter Kommunikationschip 606 kann für drahtlose Kommunikation längerer Reichweite, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, bestimmt sein.
  • Der Prozessor 604 der Recheneinheit 600 weist einen ungehäusten IC-Chip (Die) auf, der im Gehäuse des Prozessors 604 verpackt ist. In einigen Implementierungen der Erfindung weist der ungehäuste IC-Chip des Prozessors einen oder mehrere Gate-All-Around-Transistoren auf, die gemäß Implementierungen der Erfindung einen vertikalen Stapel von Nanodrähten mit mindestens einem inaktiven Nanodraht umfassen. Der Begriff Prozessor” kann sich auf ein beliebiges Gerät oder einen Abschnitt eines Geräts beziehen, das oder der elektronische Daten aus Registern und/oder Speichern verarbeitet, um jene elektronische Daten in andere elektronische Daten zu verwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 606 umfasst außerdem einen ungehäusten IC-Chip auf, der im Gehäuse des Kommunikationschips 606 verpackt ist. Gemäß einer anderen Implementierung der Erfindung weist der ungehäuste IC-Chip des Kommunikationschips einen oder mehrere Gate-All-Around-Transistoren auf, die gemäß Implementierungen der Erfindung einen vertikalen Stapel von Nanodrähten mit mindestens einem inaktiven Nanodraht umfassen.
  • In weiteren Implementierungen der Erfindung kann eine andere innerhalb der Recheneinheit 600 untergebrachte Komponente einen ungehäusten IC-Chip aufweisen, der einen oder mehrere Gate-All-Around-Transistoren, die gemäß Implementierungen der Erfindung einen vertikalen Stapel von Nanodrähten mit mindestens einem inaktiven Nanodraht umfassen, aufweist.
  • In verschiedenen Implementierungen kann die Recheneinheit 600 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra-Mobile PC, ein Mobiltelefon, ein Schreibtischcomputer, ein Server, ein Drucker, ein Scanner, ein Bildschirm, eine Set-Top-Box, eine Entertainment-Steuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Recheneinheit 600 ein beliebiges anderes elektronisches Gerät sein, das Daten verarbeitet.

Claims (19)

  1. Halbleiterbauelement, umfassend: eine Mehrzahl von vertikal gestapelten Nanodrähten, die oberhalb eines Substrats angeordnet sind, wobei einer der Nanodrähte ein aktiver Nanodraht ist und einer der Nanodrähte ein inaktiver Nanodraht ist, wobei der inaktive Nanodraht einen inaktiven Kanalabschnitt innerhalb des Kanalgebiets aufweist, der von mindestens einem des Sourcegebiets und des Draingebiets elektrisch isoliert ist, eine den aktiven Nanodraht umschließende Gatestruktur, die ein Kanalgebiet des Bauelements festlegt, und ein Sourcegebiet und ein Draingebiet auf gegenüberliegenden Seiten des Kanalgebiets.
  2. Bauelement nach Anspruch 1, wobei der inaktive Nanodraht einen inaktiven Kanalabschnitt innerhalb des Kanalgebiets aufweist und wobei der inaktive Kanalabschnitt unterbrochen ist.
  3. Bauelement nach Anspruch 2, wobei das Sourcegebiet und das Draingebiet aus einem homogenen Material ausgebildet sind.
  4. Bauelement nach Anspruch 3, wobei das homogene Material ein einkristalliner Halbleiter ist.
  5. Bauelement nach Anspruch 3, wobei das homogene Material ein Metall ist.
  6. Bauelement nach Anspruch 2, wobei das Sourcegebiet und das Draingebiet aus einem heterogenen Stapel von Halbleiterschichten ausgebildet sind.
  7. Bauelement nach Anspruch 2, wobei der aktive Nanodraht einen aktiven Sourceabschnitt innerhalb des Sourcegebiets des Bauelements und einen aktiven Drainabschnitt innerhalb des Draingebiets des Bauelements aufweist und wobei ein Metallsourcekontakt den aktiven Sourceabschnitt umschließt und ein Metalldrainkontakt den aktiven Drainabschnitt umschließt.
  8. Bauelement nach Anspruch 1, wobei der inaktive Nanodraht einen Sourceabschnitt innerhalb des Sourcegebiets und einen Drainabschnitt innerhalb des Draingebiets aufweist und mindestens einer von dem Sourceabschnitt und dem Drainabschnitt durch ein dielektrisches Material ummantelt ist, so dass ein Kanalabschnitt des inaktiven Nanodrahts von mindestens einem des Sourcegebiets und des Draingebiets elektrisch isoliert ist.
  9. Bauelement nach Anspruch 1, wobei der aktive Nanodraht und der inaktive Nanodraht Silizium sind.
  10. Bauelement nach Anspruch 1, wobei der aktive Nanodraht und der inaktive Nanodraht Germanium sind.
  11. Verfahren, umfassend: Bereitstellen eines Substrats, aufweisend: einen vertikalen Stapel abwechselnder Schichten von Nanodraht und einem Opfermaterial, wobei ein Nanodraht ein unterer Nanodraht ist und ein Nanodraht ein oberer Nanodraht ist, ein den vertikalen Stapel umschließendes Opfergate, wobei das Opfergate ein Kanalgebiet des Bauelements definiert, und ein Sourcegebiet und ein Draingebiet auf gegenüberliegenden Seiten des Kanalgebiets, Ätzen des Opfergates, um den vertikalen Stapel freizulegen, Ätzen des Opfermaterials innerhalb des Kanalgebiets, um einen ersten Kanalabschnitt des oberen Nanodrahts freizulegen, und Freilegen eines zweiten Kanalabschnitts des unteren Nanodrahts und Ausbilden eines Freiraums zwischen dem ersten Kanalabschnitt und dem zweiten Kanalabschnitt, Auffüllen des Kanalgebiets mit einem dielektrischen Material, wobei das dielektrische Material den Freiraum füllt, Ätzen des dielektrischen Materials, um den ersten Kanalabschnitt freizulegen, während der zweite Kanalabschnitt durch das dielektrische Material abgedeckt bleibt, Ätzen des ersten Kanalabschnitts, um einen inaktiven Nanodraht auszubilden, Ätzen des dielektrischen Materials, um den zweiten Kanalabschnitt freizulegen, und Ausbilden einer Gatestruktur um den zweiten Kanalabschnitt herum, um einen aktiven Nanodraht auszubilden.
  12. Verfahren nach Anspruch 11, wobei das Ätzen des ersten Kanalabschnitts im Wesentlichen den gesamten oberen Nanodraht innerhalb des Kanalgebiets entfernt.
  13. Verfahren nach Anspruch 11, ferner umfassend: Ausbilden eines Source-/Drainkontakts mit dem vertikalen Stapel innerhalb des Sourcegebiets und des Draingebiets.
  14. Verfahren nach Anspruch 11, ferner umfassend: Wegätzen des vertikalen Stapels in dem Sourcegebiet und dem Draingebiet, um eine Halbleiteroberfläche unterhalb des unteren Nanodrahts freizulegen, und Aufwachsen eines einkristallinen Halbleitermaterials auf die Halbleiteroberfläche, um ein homogenes Source-/Draingebiet auszubilden, wobei das homogene Source-/Draingebiet einen Kontakt mit dem ersten Kanalabschnitt bildet.
  15. Verfahren nach Anspruch 11, ferner umfassend: Wegätzen des Opfermaterials in mindestens einem von dem Sourcegebiet und dem Draingebiet, um einen aktiven Source-/Drainabschnitt des aktiven Nanodrahts freizulegen, und Ausbilden eines Metallkontakts, das den aktiven Source-/Drainabschnitt umschließt.
  16. Verfahren, umfassend: Bereitstellen eines Substrats, das Folgendes aufweist: einen vertikalen Stapel abwechselnder Schichten von Nanodraht und einem Opfermaterial, wobei ein Nanodraht ein unterer Nanodraht ist und ein Nanodraht ein oberer Nanodraht ist, eine den vertikalen Stapel umschließende Gatestruktur, wobei die Gatestruktur ein Kanalgebiet des Bauelements definiert, und ein Source-/Draingebiet auf gegenüberliegenden Seiten des Kanalgebiets, Ätzen einer Kontaktöffnung innerhalb mindestens eines der Source-/Draingebiete, um einen ersten Source-/Drainabschnitt des oberen Nanodrahts und einen zweiten Source-/Drainabschnitt des unteren Nanodrahts freizulegen, wobei das Opfermaterial zwischen dem ersten Source-/Drainabschnitt und dem zweiten Source-/Drainabschnitt entfernt wird, Ausbilden eines dielektrischen Materials in der Kontaktöffnung, wobei das dielektrische Material den zweiten Source-/Drainabschnitt abdeckt, während der erste Source-/Drainabschnitt innerhalb der Kontaktöffnung freiliegend bleibt, und Ausbilden eines Kontakts in der Kontaktöffnung, wobei der Kontakt den ersten Source-/Drainabschnitt umschließt.
  17. Verfahren nach Anspruch 16, wobei das Ausbilden eines dielektrischen Materials in der Kontaktöffnung ferner umfasst: flächendeckendes Abscheiden des dielektrischen Materials, um die Kontaktöffnung zu füllen, und Ätzen des dielektrischen Materials innerhalb der Kontaktöffnung, um den ersten Source-/Drainabschnitt freizulegen.
  18. Verfahren nach Anspruch 16, wobei die Gatestruktur ein Gatedielektrikum und eine Gateelektrode umfasst.
  19. Verfahren nach Anspruch 16, ferner umfassend: Entfernen der Gatestruktur nach dem Ausbilden des Kontakts, und Ausbilden eines funktionellen Gates.
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