CN107623033A - 多沟道全包围栅极器件及其制造方法 - Google Patents
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Abstract
本发明提供一种多沟道全包围栅极器件及其制造方法，所述制造方法，首先利用半导体衬底上的由材质不同的第二半导体外延层与第一半导体外延层交替堆叠的周期结构形成鳍片，之后在选择性去除该周期结构中的第二半导体外延层，从而获得了由多层悬空的所述第一半导体外延层构成的多层沟道，并最终形成了全包围所述多层沟道的金属栅极结构，该金属栅极结构以全包围的形式从四面有效地控制每一层沟道，相比于单沟道结构，增加了沟道的有效宽度以及有效面积，从而有效地提高了载流子迁移率，并抑制了短沟道效应、漏场和穿通等问题，提高了器件性能，工艺简单，可适用于10nm及以下技术节点的器件制造。
Description
技术领域
本发明涉及半导体器件制造技术领域，尤其涉及一种多沟道全包围栅极器件及其制造方法。
背景技术
目前鳍式场效应管在小尺寸领域被广发使用，而具有全包围栅极(gate-all-around，GAA)结构的半导体器件由于在器件性能及能有效抑制短沟道效应(short channeleffect)的特殊性能，正是半导体业界所追求的。由于器件沟道被栅极包围环绕，而且仅被栅极控制，所以器件漏场的影响也被消除，有效抑制了器件的漏电及穿通问题。由于全包围栅极悬空于底部衬底上方，因此全包围栅极器件的制造工艺较为复杂。
发明内容
本发明的目的在于提供一种多沟道全包围栅极器件及其制造方法，工艺简单，且能够形成全包围多个沟道的金属栅极结构，有效地提高了载流子迁移率，并抑制了短沟道效应、漏场和穿通等问题，提高了器件性能。
为解决上述问题，本发明提出一种多沟道全包围栅极器件的制造方法，包括以下步骤：
提供一半导体衬底，所述半导体衬底表面上形成第一半导体外延层与第二半导体外延层交替堆叠的周期结构，所述第一半导体外延层与所述半导体衬底、所述第二半导体外延层的材质不同，且所述周期结构的最底层和最顶层均为所述第一半导体外延层；
刻蚀所述周期结构至所述半导体衬底表面，以在所述周期结构中形成沟槽，剩余的所述周期结构在所述半导体衬底上形成多个鳍片，相邻的所述鳍片之间通过所述沟槽隔离；
在所述沟槽中填充隔离材料以形成隔离结构，并对所述隔离结构进行回刻蚀，以暴露出一定高度的鳍片作为沟道区；
形成围绕在所述沟道区暴露出的侧面和顶面上的虚拟栅极结构；
在所述虚拟栅极结构、隔离结构以及鳍片表面上覆盖层间介质层，并平坦化所述层间介质层至暴露出所述虚拟栅极结构顶部；
以所述层间介质层为掩膜，去除所述虚拟栅极结构以暴露出部分所述沟道区的周期结构表面；
采用选择性刻蚀工艺去除所述沟道区的周期结构中暴露出的第二半导体外延层，形成悬空且相互间隔的多层第一半导体外延层沟道；以及
在所述多层第一半导体外延层沟道的上表面以及所述多层第一半导体外延层沟道的第一半导体外延层之间和侧壁上形成高K介质层；
在所述高K介质层的暴露表面上形成金属导电层，以形成全包围所述多层第一半导体外延层沟道的金属栅极结构。
进一步的，在所述半导体衬底表面上形成作为底层的第一半导体外延层之前，对所述半导体衬底表面进行清洗。
进一步的，采用缓冲氧化物刻蚀液(BOE)、稀释的氢氟酸溶液(DHF)或者氩气等离子体(Ar sputter clean)对所述半导体衬底表面进行清洗。
进一步的，所述第一半导体外延层为硅(Si)、锗(Ge)、锗化硅(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷铟化铝(InAlAs)、铟砷化镓(InGaAs)、磷化锑镓(GaSbP)或磷化铟(InP)，所述第二半导体外延层的材质为硅(Si)、锗(Ge)、锗化硅(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷铟化铝(InAlAs)、铟砷化镓(InGaAs)、磷化锑镓(GaSbP)或磷化铟(InP)。
进一步的，所述周期结构的各层均采用原子层沉积(ALD)工艺形成。
进一步的，所述周期结构中的每层厚度均为1nm～4nm，所述周期结构的总体厚度为20nm～80nm。
进一步的，在形成所述周期结构之后，对所述周期结构进行热退火处理。
进一步的，采用自对准双图像化程序(SADP)技术刻蚀所述周期结构，以在所述半导体衬底上形成所述鳍片和沟槽。
进一步的，采用氯化氢(HCl)气体作为主刻蚀气体，等离子体刻蚀所述周期结构，刻蚀停止在所述半导体衬底表面，以在所述半导体衬底上形成所述鳍片和沟槽。
进一步的，所述虚拟栅极结构包括围绕在所述沟道区暴露出的侧面和顶面上的牺牲高K介质层以及覆盖在所述牺牲高K介质层表面的虚拟栅极层。
进一步的，所述牺牲高K介质层的材质为氧化镧(LaO)、一氧化铝(AlO)、氧化铪(HfO)、氧化锆(ZrO)、氧化钡锆(BaZrO)、氧化铪锆(HfZrO)、氮氧化铪锆(HfZrON)、氧化铪镧(HfLaO)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铝(Al2O3)或氮化硅(Si3N4)；所述虚拟栅极层的材质为聚合物材料、单晶硅、非晶硅、多晶硅、多晶锗、非晶锗、单晶锗、锗化硅、氮化钛(TiN)或氮化钽(TaN)。
进一步的，采用氯化硼(BCl3)气体作为主刻蚀气体，并采用等离子体刻蚀工艺去除所述虚拟栅极结构中的所述牺牲高K介质层。
进一步的，所述选择性刻蚀工艺为干法刻蚀工艺或者湿法刻蚀工艺。
进一步的，所述干法刻蚀工艺中采用溴化氢(HBr)、氢气(H2)或氯气(Cl2)中的至少一种作为主刻蚀气体，来选择性去除所述沟道区的周期结构中的第二半导体外延层。
进一步的，所述湿法刻蚀工艺中，采用氢氧化钾(KOH)溶液或者四甲基氢氧化铵(TMAH)溶液来选择性去除所述沟道区的周期结构中的第二半导体外延层。
进一步的，在形成所述金属栅极结构之前，对所述多层第一半导体外延层沟道的表面进行清洗。
进一步的，采用缓冲氧化物刻蚀液(BOE)、稀释的氢氟酸溶液(DHF)或者氩气等离子体(Ar sputter clean)对所述多层第一半导体外延层沟道的表面进行清洗。
进一步的，所述金属栅极结构包括全包围所述多层第一半导体外延层沟道的高K介质层和全包围所述高K介质层表面的金属导电层。
进一步的，所述高K介质层的材料包括氧化镧(LaO)、一氧化铝(AlO)、氧化铪(HfO)、氧化锆(ZrO)、氧化钡锆(BaZrO)、氧化铪锆(HfZrO)、氮氧化铪锆(HfZrON)、氧化铪镧(HfLaO)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氮氧化铪(HfON)、硅化铪(HfSi)、硅酸锆(ZrSiO4)、氧化钽(TaO)、钛酸锶钡(BaSrTiO3)、钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、氧化钇(Y2O3)、铌酸铅锌(PbZnNbO3)、氧化铝(Al2O3)及氮化硅(Si3N4)中的至少一种；所述金属导电层的材料包括铝(Al)、铜(Cu)、银(Ag)、金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、铪(Hf)、锆(Zr)、钽(Ta)、钌(Ru)、钯(Pd)、钴(Co)、钨(W)、金属氮化物、金属碳化物、金属硅化物、金属铝化物以及导电金属氧化物中的至少一种。
本发明还提供一种多沟道全包围栅极器件，采用上述的述多沟道全包围栅极器件的制造方法而获得，包括：半导体衬底；位于所述半导体衬底表面上且由第一半导体外延层与第二半导体外延层交替堆叠的鳍片式周期结构，所述第一半导体外延层与所述半导体衬底、所述第二半导体外延层的材质不同，且所述鳍片式周期结构的最底层和最顶层均为所述第一半导体外延层；形成于所述鳍片式周期结构的相应区域中的源区和漏区；位于所述源区和漏区之间的、由多层所述第一半导体外延层自下而上间隔式层叠形成的多层第一半导体外延层沟道，所述多层第一半导体外延层沟道中的相邻两层第一半导体外延层通过高K介质层相互间隔，且所述高K介质层还覆盖在所述多层第一半导体外延层沟道的上表面以及所述多层第一半导体外延层沟道的第一半导体外延层侧壁上；以及覆盖在所述高K介质层的暴露表面上的金属导电层，所述高K介质层和所述金属导电层形成全包围所述多层第一半导体外延层沟道的金属栅极结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的多沟道全包围栅极器件的制造方法，首先利用半导体衬底上的由材质不同的第二半导体外延层与第一半导体外延层交替堆叠的周期结构形成鳍片，之后在选择性去除该周期结构中的第二半导体外延层，从而获得了由多层悬空的所述第一半导体外延层构成的多层沟道，并最终形成了全包围所述多层沟道的金属栅极结构，该金属栅极结构以全包围的形式从四面有效地控制每一层沟道，相比于单沟道结构，增加了沟道的有效宽度以及有效面积，从而有效地提高了载流子迁移率，并抑制了短沟道效应、漏场和穿通等问题，提高了器件性能，可适用于10nm及以下技术节点的器件制造。
2、通过本发明的多沟道全包围栅极器件的制造方法获得的多沟道全包围栅极器件，其源区和漏区仍由材质不同的第二半导体外延层与第一半导体外延层交替堆叠而成，因此可以向由多层悬空的所述第一半导体外延层构成的多层沟道中施加应力，进一步提高载流子迁移率，提高器件性能。
3、本发明在保证所需要的器件特性的同时，解决了现有技术存在的工艺复杂、成本高的问题，具有方法简便，可与现有的集成电路平面工艺相兼容，具有成本低、易于实施等优点。
附图说明
图1是本发明具体实施例的多沟道全包围栅极器件的制造方法流程图；
图2A至2H是图1所示的制造方法中器件结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
请参考图1，本发明提出一种多沟道全包围栅极器件的制造方法，包括以下步骤：
S1，提供一半导体衬底，在所述半导体衬底表面上形成由第一半导体外延层与第二半导体外延层交替堆叠的周期结构，所述第一半导体外延层与所述半导体衬底、所述第二半导体外延层的材质不同，且所述周期结构的最底层和最顶层均为所述第一半导体外延层；
S2，刻蚀所述周期结构至所述半导体衬底表面，以在所述周期结构中形成沟槽，剩余的所述周期结构在所述半导体衬底上形成多个鳍片，相邻的所述鳍片之间通过所述沟槽隔离；
S3，在所述沟槽中填充隔离材料以形成隔离结构，并对所述隔离结构进行回刻蚀，以暴露出一定高度的鳍片作为沟道区；
S4，形成围绕在所述沟道区暴露出的侧面和顶面上的虚拟栅极结构；
S5，在所述虚拟栅极结构、隔离结构以及鳍片表面上覆盖层间介质层，并平坦化所述层间介质层至暴露出所述虚拟栅极结构顶部；
S6，以所述层间介质层为掩膜，去除所述虚拟栅极结构以暴露出部分所述沟道区的周期结构表面；
S7，采用选择性刻蚀工艺去除所述沟道区的周期结构中暴露出的第二半导体外延层，形成悬空且相互间隔的多层第一半导体外延层沟道；以及
S8，在所述多层第一半导体外延层沟道的上表面以及所述多层第一半导体外延层沟道的第一半导体外延层之间和侧壁上形成高K介质层；
S9，在所述高K介质层的暴露表面上形成金属导电层，以形成全包围所述多层第一半导体外延层沟道的金属栅极结构。
图2A是步骤S1中的器件立体结构示意图。
请参考图2A，步骤S1中提供的半导体衬底200可以是硅(Si)衬底、锗(Ge)衬底、锗硅(SiGe)衬底、绝缘体上硅(SOI，SiliconOnInsulator)或绝缘体上锗(GOI，GermaniumOnInsulator)等，还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓(GaAs)、磷化铟(InP)或碳化硅(SiC)等。步骤S1中，可以采用原子层沉积(ALD)工艺在半导体衬底200上形成一由第一半导体外延层201和第二半导体外延层202交替堆叠而成的周期结构21，且所述周期结构的最顶层为所述第一半导体外延层201。其中所述第一半导体外延层201与所述半导体衬底200、所述第二半导体外延层202的材质不同，以用于提高后续去除第二半导体外延层202时刻蚀选择比，而第二半导体外延层202的材质可以与半导体衬底200的材质相同，例如，所述第一半导体外延层201和所述第二半导体外延层202的材质可以为硅(Si)、锗(Ge)、锗化硅(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷铟化铝(InAlAs)、铟砷化镓(InGaAs)、磷化锑镓(GaSbP)或磷化铟(InP)。由于用于作为沟道的第一半导体外延层201的每层厚度以及数量确定了晶体管器件的电学特性、集成和性能，因此，需要每层第一半导体外延层201足够厚，能够避免沟道区过多的表面散射，同时也需要每层第一半导体外延层201也足够薄，能够使晶体管器件正常操作，而后续作为沟道的第一半导体外延层201的有效数量能够确定栅极结构的宽度，有效数量越多，形成的晶体管器件能够通过增加栅极宽度而获得较大的驱动电流容量。因而采用原子层沉积工艺形成所述周期结构21时，可以完全满足对第一半导体外延层201的厚度精确控制的要求，使得形成的周期结构21的各层厚度以及表面均一性均得到精确控制，从而能够实现最大高度的周期结构21的集成，避免周期结构21坍塌，进而保证器件性能。本实施例中，半导体衬底200为体硅衬底，第一半导体外延层201为锗层，在400℃～900℃温度下，例如450℃～550℃温度下，采用GeH4以及GeF4中的至少一种锗源气体在H2气氛下使用原子层沉积工艺形成；第二半导体外延层202为硅层，在450℃～800℃温度下，例如500℃～600℃温度下，采用SiH4、Si2H6、SiH2Cl2、SiHCl3以及Si2Cl6中的至少一种硅源气体在H2气氛下使用原子层沉积工艺形成。所述周期结构21中的每层厚度为1nm～4nm，所述周期结构的总体厚度为20nm～80nm，其中第一半导体外延层201的数量为1～10个，第一半导体外延层201和第二半导体外延层202的厚度可以相同，也可以不同。
在形成周期结构21之后，可以对周期结构21进行阱离子注入、阈值电压调节离子注入等。
本实施例中，为了增强周期结构21与半导体衬底200的界面粘附性，在所述半导体衬底200表面上形成周期结构21之前，对所述半导体衬底200表面进行清洗，以去除半导体衬底200表面上的自然氧化物以及有机污染物、金属杂质等，具体地，可以采用缓冲氧化物刻蚀液(BOE)、稀释的氢氟酸溶液(DHF)或者氩气等离子体(Ar sputter clean)对所述半导体衬底200表面进行清洗，其中,缓冲氧化物刻蚀液(BOE)的主要成分为氢氟酸(HF)和氟化铵(NH4F)，HF与NH4F的配比(体积比)＝1:5～1:10；稀释的氢氟酸溶液(DHF)中，HF与H2O的配比(体积比)＝1:5～1:200；氩气等离子体清洗时的工作功率为20W～50W，Ar气的流量为10sccm～60sccm，例如为15sccm或25sccm。
本实施例中，在形成周期结构21之后，对周期结构21进行了热退火处理，以消除周期结构21的各层中的应力和晶格缺陷，所述热退火处理的工艺为尖峰退火、毫秒退火或固相外延再生长退火中的一种或几种，退火温度为400℃～650℃，退火压强为10torr至500torr，在N2或惰性气体氛围下进行。
图2B是步骤S2和步骤S3中的器件立体结构示意图，图2C是沿平行于半导体衬底第一水平方向(如图2B中的XX’方向所示，即鳍片宽度方向)的器件结构剖面示意图。
请参考图2B和图2C，在步骤S2中，首先，在周期结构21的表面上依次形成硬掩膜层(未图示)以及图形化光刻胶层(未图示)，其中硬掩膜层可以是氮化硅或氮氧化硅，图形化光刻胶层可以为单层结构，还可以为由依次位于硬掩膜层表面上的先进图形膜层(APF，未图示)、电介质抗反射层(DARC未图示)、底部抗反射层(BARC)以及光阻层构成的多层结构，图形化光刻胶层能够定义出鳍片及其鳍片之间的沟槽的尺寸、形状以及分布，因此，本实施例中，可以采用自对准双图像化程序(SADP)技术刻蚀所述周期结构21至半导体衬底200表面或者半导体衬底200中，以在所述半导体衬底200上形成多个鳍片和多个沟槽200a，鳍片凸起于半导体衬底200上方，形状可加工成条状、带状或矩形块状，而沟槽200a位于相邻的鳍片之间。本实施例中，采用氯化氢(HCl)气体作为主刻蚀气体，刻蚀气体中还能够包括载气，例如Cl2、Ar或He。等离子体刻蚀所述周期结构21，刻蚀过程中精确控制刻蚀时间，并监测刻蚀停止点，使得该刻蚀停止在所述半导体衬底200表面或者半导体衬底200中，以在所述半导体衬底200上形成所述鳍片和沟槽200a。然后，可以去除所述图形化光刻胶层。
请继续参考图2B和图2C，在步骤S3中，首先，可以通过氧化工艺或者化学气相沉积工艺在沟槽200a侧壁和底面上形成线氧化层(Lining Oxide，未图示)，所述线氧化层用于增强后续形成于沟槽内的隔离结构203与半导体衬底200、鳍片(即剩余的周期结构21)之间的结合强度，避免在所述隔离结构203与半导体衬底200、鳍片之间的接触界面上形成漏电流；同时，所述线氧化层还能够防止隔离结构203的材料向半导体衬底200、鳍片内扩散，保证了器件隔离性能稳定。在本实施例中，所述线氧化层的材料可以为氧化硅，其形成工艺为热氧化工艺、湿法氧化工艺或原位蒸汽生成(In-Situ SteamGeneration，简称ISSG)氧化工艺等氧化工艺，采用氧化工艺形成所述线氧化层时，能够对所述沟槽200a侧壁和底部表面的缺陷进行修复，改善所形成的隔离结构203的形貌，提高所形成的隔离结构203的隔离性能。接着，采用高深宽比填充工艺(HARP)在所述沟槽200a中沉积隔离材料，隔离材料优选二氧化硅，可以采用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等。形成的隔离材料填满沟槽200a，且覆盖整个半导体衬底200和硬掩膜层表面，然后继续使用半导体制造领域中常规的物理机械平坦化方法或化学机械抛光平坦化方法来去除硬掩膜层表面上多余的隔离材料，并使隔离材料的顶部与硬掩膜层的顶部齐平；之后，去除所述硬掩膜层，对填充在所述沟槽200a中的隔离结构203进行回刻蚀，隔离结构203回刻蚀的深度取决于待形成的悬空沟道的悬空高度H，本实施例中，隔离结构203回刻蚀的深度不小于5nm，回刻蚀的工艺可以采用干法刻蚀工艺或者湿法刻蚀工艺，所述干法刻蚀工艺中的刻蚀气体优选为含氟气体，例如SF6、CF4、CHF3等，气体流量为100sccm～300sccm，所述湿法刻蚀工艺可以选用氢氟酸溶液作为刻蚀液。
图2D是沿平行于半导体衬底第一水平方向(如图2B中的XX’方向所示，即鳍片宽度方向)的器件结构剖面示意图。
请参考图2D，在步骤S4中，可以先采用化学汽相淀积的方法在所述隔离结构200a以及鳍片(即剩余的周期结构21)上依次淀积牺牲高K介质层204和虚拟栅极层205；接着在所述虚拟栅极层205表面形成图形化掩膜层，所述图形化掩膜层覆盖后续形成虚拟栅极结构22的部分；然后，以所述图形化掩膜层为掩膜，依次刻蚀所述虚拟栅极层205和牺牲高K介质层204，以在鳍片(即剩余的周期结构21)的部分表面上形成虚拟栅极结构22，即形成的虚拟栅极结构22围绕在暴露出的高度为H的鳍片(即剩余的周期结构21)的区域上，并覆盖该高度H部分的鳍片(即剩余的周期结构21)的顶面以及侧面，为三包围结构。其中，所述牺牲高K介质层204的材质可以为氧化镧(LaO)、一氧化铝(AlO)、氧化铪(HfO)、氧化锆(ZrO)、氧化钡锆(BaZrO)、氧化铪锆(HfZrO)、氮氧化铪锆(HfZrON)、氧化铪镧(HfLaO)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铝(Al2O3)或氮化硅(Si3N4)；所述虚拟栅极层205的材质可以为聚合物材料、单晶硅、非晶硅、多晶硅、多晶锗、非晶锗、单晶锗、锗化硅、氮化钛(TiN)或氮化钽(TaN)。本实施例中，所述牺牲高K介质层204的材质为HfO或ZrO，所述虚拟栅极层205的材质为多晶硅。
图2E和2F是沿平行于半导体衬底第二水平方向(如图2B中的YY’方向所示，YY’与第一水平方向XX’垂直，即鳍片长度方向)的器件结构剖面示意图。
请参考图2E和2F，在步骤S5中，首先，采用化学气相沉积工艺在虚拟栅极结构22、隔离结构203以及周期结构21的表面上沉积层间介质层206，所述层间介质层206可以是氧化硅、氮化硅、氮氧化硅或、正硅酸乙酯(TEOS)或者低K介质等材料，其刻蚀比与虚拟栅极结构22不同；然后并通过化学机械平坦化(CMP)工艺将虚拟栅极结构22上方多余的层间介质层去除，使得层间介质层206的顶部与虚拟栅极结构22顶部齐平。
请参考图2E和2F，在步骤S6中，可以通过干法刻蚀工艺或湿法刻蚀工艺去除所述虚拟栅极结构22，以暴露出用作沟道区的周期结构21的顶部表面，具体地，首先，可以以溴化氢(HBr)作为主要蚀刻气体、以氧气(O2)或Ar作为辅助气体，来干法刻蚀并完全去除虚拟栅极层205，或者可以选用KOH溶液和四甲基氢氧化氨(TMAH)溶液中的一种或者多种作为湿法刻蚀液，在20℃～50℃温度下来湿法刻蚀并完全去除虚拟栅极层205；然后，可以采用氯化硼(BCl3)气体作为主刻蚀气体，等离子体刻蚀工艺去除所述牺牲高K介质层204。
请继续参考图2E和2F，在步骤S7中，以所述层间介质层206为掩膜，采用选择性刻蚀工艺去除暴露出的沟道区的周期结构中的第二半导体外延层202，此过程中可以仅去除步骤S3中剩余的隔离结构203上方的高度为H的鳍片的作为沟道区中的第二半导体外延层202，隔离结构203包围的周期结构部分保留原状，也可以去除所述沟道区的半导体衬底200上方的全部高度内的鳍片(即周期结构)中的第二半导体外延层202，鳍片去除第二半导体外延层202的高度区域中剩余的每层第一半导体外延层201均悬空，并被移除第二半导体外延层202后的空位间隔，从而形成多层相互平行且沿垂直于半导体衬底200平面方向分布并对齐的悬空沟道，即多层第一半导体外延层沟道23，该多层第一半导体外延层沟道23的每层沟道横向放置(即平行于半导体衬底200表面放置)且纵向对齐(即沿垂直于半导体衬底200平面方向排列和对齐)。所述选择性刻蚀工艺可以为干法刻蚀工艺或者湿法刻蚀工艺，当所述选择性刻蚀工艺为干法刻蚀工艺时，可以采用溴化氢(HBr)、氢气(H2)或氯气(Cl2)中的至少一种作为主刻蚀气体，来选择性去除所述沟道区的周期结构中的第二半导体外延层203；当所述选择性刻蚀工艺为所述湿法刻蚀工艺中，采用氢氧化钾(KOH)溶液或者四甲基氢氧化铵(TMAH)溶液来选择性去除所述沟道区的周期结构中的第二半导体外延层202，其中KOH溶液中的KOH质量百分比为20％～50％，四甲基氢氧化铵(TMAH)溶液中的TMAH质量百分比为1％～10％。之后可以对多层第一半导体外延层沟道23的表面进行清洗，以去除所述选择性刻蚀工艺中产生的残留物，具体地，可以采用缓冲氧化物刻蚀液(BOE)、稀释的氢氟酸溶液(DHF)或者氩气等离子体(Ar sputter clean)对所述多层第一半导体外延层沟道23的表面进行清洗。之后可以对多层第一半导体外延层沟道23进行沟道区离子掺杂。
图2G是沿平行于半导体衬底第二水平方向(如图2B中的YY’方向所示，YY’与第一水平方向XX’垂直，即鳍片长度方向)的器件结构剖面示意图，图2H是沿平行于半导体衬底第二水平方向的图2G的侧视图。
请参考图2G和图2H，首先，在步骤S8中，可以采用原子层沉积工艺在多层第一半导体外延层沟道23的上表面以及多层第一半导体外延层沟道23的第一半导体外延层201之间和侧壁上形成高K介质层207，即高K介质层207全包围多层第一半导体外延层沟道23。然后，在步骤S9中，在高K介质层207的暴露表面上形成金属导电层208，金属导电层208和高K介质层207构成了全包围多层第一半导体外延层沟道23的金属栅极结构24。本实施例中，经过步骤S8和S9后，金属导电层208和高K介质层207可以一同填充在多层第一半导体外延层沟道23的第一半导体外延层201之间，即步骤S6中第一半导体外延层201之间去除的各层第二半导体外延层的厚度等于第一半导体外延层201之间的高K介质层207与金属导电层208的厚度总和，使得金属导电层208和高K介质层207一同全包围多层第一半导体外延层沟道23。在本发明的其他实施例中，经过步骤S8和S9后，多层第一半导体外延层沟道23的第一半导体外延层201之间也可以仅仅填充高K介质层207，即步骤S6中第一半导体外延层201之间去除的各层第二半导体外延层的厚度等于第一半导体外延层201之间的高K介质层207的厚度，而金属导电层208仅仅覆盖在高K介质层207的侧壁和顶面上，使得高K介质层207全包围多层第一半导体外延层沟道23，而金属导电层三包围多层第一半导体外延层沟道23，这种情形同样属于本发明的保护范围。优选的，所述高K介质层207的材料包括氧化镧(LaO)、一氧化铝(AlO)、氧化铪(HfO)、氧化锆(ZrO)、氧化钡锆(BaZrO)、氧化铪锆(HfZrO)、氮氧化铪锆(HfZrON)、氧化铪镧(HfLaO)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氮氧化铪(HfON)、硅化铪(HfSi)、硅酸锆(ZrSiO4)、氧化钽(TaO)、钛酸锶钡(BaSrTiO3)、钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、氧化钇(Y2O3)、铌酸铅锌(PbZnNbO3)、氧化铝(Al2O3)及氮化硅(Si3N4)中的至少一种；所述金属导电层208的材料包括铝(Al)、铜(Cu)、银(Ag)、金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、铪(Hf)、锆(Zr)、钽(Ta)、钌(Ru)、钯(Pd)、钴(Co)、钨(W)、金属氮化物、金属碳化物、金属硅化物、金属铝化物以及导电金属氧化物中的至少一种，其中的金属氮化物可以是TaN、TiN、WN等，金属碳化物可以是TaC、TiC等，金属硅化物可以是NiSi、TiSi、CoSi等，金属铝化物可以是TiAl、TiAlN等
之后，可以以所述金属栅极结构24为掩膜，对金属栅极结构24两侧的鳍片(即周期结构)进行源漏极离子注入，以形成晶体管器件的源极和漏极，进而完成所述多沟道全包围栅极器件的制备。此时金属栅极结构24两侧的鳍片(即周期结构)仍旧是由第一半导体外延层201和第二半导体外延层202交替堆叠而成，其相对于多层第一半导体外延层沟道23的材质不同，因此可以向由所述第一半导体外延层构成的悬空的多条鳍式沟道中施加应力，进一步提高载流子迁移率，提高器件性能。
综上所述，本发明的多沟道全包围栅极器件的制造方法，首先利用半导体衬底上的由材质不同的第二半导体外延层与第一半导体外延层交替堆叠的周期结构形成鳍片，之后在选择性去除该周期结构中的第二半导体外延层，从而获得了由多层悬空的所述第一半导体外延层构成的多层沟道，并最终形成了全包围所述多层沟道的金属栅极结构，该金属栅极结构以全包围的形式从四面有效地控制每一层沟道，相比于单沟道结构，增加了沟道的有效宽度以及有效面积，从而有效地提高了载流子迁移率，并抑制了短沟道效应、漏场和穿通等问题，提高了器件性能，工艺简单，可适用于10nm及以下技术节点的器件制造。
请参考图2G和2H，本发明还提供由一种上述制造方法制得的多沟道全包围栅极器件，包括：半导体衬底200；位于所述半导体衬底200表面上且由第一半导体外延层201与第二半导体外延层202交替堆叠的鳍片式周期结构21，所述第一半导体外延层201与所述半导体衬底200、所述第二半导体外延层202的材质不同，且所述鳍片式周期结构201的最底层和最顶层均为所述第一半导体外延层201；形成于所述鳍片式周期结构的相应区域中的源区和漏区(未图示)；位于所述源区和漏区之间的、由多层所述第一半导体外延层201自下而上间隔式层叠形成的多层第一半导体外延层沟道23，所述多层第一半导体外延层沟道23中的相邻两层第一半导体外延层201通过高K介质层207相互间隔，且所述高K介质层207还覆盖在所述多层第一半导体外延层沟道23的上表面以及所述多层第一半导体外延层沟道23的第一半导体外延层201侧壁上；以，及覆盖在所述高K介质层207的暴露表面上的金属导电层208，所述高K介质层207和所述金属导电层208形成全包围所述多层第一半导体外延层沟道的金属栅极结构24。
本发明的多沟道全包围栅极器件，具有成多层相互平行且沿垂直于半导体衬底平面方向分布并对齐的悬空沟道，即多层第一半导体外延层沟，该多层第一半导体外延层沟道的每层沟道横向放置(即平行于半导体衬底表面放置)且纵向对齐(即沿垂直于半导体衬底平面方向排列和对齐)，相比于单沟道结构，增加了沟道的有效宽度以及有效面积，从而有效地提高了载流子迁移率，并抑制了短沟道效应、漏场和穿通等问题，提高了器件性能；其源区和漏区仍由材质不同的第二半导体外延层与第一半导体外延层交替堆叠而成，因此可以向由多层悬空的所述第一半导体外延层构成的多层沟道中施加应力，进一步提高载流子迁移率，提高器件性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (20)
1.一种多沟道全包围栅极器件的制造方法，其特征在于，包括以下步骤：
提供一半导体衬底，在所述半导体衬底表面上形成由第一半导体外延层与第二半导体外延层交替堆叠的周期结构，所述第一半导体外延层与所述半导体衬底、所述第二半导体外延层的材质不同，且所述周期结构的最底层和最顶层均为所述第一半导体外延层；
刻蚀所述周期结构至所述半导体衬底表面，以在所述周期结构中形成沟槽，剩余的所述周期结构在所述半导体衬底上形成多个鳍片，相邻的所述鳍片之间通过所述沟槽隔离；
在所述沟槽中填充隔离材料以形成隔离结构，并对所述隔离结构进行回刻蚀，以暴露出一定高度的鳍片作为沟道区；
形成围绕在所述沟道区暴露出的侧面和顶面上的虚拟栅极结构；
在所述虚拟栅极结构、隔离结构以及鳍片表面上覆盖层间介质层，并平坦化所述层间介质层至暴露出所述虚拟栅极结构顶部；
以所述层间介质层为掩膜，去除所述虚拟栅极结构以暴露出部分所述沟道区的周期结构表面；
采用选择性刻蚀工艺去除所述沟道区的周期结构中暴露出的第二半导体外延层，形成悬空且相互间隔的多层第一半导体外延层沟道；以及
在所述多层第一半导体外延层沟道的上表面以及所述多层第一半导体外延层沟道的第一半导体外延层之间和侧壁上形成高K介质层；
在所述高K介质层的暴露表面上形成金属导电层，以形成全包围所述多层第一半导体外延层沟道的金属栅极结构。
2.如权利要求1所述的制造方法，其特征在于，在所述半导体衬底表面上形成所述周期结构之前，对所述半导体衬底表面进行清洗。
3.如权利要求2所述的制造方法，其特征在于，采用缓冲氧化物刻蚀液、稀释的氢氟酸溶液或者氩气等离子体对所述半导体衬底表面进行清洗。
4.如权利要求1所述的制造方法，其特征在于，所述第一半导体外延层的材质为硅、锗、锗化硅、碳化硅、砷化镓、锑化铟、磷化镓、锑化镓、砷铟化铝、铟砷化镓、磷化锑镓或磷化铟；所述第二半导体外延层的材质为硅、锗、锗化硅、碳化硅、砷化镓、锑化铟、磷化镓、锑化镓、砷铟化铝、铟砷化镓、磷化锑镓或磷化铟。
5.如权利要求1所述的制造方法，其特征在于，所述周期结构的各层均采用原子层沉积工艺形成。
6.如权利要求1所述的制造方法，其特征在于，所述周期结构中的每层厚度均为1nm～4nm，所述周期结构的总体厚度为20nm～80nm。
7.如权利要求1所述的制造方法，其特征在于，在形成所述周期结构之后，对所述周期结构进行热退火处理。
8.如权利要求1所述的制造方法，其特征在于，采用自对准双图像化程序技术刻蚀所述周期结构，以在所述半导体衬底上形成所述鳍片和所述沟槽。
9.如权利要求1所述的制造方法，其特征在于，采用氯化氢气体作为主刻蚀气体，等离子体刻蚀所述周期结构，刻蚀停止在所述半导体衬底表面，以在所述半导体衬底上形成所述鳍片和所述沟槽。
10.如权利要求1所述的制造方法，其特征在于，所述虚拟栅极结构包括围绕在所述沟道区暴露出的侧面和顶面上的牺牲高K介质层以及覆盖在所述牺牲高K介质层表面的虚拟栅极层。
11.如权利要求10所述的制造方法，其特征在于，所述牺牲高K介质层的材质为氧化镧、一氧化铝、氧化铪、氧化锆、氧化钡锆、氧化铪锆、氮氧化铪锆、氧化铪镧、氧化铪硅、氮氧化铪硅、氧化镧硅、氧化铝硅、氧化铪钽、氧化铪钛、氧化铝或氮化硅；所述虚拟栅极层的材质为聚合物材料、单晶硅、非晶硅、多晶硅、多晶锗、非晶锗、单晶锗、锗化硅、氮化钛或氮化钽。
12.如权利要求10所述的制造方法，其特征在于，采用氯化硼气体作为主刻蚀气体，并采用等离子体刻蚀工艺去除所述虚拟栅极结构中的所述牺牲高K介质层。
13.如权利要求1所述的制造方法，其特征在于，所述选择性刻蚀工艺为干法刻蚀工艺或者湿法刻蚀工艺。
14.如权利要求13所述的制造方法，其特征在于，所述干法刻蚀工艺中采用溴化氢、氢气或氯气中的至少一种作为主刻蚀气体，来选择性去除所述沟道区的周期结构中的第二半导体外延层。
15.如权利要求13所述的制造方法，其特征在于，所述湿法刻蚀工艺中，采用氢氧化钾溶液或者四甲基氢氧化铵溶液来选择性去除所述沟道区的周期结构中的第二半导体外延层。
16.如权利要求1所述的制造方法，其特征在于，在形成所述金属栅极结构之前，对所述多层第一半导体外延层沟道的表面进行清洗。
17.如权利要求16所述的制造方法，其特征在于，采用缓冲氧化物刻蚀液、稀释的氢氟酸溶液或者氩气等离子体对所述多层第一半导体外延层沟道的表面进行清洗。
18.如权利要求1所述的制造方法，其特征在于，所述金属栅极结构包括全包围所述多层第一半导体外延层沟道的高K介质层和全包围所述高K介质层表面的金属导电层。
19.如权利要求18所述的制造方法，其特征在于，所述高K介质层的材料包括氧化镧、一氧化铝、氧化铪、氧化锆、氧化钡锆、氧化铪锆、氮氧化铪锆、氧化铪镧、氧化铪硅、氮氧化铪硅、氧化镧硅、氧化铝硅、氧化铪钽、氧化铪钛、氮氧化铪、硅化铪、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、铅钪钽氧化物、铌酸铅锌、氧化铝及氮化硅中的至少一种；所述金属导电层的材料包括铝、铜、银、金、铂、镍、钛、铪、锆、钽、钌、钯、钴、钨、金属氮化物、金属碳化物、金属硅化物、金属铝化物以及导电金属氧化物中的至少一种。
20.一种多沟道全包围栅极器件，其特征在于，采用权利要求1至19中任一项所述多沟道全包围栅极器件的制造方法而获得，包括：半导体衬底；位于所述半导体衬底表面上且由第一半导体外延层与第二半导体外延层交替堆叠的鳍片式周期结构，所述第一半导体外延层与所述半导体衬底、所述第二半导体外延层的材质不同，且所述鳍片式周期结构的最底层和最顶层均为所述第一半导体外延层；形成于所述鳍片式周期结构的相应区域中的源区和漏区；位于所述源区和漏区之间的、由多层所述第一半导体外延层自下而上间隔式层叠形成的多层第一半导体外延层沟道，所述多层第一半导体外延层沟道中的相邻两层第一半导体外延层通过高K介质层相互间隔，且所述高K介质层还覆盖在所述多层第一半导体外延层沟道的上表面以及所述多层第一半导体外延层沟道的第一半导体外延层侧壁上；以及覆盖在所述高K介质层的暴露表面上的金属导电层，所述高K介质层和所述金属导电层形成全包围所述多层第一半导体外延层沟道的金属栅极结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201610550958.7A CN107623033A (zh) | 2016-07-13 | 2016-07-13 | 多沟道全包围栅极器件及其制造方法 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107623033A true CN107623033A (zh) | 2018-01-23 |
Family
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Family Applications (1)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180123 |