CN104584225A - 具有基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件 - Google Patents

具有基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件 Download PDF

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Abstract

说明了一种具有基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件。例如，一种半导体器件包括布置在衬底上的多条富锗纳米线的垂直排列。每一条纳米线都包括沟道区，所述沟道区具有硫钝化外表面。栅极叠置体布置在每一条富锗纳米线的沟道区上并完全包围所述沟道区。所述栅极叠置体包括栅极电介质层和栅极电极，所述栅极电介质层布置在所述硫钝化外表面上，并包围所述硫钝化外表面，所述栅极电极布置在所述栅极电介质层上。源极区和漏极区布置在富锗纳米线的沟道区的任一侧上。

Description

具有基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件
技术领域
本发明的实施例涉及半导体器件领域，具体而言，涉及具有基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件。
背景技术
过去几十年中，集成电路中部件的规模缩小是日益增长的半导体工业背后的驱动力。到越来越小的部件的规模缩小实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，收缩晶体管尺寸允许在芯片上包含增大数量的存储器件，导致制造出具有增大容量的产品。但对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。
由基于锗的材料系统构成的半导体器件由于低有效质量以及减小的杂质扩散在晶体管沟道中提供了尤其高的空穴迁移率。这种器件提供了高驱动电流性能，对于将来的低功率、高速逻辑应用显得很有前途。但在基于锗的器件的领域中仍旧需要相当大的改进。
另外，在集成电路器件的制造中，诸如三栅晶体管之类的多栅晶体管和诸如纳米线之类的环栅器件的随着器件尺寸不断缩小而变得更为普遍。已经尝试了许多不同技术来减小这种晶体管的沟道或外电阻。但在沟道或外电阻抑制领域中仍旧需要相当大的改进。此外，已经尝试了许多不同技术来以诸如SiGe、Ge、III-V族材料的非Si沟道材料制造器件。但仍旧需要相当大的工艺改进来将这些材料集成到Si晶圆上。
附图说明
图1A示出了沿多线半导体器件的沟道区的非钝化释放蚀刻过程的横截面图。
图1B示出了沿单线半导体器件的沟道区的非钝化释放蚀刻过程的横截面图。
图2示出了根据本发明的实施例的沿多线半导体器件的沟道区的钝化释放蚀刻过程的横截面图。
图3A是根据本发明的实施例的具有末端硫钝化的基于锗的半导体结构的示意图。
图3B是根据本发明的实施例的具有桥接硫钝化的基于锗的半导体结构的示意图。
图4A示出了根据本发明的实施例的具有基于锗的有源区及其释放蚀刻钝化表面的基于纳米线的半导体结构的三维横截面图。
图4B示出了根据本发明的实施例的沿a-a’轴的图4A的基于纳米线的半导体结构的横截面沟道图。
图4C示出了根据本发明的实施例的沿b-b’轴的图4A的基于纳米线的半导体结构的横截面间隔体视图。
图5A-5F示出了根据本发明的实施例的表示制造CMOS纳米线半导体结构的方法中的不同操作的三维横截面图。
图6示出了根据本发明的实施例的具基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件的斜角图。
图7示出了根据本发明的一个实现方式的计算设备。
具体实施方式
将说明具有基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件。在以下说明中，阐述了多个特定细节，例如特定集成和材料状况，以便提供对本发明的实施例的透彻理解。对于本领域技术人员来说，显然，本发明的实施例的实践可以无需这些特定细节。在其他实例中，没有详细说明诸如集成电路设计布局的公知的特征，以免不必要地使得本发明的实施例模糊不清。而且，会理解，附图中所示的不同实施例是说明性表示，不一定按照比例绘制。
以下说明的一个或多个实施例针对用于形成含锗(Ge)纳米线架构的方案。例如，在一个实施例中，本文所述的一个或多个器件可以表征为基于Ge的器件、纳米带器件、纳米线器件、非平面晶体管或其组合。具体而言，一个或多个实施例针对从Ge/SiGe、Ge/Si、SiGe/SiGe或SiGe/Si多层叠置体执行矩形含Ge纳米线的释放。使用充当牺牲层蚀刻剂和Ge钝化剂的基于氢硫化物的化学物质(例如，氢硫化铵)允许在蚀刻过程中保留含Ge纳米线材料，因而生成了矩形纳米线或纳米带。
例如为了完全暴露出用于环栅制造的纳米线的沟道区而释放纳米线的早期尝试仅使用了充当牺牲层蚀刻剂的化学物质。这种解决方案会导致含Ge沟道材料的损失，因而阻碍了具有方角的矩形含Ge纳米线的形成。传统化学物质在牺牲层蚀刻过程中没有有效地钝化Ge。例如，在以前用于消耗牺牲层的蚀刻条件下，易于氧化并蚀刻Ge。因而，如果在蚀刻过程中没有适当地钝化Ge，它就有可能以相当大的速率连同牺牲层一起被消耗掉。
为了解决以上问题，一个或多个实施例包括使用湿蚀刻剂的纳米结构释放，湿蚀刻剂在蚀刻相邻牺牲层的同时钝化了保留的材料。即，本文所述的方法采用了不仅仅充当牺牲层蚀刻剂的化学物质。在早期方案中，在释放蚀刻过程中消耗了一些含Ge沟道材料，这额外妨碍或阻止了矩形纳米线的形成。在早期尝试的第一示例中，图1A示出了沿多线半导体器件得到的沟道区的非钝化释放蚀刻过程的横截面图。参考图1A，在衬底106A上形成具有多个牺牲层102A和纳米线结构104A的半导体叠置体100A的沟道切面。在蚀刻去除牺牲层102A以提供释放的叠置体110A时，由于选择性较差而蚀刻了每一个纳米线结构104A的一部分。在图1A所示的特定情况下，蚀刻刻画纳米线结构104A而留下蚀刻的刻面纳米线沟道104A’。
在早期尝试的第二示例中，图1B示出了沿单线半导体器件的沟道区得到的非钝化释放蚀刻过程的横截面图。参考图1B，在衬底106B上形成具有牺牲层102B和纳米线结构104B的半导体叠置体100B的沟道切面。在蚀刻去除牺牲层102B以提供释放的结构110B是，由于选择性较差而蚀刻了纳米线结构104B的一部分。在图1B所示的特定情况下，蚀刻使得纳米线结构104B的角变圆，留下蚀刻的圆形纳米线沟道104B’。
与相关于图1A和1B所述的过程相反，一个或多个实施例包括使用同时的Ge钝化和牺牲层蚀刻，允许牺牲层的选择性湿法蚀刻去除和保护含Ge纳米线材料。这种方案防止了含Ge纳米线材料的损失，实现了矩形纳米线。示例性地，图2示出了根据本发明的实施例的沿多线半导体器件的沟道区得到的钝化释放蚀刻过程的横截面图。
参考图2，在衬底206之上形成具有多个牺牲层202和基于锗的纳米线结构204的半导体叠置体200的沟道切面。在蚀刻去除牺牲层202以提供释放叠置体210时，由于选择性高，没有蚀刻掉每一个纳米线结构204的较大部分。在图2所示的特定情况下，基本上保留了具有方角的矩形纳米线结构204，而留下具有方角的释放矩形纳米线结构204。
在实施例中，在湿法蚀刻释放操作过程中，相对于具有较少锗的牺牲材料保留了基于锗的材料。在一个实施例中，在保留基于锗的材料的同时去除牺牲材料的选择性化学物质基于硫化铵(NH4)2S的水溶液，其与氢硫化铵(NH4)SH相平衡。最好的理解是，后一成分作用以蚀刻牺牲层。硫化铵(NH4)2S或者氢硫化铵(NH4)SH或者二者作用，通过将硫原子提供给材料的表面来钝化至少一部分基于锗的材料。在此，通过化学吸附的化学钝化提供了桥接或末端S分组。例如，图3A是根据本发明的实施例的具有末端硫钝化302A的基于锗的半导体结构300A的示意图。在另一个示例中，图3B是根据本发明的实施例的具有桥接硫钝化302B的基于锗的半导体结构300B的示意图。
上述的硫钝化无需完全均匀的，也不必为了实现适合的钝化而提供给每一个暴露出的锗原子。例如，在一个实施例中，尽管不会在锗表面上的任何位置检测到硫钝化，例如钝化可以在化学上不是完全的，但可以仅借助硫原子的部分覆盖来实现用于阻止锗材料的蚀刻的适合的电钝化(electrical passivation)。是完全化学钝化，还是仅部分化学钝化(但适当地电钝化)，以上都与例如导致GeOx形成并最终溶解(即无钝化机制)的基于氢氧化物(OH-)的湿法蚀刻的传统蚀刻相反。
具体而言，在一个实施例中，将重量约10％的(NH4)2S的水溶液用于在约75摄氏度的温度以约1纳米/分钟的蚀刻速率蚀刻富硅材料(对于富锗材料有选择性的)。在更普遍的实施例中，使用约在1％-25％范围中的a％重量的(NH4)2S的水溶液。溶液的pH为约9+/-1的碱性。通常，低于约55摄氏度时不会观察到切实可行的蚀刻速率。至于浓度，在约55到75摄氏度之间不会观察到显著的浓度调节。在一个通用实施例中，使用温度约在40-75摄氏度范围中(NH4)2S溶液。但高于约75摄氏度时，可以使用(NH4)2S的浓度调节来改变富硅材料的蚀刻速率。但会不利地影响相对于富锗材料的选择性。而且，尽管可以将声波降解法用于蚀刻速率可调节性，但在处理具有经受释放蚀刻(例如纳米线释放)的极小特征的结构时优选不搅动的溶液。
具体而言，在实施例中，以对于被保留的富锗半导体结构的高选择性来蚀刻富硅释放层或牺牲层。根据一个实施例，这种蚀刻对于例如以对于诸如锗纳米线之类的基本上纯锗结构的选择性蚀刻基本上纯硅释放层是有效的。但中间合成物也会得益于本文所述的蚀刻方案。例如，在另一个实施例中，以相对于基本上纯锗结构的选择性来去除硅锗层。在另一个实施例中，以相对于具有第二较高锗浓度的硅锗结构的选择性来去除具有第一锗浓度的硅锗释放层。在又一个实施例中，以相对于硅锗结构的选择性来去除基本上纯硅释放层。在一个特定实施例中，以相对于基本上纯锗结构的选择性来去除约Si0.5Ge0.5释放层。在此情况下，释放层具有适合于锗在其上生长但选择性蚀刻足以区分的成分。
基于诸如叠置体210的半导体器件(以上说明的)或者半导体器件400和600(以下说明的)可以包含栅极、沟道区和一对源极/漏极区的半导体器件。在一个实施例中，半导体器件是诸如但不限于，MOS-FET或微机电系统(MEMS)的器件。在一个实施例中，半导体器件是三维MOS-FET，并且是多个相互嵌套的器件。如同对于典型集成电路会理解的，可以在单一衬底上制造N-和P-沟道晶体管以构成CMOS集成电路。而且，可以制造额外的互连布线以便将这种器件集成到集成电路中。
如上所述，选择性湿法蚀刻可以用于制造基于锗的纳米线器件(详见以下相关于图4A-4C的说明)，但也可以用于其他三维半导体器件(例如，具有突出沟道区的器件，如基于三栅或FIN-FET的MOC-FET，尤其是环栅器件，例如以下相关于图6说明的)。
在第一示例中，图4A示出了根据本发明的实施例的具有基于锗的有源区及其释放蚀刻钝化表面的基于纳米线的半导体结构的三维横截面图。图4B示出了沿a-a’轴的图4A的基于纳米线的半导体结构的横截面沟道图。图4C示出了沿b-b’轴的图4A的基于纳米线的半导体结构的横截面间隔体图。
参考图4A，半导体器件400包括布置在衬底402上的一个或多个垂直堆叠纳米线(404组)。本文的实施例针对单线器件和多线器件。示例性地，出于说明性目的，显示了具有纳米线404A、404B和404C的基于三条纳米线的器件。为了说明的方便，将纳米线404A用作示例，其中，集中说明一条纳米线的属性。应当理解，在说明了一条纳米线的属性的情况下，基于多条纳米线的实施例对于每一条纳米线可以具有相同的属性。
每一条纳米线404都包括布置在纳米线中的沟道区406。沟道区406具有长度(L)。参考图4B，沟道区还具有与长度(L)垂直的周边。参考图4A和4B，栅极电极叠置体408包围每一个沟道区406的整个周边。栅极电极叠置体408包括栅极电极，连同栅极电介质层一起布置在沟道区406与栅极电极(未示出)之间。沟道区406是分离的，因为它由栅极电极叠置体408完全包围，没有诸如下层衬底材料或下层沟道制造材料的居间材料。因此，在具有多条纳米线404的实施例中，纳米线的沟道区406也相对于彼此分离，如图4B所示的。
在一个实施例中，沟道区406包括富锗材料部分406A和钝化表面406B。会理解，为了说明，将钝化表面406B的相对厚度显示为比通常预期的大得多。在一个实施例中，富锗材料部分406A由锗(Ge)或硅锗(SiGe)组成，钝化表面406B由锗-硫键合物组成。
在一个实施例中，可以将纳米线404的尺寸定为线状或带状(以下说明后者)，并可以具有方角或圆角。但在任何情况下，在实施例中，每一个沟道区的尺寸和形状都与将释放蚀刻用于制造分离的沟道区406之前基本上相同。在一个实施例中，纳米线404是单轴应变纳米线。例如可以借助分别用于NMOS或PMOS的拉伸应变或压缩应变来使得单轴应变纳米线或多条纳米线单轴应变。
在图4B中将每一个沟道区406的宽度和高度显示为大致相同，但它们可以不同。例如，在另一个实施例中(未示出)，纳米线404的宽度实质上大于高度。具有这种几何形状的纳米线可以称为纳米带。在可替换的实施例中(同样未示出)，垂直定向纳米带。即，每一条纳米线404都具有一定的宽度和高度，宽度实质上小于高度。在一个实施例中，纳米线404的尺寸可以定为线状或带状，并可以具有方角或圆角。
再次参考图4A，每一条纳米线504还包括源极区和漏极区410和412，它们布置在沟道区404的任一侧上的纳米线中。一对触点414布置在源极/漏极区410/412上。在一个特定实施例中，一对触点414包围每一个源极/漏极区410/412的整个周边，如图4A所示的。即，在一个实施例中，源极/漏极区410/412分离，因为它们由触点414完全包围，没有诸如下层衬底材料或下层沟道制造材料的居间材料。因此，在具有多条纳米线404的这个实施例中，纳米线的源极/漏极区410/412也相对于彼此分离。另外，在一个实施例中，在去除释放层部分以提供分离的源极/漏极区410/412的情况下，将例如由如同针对沟道区406所述的选择性和钝化湿法蚀刻得到的硫钝化层布置在每一个区的外表面。
再次参考图4A，在一个实施例中，半导体器件400进一步包括一对间隔体416。间隔体416布置在栅极电极叠置体408和触点对414之间。如上所述的，至少在几个实施例中，使得沟道区和源极/漏极区分离(例如借助选择性和钝化湿法蚀刻工艺)。但并非需要或者甚至能够使得纳米线404的所有区域都是分离的。例如，参考图4C，纳米线404A-404C在间隔体416下面的位置不是分离的。在一个实施例中，纳米线404A-404C的叠置体在其之间具有居间的半导体材料480，例如介于富锗纳米线之间的富硅材料，如下相关于图5A-5F所述的。在一个实施例中，底部纳米线404A仍与一部分衬底402接触，例如与布置在体衬底上的绝缘层部分接触。因而，在一个实施例中，多条垂直堆叠的纳米线在一个或两个间隔体416下面的部分是不分离的。
尽管上述的器件400是用于例如NMOS或PMOS器件的单一器件的，但也可以构成CMOS架构，以包括布置在相同衬底上或上方的基于NMOS和PMOS纳米线的器件，例如以下相关于图5A-5F所述的。
再次参考图4A-4C，衬底402可以由适合于半导体器件制造的材料组成。在一个实施例中，衬底402包括下层体衬底，由材料的单晶体组成，其可以包括但不限于，硅、锗、硅-锗或III-V族化合物半导体材料。上层绝缘层布置在下层体衬底上，上层绝缘层由可以包括但不限于氧化硅、氮化硅、或氮氧化硅的材料组成。因而，可以从起初的绝缘体上半导体衬底来制造结构400。因而，在一个实施例中，将多条垂直堆叠的纳米线404布置在其上布置了居间电介质层的体晶体衬底上，如图4A-4C所示的。可替换地，结构400由体衬底直接构成，并将局部氧化用于形成电绝缘部分，以代替上述的上层绝缘层。因而，在另一个实施例中，将多条垂直堆叠的纳米线404布置在体晶体衬底上，体晶体衬底上没有布置居间电介质层。在另一个实施例中，诸如III-V族材料阻挡层的具有高带隙的上阻挡层用于将底部纳米线404A与下层衬底隔离。
在一个实施例中，栅极电极叠置体408的栅极电极由金属栅极组成，栅极电介质层由高K材料组成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、钽酸钪铅、和铌酸锌铅或其组合组成。而且，一部分栅极电介质层可以包括本征氧化物层，其由纳米线404的顶部几层形成。在一个实施例中，栅极电介质层由高k顶部部分和由半导体材料的氧化物组成的底部部分组成。在一个实施例中，栅极电介质层由氧化铪的上部部分和氧化硅或氮氧化硅的底部部分组成。
在一个实施例中，栅极电极由金属层组成，例如但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍、或导电金属氧化物。在一个特定实施例中，栅极电极由在金属功函数设定层上形成的非功函数设定填充材料组成。
在一个实施例中，间隔体416由绝缘电介质材料组成，例如但不限于氧化硅、氮氧化硅或氮化硅。在一个实施例中，触点414由金属类制造。金属类可以是诸如镍或钴的纯金属，或者可以是合金，例如金属-金属合金或者金属-半导体合金(例如硅材料)。
再次参考图4A，每一条纳米线404还包括源极区和漏极区410和412，它们布置在沟道区404的任一侧上的纳米线上或中。在一个实施例中，源极区和漏极区410和412是嵌入式源极区和漏极区，例如去除纳米线的至少一部分并以源极/漏极材料区代替。但在另一个实施例中，源极区和漏极区410和412由一条或多条纳米线404的部分组成或者至少包括该部分。
应当理解，尽管上述的器件400是用于单一器件的，但也可以构成CMOS架构，以包括布置在相同衬底上或上方的基于NMOS和PMOS纳米线的器件。因而，在另一个方案中，提供了使用钝化蚀刻剂制造纳米线的方法。图5A-5F示出了根据本发明的实施例的表示制造CMOS纳米线半导体结构的方法中的不同操作的三维横截面图。
在一个实施例中，制造纳米线半导体结构的方法可以包括形成基于PMOS纳米线的半导体器件和基于相邻NMOS纳米线的半导体器件。可以通过在衬底上形成纳米线来制造每一个器件。在最终为每一个基于NMOS和PMOS纳米线的半导体器件形成两条纳米线的一个特定实施例中，图5A示出了初始结构500，具有衬底502(例如由体衬底502A组成，其上具有绝缘体层或阻挡层或合成缓冲层502B)。富硅层504/富锗层506/富硅层508/富锗层510叠置体布置在叠置体502上。当然，可以颠倒这些层的顺序。
参考图5B，富硅层504/富锗层506/富硅层508/富锗层510叠置体的一部分以及绝缘层或阻挡层或合成缓冲层502B的顶部图案化为鳍状结构512，例如借助掩模和等离子体蚀刻工艺。因而，在一个实施例中，通过形成图案以提供鳍状结构512而在每一个富硅和富锗层的任一侧上形成自由表面。
在显示形成三栅结构的特定示例中，图5C示出了鳍状结构512，具有布置在其上的三个牺牲栅极514A、514B和514C。在一个这种实施例中，三个牺牲栅极514A、514B和514C由牺牲栅极氧化物层516和牺牲多晶硅栅极层518组成，它们例如是均厚沉积的并借助等离子体蚀刻工艺形成图案。
在图案化以形成三个牺牲栅极514A、514B和514C之后，可以在三个牺牲栅极514A、514B和514C的侧壁上形成间隔体，在图5C所示的鳍状结构512的区域520中执行掺杂(例如尖端和/或源极和漏极型掺杂)，可以形成层间电介质层以覆盖并随后再次暴露出三个牺牲栅极514A、514B和514C。随后可以抛光层间电介质层以暴露出三个牺牲栅极514A、514B和514C，用于替换栅极或后栅工艺。参考图5D，连同间隔体522与层间电介质层524一起暴露出三个牺牲栅极514A、514B和514C。
随后例如可以在替换栅极或后栅极工艺流程中去除三个牺牲栅极514A、514B和514C，以暴露出鳍状结构512的沟道部分。参考图5E的左侧部分，在将鳍状结构512用于制造NMOS器件的情况下，去除牺牲栅极514A、514B和514C，以提供沟槽526。去除富锗层506和510由沟槽526暴露出的部分以及绝缘层或阻挡层或合成缓冲层502B的暴露出部分，留下分离的富硅层504和508的部分。参考图5E的右侧部分，在将鳍状结构512用于制造PMOS器件的情况下，去除牺牲栅极514A、514B和514C，以提供沟槽528。去除富硅层504和508由沟槽528暴露出的部分，留下分离的富锗层506和510的部分。
在一个实施例中，钝化富硅释放层的部分包括同时钝化富锗纳米线的暴露出部分。在一个这种实施例中，使用了基于重量约10％的(NH4)2S的水溶液的湿法蚀刻。在一个特定的这种实施例中，在约55-75摄氏度范围中的温度执行蚀刻。在另一个特定的这种实施例中，在约75摄氏度的温度执行蚀刻。在另一个特定的这种实施例中，对于富硅材料使用了约1纳米/分钟的蚀刻速率。在一个实施例中，使用了约为9的pH值。在一个实施例中，钝化富锗层的暴露出部分包括形成末端硫-锗键合或桥接硫-锗键合，或者二者。在一个实施例中，钝化富锗层的暴露出部分包括不完全化学钝化富锗层的暴露出部分，但充分电钝化富锗层的暴露出部分，以禁止在富硅释放层的蚀刻过程中蚀刻富锗层的暴露出部分。
因而，在一个实施例中，参考图5E的右侧部分，借助湿法蚀刻选择性地蚀刻富硅层504和508，湿法蚀刻选择性地去除富硅层，而不蚀刻(并且同时另外钝化)富锗纳米线结构506和510。在另一个实施例中，参考图5E的左侧部分，借助湿法蚀刻选择性地蚀刻富锗层506和510，湿法蚀刻选择性地去除富锗层，同时不蚀刻富硅纳米线结构504和508。因而，可以由鳍状结构512去除富硅层以形成富锗沟道纳米线，或者由鳍状结构512去除富锗层以形成富硅沟道纳米线。在一个实施例中，图5E中所示的分离的富硅层504和508(NMOS)或者富锗层506和510(PMOS)的部分最终会成为基于纳米线结构中的沟道区。
在如图5E所示的形成分离的沟道区之后，可以执行高-k栅极电介质和金属栅极处理，可以添加源极与漏极触点。在显示在两个富硅纳米线(NMOS)或两个富锗纳米线(PMOS)上形成三栅极结构的特定示例中，图5F示出了在沉积NMOS栅极叠置体530或PMOS栅极叠置体532之后的结构。栅极叠置体可以分别由高-k电介质层和N型或P型金属栅极电极层组成。另外，图5F示出了在形成永久栅极叠置体后去除层间电介质层524的结果。可以在图5E中剩余的层间电介质层524部分形成触点。在一个实施例中，在去除524并形成触点534的过程中的一些阶段，还可以执行源极和漏极制造工艺。
在另一个示例中，图6示出了根据本发明的实施例的具有基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件的斜角图。
参考图6，半导体器件600包括布置在衬底602上的异质结构604。异质结构604包括合成缓冲层628。具有沟道区608的诸如基本上纯Ge体的三维富锗材料体606布置在合成缓冲层628之上。栅极叠置体618布置在至少一部分沟道区608周围。栅极叠置体618包括栅极电极624和栅极电介质层620。栅极叠置体可以进一步包括电介质间隔体640。可以在三维体606没有被栅极叠置体618包围的部分中或上形成源极区和漏极区614/616，或者源极区和漏极区614/616可以形成或相邻于沟道区608(例如，在通过蚀刻和随后的外延生长而形成嵌入区的情况下)。此外，可以包括绝缘区670。
在一个实施例中，从图6的角度无法见到的，栅极叠置体完全包围沟道区608。在该实施例中，例如通过选择性和钝化湿法蚀刻至少在沟道区608去除了释放层(例如去除了一部分合成缓冲层)。在一个这种实施例中，借助硫原子至少钝化了沟道区608的外表面。
因而，本文所述的一个或多个实施例针对具有钝化表面的有源区设置。尽管以上相关于对于非平面和环栅器件的益处进行了说明，但对于没有栅极包围特征的平面器件也可以获得益处。因而，可以包括这种设置以形成基于高迁移率材料的晶体管，例如平面器件、基于鳍状物或三栅的器件和环栅器件，包括基于纳米线的器件。应当理解，本文所述的诸如富硅和富锗材料层的材料的形成可以借助例如但不限于化学气相沉积(CVD)或分子束外延(MBE)的技术或者其他类似的工艺来执行。
图7示出了根据本发明的一个实现方式的计算设备700。计算设备700容纳板702。板702可以包括多个组件，包括但不限于，处理器704和至少一个通信芯片706。处理器704物理且电耦合到板702。在一些实现方式中，至少一个通信芯片706也物理且电耦合到板702。在进一步的实现方式中，通信芯片706是处理器704的一部分。
取决于其应用，计算设备700可以包括其他组件，其会或不会物理且电耦合到板702。这些其他组件包括但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。
通信芯片706实现了无线通信，用于往来于计算设备700传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片706可以实施多个无线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及之后的任何其他无线协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片706可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备700的处理器704包括封装在处理器704内的集成电路晶片。在本发明的一些实现方式中，处理器的集成电路晶片包括一个或多个器件，例如根据本发明的实现方式构成的MOS-FET晶体管。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片706也包括封装在通信芯片706内的集成电路晶片。根据本发明的另一个实现方式，通信芯片的集成电路晶片包括一个或多个器件，例如根据本发明的实现方式构成的MOS-FET晶体管。
在进一步的实现方式中，容纳在计算设备700中的另一个组件可以包含集成电路晶片，其包括一个或多个器件，例如根据本发明的实现方式构成的MOS-FET晶体管。
在多个实现方式中，计算设备700可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实现方式中，计算设备700可以是处理数据的任何其他电子设备。
因而，本发明的实施例包括具有基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件。
在一个实施例中，一种半导体器件包括布置在衬底上的多条富锗纳米线的垂直排列。每一条纳米线都包括沟道区，所述沟道区具有硫钝化外表面。栅极叠置体布置在每一条富锗纳米线的沟道区上并完全包围所述沟道区。所述栅极叠置体包括栅极电介质层和栅极电极，所述栅极电介质层布置在所述硫钝化外表面上并包围所述硫钝化外表面，所述栅极电极布置在所述栅极电介质层上。源极区和漏极区布置在富锗纳米线的沟道区的任一侧上。
在一个实施例中，每一个沟道区的硫钝化外表面都包括桥接硫原子，每一个桥接硫原子都键合到相应的富锗纳米线的两个或更多个锗原子。
在一个实施例中，每一个沟道区的硫钝化外表面都包括末端硫原子，每一个末端硫原子都键合到相应的富锗纳米线的一个锗原子。
在一个实施例中，所述半导体器件进一步包括电介质间隔体，所述电介质间隔体在栅极叠置体的任一侧上并位于多条富锗纳米线的垂直排列之上。居间的富硅半导体材料布置在富锗纳米线在每一个间隔体下的部分之间。
在一个实施例中，富锗纳米线实质上由锗组成，居间的富硅半导体材料实质上由硅锗或硅组成。
在一个实施例中，富锗纳米线实质上由具有第一锗浓度的硅锗组成，居间的富硅半导体材料实质上由具有第二较低锗浓度的硅锗组成。
在一个实施例中，富锗纳米线实质上由硅锗组成，居间的富硅半导体材料实质上由硅组成。
在一个实施例中，每一条富锗纳米线的源极区都形成于富锗纳米线中，并相对于彼此分离。每一条富锗纳米线的漏极区都形成于富锗纳米线中，并相对于彼此分离。每一条富锗纳米线的源极区和漏极区都具有硫钝化外表面。
在一个实施例中，所述半导体器件进一步包括导电源极触点，所述导电源极触点包围每一个分离的源极区。导电漏极触点包围每一个分离的漏极区。
在一个实施例中，所述栅极电介质叠置体是高-k栅极电介质层，所述栅极电极是金属栅极电极。
在一个实施例中，一种半导体器件包括异质结构，所述异质结构布置在衬底上，并具有三维富锗半导体基体，所述三维富锗半导体基体具有包括硫钝化外表面的沟道区。栅极叠置体布置在所述沟道区上并包围所述沟道区。所述栅极叠置体包括栅极电介质层，所述栅极电介质层布置在所述沟道区的硫钝化外表面上，和栅极电极，所述栅极电极布置在所述栅极电介质层上。源极区和漏极区布置在三维半导体基体的沟道区的任一侧上。
在一个实施例中，沟道区的硫钝化外表面包括桥接硫原子，每一个桥接硫原子都键合到三维富锗半导体基体的两个或更多个锗原子。
在一个实施例中，沟道区的硫钝化外表面包括末端硫原子，每一个末端硫原子都键合到三维富锗半导体基体的一个锗原子。
在一个实施例中，所述半导体器件进一步包括电介质间隔体，所述电介质间隔体在栅极叠置体的任一侧上并在所述异质结构上。居间的富硅半导体材料布置在三维富锗半导体基体在每一个间隔体下的部分之下。
在一个实施例中，三维富锗半导体基体实质上由锗组成，居间的富硅半导体材料实质上由硅锗或硅组成。
在一个实施例中，三维富锗半导体基体实质上由具有第一锗浓度的硅锗组成，居间的富硅半导体材料实质上由具有第二较低锗浓度的硅锗组成。
在一个实施例中，三维富锗半导体基体实质上由硅锗组成，居间的富硅半导体材料实质上由硅组成。
在一个实施例中，所述器件是三栅器件。
在一个实施例中，所述器件是鳍状FET器件。
在一个实施例中，所述栅极电介质层是高-k栅极电介质层，所述栅极电极是金属栅极电极。
在一个实施例中，一种制造基于纳米线的半导体结构的方法包括在衬底上形成富硅释放层。所述方法还包括在所述富硅释放层上形成富锗有源层。所述方法还包括由所述富锗有源层形成富锗纳米线。所述方法还包括蚀刻所述富硅释放层的至少一部分，以形成用于富锗纳米线的分离的沟道区。所述蚀刻包括在钝化所述富锗纳米线的暴露出部分的同时，蚀刻富硅释放层的部分。所述方法还包括形成栅极电极叠置体，所述栅极电极叠置体完全包围所述富锗纳米线的分离的沟道区。
在一个实施例中，在钝化所述富锗纳米线的暴露出部分的同时，蚀刻富硅释放层的部分包括以由重量约10％的(NH4)2S的水溶液组成的湿蚀刻剂进行蚀刻。
在一个实施例中，以湿蚀刻剂进行蚀刻包括在约55-75摄氏度范围的温度下进行蚀刻。
在一个实施例中，以湿蚀刻剂进行蚀刻包括约75摄氏度的温度下进行蚀刻。
在一个实施例中，以湿蚀刻剂进行蚀刻包括对于富硅材料使用约1纳米/分钟的蚀刻速率。
在一个实施例中，以湿蚀刻剂进行蚀刻包括使用约为9的pH值。
在一个实施例中，钝化富锗纳米线的暴露出部分包括形成末端硫-锗键合或者桥接硫-锗键合，或者二者。
在一个实施例中，钝化富锗纳米线的暴露出部分包括不完全化学钝化富锗纳米线的暴露出部分，而充分电钝化富锗纳米线的暴露出部分，以禁止在富硅释放层的蚀刻过程中蚀刻富锗层的暴露出部分。
在一个实施例中，蚀刻富硅释放层的部分以形成分离的沟道区包括：对于实质上由锗组成的纳米线具有选择性地蚀刻实质上由硅或硅锗组成的材料。
在一个实施例中，蚀刻富硅释放层的部分以形成分离的沟道区包括：对于实质上由具有第二较高锗浓度的硅锗组成的纳米线具有选择性地蚀刻实质上由硅或具有第一锗浓度的硅锗组成的材料。

Claims (20)

1.一种半导体器件，包括：
布置在衬底之上的多条富锗纳米线的垂直排列，每一条纳米线都包括沟道区，所述沟道区具有硫钝化外表面；
栅极叠置体，所述栅极叠置体被布置在每一条所述富锗纳米线的所述沟道区上并完全包围所述沟道区，所述栅极叠置体包括栅极电介质层和栅极电极，所述栅极电介质层被布置在所述硫钝化外表面上并包围所述硫钝化外表面，所述栅极电极被布置在所述栅极电介质层上；以及
源极区和漏极区，所述源极区和所述漏极区被布置在所述富锗纳米线的所述沟道区的任一侧上。
2.根据权利要求1所述的半导体器件，其中，每一个沟道区的所述硫钝化外表面都包括桥接硫原子，每一个桥接硫原子都键合到相对应的所述富锗纳米线的两个或更多个锗原子。
3.根据权利要求1所述的半导体器件，其中，每一个沟道区的所述硫钝化外表面都包括末端硫原子，每一个末端硫原子都键合到相对应的所述富锗纳米线的锗原子。
4.根据权利要求1所述的半导体器件，进一步包括：
电介质间隔体，所述电介质间隔体在所述栅极叠置体的任一侧上并位于所述多条富锗纳米线的垂直排列之上，其中，居间的富硅半导体材料被布置在所述富锗纳米线在每一个间隔体下方的部分之间。
5.根据权利要求4所述的半导体器件，其中，所述富锗纳米线实质上由锗组成，并且所述居间的富硅半导体材料实质上由硅锗或硅组成。
6.根据权利要求4所述的半导体器件，其中，所述富锗纳米线实质上由具有第一锗浓度的硅锗组成，并且所述居间的富硅半导体材料实质上由具有第二较低锗浓度的硅锗组成。
7.根据权利要求4所述的半导体器件，其中，所述富锗纳米线实质上由硅锗组成，并且所述居间的富硅半导体材料实质上由硅组成。
8.根据权利要求1所述的半导体器件，其中，每一条富锗纳米线的所述源极区形成于所述富锗纳米线中并且相对于彼此是分离的，每一条富锗纳米线的所述漏极区形成于所述富锗纳米线中并且相对于彼此是分离的，并且每一条富锗纳米线的所述源极区和所述漏极区具有硫钝化外表面。
9.根据权利要求8所述的半导体器件，进一步包括：
导电源极触点，所述导电源极触点包围每一个分离的源极区；以及
导电漏极触点，所述导电漏极触点包围每一个分离的漏极区。
10.根据权利要求1所述的半导体器件，其中，所述栅极电介质层是高-k栅极电介质层，并且所述栅极电极是金属栅极电极。
11.一种制造基于纳米线的半导体结构的方法，所述方法包括：
在衬底之上形成富硅释放层；
在所述富硅释放层上形成富锗有源层；
从所述富锗有源层形成富锗纳米线；
蚀刻所述富硅释放层的至少一部分，以形成用于所述富锗纳米线的分离的沟道区，所述蚀刻包括：蚀刻所述富硅释放层的所述部分，同时钝化所述富锗纳米线的暴露出部分；以及
形成栅极电极叠置体，所述栅极电极叠置体完全包围所述富锗纳米线的所述分离的沟道区。
12.根据权利要求11所述的方法，其中，蚀刻所述富硅释放层的所述部分，同时钝化所述富锗纳米线的暴露出部分包括：以包含重量约10％的(NH4)2S的水溶液的湿蚀刻剂进行蚀刻。
13.根据权利要求12所述的方法，其中，以所述湿蚀刻剂进行蚀刻包括：在约55-75摄氏度范围的温度下进行蚀刻。
14.根据权利要求12所述的方法，其中，以所述湿蚀刻剂进行蚀刻包括：在约75摄氏度的温度下进行蚀刻。
15.根据权利要求12所述的方法，其中，以所述湿蚀刻剂进行蚀刻包括：对于所述富硅材料使用约1纳米/分钟的蚀刻速率。
16.根据权利要求12所述的方法，其中，以所述湿蚀刻剂进行蚀刻包括：使用约为9的pH值。
17.根据权利要求11所述的方法，其中，钝化所述富锗纳米线的暴露出部分包括：形成末端硫-锗键合或桥接硫-锗键合，或者形成所述末端硫-锗键合和所述桥接硫-锗键合二者。
18.根据权利要求11所述的方法，其中，钝化所述富锗纳米线的暴露出部分包括：不完全化学钝化所述富锗纳米线的所述暴露出部分，但充分电钝化所述富锗纳米线的所述暴露出部分，以禁止在对所述富硅释放层的蚀刻期间蚀刻所述富锗纳米线的所述暴露出部分。
19.根据权利要求11所述的方法，其中，蚀刻所述富硅释放层的所述部分以形成所述分离的沟道区包括：以对实质上由锗组成的纳米线的选择性来蚀刻实质上由硅或硅锗组成的材料。
20.根据权利要求11所述的方法，其中，蚀刻所述富硅释放层的所述部分以形成所述分离的沟道区包括：以对实质上由具有第二较高锗浓度的硅锗组成的纳米线的选择性来蚀刻实质上由硅或具有第一锗浓度的硅锗组成的材料。
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