TWI651857B - 具有帶有釋放蝕刻鈍化表面的以鍺爲基之主動區的非平面半導體裝置（三） - Google Patents

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Abstract

本發明描述具有帶釋放蝕刻鈍化表面的以鍺為基之主動區之非平面半導體裝置。例如，一半導體裝置包括一直立排設的複數富鍺奈米線，其設置於一基材上。每一奈米線包括一通道區，其具有一硫鈍化外表面。一閘堆疊係設置於每一該等富鍺奈米線的該通道區上並且完全圍繞該通道區，閘堆疊包括設置於該硫鈍化外表面上並且圍繞該硫鈍化外表面的一閘介電層及設置於該閘介電層上的一閘電極。源極區與汲極區係設置於該等富鍺奈米線之該等通道區的每一側上。

Description

具有帶有釋放蝕刻鈍化表面的以鍺為基之主動區的非平面半導體裝置 (三) 發明領域
本發明的實施例為半導體裝置的領域，特別是具有帶有釋放蝕刻鈍化表面的以鍺為基之主動區的非平面半導體裝置。
發明背景
過去數十年，積體電路的尺寸特徵已成為日益成長的半導體工業背後的驅動力。越來越小的尺寸特徵使得半導體晶片有限的實體空間得以增加功能性單元的密度。例如，縮減電晶體尺寸容許數量增加的記憶體裝置於一晶片上的配合，使得產品的製造有產能的增加，此驅動雖提升產能，然而，卻不是沒有問題。理想化每個裝置的性能的必要性逐漸變得重要。
形成自以鍺為基之材料系統的半導體裝置由於有效質量低伴隨減少的雜質散熱而於電晶體通道中提供異常高的電洞遷移率，這樣的裝置提供高驅動電流性能且對於未來低動力、高速度邏輯應用顯露其前瞻性。然而，在 以鍺為基之裝置的領域中，明顯的改善仍是需要的。
此外，在積體電路裝置的製造中，多閘電晶體，例如三閘電晶體，或閘環繞式裝置，例如奈米線，在裝置的尺寸持續下降的情況下已變得更普遍。許多不同的技術被試圖以減少此類電晶體的通道或外部阻抗，然而，在抑制通道或外部阻抗的領域中，明顯的改善仍是需要的，並且，許多不同的技術被試圖以製造具有非矽通道材料例如矽鍺、鍺與III-V族材料的裝置，然而，將這些材料結合於矽晶圓的明顯製程改善仍是需要的。
依據本發明之一實施例，係特地提出一種半導體裝置，其包含：設置於一基材上之一直立式排設之複數個富鍺奈米線，各個奈米線包含具有一硫鈍化外表面之一通道區；一閘堆疊，其設置在各個該等富鍺奈米線之該通道區上且完全地圍繞各個該等富鍺奈米線之該通道區，該閘堆疊包含被設置在該硫鈍化外表面上且圍繞該硫鈍化外表面的一閘介電層及被設置在該閘介電層上的一閘電極；以及被設置在該等富鍺奈米線之該等通道區之雙側上的源極區與汲極區，其中各個富鍺奈米線之該源極區係形成於該富鍺奈米線中而且相對於彼此是分離的，並且各個富鍺奈米線之該汲極區係形成於該富鍺奈米線中而且相對於彼此是分離的。
100A、100B、200‧‧‧半導體堆疊
102A、102B、202‧‧‧犧牲層
102A’‧‧‧犧牲層
104A、104B‧‧‧奈米線結構
104A’、104B’‧‧‧奈米通道
106A、106B、206、402、502、602‧‧‧基材
110A、110B、210‧‧‧釋放堆疊
204‧‧‧以鍺為基之奈米線結構
300A、300B‧‧‧以鍺為基之半導體結構
302A、302B‧‧‧末端硫鈍化
400、600‧‧‧半導體裝置
404、404A、404B、404C‧‧‧奈米線
406‧‧‧通道區
406B‧‧‧鈍化表面
408‧‧‧閘電極堆疊
410、412‧‧‧源極區與汲極區
414‧‧‧接觸件
416‧‧‧間隔件
480‧‧‧中間半導體材料
500‧‧‧初始結構
502A‧‧‧塊狀基材
502B‧‧‧組成緩衝層
504、508‧‧‧富矽層
506、510‧‧‧富鍺層
512‧‧‧鰭片式結構
514A、514B、514C‧‧‧犧牲閘
516‧‧‧犧牲閘氧化層
520‧‧‧區
524‧‧‧中間層介電層
526、528‧‧‧溝槽
530‧‧‧NMOS閘堆疊
532‧‧‧PMOS閘堆疊
534‧‧‧接觸件
604‧‧‧異質結構
606‧‧‧三維富鍺材料本體
608‧‧‧通道區
614、616‧‧‧源極區與汲極區
618‧‧‧閘堆疊
620‧‧‧閘介電層
624‧‧‧閘電極
628‧‧‧組成緩衝層
640‧‧‧介電間隔件
670‧‧‧隔離區
700‧‧‧電腦裝置
702‧‧‧板
704‧‧‧處理器
706‧‧‧通訊晶片
L‧‧‧長度
圖1A示出沿著一多線半導體裝置的通道區的一 非鈍化釋放蝕刻製程的截面圖；圖1B示出沿著一單線半導體裝置的通道區的一非鈍化釋放蝕刻製程的截面圖；圖2示出沿著根據本發明的一個實施例的一多線半導體裝置的通道區的一鈍化釋放蝕刻製程的截面圖；圖3A為一示意圖，表示根據本發明的一個實施例，具有末端硫鈍化的一以鍺為基之半導體結構；圖3B為一示意圖，表示根據本發明的一個實施例，具有架橋硫鈍化的一以鍺為基之半導體結構；圖4A示出根據本發明的一個實施例，具有帶有一釋放蝕刻鈍化表面的以鍺為基之主動區的一以奈米線為基之半導體結構的三維截面圖；圖4B示出沿著根據本發明的一個實施例的圖4A的以奈米線為基之半導體結構的a-a’軸的截面通道視圖；圖4C示出沿著根據本發明的一個實施例的圖4A的以奈米線為基之半導體結構的b-b’軸的截面間隔件視圖；圖5A-5F示出三維截面視圖，表示於根據本發明的一個實施例，一製造CMOS奈米線半導體結構的方法中的不同操作；圖6示出根據本發明的一個實施例，具有帶有一釋放蝕刻鈍化表面的一以鍺為基之主動區的一非平面半導體裝置的角度視圖；圖7示出根據本發明的一個實施態樣的電腦裝置。
較佳實施例之詳細說明
具有帶有釋放蝕刻鈍化表面的以鍺為基之主動區的非平面半導體裝置被描述。在以下的說明中，為提供對本發明的實施例有完整的了解，數個特定的細節被提出，例如特定的整合與材料安排。本領域技術人員將可解，本發明的實施例可在沒有這些特定細節下實施。在其他的情況下，為了不非必要地模糊本發明的實施例，普遍已知的特徵，例如積體電路設計佈局，並未被詳細描述。再者，須了解的是，圖式中的不同實施例僅為圖示表面，並非必然以比例繪製。
此處所描述的一或更多實施例為用於形成含鍺奈米線結構。例如，在一個實施例中，此處描述的一或更多裝置可為一以鍺為基之裝置、一奈米帶裝置、一奈米線裝置、一非平面電晶體，或其結合。更具體地，一或更多實施例是導向於由鍺/矽鍺、鍺/矽、矽鍺/矽鍺或矽鍺/矽多層堆疊形成一釋放的矩形含鍺奈米線。以氫硫化物為基之化學物質(例如氫硫化氨)的使用，其作為一犧牲層蝕刻劑與一鍺鈍化媒介兩者，允許含鍺奈米線材料在蝕刻過程的維持以及，藉此，產生矩形奈米線或奈米帶。
早先試圖釋放奈米線，例如用以製造閘環繞式而完全地曝露一奈米線的通道區，僅應用作為犧牲層蝕刻劑的化學物質。這樣的做法可能導致含鍺通道材料的損失以及，必然地，妨礙具有方形角落的矩形含鍺奈米線的組成。 此傳統的化學物質無法有效地在犧牲層蝕刻的過程中鈍化鍺，例如，在早先用以消耗一犧牲層的蝕刻條件下，鍺可輕易地被氧化及被蝕刻。因此，若鍺在蝕刻過程中無法被充分地鈍化，其將可能隨著犧牲層以顯著的比例消耗。
為了解決前述的問題，一或更多實施例涉及奈米結構釋放是當蝕刻一鄰近的犧牲層時，使用濕式蝕刻劑用以鈍化一維持材料，亦即，此處描述的方法應用的化學物質不只僅作為犧牲層蝕刻劑。在較早的方式中，某些含鍺通道材料在釋放蝕刻的過程被消耗，其可額外地防止或阻礙矩形奈米線的形成。在較早的方式的一第一範例中，圖1A示出沿著一多線半導體裝置的一通道區的一非鈍化釋放蝕刻製程的截面圖。參閱圖1A，一半導體堆疊100A的通道切面具有複數犧牲層102A以及形成於一基材106A上方的奈米線結構104A，基於蝕刻以移除犧牲層102A以提供釋放堆疊110A，每一奈米線結構104A的一部分由於較差的蝕刻比而被蝕刻。在圖1A的特定範例中，該蝕刻蝕刻(facet)奈米線結構104A以遺留下被蝕刻的奈米通道104A’。
在一較早嘗試的第二範例中，圖1B示出取自一單線半導體裝置的一非鈍化釋放蝕刻製程的截面圖，參閱圖1B，為具有一犧牲層102B與奈米線結構104B形成於一基材106B上方的一半導體堆疊100B的通道切面，藉由蝕刻移除犧牲層102B以提供釋放結構110B，奈米線結構104B的一部分由於較差的選擇比而被蝕刻。在圖1B所示的特定範例中，蝕刻圓化奈米線結構104B的角落以產生蝕刻且圓化的 奈米線通道104B’。
對照圖1A、1B所描述的相關製程，一或更多涉及同時使用鍺鈍化與犧牲層蝕刻，允許犧牲層選擇性的濕式蝕刻移除以及含鍺奈米線材料的保護兩者，這樣的做法避免含鍺奈米線材料的損失，以及致使產生矩形的奈米線。如一範例，圖2示出取自根據本發明的一個實施例的多線半導體裝置的通道區的一鈍化釋放蝕刻製程的截面圖。
參閱圖2，為具有複數犧牲層202的一半導體堆疊200的通道切面，且以鍺為基之奈米線結構204形成於一基材206上方，藉由蝕刻以移除犧牲層202而提供釋放堆疊210。由於高選擇比，奈米線結構204的每一者沒有主要的部分被蝕刻。在圖2所示的特定範例中，帶有方形角落的矩形奈米線結構204實質地被維持，以使釋放的矩形奈米線結構204帶有方形角落。
在一個實施例中，一以鍺為基之材料在濕式蝕刻釋放工序中被相對於具有較少量鍺的犧牲材料維持。在一個實施例中，在維持該以鍺為基之材料時，移除犧牲材料的一選擇性的化學作用是基於與氫硫化氨(NH4)SH平衡的一硫化氨(NH4)2S的液態溶液進行。如最能理解的，後者的組件作用以蝕刻犧牲層。硫化氨或氫硫化氨任一者或兩者用以藉由提供硫原子至材料的表面以鈍化於以鍺為基之材料的至少一部分。此處，透過化學吸收作用的化學鈍化提供架橋或末端硫群組。例如，圖3A為表示根據本發明的一個實施例，具有末端硫鈍化302A的一以鍺為基之半導體結 構300A的示意圖。在另一個範例中，圖3B為表示根據本發明的一個實施例，具有架橋硫鈍化302B的以鍺為基之半導體結構300B的示意圖。
前述的硫鈍化不需要完全均一化或被施加於每一外露的鍺原子以完成適合的鈍化。例如在一個實施例中，雖然硫鈍化不會被發現於鍺表面的每一處，例如鈍化可能不是完全的化學性，用於阻礙鍺材料蝕刻的一適合的電性鈍化也可被藉由僅部分覆蓋硫原子達到。無論完整的化學性鈍化或僅為部分化學性鈍化(但適當地電性鈍化)，前述均對照於傳統的蝕刻，例如導致GeOx組成並且最後分解(例如沒有鈍化機制)的以氫氧(OH-)為基之濕式蝕刻。
更具體的，在一個實施例中，硫化氨重量百分比接近10%的一液態溶液用於以大約1奈米/分鐘的蝕刻率並且在接近75攝氏度的溫度蝕刻一富矽材料(選擇性的至一富鍺材料)。在一更廣義的實施例中，硫化氨重量百分比接近1%至25%的範圍的一液態溶液被使用。此溶液的pH值基本上接近9±1。一般而言，在接近55攝氏度以下的可實施的蝕刻率沒有被觀察到。對於濃度，接近55至75攝氏度之間並沒有明顯的濃度調整被觀察到。在一廣義的實施例中，具有接近40至75攝氏度之間的硫化氨溶液被使用，然而，往上接近75攝氏度，硫化氨的濃度調整可被用以改變富矽材料的蝕刻率。然而，相對於富鍺材料的選擇比可能不利地被衝擊。再者，雖然聲裂法可被使用於蝕刻率的可調節性，在釋放蝕刻(例如奈米線蝕刻)進行下操控結構非常小的 特徵時，一非攪拌溶液是較佳的。
更普遍地，在一個實施例中，一富矽釋放或犧牲層被以高選擇比蝕刻至被保留的一富鍺半導體結構，這樣的蝕刻可以是有效的，例如選擇性地以諸如根據一實施例的一鍺奈米線之一實質純鍺結構，蝕刻一實質純矽釋放層。然而，中間化合物亦可由本文所說明的蝕刻方式獲益。例如，在另一個實施例中，一矽鍺層被以選擇比至一實質純鍺結構移除。在另一個實施例中，具有一第一鍺濃度的一矽鍺釋放層被以選擇比至具有一第二較高鍺濃度的一矽鍺結構移除。在又另一個實施例中，一實質純矽釋放層被以選擇比至一矽鍺結構移除。在一個特定的實施例中，一接近Si0.5Ge0.5釋放層被以選擇比至一實質純鍺結構移除。在此範例中，釋放層具有一適合於鍺生長於其上但亦充分不同於選擇性蝕刻的化合物。
基於例如堆疊210的一釋放堆疊的半導體裝置(如上所述)或半導體裝置400、600(如上所述)可為一半導體裝置包含一閘、一通道區與一對源極區/汲極區。在一個實施例中，半導體裝置為例如但不限於金氧半場效電晶體(MOS-FET)或微機電系統(MEMS)。在一個實施例中，半導體裝置為一三維金氧半場效電晶體且為一隔離的裝置或位於複數個巢狀裝置中的一個裝置。將可了解的是，對於一典型的積體電路，N通道與P通道電晶體兩者可被製造於單一基材上以形成一CMOS積體電路。再者，額外的中間連接線可被製造以將這樣的裝置整合於一積體電路中。
如前述，一選擇性濕式蝕刻可用於製造一以鍺為基之奈米線裝置(詳見以下圖4A-4C的相關說明)，但亦可被用於其他三維半導體裝置(例如帶有凸出通道區的裝置，例如在一三閘或鰭式場效電晶體(FIN-FET)基體的金氧半場效電晶體中，尤其是閘環繞式裝置，例如以下圖6的相關描述)。
在一第一範例中，圖4A示出根據本發明的一個實施例，具有帶有一釋放蝕刻鈍化表面的以鍺為基之主動區的一以奈米線為基之半導體結構的一三維截面圖。圖4B示出沿著圖4A的以奈米線為基之半導體結構的a-a’軸的一截面通道視圖，圖4C示出沿著圖4A的以奈米線為基之半導體結構的b-b’軸的一截面間隔件視圖。
參閱圖4A，一半導體裝置400包括一或更多直立堆疊奈米線(404系列)，其設置於一基材402上方，此處的實施例著重於單線裝置與多線裝置兩者。如一範例，為圖示目的，具有奈米線404A、404B、404C的一三維以奈米線為基之裝置。為方便說明，奈米線404A用以作為一範例其描述是僅著重於奈米線的其中一者，可了解的是，奈米線的特性已被說明，基於複數奈米線的實施例可具有每一奈米線相同的特性。
每一奈米線404包括設置於奈米線中的一通道區406，該通道區406具有一長度L。參閱圖4B，該通道區亦具有一矩形周緣至該長度L。參閱圖4A、4B兩者，一閘電極堆疊408圍繞每一通道區406的整個周緣，該閘電極堆疊408包括沿著一設置於通道區406與閘電極(圖未示)之間的閘介 電層的一閘電極。該通道區406是分離的，以至於其完全被閘電極堆疊408圍繞而沒有其他例如位在基材材料下方或位在通道製造材料上方的中間材料。因此，在具有複數奈米線404的實施例中，奈米線的通道區406亦相對於彼此分離，如圖4B所示。
在一個實施例中，通道區406包括一富鍺材料部406A以及一鈍化表面406B，需被了解的示，為了圖示的目的，繪出的鈍化表面406B的相對厚度遠大於一般的情況。在一個實施例中，富鍺材料部406A由鍺或矽鍺組成，而鈍化表面406B由鍺硫鍵結組成。
在一個實施例中，奈米線404可為如線或帶的尺寸(後者將於以下說明)，並且具有矩形外邊或圓角。然而，在任何的範例中，在一個實施例中，每一通道區的尺寸與形狀實質上與用以製造分離通道區406的釋放蝕刻使用之前相同。在一個實施例中，此單軸應變奈米線404或複數奈米線可為帶有拉伸應變或帶有壓縮應變的單軸應變，例如針對NMOS或PMOS，個別地。
每一通道區406的寬度與高度與圖4B所示的接近相同，然而，其不需要相同。例如，在另一個實施例中(圖未示)，奈米線404的寬度實質大於高度。在一個特定的實施例中，寬度接近大於高度的2至10倍。具備此幾何的奈米線可視為奈米帶。在另一個實施例中(圖亦未示)，奈米帶呈直立方向，亦即，每一奈米線404具有一寬度與一高度，寬度實質上少於高度。在一個實施例中，奈米線404可為線或 帶的尺寸，且可具有矩形外邊或圓角。
再參閱圖4A，奈米線404的每一者亦包括源極區410與汲極區412，其等設置於位在通道區404的每一側上之奈米線中，一對接觸件414設置於源極區410/汲極區412上。在一個特定的實施例中，該對接觸件414圍繞每一源極區410/汲極區412的整個外圍，如圖4A所示。亦即，在一個實施例中，源極區410/汲極區412是分離的，以至於其被接觸件414完全圍繞而沒有任何例如在下方的基材材料或在上方的通道製造材料的中間材料。據此，在這樣具有複數奈米線404的一個實施例中，奈米線的源極區410/汲極區412亦彼此相對分離。此外，在一個實施例中，釋放層的部分被移除以提供分離的源極區410/汲極區412，一硫鈍化層被設置於每一區的外表面，例如由選擇性與所述用於通道區406的鈍化濕式蝕刻形成。
再參閱圖4A，在一個實施例中，半導體裝置400更包括一對間隔件416，間隔件416設置於閘電極堆疊408與該對接觸件414之間。如前述，在至少數個實施例中，通道區與源極區/汲極區是設置成分離的(如藉由選擇性以及鈍化濕式蝕刻製程)。然而，不是奈米線404的所有區域都需要如此，或者甚至可被製成分離的。例如，參閱圖4C，奈米線404A-404C於間隔件416下方的位置不是分離的。在一個實施例中，奈米線404A-404C的堆疊具有中間半導體材料480於其間，例如富矽材料介於富鍺奈米線之間，如以下對於圖5A-5F所述。在一個實施例中，最底部的奈米線404A 仍與基材402的一部分接觸，例如與設置在一塊狀基材上的一絕緣層部分接觸。因此，在一個實施例中，位在間隔件416的其中一者或兩者下方的複數直立堆疊的奈米線的一部分是非分離的。
雖然前述所描述的裝置400是針對單一裝置，例如NMOS或PMOS裝置，一CMOS結構亦可形成以包括NMOS與PMOS以奈米線為基之裝置兩者設置於同一基材上或上方，例如以下關於圖5A-5F的描述。
再參閱圖4A至4C，基材402可為適用於半導體裝置製造的材料組成。在一個實施例中，基材402包括單晶材料組成的一底部塊狀基材，其可包括但不限於矽、鍺、矽鍺或III-V化合物半導體材料。一頂部隔離層為包括但不限於二氧化矽、氮化矽或氮氧化矽材料組成，其設置於底部塊狀基材上。因此，結構400可為初始絕緣體上半導體的基材製造。藉此，在一個實施例中，複數直立堆疊奈米線404設置於具有一中間介電層設置於其上的一塊狀多晶體基材上方，如圖4A-4C所示。或者，結構400直接由一塊狀基材組成，且局部氧化被用以形成電性絕緣部分以取代前述的頂部絕緣層。藉此，在另一個實施例中，複數直立堆疊奈米線404設置於不具有中間介電層設置於其上的一塊狀多晶體基材上方。在另一個實施例中，一頂部阻礙層具有一高能帶間隙(band gap)，例如III-V族材料阻礙層被用以將底部奈米線404A與基材隔離以及位於基材下方。
在一個實施例中，再參閱圖4A，閘電極堆疊408 的閘電極為金屬閘組成而閘介電層為高介電係數材料組成。例如，在一個實施例中，閘介電層為例如但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鋅鈮酸鉛或其結合的材料組成。再者，閘介電層的一部分可包括形成自奈米線404的頂部少數層的一層自然氧化層。在一個實施例中，閘介電層為一頂部高介電係數部分以及為半導體材料的氧化物組成的一底部組成。在一個實施例中，閘介電層為氧化鉿的一頂部以及二氧化矽或氮氧化矽的一底部組成。
在一個實施例中，閘電極為例如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋅、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或氧化導電金屬的一金屬層組成。在一個特定的實施例中，閘電極為形成於一金屬功函數設定層上的一非功函數設定填充材料組成。
在一個實施例中，間隔件416為例如但不限於二氧化矽、氮氧化矽或氮化矽的一絕緣介電材料組成。在一個實施例中，接觸件414為一金屬群組製成，該金屬群組可為例如鎳或鈷的純金屬，或可為例如金屬與金屬的合金或金屬與半導體的合金(例如矽化物材料)的合金。
再參閱圖4A，奈米線404的每一者亦包括源極區410與汲極區412，設置於位在通道區406的每一側的奈米線中或奈米線上。在一個實施例中，源極區410與汲極區412嵌入源極區與汲極區，例如奈米線的至少一部分被移除， 並且以一源極/汲極材料區取代。然而，在另一個實施例中，源極區410與汲極區412為或至少包括該一或更多奈米線404的部分組成。
須了解的是，雖然前述的裝置400是針對單一的裝置，一CMOS結構亦可被形成以包括設置於相同的基材上或上方的NMOS與PMOS以奈米線為基之裝置兩者，因此，在另一個目地中，使用鈍化蝕刻劑製造奈米線的方法被提出。圖5A至圖5F示出表示在製造根據本發明的一個實施例的CMOS奈米線半導體結構的方法中的不同工序的三維截面視圖。
一種製造奈米線半導體結構的方法，在一個實施例中可包括形成PMOS以奈米線為基之半導體裝置與一相鄰的NMOS以奈米線為基之半導體裝置兩者，每一裝置可由形成一奈米線於一基材上方製造。在一個特定的實施例中，最終地針對NMOS與PMOS以奈米線為基之半導體裝置每一者提供兩奈米線的結構。圖5A示出一初始結構500具有一基材502(例如為帶有一絕緣或阻礙或組成緩衝層502B於其上的一塊狀基材502A組成)，一富矽層504/富鍺層506/富矽層508/富鍺層510堆疊設置於該堆疊502上，當然，該些層的順序可相反。
參閱圖5B，富矽層504/富鍺層506/富矽層508/富鍺層510堆疊的一部分以及該絕緣或阻礙或組成緩衝層502B的一頂部佈設形成一鰭片式結構，例如以遮罩與電漿蝕刻製程。因此，在一個實施例中，一自由表面藉由佈設 形成於富矽與富鍺層的每一者的每一側，以形成該鰭片式結構512。
在一個特定的範例中示出三閘結構的組成，圖5C示出帶有三個犧牲閘514A、514B、514C設置於其上的該鰭片式結構512。在一個這樣的實施例中，該三犧牲閘514A、514B、514C為一犧牲閘氧化層516以及為例如以電漿蝕刻製程覆蓋設置與佈設的一犧牲多晶矽閘層518組成。
隨著佈設以形成三個犧牲閘514A、514B、514C，間隔件可形成於三個犧牲閘514A、514B、514C的側壁，參雜可於圖5C所示的鰭片式結構512的區520中進行(例如尖端及/或源極式與汲極式的參雜)，以及一中間層介電層可形成以覆蓋並且接著使三個犧牲層514A、514B、514C再度外露。中間層介電層可接著被拋光以外露三個犧牲層514A、514B、514C用於一替代閘或閘後形成製程。參閱圖5D，三個犧牲閘514A、514B、514C沿著間隔件522與中間層介電層524外露。
犧牲閘514A、514B、514C可接著例如於一取代閘或閘後形成製程中被移除，以使鰭片式結構512的通道部分外露。參閱圖5E的左手部分，在此範例中，鰭片式結構512被用以製造一NMOS結構，犧牲閘514A、514B、514C被移除以提供溝槽526，富鍺層506、510藉由溝槽526外露的部分，以及隔離或阻礙或組成緩衝層502B的外露部分被移除以留下富矽層504、508分離的部分。參閱圖5E的右手部分，在此範例中，鰭片式結構512被用以製造PMOS裝置， 犧牲閘514A、514B、514C被移除以提供溝槽528，富矽層504、508藉由溝槽528外露的部分被移除以留下富鍺層506、510分離的部分。
在一個實施例中，蝕刻富矽釋放層的部分包括同時鈍化富鍺奈米線的外露部分。在一個這樣的實施例中，基於硫化氨的重量百分比接近10%的液態溶液的一濕式蝕刻劑被使用。在這樣一個特定實施例中，蝕刻是在溫度接近55至75攝氏度的範圍進行。在另一個特定的實施例中，蝕刻是在溫度接近75攝氏度進行。在另一個特定的這樣的實施例中，富矽材料的蝕刻率約1奈米/分鐘。在一個實施例中，接近9的pH值被使用。在一個實施例中，鈍化富鍺層的外露部分包括形成末端硫鍺鍵或架橋硫鍺鍵或兩者。在一個實施例中，鈍化富鍺層的外露部分包括不完全化學鈍化富鍺層的外露部分，但充分電性鈍化富鍺層的外露部分，以在蝕刻富矽釋放層的過程中抑制蝕刻富鍺層的外露部分。
因此，在一個實施例中，參閱圖5E的右手部分，富矽層504、508被以濕式蝕刻選擇性地蝕刻而選擇性的移除富矽而不蝕刻(以及在額外鈍化時)富鍺奈米線結構506、510。在另一個實施例中，參閱圖5E的左手部分，富鍺層506、510被以濕式蝕刻選擇性地蝕刻而選擇性的移除富鍺層而不蝕刻富矽奈米線結構504、508。因此，無論是富矽層被由鰭片式結構512移除以形成富鍺通道奈米線，或富鍺層被由鰭片式結構512移除以形成富矽通道奈米線，圖示於 5E的富矽層504、508(NMOS)或富鍺層506、510(PMOS)分離的部分將，於一個實施例中，最終變成以奈米線為基之結構中的通道區。
下面如圖5E所示的分離通道區的組成，高介電係數閘介電與金屬閘製程可被進行且源極接觸件與汲極接觸件可被加入。在此特定範例中示出位於兩富矽奈米線(NMOS)上或位於兩富鍺奈米線(PMOS)上的三閘結構的組成。圖5F示出隨著一NMOS閘堆疊530或一PMOS閘堆疊532沉積後的結構。該閘堆疊可為一高介電係數閘介電層與一N型或P型金屬閘電極層個別地組成。此外，圖5F示出在固定的閘堆疊成型後，中間層介電層524隨後移除的結果。接觸件可形成於圖5E中的中間層介電層524部分遺留的位置。在一個實施例中，在移除524與形成接觸件534的製程中的某階段，源極與汲極工程可被進行。
在另一個範例中，圖6示出根據本發明的一個實施例，具有帶有一釋放蝕刻鈍化表面的一以鍺為基之主動區的一非平面半導體裝置的一角度視圖。
參閱圖6，一半導體裝置600包括一異質結構604設置於一基材602上，該異質結構604包括一組成緩衝層628。一三維富鍺材料本體606，例如一實質純鍺本體，帶有一通道區608，設置於組成緩衝層628上。一閘堆疊618設置以圍繞通道區608的至少一部分，閘堆疊618包括一閘電極624以及一閘介電層620，閘堆疊可更包括介電間隔件640。源極區614與汲極區616可形成於三維本體606不受閘 堆疊618圍繞的部分內或部分上，或可形成或鄰近通道區608(例如在藉由蝕刻與隨後取向附生成長的嵌入區的範例)，此外，隔離區670亦可被包括。
在一個實施例中，未示於圖6，閘堆疊完全圍繞通道區608。在該實施例中，一釋放層被移除(例如結構的緩衝層的一部分被移除)，至少在該通道區608，例如藉由一選擇性的以及鈍化濕式蝕刻。在這樣的一個實施例中，至少該本體606的通道區608的外表面由硫原子鈍化。
因此，一或更多此處描述的實施例是著重在主動區的排設具有鈍化表面，雖然前述說明是針對非平面與閘環繞式裝置的益處，其益處亦可在沒有閘環繞式的特徵的平面式裝置中達成。因此，這樣的排設可被包括以形成高遷移率以材料為基之電晶體例如平面裝置、鰭片或三閘基體裝置以及閘環繞式裝置，包括以奈米線為基之裝置。可被了解的是，此處所述例如富矽與富鍺材料層的材料組成可以例如但不限於化學氣相蒸鍍(CVD)或分子束磊晶法(MBE)或其他類似製程的技術進行。
圖7示出根據本發明的一個實施態樣的電腦裝置700，該電腦裝置700容納一板702，該板702可包括數個組件，包括但不限於處理器704以及至少一通訊晶片706，處理器704物理且電性耦接至板702。在某些實施態樣中，該至少一通訊晶片706亦物理且電性耦接至該板702，在更進一步的實施態樣中，通訊晶片706為處理器704的一部分。
基於其應用，電腦裝置700可包括其他組件可或 不物理與電性耦接至板702，這些其他的組件包括但不限於：揮發性記憶體(如DRAM)、非揮發性記憶體(如RAM)、閃存記憶體、圖像處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、聲音編碼器、影像編碼器、電源放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、喇叭、相機與主要儲存裝置(例如硬碟、光碟、DVD等)。
通訊晶片706允許電腦裝置700以無線通訊傳輸數據與接收數據。「無線」的用語及其延伸可用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可藉由透過非固態媒介使用調變的電磁輻射傳達數據，此用語並非表示相關的裝置不含任何導線，雖然在某些實施例中可能沒有。通訊晶片706可執行任何一定數量的無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11家用)、WiMAX(IEEE 802.16家用)、IEEE 802.20、long term evolution(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其延伸物，以及任何其他指定為3G、4G、5G或更多的無線協定。電腦裝置可包括複數個通訊晶片，例如，一第一通訊晶片706可指定為例如Wi-Fi或藍芽的短範圍無線通訊，而一第二通訊晶片706可指定為例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他的長範圍無線通訊。
電腦裝置700的處理器704包括一封裝於處理器704中的積體電路晶粒。在本發明的一些實施態樣中，處理 器的積體電路晶粒包括一或更多根據本發明的實施態樣建立的裝置，例如MOS-FET電晶體。所謂「處理器」可視為任何裝置或裝置的部分，其可處理來自於寄存器及/或記憶體的電子數據，將電子數據轉換為其他可被儲存於寄存器及/或記憶體的電子數據。
通訊晶片706亦包括一積體電路晶粒封裝於通訊晶片706中，根據本發明的另一實施方式，通訊晶片的積體電路晶粒包括一或更多裝置，例如根據本發明的實施例所建立的MOS-FET電晶體。
在更進一步的實施態樣中，另一容納於該電腦裝置700中的組件可含有一積體電路晶粒，其包括一或更多裝置，例如根據本發明的實施例所建立的MOS-FET電晶體。
在不同的實施態樣中，該電腦裝置700可為膝上型電腦、小筆電、筆電、超級筆電、智慧型手機、平板、個人數位助理(PDA)、超級移動電腦、行動電話、桌上型電腦、伺服器、印表機、掃描機、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位錄影機。在更進一步的實施態樣中，該電腦裝置700可為任何其他處理數據的電子裝置。
因此，本發明的實施例包括非平面半導體裝置，其具有帶有釋放蝕刻鈍化表面的以鍺為基之主動區。
在一個實施例中，一種半導體裝置包括一直立排設的複數富鍺奈米線，其設置於一基材上方。每一奈米線包括一通道區，其具有一硫鈍化外表面。一閘堆疊係設置 於每一該等富鍺奈米線的該通道區上並且完全圍繞該通道區。該閘堆疊包括設置於該硫鈍化外表面上並且圍繞該硫鈍化外表面的一閘介電層及設置於該閘介電層上的一閘電極。源極區與汲極區係設置於該等富鍺奈米線之該等通道區的每一側上。
在一個實施例中，每一通道區的硫鈍化外表面包括架橋硫原子，每一架橋硫原子鍵結至該對應富鍺奈米線的兩或更多鍺原子。
在一個實施例中，每一通道區的該硫鈍化外表面包括末端硫原子，每一末端硫原子鍵結至該對應富鍺奈米線的一鍺原子。
在一個實施例中，半導體裝置更包括一介電間隔件，其位於該閘堆疊的每一側上並且在該直立排設的該等複數富鍺奈米線上方。一中間富矽半導體材料係設置於位在每一間隔件下方之該等富鍺奈米線的部分之間。
在一個實施例中，該等富鍺奈米線實質上由鍺所組成，而該中間富矽半導體材料實質上由矽鍺或矽所組成。
在一個實施例中，該等富鍺奈米線實質上由具有一第一濃度的鍺之矽鍺所組成，而該中間富矽半導體材料實質上由具有一第二較低濃度的鍺之矽鍺所組成。
在一個實施例中，該等富鍺奈米線實質上由矽鍺所組成，而該中間富矽半導體材料實質上由矽所組成。
在一個實施例中，每一富鍺奈米線的該等源極區係形成於該富鍺奈米線中並且彼此相對分離。每一富鍺奈 米線的該等汲極區係形成於該富鍺奈米線中並且彼此相對分離。每一富鍺奈米線的該等源極區與汲極區具有一硫鈍化外表面。
在一個實施例中，半導體裝置更包括一傳導性源極接觸件，其圍繞該等分離的源極區之每一者。一傳導性汲極接觸件，其圍繞該等分離的汲極區之每一者。
在一個實施例中，該閘介電層為一高介電係數閘介電層，且該閘電極為一金屬閘電極。
在一個實施例中，一種半導體裝置包括一異質結構，其設置於一基材上方並且具有一三維富鍺半導體本體，帶有包括一硫鈍化外表面的一通道區的。一閘堆疊係設置於該通道區上並且圍繞該通道區。該閘堆疊包括設置於該通道區的該硫鈍化外表面上之一閘介電層及設置於該閘介電層上之一閘電極。源極區與汲極區係設置於該三維半導體本體之通道區的每一側上。
在一個實施例中，該通道區的該硫鈍化外表面包括架橋硫原子，每一架橋硫原子鍵結至該三維富鍺半導體本體的兩或更多鍺原子。
在一個實施例中，該通道區的該硫鈍化外表面包括末端硫原子，每一末端硫原子鍵結至該三維富鍺半導體本體的一鍺原子。
在一個實施例中，該半導體裝置更包括一介電間隔件，其位於該閘堆疊的每一側上並且在該異質結構上方。一中間富矽半導體材料係設置於位在每一間隔件下方 之該三維富鍺半導體本體的部分之下。
在一個實施例中，該三維富鍺半導體本體實質上由鍺所組成，而該中間富矽半導體材料實質上由矽鍺或矽所組成。
在一個實施例中，該三維富鍺半導體本體實質上由具有一第一濃度的鍺之矽鍺所組成，而該中間富矽半導體材料實質上由具有一第二較低濃度的鍺的矽鍺所組成。
在一個實施例中，該三維富鍺半導體本體實質上由矽鍺所組成，而該中間富矽半導體材料實質上由矽所組成。
在一個實施例中，該裝置為一三閘裝置。
在一個實施例中，該裝置為一鰭式場效電晶體裝置。
在一個實施例中，該閘介電層為一高介電係數閘介電層，且該閘電極為一金屬閘電極。
在一個實施例中，一種製造一以奈米線為基之半導體結構的方法包括形成一富矽釋放層於一基材上方。該方法亦包括形成一富鍺主動層於該富矽釋放層上。該方法亦包括由該富鍺主動層形成一富鍺奈米線。該方法亦包括蝕刻該富矽釋放層的至少一部分以形成用於該富鍺奈米線之一分離通道區。該蝕刻包括於鈍化該富鍺奈米線的外露部分時蝕刻該富矽釋放層的該部分。該方法亦包括形成一閘電極堆疊，其完全圍繞該富鍺奈米線之該分離通道區。
在一個實施例中，於鈍化該富鍺奈米線的外露部 分時蝕刻該富矽釋放層的該部分包括以一濕式蝕刻劑蝕刻，該濕式蝕刻劑由硫化氨之重量百分比接近10%的一液態溶液所組成。
在一個實施例中，以該濕式蝕刻劑蝕刻包括於接近攝氏55至75度的範圍之溫度蝕刻。
在一個實施例中，以該濕式蝕刻劑蝕刻包括於接近攝氏75度之溫度蝕刻。
在一個實施例中，以該濕式蝕刻劑蝕刻包括對該富矽材料使用約1奈米/分鐘的蝕刻率。
在一個實施例中，以該濕式蝕刻劑蝕刻包括使用接近pH值為9。
在一個實施例中，鈍化該富鍺奈米線的外露部分包括形成末端硫鍺鍵結或架橋硫鍺鍵結或兩者。
在一個實施例中，鈍化該富鍺奈米線的外露部分包括不完全化學鈍化該富鍺奈米線的該等外露部分但充分地電性鈍化該富鍺奈米線的該等外露部分，以於蝕刻該富矽釋放層的過程中抑制該富鍺奈米線的該等外露部分之蝕刻。
在一個實施例中，蝕刻該富矽釋放層的該部分以形成該分離通道區包含將實質上由矽或矽鍺所組成的一材料選擇性的蝕刻至實質上由鍺所組成的一奈米線。
在一個實施例中，蝕刻該富矽釋放層的該部分以形成該分離通道區包括將實質上由具有一第一鍺濃度之矽或矽鍺所組成的一材料選擇性的蝕刻至實質上由一具有一 第二較高鍺濃度的矽鍺所組成的一奈米線。

Claims (20)

  1. 一種半導體裝置，其包含：設置於一基材上之一直立式排設之複數個富鍺奈米線，各個奈米線包含具有一硫鈍化外表面之一通道區；一閘堆疊，其設置在各個該等富鍺奈米線之該通道區上且完全地圍繞各個該等富鍺奈米線之該通道區，該閘堆疊包含被設置在該硫鈍化外表面上且圍繞該硫鈍化外表面的一閘介電層及被設置在該閘介電層上的一閘電極；以及被設置在該等富鍺奈米線之該等通道區之雙側上的源極區與汲極區，其中各個富鍺奈米線之該源極區係形成於該富鍺奈米線中而且相對於彼此是分離的，並且各個富鍺奈米線之該汲極區係形成於該富鍺奈米線中而且相對於彼此是分離的。
  2. 如請求項1之半導體裝置，其中，各個通道區之該硫鈍化外表面包含數個架橋硫原子，各個架橋硫原子鍵結至對應之該富鍺奈米線的兩個或多個鍺原子。
  3. 如請求項1之半導體裝置，其中，各個通道區之該硫鈍化外表面包含數個末端硫原子，各個末端硫原子鍵結至對應之該富鍺奈米線的一鍺原子。
  4. 如請求項1之半導體裝置，其進一步包含：位在該閘堆疊的兩側上且於該直立式排設之該等複數個富鍺奈米線上之一介電間隔件，其中，一中介富矽半導體材料被設置在位在各個間隔件底下的該等富鍺奈米線的部分之間。
  5. 如請求項4之半導體裝置，其中，該等富鍺奈米線基本上係由鍺構成，且該中介富矽半導體材料基本上係由矽鍺或矽構成。
  6. 如請求項4之半導體裝置，其中，該等富鍺奈米線基本上係由具有第一鍺濃度的矽鍺構成，且該中介富矽半導體材料基本上係由具有第二較低鍺濃度的矽鍺構成。
  7. 如請求項4之半導體裝置，其中，該等富鍺奈米線基本上係由矽鍺構成，且該中介富矽半導體材料基本上係由矽構成。
  8. 如請求項1之半導體裝置，其中，各個富鍺奈米線之該源極區以及汲極區具有一硫鈍化外表面。
  9. 如請求項1之半導體裝置，其進一步包含：一傳導性源極接觸件，其圍繞分離的該等源極區之每一者；以及一傳導性汲極接觸件，其圍繞分離的該等汲極區之每一者。
  10. 如請求項1之半導體裝置，其中，該閘介電層為一高介電係數(high-k)閘介電層，且該閘電極係一金屬閘電極。
  11. 一種製造一基於奈米線之一半導體結構的方法，該方法包含：形成一富矽釋放層於一基材上；形成一富鍺作用層於該富矽釋放層之上；從該富鍺作用層形成一富鍺奈米線；蝕刻該富矽釋放層之至少一部分以針對該富鍺奈米線形成一分離通道區，該蝕刻步驟包含蝕刻該富矽釋放層之該部分同時鈍化該富鍺奈米線之外露部分，該鈍化步驟包含硫鈍化該富鍺奈米線之該外露部分；以及形成完全圍繞在該富鍺奈米線之該分離通道區的一閘電極堆疊。
  12. 如請求項11之方法，其中，蝕刻該富矽釋放層之該部分同時鈍化該富鍺奈米線之外露部分的步驟包含用一濕式蝕刻劑來蝕刻，該濕式蝕刻劑包含硫化氨(NH4)2S之重量百分比10%的一液態溶液。
  13. 如請求項12之方法，其中，用該濕式蝕刻劑來蝕刻的步驟包含在溫度55至75攝氏度的範圍進行蝕刻。
  14. 如請求項12之方法，其中，用該濕式蝕刻劑來蝕刻的步驟包含在溫度75攝氏度進行蝕刻。
  15. 如請求項12之方法，其中，用該濕式蝕刻劑來蝕刻的步驟包含針對該富矽材料使用1奈米/分鐘的一蝕刻率。
  16. 如請求項12之方法，其中，用該濕式蝕刻劑來蝕刻的步驟包含使用pH值為9。
  17. 如請求項11之方法，其中，鈍化該富鍺奈米線之外露部分包含形成末端硫鍺鍵結及架橋硫鍺鍵結之其中一種，或兩者。
  18. 如請求項11之方法，其中，鈍化該富鍺奈米線之外露部分包含不完全地化學鈍化該富鍺奈米線的該等外露部分，但充分地電性鈍化該富鍺奈米線的該等外露部分，以於蝕刻該富矽釋放層的過程中抑制該富鍺奈米線的該等外露部分之蝕刻。
  19. 如請求項11之方法，其中，蝕刻該富矽釋放層的該部分以形成該分離通道區包含選擇性的對於實質上由鍺所組成的一奈米線蝕刻實質上由矽或矽鍺所組成的一材料。
  20. 如請求項11之方法，其中，蝕刻該富矽釋放層的該部分以形成該分離通道區包含選擇性的對於實質上由一具有一第二較高鍺濃度的矽鍺所組成的一奈米線蝕刻實質上由矽或具有一第一鍺濃度之矽鍺所組成的一材料。
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