CN105684154B - 具有用于应力和带隙调节的可变包覆层/芯尺寸的晶体管结构 - Google Patents

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Abstract

一种装置，包括设置在衬底上且限定沟道区的异质结构，该异质结构包括具有小于衬底材料带隙的第一带隙的第一材料和具有大于第一带隙的第二带隙的第二材料；和在沟道区上的栅极叠置体，其中第二材料被设置在第一材料和栅极叠置体之间。该方法包括在衬底上形成具有第一带隙的第一材料；在第一材料上形成具有大于第一带隙的第二带隙的第二材料；和在第二材料上形成栅极叠置体。

Description

具有用于应力和带隙调节的可变包覆层/芯尺寸的晶体管 结构
技术领域
包括非平面半导体器件的半导体器件具有低带隙包覆层的沟道区。
背景技术
在近几十年，集成电路中特征的缩放已经成为不断发展的半导体工业背后的驱动力。尺寸越来越小的特征能在有限的半导体芯片占有面积上实现增加的功能单元密度。例如，缩小晶体管尺寸允许在芯片上结合增加数量的存储器件，适合以增加的容量制造产品。但是，对于日益增加的容量的驱动并非没有问题。优化每一器件性能的必要性日益明显。
由于低有效质量连同降低的杂质散射的，导致由III-V族化合物半导体材料体系形成的半导体器件在晶体管沟道中提供非常高的载流子迁移率。第III族和第V族指的是元素周期表13-15族(先于III-V族)中的半导体材料元素位置。这种器件提供高驱动电流性能和有希望用于未来的低功率、高速度逻辑应用中。为了集成这种材料在硅衬底上，通常将相对较宽带隙材料的缓冲层引入到硅和III-V族化合物沟道材料之间以将载流子限制在沟道材料中并在缓冲层中实现短沟道效应。
发明内容
为了解决上述技术问题，本公开提供了一种晶体管设备，该晶体管设备包括：位于衬底上的沟道区和结区，所述结区位于所述沟道区的相对侧上，所述沟道区和所述结区均包括具有第一带隙的芯部材料和位于所述芯部材料上并具有第二带隙的包覆材料，所述第二带隙小于所述第一带隙，其中，在所述沟道区中，所述包覆材料完全包围所述芯部材料；以及位于所述沟道区上的栅极叠置体，所述栅极叠置体包括栅极电介质和栅极电极。
另外，本公开还提供了一种晶体管设备，该晶体管设备包括：位于衬底上的沟道区和结区，所述结区位于所述沟道区的相对侧上，所述沟道区和所述结区均包括具有第一带隙的芯部材料和位于所述芯部材料上并具有第二带隙的包覆材料，所述第二带隙小于所述第一带隙，其中，所述结区的包覆材料中的应力大于所述沟道区的包覆材料中的应力；以及位于所述沟道区上的栅极叠置体，所述栅极叠置体包括栅极电介质和栅极电极。
此外，本公开还提供了一种用于制造半导体设备的方法，该方法包括：在衬底上形成沟道区，所述沟道区包括芯部材料和位于所述芯部材料上的包覆材料，所述沟道区的包覆材料的带隙小于所述沟道区的芯部材料的带隙；在所述沟道区上形成栅极叠置体，所述栅极叠置体包括栅极电介质和栅极电极；以及在邻近所述沟道区的相对侧处形成结区，所述结区包括芯部材料和位于所述芯部材料上的包覆材料，所述结区的包覆材料的带隙小于所述结区的芯部材料的带隙；其中，所述结区的包覆材料中的应力大于所述沟道区的包覆材料中的应力。
附图说明
图1示出了三维晶体管结构的一个实施例的顶视透视图。
图2示出了穿过线2-2’的图1结构的截面侧视图。
图3示出了穿过线3-3’的图1结构的截面图。
图4是包括虚设栅极和包围栅极的间隔体层的绝缘结构(纳米带)上一部分半导体的截面图。
图5示出了图4的在去除虚设栅极之后的结构。
图6示出了图5的在去除包围虚设栅极的间隔体层中的一个之后的结构。
图7示出了图6的在减薄纳米带沟道区之后的结构。
图8示出了图7的在沟道区中纳米带上引入包覆材料之后的结构。
图9示出了图8在沟道区上引入栅极叠置体之后的结构。
图10示出了图9的在从指定结区(源极区/漏极区)中的下部绝缘体或电介质层释放纳米带之后的结构。
图11示出了图10的在将包覆材料引入到结区中的纳米带并且形成源极区和漏极区之后的结构。
图12示出了图11的在引入与源极区和漏极区的触点之后的结构。
图13说明了根据一种实施方式的计算装置。
具体实施方式
描述了一种具有用于应力和带隙调节的可变包覆层和芯尺寸的半导体器件。在一个实施例中，描述在沟道中具有第一包覆层/芯尺寸和在结区(例如源极区和漏极区)中具有不同的第二包覆层/芯尺寸的晶体管器件。通过改变包覆层/芯尺寸，提供路径以实现沟道中的高迁移率以及结区中的低接触电阻。改变包覆层/芯尺寸的一种方式是改变包覆材料相对芯部材料的比率(例如，改变体积比)。改变包覆材料和芯部材料的比率调节材料之间的应力传输。在一个实施例中，改变芯部材料截面宽度的方式是，使得与沟道中相比，作为晶体管导电层的包覆材料在结区(源极区和漏极区)具有增加的应力。包覆层中的高应力将引起带隙变窄且由此降低结区和相关接触金属之间的接触势垒。
所述技术能在硅上直接集成高迁移率半导体材料诸如锗(Ge)和III-V族化合物半导体材料，并利用由于应力引起的带隙变窄以降低器件外部阻抗。
半导体器件包括结合了栅极、沟道区和结区(源极区和漏极区)的器件。在一个实施例中，半导体器件是这样一种器件，诸如但不限于金属氧化物半导体场效应晶体管(MOSFET)或者微电机械系统(MEMS)器件。在一个实施例中，半导体器件是三维MOSFET且是隔离器件或者是多个嵌套器件中的一个器件。如对于集成电路将理解的，N-和P-沟道晶体管都可被制造在单个衬底上以形成互补金属氧化物半导体(CMOS)集成电路。而且，可制造其他互连以集成这种器件到集成电路中。
图1示出了三维晶体管结构的一个实施例的顶面透视图。在图1中，晶体管结构结合了在纳米带芯上的包覆层。将理解，所述的技术和改进不仅可应用到纳米带或纳米结构芯器件中，还可应用到其他器件，包括但不限于三栅晶体管器件。
参考图1，结构100包括衬底102。衬底102可由适合于半导体器件制造的材料构成。在一个实施例中，衬底102是由单晶材料构成的体衬底，该单晶材料包括但不限于硅、锗、硅锗或者III-V族化合物半导体材料。在图1中所示实施例中，绝缘体层103被设置在衬底102上。绝缘体层103例如是可包括但不限于二氧化硅、氮化硅或氧氮化硅的材料。设置在绝缘体层103上的是纳米带104。纳米带104是异质结构，包括芯部材料105和包覆材料106。在一个实施例中，芯部材料105是单晶半导体材料诸如硅和包覆材料106是具有比芯部材料105低的带隙的半导体材料。用于包覆材料106的代表性实例材料包括锗或者III-V族化合物半导体材料。纳米带104限定了具有沟道108和形成在沟道108相对侧上的源极区和漏极区114/116的三维体。上覆的沟道108是包括栅极电极124和栅极电介质120的栅极叠置体118。间隔体140被例示为位于栅极叠置体118的相对侧上。
在一个实施例中，栅极叠置体118完全包围沟道区108。在这个实施例中，包覆材料106可完全包围芯部材料105。在另一个实施例中，栅极叠置体118仅部分包围沟道区108和包覆材料106也仅部分包围芯部材料105。
在一个实施例中，栅极叠置体118的栅极电极124由金属栅构成，并且栅极电介质120由具有介电常数大于二氧化硅介电常数的材料(高k材料)构成。用于栅极电介质120的代表性材料包括但不限于氧化铪、氧氮化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌、或者其组合物。用于栅极电极124的代表性材料包括但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍和导电金属氧化物。
图2示出了穿过线2-2’的结构100的截面侧视图。具体地，图2示出了纳米带104。在该图中，省略了栅极叠置体118，间隔体140也省略了。
图3示出了穿过图1的线3-3’的图1的结构的截面图。图3说明了省略了栅极叠置体118和间隔体140的纳米带104的顶视图。如图2和图3中所示，沟道108的体积小于源极区和漏极区114/116的体积。希望减少体积的沟道以改善包覆层与芯部之间的应力传输。减少体积的沟道也有利于器件静电控制。在一个实施例中，根据对于每个区所需的应力传输需求单独设置沟道的尺寸(例如体积)以及源极区和漏极区的尺寸。
在一个实施例中，在纳米带104中包覆材料106与芯部材料105之间的应力的量在源极区和漏极区114/116与沟道区108之间改变。在沟道区中，在一个实施例中，希望高迁移率。在沟道区108中的包覆材料106中赋予应力或应变将增加迁移率。在芯部材料105是硅和包覆材料106是锗的实施例中，在沟道区108中的包覆材料106中赋予应力的一种方式是通过包覆材料与芯部材料的相互作用。图2示出了沟道区108，其具有一定体积或量的包覆材料106，该一定量大于芯部材料105的量。较大量包覆材料(例如锗)会引起芯部材料(例如硅)与包覆材料晶格结构一致。换句话说，对于硅的芯部材料，硅原子将与锗原子晶格排成一条直线。在一个实施例中，在沟道区108中，包覆材料的体积或量等于芯部材料的体积或量的两倍。这种体积或量会对包覆材料106产生一些应力传输，这足以增加载流子迁移率(例如，空穴迁移率)。
与沟道区108相反，如图2中所示，在一个实施例中，与包覆材料相比，源极区和漏极区114/116具有更多的芯部材料。在一个实施例中，在源极区和漏极区114/116中的芯部材料105是该区域中包覆材料106体积或量的两倍。相对于包覆材料增加芯部材料引起包覆材料应变，降低其带隙。
图4-12描述了用于形成图1中所示结构的一个实施例。参考图4，图4是结构的一部分的截面图。结构200包括衬底202，其例如是单晶材料诸如硅的体衬底。上部衬底202是绝缘体或者电介质材料203，其例如是二氧化硅。纳米带204例如是单晶半导体材料诸如硅，其被设置在绝缘体或者电介质材料203上。纳米带204可由毯式外延层形成。典型地，可标记用于纳米带的区域且去除不希望的材料以留下纳米带。设置在纳米带204上的是例如为多晶硅的虚设栅极205和设置在虚设栅极205周围的第一间隔体206和第二间隔体207。选择间隔体206和207的材料，使得其相对彼此可被选择性蚀刻掉。实例包括二氧化硅(SiO2)、氮化硅(Si3N4)和碳氮化硅(SiCN)。相邻虚设栅极205和间隔体206和207的是电介质层208，例如是二氧化硅。在一个实施例中，选择可相对于用于电介质层208的材料选择性蚀刻的间隔体206和间隔体207的材料。在图4中所示实施例中，虚设栅极205被设置在氧化物层209上。
图5示出了图4在去除虚设栅极205和下部氧化物层209之后的结构。通过蚀刻去除例如是多晶硅的虚设栅极205，诸如四甲基氢氧化铵(TMAH)，之后如果必要的话，氢氟酸(HF)蚀刻，以去除氧化物层。在去除虚设栅极205和氧化物层209之后，暴露出与一部分的沟道区对应的一部分纳米带204。可通过相对纳米带204选择性蚀刻绝缘体或者电介质材料203去除沟道区暴露部分下部的绝缘体或电介质材料203。在一个实施例中，可使用HF蚀刻剂选择性蚀刻二氧化硅的绝缘体或电介质材料203。
图6示出了图5去除间隔体206之后的结构。可例如使用HF蚀刻剂选择性去除SiO2材料的间隔体206。
图7示出了图6在减薄纳米带204的沟道区之后的结构。在一个实施例中，通过纳米带半导体材料的牺牲氧化相对纳米带的剩余部分减薄沟道。
图8示出了图7在沟道区中的纳米带204上引入包覆材料之后的结构。在一个实施例中，纳米带204是硅材料，包覆材料210例如是锗或者是III-V族化合物半导体材料。
图9示出了图8在沟道区上引入栅极叠置体之后的结构。在一个实施例中，栅极叠置体217包括设置在沟道材料上的高k电介质材料218和设置在电介质材料上的金属栅极材料219。如图9中所示，从下部绝缘体或电介质层203打开或释放纳米线允许了栅极叠置体217完全包围沟道区。
图10示出了图9在指定结区(源极区/漏极区)中从下部绝缘体或电介质层203释放纳米线204之后的结构。一种实现方法是通过蚀刻电介质层208以暴露出结区中的纳米带204和之后相对于纳米带材料选择性蚀刻绝缘体和电介质层203。
图11示出了图10将包覆材料引入到结区中的纳米带并形成源极区214和漏极区216之后的结构。
图12示出了图11分别引入触点至源极区214和漏极区216之后的结构。图12示出了包围源极区214的例如钛和钨的接触金属234和包围漏极区216的接触金属235。
图13说明了根据一种实施方式的计算装置300。计算装置300收纳主板302。主板302包括多个部件，包括但不限于处理器304和至少一个通讯芯片306。处理器304物理且电性耦合至主板302。在一些实施方式中，至少一个通讯芯片306也物理且电性耦合至主板302。在又一实施方式中，通讯芯片306是处理器304的一部分。
根据应用，计算装置300可包括其他部件，其可以物理且电性耦合至主板302或者也可以不是这样。这些其他部件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频解码器、视频解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速计、陀螺仪、扩音器、照相机和大容量存储装置(诸如硬盘驱动、只读光盘(CD)、数字通用光盘(DVD)等)。
通讯芯片306能进行无线通讯用于至和自计算装置300传输数据。术语“无线”及其衍生词用于描述电路、装置、系统、方法、技术、通讯通道等，可通过经由非固态介质使用调节电磁辐射传达数据。该术语并不暗示相关装置不含有任何导线，尽管在一些实施例中其不含有导线。通讯芯片306可执行很多无线标准或协议中的任一个，包括但不限于Wi-Fi(IEEE 802.11family)，WiMAX(IEEE 802.16family)，IEEE 802.20，长期演进(LTE)、Ev-DO，HSPA+，HSDPA+，HSUPA+，EDGE，GSM，GPRS，CDMA，TDMA，DECT，蓝牙，及其衍生物，以及由3G、4G、5G、及更心的指定的任意其他无线协议。计算装置300可包括多个通讯芯片306。例如，可指定第一通讯芯片306为较短范围无线通讯诸如Wi-Fi和蓝牙，和指定第二通讯芯片306为较长范围无线通讯诸如GPS、EDGE、GPRS，CDMA、WiMAX、LET、Ev-DO及其他。
计算装置300的处理器304包括在处理器304内部封装的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个装置诸如根据本发明的实施方式创建的MOSFET晶体管。术语“处理器”指的是处理自寄存器和/或存储器的电子数据以将该电子数据转换成可存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通讯芯片306也包括集成在通讯芯片306内部封装的集成电路管芯。根据本发明的另一实施方式，通讯芯片的集成电路管芯包括一个或多个装置诸如根据本发明的实施方式创建的MOSFET晶体管。
在另一实施方式中，收纳在计算装置300内的另一部件可含有包括一个或多个装置诸如根据本发明的实施方式创建的MOSFET晶体管的集成电路管芯。
在不同实施方式中，计算装置300可以是膝上电脑、上网本、笔记本、超级本、智能电话、桌上电脑、个人数字助理(PDA)、超级移动PC、移动电话、桌上计算机、服务器、打印机、扫描仪、监控器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或者数字视频记录器。在另一实施方式中，计算装置300可以是处理数据的任一种其他电子装置。
实例
实例1是一种包括设置在衬底上并限定沟道区的异质结构的设备，该异质结构包括具有小于衬底材料带隙的第一带隙的第一材料和具有大于第一带隙的第二带隙的第二材料；和在沟道区上的栅极叠置体，该栅极叠置体包括电介质材料和在电介质材料上的栅极电极，其中第二材料被设置在第一III-V族材料和栅极叠置体之间。
在实例2中，实例1的设备中的第一材料包括二元的III-V族半导体材料。
在实例3中，实例1的设备中的第一材料包括InAs。
在实例4中，实例1的设备中的第二材料是三元III-V族半导体材料。
在实例5中，在实例1的设备中的在第一材料和第二材料之间的过度是渐变的。
在实例6中，实例1的设备中的在第一材料和第二材料之间的过渡是阶梯式的。
在实例7中，实例1的装置中的衬底包括半导体材料和在半导体材料上的绝缘层。
实例8是制造半导体设备的方法，包括在衬底上形成具有第一带隙的第一材料，第一带隙小于衬底材料的带隙；在第一二元III-V族材料上形成第二III-V族材料，其具有大于第一带隙的第二带隙；和在第二III-V族材料上形成栅极叠置体。
在实例9中，实例8的方法中的第一III-V族材料包括二元III-V族材料。
在实例10中，实例8的方法中第一III-V族材料是InAs。
在实例11中，实例8的方法中的第二III-V族材料是三元III-V族材料。
在实例12中，在实例8的方法中第一III-V族材料和第二III-V族材料之间的过渡是渐变的。
在实例13中，实例8的方法中第一二元III-V族材料和第二III-V族材料之间的过渡是阶梯式的。
在实例14中，通过实例8-13中任一方法形成半导体设备。
实例15是一种半导体设备，包括在衬底上的晶体管、该晶体管包括在衬底一部分上的沟道区；具有小于衬底半导体材料带隙的第一带隙的第一材料和具有大于第一带隙的第二带隙的第二材料；和在沟道区上的栅极叠置体，栅极叠置体包括电介质材料，在电介质材料上的栅极电极，其中与沟道区相关的该部分衬底具有与第一材料晶格结构相符合的特性。
在实例16中，在实例15的设备中的第一材料包括二元III-V族半导体材料。
在实例17中，实例15的设备中的第一材料包括InAs。
在实例18中，实例15的设备中的第二材料是三元III-V族半导体材料。
在实例19中，实例15的设备中的第一材料和第二材料之间的过渡是渐变的。
在实例20中，实例15的装置中第一材料和第二材料之间的过渡是阶梯式的。
在上文描述中，为了解释的目的，列举了多个具体细节以提供实施例的全面理解。但是，对本领域技术人员显而易见的是，可实践一个或多个其他实施例而不需这些具体细节中的某些。并非提供所述的特定实施例以限制本发明而是说明本发明。本发明的范围不由上文提供的具体实例确定，而是仅由下文的权利要求限制。在其他情况下，框图中已经示出了非常公知的结构、装置和操作或者没有细节，以避免混淆对该说明书的理解。适当考虑的情况下，在附图当中已经重复了附图标记或者附图标记的结尾部分，以指示任选地具有相似特性的相应或相似的元件。
还应当理解，贯穿该说明书引用的例如“一个实施例”、“一实施例”、“一个或多个实施例”、或者“不同实施例”意思是特定特征可包括在本发明的实践中。相似地，应当理解，在该描述中，有时将各特征一起组合在单个实施例、附图或描述中以简化本公开且有助于理解本发明的各方面。但是本公开的该方法不解释为反映出本发明需要比每个权利要求中所清楚列举的更多特征的意图。而是，与以下权利要求反映的相同，本发明的各方面依赖于较公开的单个实施例的所有特征更少的特征。由此，具体实施方式后面的权利要求在此明确地结合到该具体实施方式部分中，其中每个权利要求自身都作为本发明的独立实施例。

Claims (17)

1.一种晶体管设备，包括：
位于衬底上的沟道区和结区，所述结区位于所述沟道区的相对侧上，所述沟道区和所述结区均包括具有第一带隙的芯部材料和位于所述芯部材料上并具有第二带隙的包覆材料，所述第二带隙小于所述第一带隙，其中，在所述沟道区中，所述包覆材料完全包围所述芯部材料；以及
位于所述沟道区上的栅极叠置体，所述栅极叠置体包括栅极电介质和栅极电极。
2.如权利要求1所述的设备，其中，相比于在所述结区中包覆材料的量相对于芯部材料的量，在所述沟道区中包覆材料的量相对于芯部材料的量较大。
3.如权利要求1或2所述的设备，其中，所述包覆材料包括锗，并且所述芯部材料包括硅。
4.如权利要求1或2所述的设备，其中，所述包覆材料包括III-V族化合物半导体材料。
5.如权利要求1或2所述的设备，其中，所述结区的包覆材料中的应力大于所述沟道区的包覆材料中的应力。
6.一种晶体管设备，包括：
位于衬底上的沟道区和结区，所述结区位于所述沟道区的相对侧上，所述沟道区和所述结区均包括具有第一带隙的芯部材料和位于所述芯部材料上并具有第二带隙的包覆材料，所述第二带隙小于所述第一带隙，其中，所述结区的包覆材料中的应力大于所述沟道区的包覆材料中的应力；以及位于所述沟道区上的栅极叠置体，所述栅极叠置体包括栅极电介质和栅极电极。
7.如权利要求6所述的设备，其中，相比于在所述结区中包覆材料的量相对于芯部材料的量，在所述沟道区中包覆材料的量相对于芯部材料的量较大。
8.如权利要求6或7所述的设备，其中，在所述沟道区中，所述包覆材料完全包围所述芯部材料。
9.如权利要求6或7所述的设备，其中，在所述沟道区中，所述包覆材料包围少于全部芯部材料的区域。
10.如权利要求6或7所述的设备，其中，所述包覆材料包括锗，并且所述芯部材料包括硅。
11.如权利要求6或7所述的设备，其中，所述包覆材料包括III-V族化合物半导体材料。
12.一种用于制造半导体设备的方法，包括：
在衬底上形成沟道区，所述沟道区包括芯部材料和位于所述芯部材料上的包覆材料，所述沟道区的包覆材料的带隙小于所述沟道区的芯部材料的带隙；
在所述沟道区上形成栅极叠置体，所述栅极叠置体包括栅极电介质和栅极电极；以及
在邻近所述沟道区的相对侧处形成结区，所述结区包括芯部材料和位于所述芯部材料上的包覆材料，所述结区的包覆材料的带隙小于所述结区的芯部材料的带隙；
其中，所述结区的包覆材料中的应力大于所述沟道区的包覆材料中的应力。
13.如权利要求12所述的方法，其中，相比于在所述结区中包覆材料的量相对于芯部材料的量，在所述沟道区中包覆材料的量相对于芯部材料的量较大。
14.如权利要求12或13所述的方法，其中，形成所述沟道区包括用所述包覆材料完全包围所述芯部材料。
15.如权利要求12或13所述的方法，其中，形成所述沟道区包括用所述包覆材料包围少于所述芯部材料的整个部分。
16.如权利要求12或13所述的方法，其中，所述沟道区的芯部和所述结区的芯部由被设置在所述衬底上的纳米带构成，并且在所述沟道区中将包覆材料引入到芯部材料上之前，所述方法包括减薄所述沟道区中的芯部材料。
17.一种半导体设备，由权利要求12-16中任一项所述的方法形成。
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