KR101375833B1 - 게르마늄 나노로드를 구비한 전계효과 트랜지스터 및 그제조방법 - Google Patents

게르마늄 나노로드를 구비한 전계효과 트랜지스터 및 그제조방법 Download PDF

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Abstract

본 발명은 게르마늄 나노로드를 구비한 전계효과 트랜지스터 및 그 제조방법에 관하여 개시한다. 개시된 전계효과 트랜지스터는, 기판 상에 형성된 게이트 절연물; 상기 게이트 절연물에 임베드되며, 상기 그 양단이 노출된 적어도 하나의 게르마늄 나노로드; 상기 게르마늄 나노로드의 양단과 각각 연결된 소스 전극 및 드레인 전극; 및 상기 게이트 절연물 상에서 상기 소스전극 및 드레인 전극 사이에 형성된 게이트 전극;을 구비하는 것을 특징으로 한다.

Description

게르마늄 나노로드를 구비한 전계효과 트랜지스터 및 그 제조방법{Field effect transistor having germanium nanorod and method of manufacturing the same}
도 1은 본 발명의 일 실시예에 따른 게르마늄 나노로드를 구비한 전계효과 트랜지스터의 단면도이다.
도 2 내지 도 10은 본 발명의 다른 실시예에 따른 게르마늄 나노로드를 구비한 전계효과 트랜지스터의 제조방법을 단계별로 설명하는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100: 트랜지스터 110: 기판
120: 절연층 121, 123, 125: 실리콘층
122, 124: SiGe층 130: 게이트 절연물
140: 게르마늄 나노로드 151: 소스전극
152: 드레인 전극 160: 게이트 전극
161: 제1금속층 162; 제2금속층
본 발명은 전계효과 트랜지스터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 채널로서 게르마늄 나노로드를 구비한 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
종래의 전계효과 트랜지스터는 실리콘 기판에서 소스 영역과 드레인 영역 사이의 채널영역을 캐리어의 이동통로로 구비한다. 이러한 실리콘 채널 영역을 턴온시키기 위해서는 소정의 게이트 전압을 인가하며, 이에 따라 채널영역에서의 메인 캐리어, 예컨대 정공(hole)의 이동도에 따라 디바이스의 속도가 결정된다.
트랜지스터를 채용한 디바이스의 속도는 채널영역에서의 메인 캐리어의 이동도에 따르며, 이 이동도 향상을 위한 연구가 많이 진행되고 있다. 이동도 향상을 위해서 실리콘 보다 이동도가 높은 게르마늄을 사용할 수 있다.
본 발명은 상기한 바와 같은 점을 감안하여 안출된 것으로, 본 발명의 목적은 고속동작용 트랜지스터에 적합하도록 이동도가 향상된 게르마늄 나노로드를 구비한 전계효과 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 게르마늄 나노로드를 구비한 전게효과 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 게르마늄 나노로드를 제조하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 게르마늄 나노로드를 구비한 전계효과 트랜지스터는: 기판 상에 형성된 게이트 절연물;
상기 게이트 절연물에 임베드되며, 상기 그 양단이 노출된 적어도 하나의 게르마늄 나노로드;
상기 게르마늄 나노로드의 양단과 각각 연결된 소스 전극 및 드레인 전극; 및
상기 게이트 절연물 상에서 상기 소스전극 및 드레인 전극 사이에 형성된 게이트 전극;을 구비하는 것을 특징으로 한다.
본 발명에 따르면, 상기 게르마늄 나노로드는 서로 이격된 2개 내지 5개로 설치될 수 있다.
본 발명에 따르면, 상기 게르마늄 나노로드는 1~20 nm 직경을 가질 수 있다.
본 발명에 따르면, 상기 채널영역의 상기 게르마늄 나노로드는 원형 또는 타원형 단면을 가질 수 있다.
본 발명에 따르면, 상기 소스 전극 및 드레인 전극은 상기 게르마늄 나노로드와 쇼트키 정크션을 형성하며, 바람직하게는, 상기 소스 전극 및 드레인 전극은 Pt, Ni, Yb, Er로 이루어진 그룹 중 선택된 금속으로 형성될 수 있다.
상기 게이트 절연물은 실리콘 산화물 또는 상기 실리콘 산화물 보다 높은 유전율을 가진 Si3N4, Ta2O5, HfO2, Zr2O5, HfSiO, HfSiON 으로 이루어진 그룹 중 선택된 적어도 하나의 물질로 형성될 수 있다.
본 발명에 따르면, 상기 게이트 전극은 Ta, TaN, TiN 중 선택된 어느 하나로 이루어진 제1금속층; 및
상기 제1금속층 상에서 폴리실리콘으로 형성된 제2금속층;을 구비할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 게르마늄 나노로드를 구비한 전계효과 트랜지스터의 제조방법은: 기판 상에 형성된 게이트 절연물;
실리콘 기판 상에 절연층 및 제1실리콘층을 형성하는 제1 단계;
상기 제1실리콘층 상에 SiGe층 및 제2실리콘층을 순차적으로 형성하는 제2 단계;
상기 기판을 어닐링하여 상기 실리콘층과 상기 SiGe층의 Si를 산화시켜 실리콘 산화물을 형성하며, 상기 SiGe층으로부터 게르마늄 나노로드를 형성하는 제3 단계;
상기 게르마늄 나노로드의 양단과 각각 접촉되는 드레인 전극과 소스 전극을 형성하는 제4 단계;
상기 드레인 전극 및 소스 전극 사이인 채널형성영역에 상기 게르마늄 나노로드를 감싸는 게이트 절연물을 형성하는 제5 단계; 및
상기 게이트 절연물 상에 게이트 전극을 형성하는 제6 단계;를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 상기 제2 단계는, 상기 제1실리콘층 상에 상기 SiGe층 및 상기 제2실리콘층을 순차적으로 2회 내지 5회 반복하여 형성한다.
또한, 상기 절연층은 상기 제3 단계에서 형성된 실리콘 산화물과 식각률이 다른 물질로 형성될 수 있다.
본 발명에 따르면, 상기 제4 단계는,
채널형성영역에 제1감광제를 형성하는 단계;
상기 전극형성영역의 상기 실리콘 산화물을 제거하여 상기 게르마늄 나노로드의 양단을 노출시키는 단계; 및
상기 전극형성영역에 게르마늄 보다 일함수가 큰 금속을 증착하는 단계;를 구비한다.
본 발명에 따르면, 상기 제5 단계는,
상기 채널형성영역의 실리콘 산화물을 제거하여 게르마늄 나노로드를 노출시키는 단계; 및
상기 나노로드를 둘러싸는 고유전체로 된 게이트 절연물을 형성하는 단계;를 구비할 수 있다.
본 발명에 따르면, 상기 게이트 절연물을 형성하기 전에 상기 기판을 H2 또는 D2 분위기에서 어닐링하여 상기 채널영역의 나노로드의 단면을 원형 또는 타원형으로 만드는 단계;를 더 포함할 수 있다.
본 발명에 따르면, 상기 제6 단계는,
상기 Ta, TaN, TiN 중 어느 하나의 물질로 이루어진 제1금속층과, 상기 제1금속층 상에 폴리실리콘층으로 이루어진 제2금속층을 형성하는 단계일 수 있다.
본 발명에 따르면, 상기 SiGe층은 Si1-xGex 0.1 < x < 0.5의 조성으로 형성 된다.
본 발명의 다른 국면에 따르면, 상기 게이트 절연물은 실리콘 산화물로 형성되며, 상기 제6 단계는, 폴리 실리콘층을 형성하는 단계이다.
이하, 첨부된 도면들을 참조하면서 본 발명의 바람직한 실시예에 따른 게르마늄 나노로드를 구비한 전계효과 트랜지스터와 그 제조방법을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 게르마늄 나노로드를 구비한 전계효과 트랜지스터(100)의 단면도이다.
도 1을 참조하면, 실리콘 기판(110) 상에 절연층(120)이 형성되어 있다. 상기 절연층(120) 상에는 게이트 절연물(130)인 고유전율 유전층이 형성되어 있다. 상기 게이트 절연물(130)은 바람직하게는 SiO2 또는 그 이상으로 유전율이 높은 물질로서 Si3N4, Ta2O5, HfO2, Zr2O5, HfSiO, HfSiON 등이 사용될 수 있다.
상기 절연층(120)은 산화과정에서 생성되는 실리콘 옥사이드와 식각률이 다른 물질로 형성되며, 산소이온 임플랜테이션에 의한 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
상기 게이트 절연물(130)에는 수평방향으로 서로 이격된 두 개의 게르마늄 나노로드(140)가 임베드되어 있다. 상기 나노로드(140)는 채널영역에서 대략 1nm ~ 20 nm 직경의 원형 또는 타원형 단면을 가질 수 있다. 상기 나노로드(140)의 형상이 원형으로 되면, 그 내부로 전기장이 균일하게 들어갈 수 있으며, 전류 누설이 감소될 수 있다.
상기 나노로드(140)는 도 1에는 2개가 도시되어 있지만 반드시 이에 한정되는 것은 아니며, 바람직하게는 2~5개가 서로 나란하게 형성되는 것이 바람직하다. 상기 나노로드(140)가 하나로 형성되는 것은 끊어지는 실패(failure)가 일어날 수 있으며, 6개 이상으로 형성하는 데에는 제조공정이 너무 복잡하여 진다. 상기 나노로드(140)는 일반적인 트랜지스터(100)의 채널, 즉 메인 캐리어, 예컨대 정공(hole)의 이동 통로가 된다. 이러한 게르마늄 나노로드(140)는 종래 구조의 전계효과 트랜지스터(100)에서의 채널 영역에서의 캐리어의 이동도(mobility) 보다 빠른 이동도를 제공할 수 있다.
상기 고유전율 유전체로 형성된 게이트 절연물(130)은 Ge 나노로드(140)의 주위를 감싸서 게이트 누설전류를 감소시킨다.
상기 나노로드(140)의 양측에는 각각 상기 나노로드(140)에 전기적으로 연결된 소스 전극(151) 및 드레인 전극(152)이 형성된다. 상기 소스 전극(151) 및 드레인 전극(152)은 상기 나노로드(140)와 쇼트키 배리어 정크션을 형성한다. 이를 위해서 상기 소스 전극(151) 및 드레인 전극(152)은 게르마늄 보다 일함수(work function)가 큰 금속으로 형성된다. 상기 게르마늄 나노로드(140)와 상기 소스 전극(151) 및 드레인 전극(152)은 접촉면에 저마나이드(germanide)를 형성하며, p형 전극을 형성하기 위해서는 백금(Pt) 또는 니켈(Ni)이 사용될 수 있으며, n형 전극을 형성하기 위해서는 이테르븀(Yb) 또는 에르븀(Er)이 사용될 수 있다.
상기 게이트 절연물(130) 상에서 상기 소스 전극(151) 및 드레인 전극(152) 사이에 게이트 전극(160)이 형성된다. 상기 게이트 전극(160)은 Ta, TaN, TiN 으로 형성된 제1금속층(161)과, 폴리실리콘으로 형성된 제2금속층(162)을 구비할 수 있다. 상기 게이트 전극(160)은 상기 게이트 절연물(130)이 SiO2 로 형성된 경우에는 상기 제2금속층(162)으로만 이루어질 수 있다. 또한, 상기 게이트 전극(160)은 상기 게이트 절연물(130)이 SiO2 보다 유전율이 높은 물질, 예컨대 Si3N4, Ta2O5, HfO2, Zr2O5, HfSiO, HfSiON 으로 형성된 경우, 상기 제1금속층(161) 및 제2금속층(162)의 적층 구조로 형성될 수 있다. 상기 제2금속층(162)은 채널영역에서의 공핍(depletion) 영역을 감소시키며, 따라서 채널의 형성을 용이하게 한다.
본 발명에 따른 전계효과 트랜지스터(100)는 고유전체의 게이트 절연물(130) 게르마늄 나노로드(140) 주위에 존재하므로 게이트 전압을 인가시 채널이 열리기가 용이하며, 따라서 구동전압이 낮아진다. 또한, 실리콘 보다 이동도가 더 큰 게르마늄 나노로드(140)를 사용하므로 본 발명의 트랜지스터(100)를 채용한 디바이스의 속도를 빠르게 할 수 있다.
이하에서는 본 발명에 따른 게르마늄 나노로드(140)를 구비한 전계효과 트랜지스터(100)를 제조하는 방법을 설명한다. 이 과정에서 게르마늄 나노로드(140)를 제조하는 방법을 함께 설명한다.
도 2 내지 도 10은 본 발명의 다른 실시예에 따른 게르마늄 나노로드를 구비한 전계효과 트랜지스터의 제조방법을 단계별로 설명하는 도면이다. 도 1의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 2를 참조하면, 실리콘 기판(110) 상에 실리콘의 산화과정에서 형성되는 실리콘 산화물과 식각률이 다른 절연층(120)을 형성하고, 상기 절연층(120) 상에 제1실리콘층(121)을 형성한다. 상기 절연층(120)으로는 실리콘 기판(110)에 산소를 임플랜테이션하여 형성한 SOI 기판(110)의 실리콘 산화물층 또는 실리콘 나이트라이드층일 수 있다.
이어서, 제1실리콘층(121) 상에 SiGe 층(122,124)과 제2실리콘층(123, 125)을 교번적으로 증착한다. 도 2에는 예시적으로 SiGe 층과 제2실리콘층을 2회 교번적으로 증착한 것을 보여주고 있으며, 바람직하게는 2~5회 교번적으로 증착한다. 상기 SiGe층(122, 124)과 Si층(121, 123, 125)은 각각 CVD 증착방법으로 형성할 수 있다.
상기 SiGe층(122, 124)은 Si1-xGex 조성을 가지며, 여기서 x는 바람직하게는 0.1~0.5 이다. 상기 SiGe층(122, 124)은 1~20nm 두께로 형성될 수 있다. 또한 상기 Si층(121, 123, 125)도 1~20nm 두께로 형성될 수 있다. 이어서, 상기 Si층(121, 123, 125)과 상기 SiGe층(122, 124)을 패터닝하여 도 2의 결과물을 얻는다.
도 3을 참조하면, 도 2의 결과물을 산소분위기의 퍼니스(furnace)에서 대략 800~900℃에서 1~5분 어닐링한다. 상기 Si층(121, 123, 125)과 SiGe층(122, 124)은 부분적으로 산화가 된다. 상기 산화로 형성된 Si층(121', 123', 125')은 그 폭이 줄어들며, SiGe층(122, 124)은 Si가 Ge로부터 분리되어서 산화가 되고, Ge층(122', 124')만 로드 형상으로 남는다. 결과적으로 SiGe층(122, 124)은 Si층(121, 123, 125) 보다 산화가 더 빨리 진행된다. 상기 Ge층(122', 124')은 채널역할을 하는 게르마늄 나노로드(122', 124')가 되며, 도 1의 게르마늄 나노로드(140)에 해당된다. 참조번호 126은 상기 Si층(121, 123, 125)의 산화, 및 SiGe층(122, 124)의 Si의 산화로 형성된 SiO2 영역이다.
도 4를 참조하면, 기판(110) 상에서 전극형성영역 사이의 영역에 제1감광제(P1)를 형성한 후, 제1감광제(P1)로 덮히지 않은 전극형성영역의 SiO2를 습식식각으로 제거한다.
도 5를 참조하면, 도 4의 결과물을 산소분위기의 퍼니스(furnace)에서 대략 800~900℃에서 1~5분 어닐링한다. 전극형성영역의 Si층(도 4의 121', 123', 125')은 산화가 되며, 이어진 식각공정으로 전극형성영역에서의 Si층(121', 123', 125')이 제거된다. 전극형성영역에는 나노로드(122', 124')의 양단이 노출된 상태로 된다.
도 6을 참조하면, 전극형성영역에 금속을 증착하여 소스 전극(151) 및 드레인 전극(152)을 형성한다. 이때 이 소스 전극(151) 및 드레인 전극(152)은 Ge와 쇼트키 배리어 정크션을 형성하도록 Ge 보다 일함수가 큰 금속으로 형성한다. 상기 게르마늄 나노로드(122', 124')와 소스 전극(151) 및 드레인 전극(152)은 접촉영역에서 저마나이드(germanide)를 형성한다. p형 전극을 형성하기 위해서는 백금(Pt) 또는 니켈(Ni)이 사용될 수 있으며, n형 전극을 형성하기 위해서는 이테르븀(Yb) 또는 에르븀(Er)이 사용될 수 있다.
도 7을 참조하면, 제1감광제(도 6의 P1)를 제거하고, 제1감광제(P1)로 도포되어 있던 채널형성영역의 SiO2(126)를 습식식각으로 제거한다.
이어서, 기판(110)을 열처리하여 채널형성영역의 Si층(121', 123', 125')을 산화시켜서 실리콘 산화물(미도시)로 만든다. 그리고, 기판(110) 상에 실리콘 산화물층(미도시)을 형성하여 게이트 절연물(도 1의 130 참조)으로 하여 이후에 그 위에 게이트 전극(도 1의 160)을 형성할 수 있다. 이 게이트 전극(160)은 폴리 실리콘을 사용하여 하나의 층으로 형성할 수 있다.
한편, 게이트 절연물층으로 상기 실리콘 산화물층 보다 유전율이 높은 물질을 사용할 수 있으며, 이에 대해서 도 8을 참조하여 계속 설명한다. 채널형성영역의 Si층(121', 123', 125')을 산화시켜서 만든 실리콘 산화물을 식각하여 제거한다.
도 9를 참조하면, H2 또는 D2의 2~5% 분위기에서 기판(110)을 어닐링한다. 이에 따라 Ge 나노로드(122', 124')의 단면이 원형 또는 타원형으로 변한다.
이어서, 채널형성영역에 고유전체 물질, 예컨대 Si3N4, Ta2O5, HfO2, Zr2O5, HfSiO, HfSiON 중 어느 하나의 물질을 형성하여 게이트 절연물(130)을 형성한다. 상기 게이트 절연물(130)은 Ge 나노로드(122', 124')를 감싸도록 형성된다.
도 10을 참조하면, 게이트 절연물(130) 상에 게이트 전극(160)을 형성한다. 상기 게이트 전극(160)은 Ta, TaN, TiN 중 어느 하나로 형성된 제1금속층(161)과 상기 제1금속층(161) 상에 폴리 실리콘으로 형성된 제2금속층(162)으로 이루어질 수 있다.
본 발명에 따른 전계효과 트랜지스터는 실리콘 보다 이동도가 더 큰 게르마늄 나노로드를 채널로 구비하므로, 구동속도가 빠르며, 구동전압도 낮아진다.
또한, 전극물질에 따라서 P형 트랜지스터 또는 N형 트랜지스터를 형성할 수 있다.
이와 같이, 본 발명에 따른 게르마늄 나노로드를 채널로 사용함으로써 고속용 및 저소비전력용 트랜지스터를 개발할 수 있다.
본 발명의 전계효과 트랜지스터의 제조방법에 따르면, 산화공정과 식각공정으로 용이하게 채널영역인 게르마늄 나노로드를 형성할 수 있다.

Claims (21)

  1. 기판 상에 형성된 게이트 절연물;
    상기 게이트 절연물에 임베드되며, 그 양단이 상기 게이트 절연물로부터 벗어나서 노출된 복수의 게르마늄 나노로드;
    상기 복수의 게르마늄 나노로드의 양단과 각각 연결된 소스 전극 및 드레인 전극; 및
    상기 게이트 절연물 상에서 상기 소스전극 및 드레인 전극 사이에 형성된 게이트 전극;을 구비하며,
    상기 복수의 게르마늄 나노로드는 각각 상기 기판에 대해서 서로 수직으로 이격되게 설치된 것을 특징으로 하는 게르마늄 나노로드를 구비한 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 복수의 게르마늄 나노로드는 2개 내지 5개의 게르마늄 나노로드를 포함하며,
    상기 소스 전극 및 상기 드레인 전극은 각각 상기 복수의 게르마늄 나노로드의 일단을 감싸도록 형성된 것을 특징으로 하는 전계효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게르마늄 나노로드는 1~20 nm 직경을 가지는 것을 특징으로 하는 전계효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 게르마늄 나노로드는 원형 또는 타원형 단면을 가진 것을 특징으로 하는 전계효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극은 상기 게르마늄 나노로드와 쇼트키 정크션을 형성하는 것을 특징으로 하는 전계효과 트랜지스터.
  6. 제 5 항에 있어서,
    상기 소스 전극 및 드레인 전극은 Pt, Ni, Yb, Er로 이루어진 그룹 중 선택된 금속으로 형성된 것을 특징으로 하는 전계효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 게이트 절연물은 실리콘 산화물 또는 상기 실리콘 산화물 보다 높은 유전율을 가진 유전층인 것을 특징으로 하는 전계효과 트랜지스터.
  8. 제 7 항에 있어서,
    상기 게이트 절연물은 Si3N4, Ta2O5, HfO2, Zr2O5, HfSiO, HfSiON 으로 이루어진 그룹 중 선택된 적어도 하나의 물질로 형성된 것을 특징으로 하는 전계효과 트랜지스터.
  9. 제 8 항에 있어서,
    상기 게이트 전극은 Ta, TaN, TiN 중 선택된 어느 하나로 이루어진 제1금속층; 및
    상기 제1금속층 상에서 폴리실리콘으로 형성된 제2금속층;을 구비하는 것을 특징으로 하는 전계효과 트랜지스터.
  10. 실리콘 기판 상에 절연층 및 제1실리콘층을 형성하는 제1 단계;
    상기 제1실리콘층 상에 SiGe층 및 제2실리콘층을 순차적으로 형성하는 제2 단계;
    상기 기판을 어닐링하여 상기 실리콘층과 상기 SiGe층의 Si를 산화시켜 실리콘 산화물을 형성하며, 상기 SiGe층으로부터 게르마늄 나노로드를 형성하는 제3 단계;
    상기 게르마늄 나노로드의 양단과 각각 접촉되는 드레인 전극과 소스 전극을 형성하는 제4 단계;
    상기 드레인 전극 및 소스 전극 사이인 채널형성영역에 상기 게르마늄 나노로드를 감싸는 게이트 절연물을 형성하는 제5 단계; 및
    상기 게이트 절연물 상에 게이트 전극을 형성하는 제6 단계;를 구비하는 것을 특징으로 하는 게르마늄 나노로드를 구비한 전계효과 트랜지스터의 제조방법.
  11. 제 10 항에 있어서, 상기 제2 단계는,
    상기 제1실리콘층 상에 상기 SiGe층 및 상기 제2실리콘층을 순차적으로 2회 내지 5회 반복하여 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  12. 제 11 항에 있어서,
    상기 절연층은 상기 제3 단계에서 형성된 실리콘 산화물과 식각률이 다른 물질로 형성된 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  13. 제 11 항에 있어서, 상기 제4 단계는,
    채널형성영역에 제1감광제를 형성하는 단계;
    상기 제1감광제에 노출된 전극형성영역에서 상기 실리콘 산화물을 제거하여 상기 게르마늄 나노로드의 양단을 노출시키는 단계; 및
    상기 전극형성영역에 게르마늄 보다 일함수가 큰 금속을 증착하는 단계;를 구비하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  14. 제 11 항에 있어서, 상기 제5 단계는,
    상기 채널형성영역의 실리콘 산화물을 제거하여 게르마늄 나노로드를 노출시키는 단계; 및
    상기 나노로드를 둘러싸는 고유전체로 된 게이트 절연물을 형성하는 단계;를 구비하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  15. 제 14 항에 있어서,
    상기 게이트 절연물을 형성하기 전에 상기 기판을 H2 또는 D2 분위기에서 어닐링하여 상기 채널형성영역의 나노로드의 단면을 원형 또는 타원형으로 만드는 단계;를 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  16. 제 14 항에 있어서,
    상기 고유전체는 Si3N4, Ta2O5, HfO2, Zr2O5, HfSiO, HfSiON 으로 이루어진 그룹 중 선택된 적어도 하나의 물질로 형성된 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  17. 제 16 항에 있어서, 상기 제6 단계는,
    상기 Ta, TaN, TiN 중 어느 하나의 물질로 이루어진 제1금속층과, 상기 제1금속층 상에 폴리실리콘층으로 이루어진 제2금속층을 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  18. 제 11 항에 있어서,
    상기 SiGe층은 Si1-xGex 0.1 < x < 0.5의 조성으로 형성된 것을 특징으로 전계효과 트랜지스터의 제조방법.
  19. 제 11 항에 있어서,
    상기 소스전극 및 드레인 전극은 Pt, Ni, Yb, Er로 이루어진 그룹 중 선택된 금속으로 형성된 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  20. 제 11 항에 있어서,
    상기 게이트 절연물은 실리콘 산화물로 형성되며,
    상기 제6 단계는, 폴리 실리콘층을 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  21. 제 11 항에 있어서,
    상기 게르마늄 나노로드는 1~20 nm 직경을 가진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
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