KR102106472B1 - 응력과 밴드 갭 변조에 대해 가변적인 클래드/코어 치수를 갖는 트랜지스터 구조 - Google Patents

응력과 밴드 갭 변조에 대해 가변적인 클래드/코어 치수를 갖는 트랜지스터 구조 Download PDF

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Abstract

기판 상에 배치되고 채널 영역을 정의하는 헤테로구조 -이 헤테로구조는 기판의 재료의 밴드 갭보다 낮은 제1 밴드 갭을 갖는 제1 재료와 제1 밴드 갭보다 큰 제2 밴드 갭을 갖는 제2 재료를 포함함- ; 및 채널 영역 상의 게이트 스택을 포함하고, 제2 재료는 제1 재료와 게이트 스택간에 배치되는 장치가 제공된다. 기판 상에 제1 밴드 갭을 갖는 제1 재료를 형성하는 단계; 제1 재료 상에 제1 밴드 갭보다 큰 제2 밴드 갭을 갖는 제2 재료를 형성하는 단계; 및 제2 재료 상에 게이트 스택을 형성하는 단계를 포함하는 방법이 제공된다.

Description

응력과 밴드 갭 변조에 대해 가변적인 클래드/코어 치수를 갖는 트랜지스터 구조{TRANSISTOR STRUCTURE WITH VARIABLE CLAD/CORE DIMENSION FOR STRESS AND BAND GAP MODULATION}
본 발명은 낮은 밴드 갭 클래딩 층들(low band gap cladding layers)과 채널 영역을 갖는 비평면 반도체 디바이스들을 포함하는 반도체 디바이스들에 관한 것이다.
지난 수 십년 동안, 집적 회로들에서의 특성들의 스케일링은 지속적으로 성장하는 반도체 산업의 추진력이 되어 왔다. 점점 더 작은 특성들로의 스케일링은 반도체 칩들의 제한된 면적 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소시키는 것은 칩 상의 증가된 개수의 메모리 디바이스들의 통합을 허용하여, 증가된 용량을 갖는 제품들의 제조를 초래한다. 그러나, 점점 많은 용량을 향한 추진이 쟁점이 없는 것은 아니다. 각 디바이스의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
III-V족 화합물 반도체 재료 계열들로부터 형성되는 반도체 디바이스들은 감소된 불순물 산란과 함께 낮은 유효 질량으로 인해 트랜지스터 채널들에서 매우 높은 캐리어 이동도를 제공한다. III족 및 V족은 원소들의 주기율표의 13족-15족(구 III족-V족)에 있는 반도체 재료의 원소들의 위치를 지칭한다. 그러한 디바이스들은 높은 구동 전류 성능을 제공하고 미래의 저전력, 고속 로직 응용들에 유망한 것으로 보인다. 실리콘 기판 상에 그와 같은 재료들을 통합하기 위해, 비교적 넓은 밴드 갭 재료의 버퍼층(들)이 일반적으로 실리콘과 III-V족 화합물 채널 재료 사이에 도입되어 채널 재료에 캐리어들을 한정하고 버퍼층(들)에서 쇼트 채널 효과를 달성한다.
도 1은 3차원적 트랜지스터 구조의 일 실시예의 상부 사시도를 나타낸다.
도 2는 라인 2-2'를 관통하는 도 1의 구조의 측단면도를 나타낸다.
도 3은 라인 3-3'을 관통하는 도 1의 구조의 단면도를 나타낸다.
도 4는 게이트를 둘러싸는 더미 게이트와 스페이서층들을 포함하는 SOI(semiconductor on insulator) 구조(나노리본)의 일부의 단면도이다.
도 5는 더미 게이트의 제거 이후의 도 4의 구조를 나타낸다.
도 6은 더미 게이트를 둘러싸는 스페이서층들 중 하나의 제거 이후의 도 5의 구조를 나타낸다.
도 7은 나노리본의 채널 영역의 씨닝(thinning) 이후의 도 6의 구조를 나타낸다.
도 8은 채널 영역에서 나노리본 상의 클래딩 재료의 도입 이후의 도 7의 구조를 나타낸다.
도 9는 채널 영역 상의 게이트 스택의 도입 이후의 도 8의 구조를 나타낸다.
도 10은 지정된 접합 영역들(소스/드레인 영역들)에서 하부에 놓여진 절연체 또는 유전체층으로부터 나노리본의 해제(release) 이후의 도 9의 구조를 나타낸다.
도 11은 접합 영역들에서 나노리본에 클래딩 재료의 도입과 소스 영역 및 드레인 영역의 형성 이후의 도 10의 구조를 나타낸다.
도 12는 소스 및 드레인 영역에 콘택들의 도입 이후의 도 11의 구조를 나타낸다.
도 13은 일 구현예에 따른 컴퓨팅 디바이스를 예시한다.
응력과 밴드 갭 변조에 대해 가변적인 클래드 및 코어 치수를 갖는 반도체 디바이스들이 기술된다. 일 실시예에서, 트랜지스터 디바이스는 채널에서의 제1 클래드/코어 치수와 접합 영역들(예를 들어, 소스 및 드레인 영역)에서의 제2 상이한 클래드/코어 치수를 갖는 것으로 기술된다. 클래드/코어 치수를 변경함으로써, 채널에서의 높은 이동도와 접합 영역들에서의 낮은 콘택 저항을 달성하기 위한 경로가 제공된다. 클래드/코어 치수가 변경되는 하나의 방식은 코어 재료에 대한 클래딩 재료의 비율을 변경하는 것(예를 들어, 체적 비율을 변경하는 것)에 의한 것이다. 클래딩 재료와 코어 재료의 비율을 변경함으로써, 재료들 간의 응력 이동(stress transfer)이 변조된다. 일 실시예에서, 코어 재료 단면 폭은 트랜지스터에 대한 도전층인, 클래딩 재료가 채널에서보다 접합 영역들(소스 및 드레인 영역)에서 응력을 증가시키도록 하는 방식으로 변경된다. 클래딩층에서의 높은 응력은 밴드 갭을 좁아지게 할 것이기 때문에, 접합 영역들과 관련 콘택 금속간의 콘택 베리어를 더 낮춘다.
설명된 기술은 실리콘 상에 게르마늄(Ge) 및 III-IV족 화합물 반도체 재료들과 같은 고이동도 반도체 재료들의 직접적인 통합을 가능하게 하고 응력으로 인한 밴드 갭의 좁히기를 이용하여 디바이스 외부 저항을 더 낮춘다.
반도체 디바이스들은 게이트, 채널 영역 및 접합 영역들(소스 및 드레인 영역)을 통합시킨 디바이스를 포함한다. 실시예에서, 반도체 디바이스는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 또는 MEMS(microelectromechanical system) 디바이스와 같은 것이나, 이에 국한되지 않는 것이다. 일 실시예에서, 반도체 디바이스는 3차원 MOSFET이고, 분리된 디바이스이거나, 복수의 내포형(nested) 디바이스 내의 하나의 디바이스이다. 집적 회로에 대해 인식하고 있는 바와 같이, N채널 트랜지스터 및 P채널 트랜지스터 양쪽 모두는 CMOS(complimentary metal oxide semiconductor) 집적 회로를 형성하기 위해 단일의 기판 상에 제조될 수 있다. 또한, 이러한 디바이스를 집적 회로에 통합하기 위해서 부가적인 상호접속(interconnect)이 제조될 수 있다.
도 1은 3차원적 트랜지스터 구조의 일 실시예의 상부 사시도를 나타낸다. 도 1에서, 트랜지스터 구조는 나노리본 코어 상에 클래딩층을 포함한다. 설명된 기술들과 개선들은 나노리본 또는 나노구조 코어 디바이스는 물론, 트라이게이트 트랜지스터 디바이스를 포함하지만, 이에 국한되지 않는 다른 디바이스들에도 적용가능하다는 것이 인식된다.
도 1을 참조하면, 구조(100)는 기판(102)을 포함한다. 기판(102)은 반도체 디바이스 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(102)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있지만, 이에 국한되지 않는 재료의 단결정으로 구성되는 벌크 기판이다. 도 1에 나타낸 실시예에서, 절연체층(103)은 기판(102) 상에 배치된다. 절연체층(103)은 예를 들어, 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만, 이에 국한되지 않는 재료이다. 절연체 층(103) 상에는 나노리본(104)이 배치된다. 나노리본(104)은 코어 재료(105)와 클래딩 재료(106)를 포함하는 헤테로구조이다. 일 실시예에서, 코어 재료(105)는 실리콘과 같은 단결정 반도체 재료이고 클래딩 재료(106)는 코어 재료(105)보다 더 낮은 밴드 갭을 갖는 반도체 재료이다. 클래딩 재료(106)에 대한 재료의 대표적인 예들은 게르마늄 또는 III-V족 화합물 반도체 재료들을 포함한다. 나노리본(104)은 채널(108)과 채널(108)의 대향측 상에 형성되는 소스 및 드레인 영역들(114/116)을 갖는 3차원적 보디를 정의한다. 채널(108) 위에는 게이트 전극(124)과 게이트 유전체(120)를 포함하는 게이트 스택(118)이 놓여진다. 스페이서들(140)은 게이트 스택(118)의 대향측들 상에 도시되어 있다.
일 실시예에서, 게이트 스택(118)은 채널 영역(108)을 완전히 둘러싼다. 이러한 실시예에서, 클래딩 재료(106)는 코어 재료(105)를 완전히 둘러쌀 수 있다. 다른 실시예에서, 게이트 스택(118)은 채널 영역(108)을 단지 부분적으로 둘러싸고 클래딩 재료(106)도 코어 재료(105)를 단지 부분적으로 둘러쌀 수 있다.
일 실시예에서, 게이트 스택(118)의 게이트 전극(124)은 금속 게이트로 구성되고 게이트 유전체(120)는 실리콘 이산화물의 유전 상부보다 더 큰 유전 상수를 갖는 재료(고유전체 재료)로 구성된다. 게이트 유전체(120)에 대한 대표적인 재료들은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 규산염(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 규산염(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티탄산염(barium strontium titanate), 바륨 티탄산염(barium titanate), 스트론튬 티탄산염(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate), 또는 이들의 조합을 포함하지만, 이에 국한되지 않는다. 게이트 전극(124)에 대한 대표적인 재료들은 금속 질화물, 금속 탄화물, 금속 규화물, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 도전성 금속 산화물을 포함하지만, 이에 국한되지 않는다.
도 2는 라인 2-2'을 관통하는 구조(100)의 측단면도를 나타낸다. 특히, 도 2는 나노리본(104)을 나타낸다. 이 뷰에서는, 스페이서들(140)과 같이, 게이트 스택(118)이 생략되어 있다. 도 3은 도 1의 라인 3-3'을 관통하는 도 1의 구조의 단면도를 나타낸다. 도 3은 생략된 게이트 스택(118) 및 스페이서들(140)을 갖는 나노리본(104)의 평면도를 예시한다. 도 2 및 도 3 양쪽 모두에 예시된 바와 같이, 채널(108)의 체적은 소스 및 드레인 영역(114/116)의 체적 미만이다. 감소된 체적 채널은 클래딩층과 코어 간의 응력 이동을 향상시키는데 바람직하다. 감소된 체적 채널은 또한 디바이스 정전기 제어에 유익하다. 일 실시예에서, 채널의 크기(예를 들어, 체적)와 소스 및 드레인 영역의 크기는 각 영역에 대해 필요한 응력 이동의 요구사항에 의해 독립적으로 설정된다.
일 실시예에서, 나노리본(104)에서 클래딩 재료(106)와 코어 재료(105) 간의 응력의 양은 소스 및 드레인 영역(114/116)과 채널 영역(108) 사이에서 변경된다. 일 실시예에서, 채널 영역에서는, 높은 이동도에 대한 바람이 있다. 채널 영역(108)에서 클래딩 재료(106)에 응력 또는 변형을 주는 것은 이동도를 증가시킬 것이다. 코어 재료(105)가 실리콘이고 클래딩 재료(106)가 게르마늄인 실시예에서, 채널 영역(108)에서 클래딩 재료(106)에 응력을 가하는 한가지 방법은 클래딩 재료와 코어 재료의 상호작용을 통해서 이루어진다. 도 2는 클래딩 재료(106)의 체적 또는 양이 코어 재료(105)의 양보다 더 큰 채널 영역(108)을 나타낸다. 보다 많은 양의 클래딩 재료(예를 들어, 게르마늄)는 코어 재료(예를 들어, 실리콘)가 클래딩 재료의 격자 구조를 따르도록 유도할 것이다. 다시 말하면, 실리콘의 코어 재료의 경우, 실리콘 원자들은 게르마늄 원자들의 격자와 일렬로 배열될 것이다. 일 실시예에서, 채널 영역(108)에서, 클래딩 재료의 체적 또는 양은 코어 재료의 체적 또는 양의 2배와 동일하다. 그와 같은 체적 또는 양은 클래딩 재료(106)에 일부 응력 이동을 생성할 것이며, 이는 캐리어 이동도(예를 들어, 홀 이동도)를 증가시키기에 충분하다.
채널 영역(108)과 달리, 도 2에 나타낸 바와 같이, 일 실시예에서, 소스 및 드레인 영역(114/116)은 클래딩 재료에 비해 더 많은 코어 재료를 갖는다. 일 실시예에서, 소스 및 드레인 영역(114/116)에서 코어 재료(105)는 영역들에서의 클래딩 재료(106)의 체적 또는 양의 2배이다. 클래딩 재료에 비해 코어 재료의 증가는 클래딩 재료에 변형을 가하여 그 밴드 갭을 낮추는 경향이 있을 것이다.
도 4 내지 도 12는 도 1에 예시된 구조를 형성하기 위한 일 실시예를 기술한다. 도 4를 참조하면, 도 4는 구조의 일부에 대한 단면도이다. 구조(200)는 예를 들어, 실리콘과 같은 단결정 재료의 벌크 기판인 기판(202)을 포함한다. 기판(202) 위에는 예를 들어, 실리콘 이산화물의 절연체 또는 유전체 재료(203)가 놓여진다. 예를 들어, 실리콘과 같은 단결정 반도체 재료의 나노리본(204)은 절연체 또는 유전체 재료(203)상에 배치된다. 나노리본(204)은 블랭킷 에피택셜층으로부터 형성될 수 있다. 대표적으로, 나노리본을 위한 영역은 마스킹되고 원하지 않는 재료는 제거하여 나노리본을 잔류시킬 수 있다. 나노리본(204) 상에는 예를 들어, 폴리실리콘의 더미 게이트(205)와 더미 게이트(205) 주위에 배치된 제1 스페이서(206) 및 제2 스페이서(207)가 배치된다. 스페이서들(206 및 207)은 서로에 대해 선택적으로 에칭될 수 있는 재료들 중에서 선택된다. 예들은 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4) 및 실리콘 탄소 질화물(SiCN)을 포함한다. 인접한 더미 게이트(205)와 스페이서들(206 및 207)은 예를 들어, 실리콘 이산화물의 유전체층(208)이다. 일 실시예에서, 스페이서(206)와 스페이서(207)는 유전체층(208)을 위한 재료에 대해 선택적으로 에칭될 수 있는 재료 중에서 선택된다. 도 4에 나타낸 실시예에서, 더미 게이트(205)는 산화물층(209) 상에 배치된다.
도 5는 더미 게이트(205)와 하부에 놓여진 산화물층(209)의 제거 이후의 도 4의 구조를 나타낸다. 예를 들어, 폴리실리콘의 더미 게이트(205)는 테트라메틸암모늄 하이드록사이드(TMAH)와 같은 에치(etch)에 의해 제거되고 이어서, 필요할 경우, 불화수소산(HF)에 의해 산화물층을 제거한다. 더미 게이트(205)와 산화물층(209)의 제거 이후에, 채널 영역의 일부에 대응하는 나노리본(204)의 일부가 노출된다. 채널 영역의 노출된 부분 아래에 놓여진 절연체 또는 유전체 재료(203)는 나노리본(204)에 대해 절연체 또는 유전체 재료(203)를 선택적으로 에칭함으로써 제거될 수 있다. 일 실시예에서, 실리콘 이산화물의 절연체 또는 유전체 재료(203)는 HF 에천트를 사용하여 선택적으로 에칭될 수 있다.
도 6은 스페이서(206)의 제거 이후의 도 5의 구조를 나타낸다. SiO2 재료의 스페이서(206)는 예를 들어, HF 에천트를 사용하여 선택적으로 에칭될 수 있다.
도 7은 나노리본(204)의 채널 영역의 씨닝 이후의 도 6의 구조를 나타낸다. 일 실시예에서, 채널은 나노리본의 반도체 재료의 희생용 산화에 의해 나노리본의 나머지에 비해 얇아질 수 있다.
도 8은 채널 영역에서 나노리본(204) 상에 클래딩 재료의 도입 이후의 도 7의 구조를 나타낸다. 일 실시예에서, 나노리본(204)이 실리콘 재료일 경우, 클래딩 재료(210)는 예를 들어, 게르마늄 또는 III-V족 화합물 반도체 재료이다.
도 9는 채널 영역상에 게이트 스택의 도입 이후의 도 8의 구조를 나타낸다. 일 실시예에서, 게이트 스택(217)은 채널 재료상에 배치된 고유전체 재료(218)와 유전체 재료상에 배치된 금속 게이트 재료(219)를 포함한다. 도 9에 도시된 바와 같이, 하부에 놓여진 절연체 또는 유전체층(203)으로부터 나노리본의 오프닝(opening) 또는 해제(releasing)는 게이트 스택(217)이 채널 영역을 완전히 둘러싸게 한다.
도 10은 지정된 접합 영역들(소스/드레인 영역들)에서 하부에 놓여진 절연체 또는 유전체층(203)으로부터 나노리본(204)의 해제 이후의 도 9의 구조를 나타낸다. 이것이 달성될 수 있는 한가지 방법은 유전체층(208)을 에칭하여 접합 영역들에서 나노리본(204)을 노출시키고나서 나노리본 재료에 대해 절연체 또는 유전체층(203)을 선택적으로 에칭하는 것이다.
도 11은 접합 영역들에서 나노리본에 클래딩 재료의 도입과 소스 영역(214)과 드레인 영역(216)의 형성 이후의 도 10의 구조를 나타낸다.
도 12는 소스 영역(214)과 드레인 영역(216) 각각에 콘택들의 도입 이후의 도 11의 구조를 나타낸다. 도 12는 예를 들어, 소스 영역(214)을 둘러싸는 티타늄 및 텅스텐의 콘택 금속(234)과 드레인 영역(216)을 둘러싸는 콘택 금속(235)을 나타낸다.
도 13은 일 구현예에 따른 컴퓨팅 디바이스(300)를 도시한다. 컴퓨팅 디바이스(300)는 보드(302)를 수용한다. 보드(302)는 프로세서(304) 및 적어도 하나의 통신 칩(306)을 포함하지만, 이에 한정되지는 않는 복수의 컴포넌트를 포함할 수 있다. 프로세서(304)는 보드(302)에 물리적으로 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(306)은 또한 보드(302)에 물리적으로 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(306)은 프로세서(304)의 일부이다.
컴퓨팅 장치(300)는, 그의 응용들에 따라 보드(302)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량저장 디바이스(예컨대, 하드 디스크 드라이브, 콤팩트 디스크(CD), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩(306)은 컴퓨팅 디바이스(300)에게의 및 이것으로부터의 데이터의 전송을 위한 무선 통신을 가능케 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는 관련 장치들이 임의의 와이어도 포함하지 않는다는 것을 의미하지 않지만, 일부 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(306)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들 뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이에 국한되지 않는 복수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(300)는 복수의 통신 칩들(306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(306)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타 등등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(300)의 프로세서(304)는 프로세서(304) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 MOSFET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(306)은 또한 통신 칩(306) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 또 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 MOSFET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다.
추가 구현들에서, 컴퓨팅 장치(300) 내에 하우징되는 또 다른 컴포넌트는 본 발명의 구현들에 따라 구축되는 MOSFET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(300)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(Personal Digital Assistant), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(300)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예들
예 1은 기판 상에 배치되고 채널 영역을 정의하는 헤테로구조 -이 헤테로구조는 기판의 재료의 밴드 갭보다 작은 제1 밴드 갭을 갖는 제1 재료와 제1 밴드 갭보다 큰 제2 밴드 갭을 갖는 제2 재료를 포함함- ; 및 채널 영역 상의 게이트 스택 -이 게이트 스택은 유전체 재료와 이 유전체 재료 상의 게이트 전극을 포함함- 을 포함하고, 제2 재료는 제1 III-V족 재료와 게이트 스택간에 배치되는 장치이다.
예 2에서, 예 1의 장치에서의 제1 재료는 이원(binary) III-V족 반도체 재료를 포함한다.
예 3에서, 예 1의 장치에서의 제1 재료는 InAs를 포함한다.
예 4에서, 예 1의 장치에서의 제2 재료는 삼원(ternary) III-V족 반도체 재료이다.
예 5에서, 예 1의 장치에서의 제1 재료와 제2 재료 간의 전이는 경사형(graded)이다.
예 6에서, 예 1의 장치에서의 제1 재료와 제2 재료 간의 전이는 계단형(stepped)이다.
예 7에서, 예 1의 장치에서의 기판은 반도체 재료와 반도체 재료 상의 절연체층을 포함한다.
예 8은 기판 상에 제1 밴드 갭을 갖는 제1 재료를 형성하는 단계 -제1 밴드 갭은 기판의 재료의 밴드 갭 미만임- ; 제1 이원 III-V족 재료 상에 제1 밴드 갭보다 큰 제2 밴드 갭을 갖는 제2 III-V족 재료를 형성하는 단계; 및 제2 III-V족 재료 상에 게이트 스택을 형성하는 단계를 포함하는 반도체 장치를 제조하는 방법이다.
예 9에서, 예 8의 방법에서의 제1 III-V족 재료는 이원 III-V족 재료를 포함한다.
예 10에서, 예 8의 방법에서의 제1 III-V족 재료는 InAs를 포함한다.
예 11에서, 예 8의 방법에서의 제2 III-V족 재료는 삼원 III-V족 재료를 포함한다.
예 12에서, 예 8의 방법에서의 제1 III-V족 재료와 제2 III-V족 재료 간의 전이는 경사형이다.
예 13에서, 예 8의 방법에서의 제1 이원 III-V족 재료와 제2 III-V족 재료 간의 전이는 계단형이다.
예 14에서, 반도체 장치는 예 8 내지 예 13의 방법들 중 임의의 것에 의해 형성된다.
예 15는 기판 상의 트랜지스터 -트랜지스터는 기판의 일부 상에 채널 영역을 포함함- ; 기판의 반도체 재료의 밴드 갭보다 작은 제1 밴드 갭을 갖는 제1 재료와 제1 밴드 갭보다 큰 제2 밴드 갭을 갖는 제2 재료; 및 채널 영역 상의 게이트 스택 -게이트 스택은 유전체 재료와 유전체 재료 상의 게이트 전극을 포함함- 을 포함하고, 채널 영역과 연관된 기판의 일부는 제1 재료의 격자 구조에 따르는 특성을 갖는 반도체 장치이다.
예 16에서, 예 15의 장치에서의 제1 재료는 이원 III-V족 반도체 재료를 포함한다.
예 17에서, 예 15의 장치에서의 제1 재료는 InAs를 포함한다.
예 18에서, 예 15의 장치에서의 제2 재료는 삼원 III-V족 반도체 재료이다.
예 19에서, 예 15의 장치에서의 제1 재료와 제2 재료 간의 전이는 경사형이다.
예 20에서, 예 15의 장치에서의 제1 재료와 제2 재료 간의 전이는 계단형이다.
위 설명에서는, 설명의 목적들로, 실시예들의 완전한 이해를 제공하기 위해 복수의 구체적인 상세사항들이 제시되었다. 그러나, 하나 이상의 기타 실시예가 이들 구체적인 상세사항들 중 일부 없이 실시될 수 있다는 점이 본 분야의 숙련된 자에게 명백할 것이다. 설명된 특별한 실시예는 본 발명을 제한하기 위해서가 아니라 설명하기 위해서 제공된다. 본 발명의 범위는 위에서 제공되는 특정 예들에 의해서가 아니라 아래의 청구항들에 의해서만 결정되어야 한다. 다른 경우들에서, 설명의 이해를 불명료하게 하지 않도록 하기 위해, 공지된 구조들, 디바이스들, 및 동작들은 블록도 형태로 도시되거나 상세사항 없이 도시되었다. 적절한 것으로 간주될 경우, 참조 번호들 또는 참조 번호들의 말단 부분들은 옵션으로 유사한 특성들을 가질 수 있는 대응하거나 유사한 엘리먼트들을 나타내기 위해 도면들에서 반복되었다.
본 명세서 전반에 걸쳐, 예를 들어 "일 실시예", "실시예", "하나 이상의 실시예" 또는 "다른 실시예들"로 지칭하는 것은 본 발명의 실시에서 특별한 특징이 포함될 수 있음을 의미하는 것도 또한 이해해야 한다. 유사하게, 본 개시내용을 간소화하고 다양한 본 발명의 양태들의 이해를 도울 목적으로, 설명에서는 다양한 특징들이 때때로 단일 실시, 도면, 또는 그의 설명에서 함께 그룹화된다는 것을 이해해야 한다. 그러나, 이러한 개시 내용의 방법은, 본 발명이 각각의 청구항에서 명백하게 기재되는 것보다 더 많은 특징들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안된다. 오히려, 이하 청구범위들이 반영하는 바에 따라, 본 발명의 양태들은 단일 개시된 실시예의 모든 특징들보다 적게 놓일 수 있다. 따라서, 상세한 설명에 후속하는 청구항들은 이에 의해 본 상세한 설명에 명백하게 포함되고, 각각의 청구항은 본 발명의 개별 실시예로서 자립한다.

Claims (20)

  1. 기판 상의 채널 영역 및 접합 영역들 - 상기 접합 영역들은 상기 채널 영역의 대향측에 있으며, 상기 채널 영역과 상기 접합 영역들 각각은 제1 밴드 갭을 갖는 코어 재료와, 상기 코어 재료 상에 있으며 상기 제1 밴드 갭과는 상이한 제2 밴드 갭을 갖는 클래딩 재료를 포함하고, 코어 재료의 양에 대한 클래딩 재료의 양은 상기 접합 영역들에서보다 상기 채널 영역에서 더 많으며, 상기 클래딩 재료는 상기 채널 영역에서 상기 코어 재료를 완전히 둘러쌈 - ; 및
    상기 채널 영역 상에 배치되며, 게이트 유전체와 게이트 전극을 포함하는 게이트 스택
    을 포함하는, 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 클래딩 재료는 게르마늄을 포함하고 상기 코어 재료는 실리콘을 포함하는, 장치.
  6. 제1항에 있어서,
    상기 클래딩 재료는 III-V족 화합물 반도체 재료를 포함하는, 장치.
  7. 제1항에 있어서,
    상기 접합 영역들의 상기 클래딩 재료와 상기 코어 재료간의 응력은 상기 채널 영역의 상기 클래딩 재료와 상기 코어 재료간의 응력과는 상이한, 장치.
  8. 제7항에 있어서,
    상기 접합 영역들의 상기 클래딩 재료에서의 응력은 상기 채널 영역의 상기 클래딩 재료에서의 응력보다 큰, 장치.
  9. 기판 상의 채널 영역 및 접합 영역들 - 상기 접합 영역들은 상기 채널 영역의 대향측에 있으며, 상기 채널 영역과 상기 접합 영역들 각각은 제1 밴드 갭을 갖는 코어 재료와, 상기 코어 재료 상에 있으며 상기 제1 밴드 갭과 상이한 제2 밴드 갭을 갖는 클래딩 재료를 포함하며, 상기 접합 영역들의 상기 클래딩 재료는 상기 채널 영역의 상기 클래딩 재료보다 더 큰 응력을 받고, 코어 재료의 양에 대한 클래딩 재료의 양은 상기 접합 영역들에서보다 상기 채널 영역에서 더 많으며, 상기 클래딩 재료는 상기 채널 영역에서 상기 코어 재료를 완전히 둘러쌈 - ; 및
    상기 채널 영역 상에 배치되며, 게이트 유전체와 게이트 전극을 포함하는 게이트 스택
    을 포함하는, 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제9항에 있어서,
    상기 클래딩 재료는 게르마늄을 포함하고 상기 코어 재료는 실리콘을 포함하는, 장치.
  14. 제9항에 있어서,
    상기 클래딩 재료는 III-V족 화합물 반도체 재료를 포함하는, 장치.
  15. 기판 상에 채널 영역을 형성하는 단계 -상기 채널 영역은 코어 재료와 상기 코어 재료 상에 있으며 상기 코어 재료보다 작은 밴드 갭을 갖는 클래딩 재료를 포함함- ;
    상기 채널 영역의 대향측들에 인접하는 접합 영역들을 형성하는 단계 -상기 접합 영역들은 코어 재료와 상기 코어 재료 상에 있으며 상기 코어 재료보다 작은 밴드 갭을 갖는 클래딩 재료를 포함함- ; 및
    상기 채널 영역 상에 게이트 스택을 형성하는 단계 -상기 게이트 스택은 게이트 유전체와 게이트 전극을 포함함-
    를 포함하고,
    상기 접합 영역들의 상기 클래딩 재료는 상기 채널 영역의 상기 클래딩 재료보다 더 큰 응력을 받고, 코어 재료의 양에 대한 클래딩 재료의 양은 상기 접합 영역들에서보다 상기 채널 영역에서 더 많으며, 상기 채널 영역을 형성하는 단계는 상기 코어 재료를 상기 클래딩 재료로 완전히 둘러싸는 단계를 포함하는, 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제15항에 있어서,
    상기 채널 영역의 코어와 상기 접합 영역의 코어는 상기 기판 상에 배치되는 나노리본으로 형성되고 상기 채널 영역에서 상기 코어 재료 상에 클래딩 재료를 도입하기 전에, 상기 방법은 상기 채널 영역에서 상기 코어 재료를 씨닝(thinning)하는 단계를 포함하는, 방법.
  20. 삭제
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