KR20150038433A - 릴리스 에칭-패시베이션 표면을 갖는 게르마늄 기반 활성 영역을 구비하는 비평면 반도체 디바이스 - Google Patents

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Abstract

릴리스 에칭 패시베이션 표면을 갖는 게르마늄 기반 활성 영역을 구비하는 비평면 반도체 디바이스가 설명된다. 예를 들어, 반도체 디바이스는 기판 위에 배치된 복수의 게르마늄 풍부 나노와이어들의 수직 배열을 포함한다. 각각의 나노와이어는 황-패시베이팅된 외부 표면을 갖는 채널 영역을 포함한다. 게이트 스택이 게르마늄 풍부 나노와이어들 각각의 채널 영역 상에 배치되고 채널 영역을 완전히 둘러싼다. 게이트 스택은 황-패시베이팅된 외부 표면 상에 배치되고 황-패시베이팅된 외부 표면을 둘러싸는 게이트 유전체층 및 게이트 유전체층 상에 배치된 게이트 전극을 포함한다. 소스 및 드레인 영역들이 게르마늄 풍부 나노와이어들의 채널 영역들의 어느 한 측 상에 배치된다.

Description

릴리스 에칭-패시베이션 표면을 갖는 게르마늄 기반 활성 영역을 구비하는 비평면 반도체 디바이스{NON-PLANAR SEMICONDUCTOR DEVICE HAVING GERMANIUM-BASED ACTIVE REGION WITH RELEASE ETCH-PASSIVATION SURFACE}
본 발명의 실시예들은 반도체 디바이스 분야에 관한 것으로서, 구체적으로는 릴리스 에칭-패시베이션(release etch-passivation) 표면을 갖는 게르마늄 기반 활성 영역을 구비하는 비평면 반도체 디바이스에 관한 것이다.
지난 수십 년 동안, 집적 회로들의 피처들의 스케일링(scaling)은 점점 성장하는 반도체 산업에 대한 견인차였다. 점점 더 작은 피처들로의 스케일링은 제한된 면적의 반도체 칩들 상에서의 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품의 제조에 적합하게 된다. 하지만, 점점더 증가하는 용량에 대한 요구가 쟁점이다. 각각의 디바이스의 성능을 최적화하고자 하는 필요성이 점점 더 중요해지고 있다.
게르마늄 기반 재료 계열들로부터 형성된 반도체 디바이스들은 감소된 불순물 산란과 함께 낮은 유효 질량으로 인해 트랜지스터 채널들에서 매우 높은 홀 이동도(hole mobility)를 제공한다. 그러한 디바이스들은 높은 구동 전류 성능을 제공하고 미래의 저전력, 고속 로직 응용들에 유망한 것으로 보인다. 하지만, 게르마늄 기반 디바이스들 분야에서 상당한 개선이 여전히 필요하다.
게다가, 집적 회로 디바이스들의 제조에 있어서, 트라이-게이트 트랜지스터들과 같은 다중 게이트 트랜지스터들 또는 나노와이어들과 같은 게이트-올-어라운드 디바이스들은 디바이스 치수들이 계속 스케일 다운됨에 따라 보다 일반적이 되었다. 그러한 트랜지스터들의 채널 또는 외부 저항을 줄이기 위해 많은 상이한 기술들이 시도되었다. 그러나, 채널 또는 외부 저항 억제의 영역에서는 여전히 상당한 개선이 필요하다. 또한, SiGe, Ge 및 III-V 재료들과 같은 비-Si(non-Si) 채널 재료들을 이용하여 디바이스들을 제조하기 위해 많은 상이한 기술들이 시도되었다. 그러나, Si 웨이퍼들 상에 이러한 재료들을 집적하기 위해서는 상당한 프로세스 개선이 여전히 필요하다.
도 1a는 다중 와이어 반도체 디바이스의 채널 영역을 따라 취해진 비-패시베이팅 릴리스 에칭 프로세스의 단면도를 나타낸다.
도 1b는 단일 와이어 반도체 디바이스의 채널 영역을 따라 취해진 비-패시베이팅 릴리스 에칭 프로세스의 단면도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른, 다중 와이어 반도체 디바이스의 채널 영역을 따라 취해진 패시베이팅 릴리스 에칭 프로세스의 단면도를 나타낸다.
도 3a는 본 발명의 일 실시예에 따른, 말단 황-패시베이션(terminal sulfur-passivation)을 갖는 게르마늄 기반 반도체 구조의 개략도이다.
도 3b는 본 발명의 일 실시예에 따른, 가교 황-패시베이션(bridging sulfur-passivation)을 갖는 게르마늄 기반 반도체 구조의 개략도이다.
도 4a는 본 발명에 일 실시예에 따른, 릴리스 에칭 패시베이션 표면을 갖는 게르마늄 기반 활성 영역을 구비하는 나노와이어 기반 반도체 구조의 3차원 단면도를 나타낸다.
도 4b는 본 발명의 일 실시예에 따른, a-a' 축을 따라 취해진 바와 같은 도 4a의 나노와이어 기반 반도체 구조의 채널 단면도를 나타낸다.
도 4c는 본 발명의 일 실시예에 따른, b-b' 축을 따라 취해진 바와 같은 도 4a의 나노와이어 기반 반도체 구조의 스페이서 단면도를 나타낸다.
도 5a-5f는 본 발명의 일 실시예에 따른, CMOS 나노와이어 반도체 구조를 제조하는 방법에서의 다양한 작업들을 나타내는 3차원 단면도들을 도시한다.
도 6은 본 발명의 일 실시예에 따른, 릴리스 에칭 패시베이션 표면을 갖는 게르마늄 기반 활성 영역을 구비하는 비평면 반도체 디바이스의 사시도(angled view)를 나타낸다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 나타낸다.
릴리스 에칭 패시베이션 표면을 갖는 게르마늄 기반 활성 영역을 구비하는 비평면 반도체 디바이스가 설명된다. 후속하는 설명에서, 본 발명의 실시예들에 대한 완전한 이해를 제공하기 위해, 특정 통합 및 재료 체제와 같은 다수의 특정 상세사항들을 서술한다. 본 발명의 실시예들은 그러한 특정 상세사항들 없이 실시될 수 있음이 당업자에게 명백할 것이다. 다른 경우에, 집적 회로 설계 레이아웃들과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명하지 않는다. 또한, 도면들에 도시된 각종 실시예들은 예시적으로 나타낸 것이며 반드시 크기에 비례하여 묘사될 필요는 없다는 것이 이해될 것이다.
본 명세서에서 설명되는 하나 이상의 실시예는 게르마늄(Ge) 함유 나노와이어 아키텍처들을 형성하기 위한 접근법들에 관한 것이다. 예를 들어, 일 실시예에서, 본 명세서에서 설명되는 하나 이상의 디바이스는 Ge 기반 디바이스, 나노리본 디바이스, 나노와이어 디바이스, 비평면 트랜지스터 또는 이들의 조합으로서 특성화될 수 있다. 더 구체적으로, 하나 이상의 실시예는 Ge/SiGe, Ge/Si, SiGe/SiGe 또는 SiGe/Si 다중층 스택들로부터의 직사각 형상의 Ge 함유 나노와이어들의 릴리스의 수행에 관한 것이다. 희생층 에칭제 및 Ge 패시베이팅 작용제(agent) 양자로서 작용하는 수소 황화물 기반 화학적 성질(hydrosulfide-based chemistry)(예로서, 암모늄 수소 황화물(ammonium hydrosulfide))의 사용은 에칭 동안 Ge 함유 나노와이어 재료의 보존을 허용하고, 따라서 직사각 형상의 나노와이어들 또는 나노리본들의 생성을 허용한다.
예를 들어 게이트-올-어라운드 제조를 위해 나노와이어의 채널 영역을 완전히 노출시키기도록 나노와이어들을 릴리스하려는 초기 시도들은 희생층 에칭제로만 작용하는 화학적 성질들을 이용하였다. 그러한 해결책들은 Ge 함유 채널 재료의 손실을 유발할 수 있으며, 결과적으로 사각 모서리들을 갖는 직사각 형상의 Ge 함유 나노와이어들의 형성을 방해할 수 있다. 종래의 화학적 성질은 희생층 에칭 동안 Ge를 효과적으로 패시베이팅하지 못한다. 예를 들어, 희생층을 제거하기 위해 이전에 사용된 에칭 조건들 하에서는 Ge가 쉽게 산화되고 에칭될 수 있다. 결과적으로, 에칭 동안 Ge가 적절히 패시베이팅되지 못하는 경우, Ge는 희생층과 더불어 상당한 레이트로 제거될 가능성이 있을 것이다.
전술한 문제들을 해결하기 위해, 하나 이상의 실시예는 인접하는 희생층을 에칭하는 동안 보존된 재료를 패시베이팅하도록 작용하는 습식 에칭제를 이용하는 나노구조 릴리스를 포함한다. 즉, 본 명세서에서 설명되는 방법들은 단순한 희생층 에칭제 이상으로 작용하는 화학적 성질을 이용한다. 이전의 접근법들에서는 릴리스 에칭 동안 일부 Ge 함유 채널 재료가 제거되며, 이는 직사각 형상의 나노와이어들의 형성을 추가적으로 방해하거나 방지할 수 있다. 이전의 시도들의 제1 예에서, 도 1a는 다중 와이어 반도체 디바이스의 채널 영역을 따라 취해진 비-패시베이팅 릴리스 에칭 프로세스의 단면도를 나타낸다. 도 1a를 참조하면, 복수의 희생층(102A) 및 나노와이어 구조(104A)를 갖는 반도체 스택(100A)의 채널 컷(channel cut)이 기판(106A) 위에 형성된다. 릴리스된 스택(110A)을 제공하도록 희생층들(102A)을 제거하기 위한 에칭시에, 나노와이어 구조들(104A) 각각의 일부가 좋지 않은 선택도로 인해 에칭된다. 도 1a에 도시된 특정 예에서, 에칭은 나노와이어 구조들(104A)에 작은 면을 형성하여(facet), 에칭된 작은 면을 가진 나노와이어 채널들(104A')을 남긴다.
이전의 시도들의 제2 예에서, 도 1b는 단일 와이어 반도체 디바이스의 채널 영역을 따라 취해진 비-패시베이팅 릴리스 에칭 프로세스의 단면도를 나타낸다. 도 1b를 참조하면, 희생층(102B) 및 나노와이어 구조(104B)를 갖는 반도체 스택(100B)의 채널 컷이 기판(106B) 위에 형성된다. 릴리스된 구조(110B)를 제공하도록 희생층(102B)을 제거하기 위한 에칭시에, 좋지 않은 선택도로 인해 나노와이어 구조(104B)의 일부가 에칭된다. 도 1b에 도시된 특정 예에서, 에칭은 나노와이어 구조(104B)의 모서리들을 둥글게 하여, 에칭된 둥근 나노와이어 채널(104B')을 남긴다.
도 1a 및 1b와 관련하여 설명된 프로세스들과는 대조적으로, 하나 이상의 실시예는 동시적인 Ge 패시베이션 및 희생층 에칭을 이용하여 희생층의 선택적 습식 에칭 제거 및 Ge 함유 나노와이어 재료의 보호 모두를 가능하게 하는 것을 포함한다. 그러한 접근법들은 Ge 함유 나노와이어 재료의 손실을 방지하여 직사각 형상의 나노와이어들을 가능하게 한다. 일례로서, 도 2는 본 발명의 실시예에 따른, 다중 와이어 반도체 디바이스의 채널 영역을 따라 취해진 패시베이팅 릴리스 에칭 프로세스의 단면도를 나타낸다.
도 2를 참조하면, 복수의 희생층(202) 및 게르마늄 기반 나노와이어 구조(204)를 갖는 반도체 스택(200)의 채널 컷이 기판(206) 위에 형성된다. 릴리스된 스택(210)을 제공하도록 희생층들(202)을 제거하기 위한 에칭시에, 높은 선택도로 인해 나노와이어 구조들(204) 각각은 크게 에칭되지 않는다. 도 2에 도시된 특정 예에서는, 사각 모서리들을 갖는 직사각 나노와이어 구조들(204)이 본질적으로 보존되어, 사각 모서리들을 갖는 릴리스된 직사각 나노와이어 구조들(204)이 남는다.
일 실시예에서, 게르마늄 기반 재료는 습식 에칭 릴리스 동작 동안 더 적은 게르마늄을 갖는 희생 재료에 반해 보존된다. 일 실시예에서, 게르마늄 기반 재료를 보존하면서 희생 재료를 제거하는 선택적 화학적 성질은 암모늄 수소 황화물 (NH4)SH와 평형을 이루는 암모늄 황화물 (NH4)2S의 수용액에 기초한다. 잘 이해되듯이, 후자 성분은 희생층을 에칭하도록 작용한다. 암모늄 황화물 (NH4)2S 또는 암모늄 수소 황화물 (NH4)SH 또는 이들 양자는 재료의 표면에 황 원자들을 제공함으로써 게르마늄 기반 재료의 적어도 일부를 패시베이팅하도록 작용한다. 여기서, 화학 흡착(chemisorption)을 통한 화학적 패시베이션은 가교 또는 말단 S 기(bridging or terminal S group)들을 제공한다. 예를 들어, 도 3a는 본 발명의 일 실시예에 따른, 말단 황 패시베이션(302A)을 갖는 게르마늄 기반 반도체 구조(300A)의 개략도이다. 다른 예에서, 도 3b는 본 발명의 일 실시예에 따른, 가교 황 패시베이션(302B)을 갖는 게르마늄 기반 반도체 구조(300B)의 개략도이다.
전술한 황 패시베이션은 적절한 패시베이션을 실현하기 위해 완전히 균일할 필요는 없으며, 모든 노출된 게르마늄 원자에 제공될 필요도 없다. 예를 들어, 일 실시예에서, 황 패시베이션이 게르마늄 표면 상의 모든 곳에서 검출되지는 않을 수 있지만, 예를 들어 패시베이션이 화학적으로 완전하지는 않을 수 있지만, 게르마늄 재료의 에칭을 방지하기 위한 적절한 전기적 패시베이션은 황 원자들의 단지 부분적인 커버리지에 의해 달성될 수 있다. 완전히 화학적으로 패시베이팅하거나 단지 부분적으로 화학적으로 패시베이팅하는지(그러나 적절히 전기적으로 패시베이팅하는지)에 관계없이, 상기한 것은 종래의 에칭, 예를 들어 GeOx 형성 및 궁극적인 분해(즉, 패시베이션 메커니즘 부재)를 유발하는 수산화물(OH-) 기반 습식 에칭와 대조된다.
더 구체적으로, 일 실시예에서, 약 10 중량 %의 (NH4)2S의 수용액이 섭씨 약 75도의 온도에서 약 1 나노미터/분의 에칭 레이트로 (게르마늄-풍부 재료에 대해 선택적인) 실리콘-풍부 재료를 에칭하는 데 사용된다. 더 일반적인 실시예에서, 대략적으로 (NH4)2S의 1%-25% 범위 내의 % 중량을 갖는 (NH4)2S의 수용액이 사용된다. 용액의 pH는 약 9 +/- 1에서 염기성이다. 일반적으로, 섭씨 약 55도 아래에서는 작업 가능 에칭 레이트가 관찰되지 않는다. 농도와 관련하여, 섭씨 약 55도와 75도 사이에서는 큰 농도 변화가 관찰되지 않는다. 일반 실시예에서, 섭씨 약 40-75도 범위의 온도를 갖는 (NH4)2S의 용액이 사용된다. 그러나, 섭씨 약 75도 위에서는, (NH4)2S의 농도 변화를 이용하여 실리콘 풍부 재료의 에칭 레이트를 변경한다. 그러나, 게르마늄 풍부 재료에 대한 선택도는 악영향을 받을 수 있다. 더구나, 에칭 레이트 조절성을 위해 음파 파쇄(sonication)가 사용될 수 있지만, 릴리스 에칭(예로서, 나노와이어 릴리스)를 겪는 매우 작은 피처들을 갖는 구조들을 처리할 때는 흔들림 없는 용액이 바람직할 수 있다.
더 일반적으로, 일 실시예에서, 보존되는 게르마늄 풍부 반도체 구조에 대한 높은 선택도를 이용하여 실리콘 풍부 릴리스 또는 희생 층이 에칭된다. 일 실시예에 따르면, 그러한 에칭들은 예를 들어 게르마늄 나노와이어와 같은 본질적으로 순수한 게르마늄 구조에 대한 선택도를 이용하여 본질적으로 순수한 실리콘 릴리스 층을 에칭하는 데 효과적일 수 있다. 그러나, 중간 조성물들도 본 명세서에서 설명되는 에칭 접근법들로부터 이점을 얻을 수 있다. 예를 들어, 다른 실시예에서, 본질적으로 순수한 게르마늄 구조에 대한 선택도를 이용하여 실리콘 게르마늄 층이 제거된다. 다른 실시예에서, 제1 게르마늄 농도를 갖는 실리콘 게르마늄 릴리스 층이 더 높은 제2의 게르마늄 농도를 갖는 실리콘 게르마늄 구조에 대한 선택도를 이용하여 제거된다. 또 다른 실시예에서, 본질적으로 순수한 실리콘 릴리스 층이 실리콘 게르마늄 구조에 대한 선택도를 이용하여 제거된다. 특정 실시예에서, 대략 Si0 . 5Ge0 .5 릴리스 층이 본질적으로 순수한 게르마늄 구조에 대한 선택도를 이용하여 제거된다. 이 경우의 릴리스 층은 그 위에서의 게르마늄 성장을 위해 적합하지만, 또한 선택적 에칭을 위해 충분히 상이한 조성을 갖는다.
(전술한) 스택(210)과 같은 릴리스된 스택에 기초하는 반도체 디바이스들 또는 (후술하는) 반도체 디바이스들(400, 600)은 게이트, 채널 영역 및 소스/드레인 영역들의 쌍을 포함하는 반도체 디바이스일 수 있다. 일 실시예에서, 반도체 디바이스는, 이것으로 한정되는 것은 아니지만, MOSFET 또는 MEMS(Microelectromechanical System)과 같은 것이다. 일 실시예에서, 반도체 디바이스는 3차원 MOSFET이며, 분리된 디바이스이거나, 복수의 내포형(nested) 디바이스 내의 하나의 디바이스이다. 통상적인 집적 회로에 대해 인식하는 바와 같이, N- 및 P- 채널 트랜지스터들 양자를 단일 기판 상에 제조하여 CMOS 집적 회로를 형성할 수 있다. 더구나, 그러한 디바이스들을 집적 회로 내에 통합하기 위해 추가적인 상호접속 배선이 제조될 수 있다.
전술한 바와 같이, 선택적 습식 에칭은 게르마늄 기반 나노와이어 디바이스를 제조하는 데 사용될 수 있지만(아래의 도 4a-4c와 관련된 더 상세한 설명 참조), 다른 3차원 반도체 디바이스들(예를 들어, 트라이-게이트 또는 FINFET 기반 MOSFET들에서와 같이 돌출 채널 영역들을 갖는 디바이스들, 특히 예를 들어 도 6과 관련하여 아래에 설명되는 게이트 올-어라운드 디바이스들)에서도 사용될 수 있다.
제1 예에서, 도 4a는 본 발명의 일 실시예에 따른, 릴리스 에칭 패시베이션 표면을 갖는 게르마늄 기반 활성 영역들을 갖는 나노와이어 기반 반도체 구조의 3차원 단면도를 나타낸다. 도 4b는 a-a' 축을 따라 취해진 바와 같은 도 4a의 나노와이어 기반 반도체 구조의 채널 단면도를 나타낸다. 도 4c는 b-b' 축을 따라 취해진 바와 같은 도 4a의 나노와이어 기반 반도체 구조의 스페이서 단면도를 나타낸다.
도 4a를 참조하면, 반도체 디바이스(400)는 기판(402) 위에 배치된 하나 이상의 수직 적층된 나노와이어(404 세트)를 포함한다. 본원에서의 실시예들은 단일 와이어 디바이스들 및 다수의 와이어 디바이스들 모두를 타겟으로 한다. 일례로서, 예시의 목적을 위해 나노와이어들(404A, 404B, 404C)을 갖는 3개 나노와이어 기반 디바이스가 도시된다. 설명의 편의를 위해, 나노와이어(404A)가 일례로서 사용되며, 설명은 나노와이어들 중 오직 하나에만 집중된다. 하나의 나노와이어의 속성들이 설명되는 경우에 복수의 나노와이어에 기초하는 실시예들은 나노와이어들 각각에 대해 동일한 속성들을 가질 수 있다는 것을 이해해야 한다.
나노와이어들(404) 각각은 나노와이어 내에 배치된 채널 영역(406)을 포함한다. 채널 영역(406)은 길이(L)를 갖는다. 도 4b를 참조하면, 채널 영역은 또한 길이(L)에 직교하는 둘레를 갖는다. 도 4a 및 4b 모두를 참조하면, 게이트 전극 스택(408)이 채널 영역들(406) 각각의 전체 둘레를 둘러싼다. 게이트 전극 스택(408)은 채널 영역(406)과 게이트 전극(도시되지 않음) 사이에 배치된 게이트 유전체층과 더불어 게이트 전극을 포함한다. 채널 영역(406)은 아래에 놓이는 기판 재료 또는 위에 놓이는 채널 제조 재료와 같은 어떠한 중간 재료도 없이 게이트 전극 스택(408)에 의해 완전히 둘러싸인다는 점에서 분리된다(discrete). 따라서, 복수의 나노와이어(404)를 갖는 실시예들에서, 나노와이어들의 채널 영역들(406)은 또한 도 4b에 도시된 바와 같이 서로에 대해 분리된다.
실시예에서, 채널 영역(406)은 게르마늄 풍부 재료 부분(406A) 및 패시베이팅된 표면(406B)을 포함한다. 예시의 목적을 위해, 패시베이팅된 표면(406B)의 상대 두께는 통상적으로 예상되는 것보다 훨씬 더 크게 도시된다는 것을 이해해야 한다. 실시예에서, 게르마늄 풍부 재료 부분(406A)은 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)으로 구성되며, 패시베이팅된 표면(406B)은 게르마늄-황 결합들로 구성된다.
실시예에서, 나노와이어들(404)은 와이어들 또는 리본들(후술됨)로서 크기조절될 수 있으며, 사각 또는 둥근 모서리들을 가질 수 있다. 그러나, 어느 경우에나, 실시예에서, 각각의 채널 영역의 크기조절(sizing) 및 성형(shaping)은 분리된 채널 영역들(406)을 제조하는 데 사용되는 릴리스 에칭 전과 본질적으로 동일하다. 실시예에서, 나노와이어들(404)은 단축 변형(uniaxially strained) 나노와이어들이다. 단축 변형 나노와이어 또는 복수의 나노와이어는 예를 들어 NMOS 또는 PMOS 각각에 대해 인장 변형(tensil strain) 또는 압축 변형(compressive strain)을 이용하여 단축으로 변형될 수 있다.
채널 영역들(406) 각각의 폭 및 높이는 도 4b에서 대략 동일하게 도시되지만, 그럴 필요는 없다. 예를 들어, 다른 실시예(도시되지 않음)에서, 나노와이어들(404)의 폭은 높이보다 훨씬 클 수 있다. 특정 실시예에서, 폭은 높이보다 약 2-10배 크다. 그러한 기하 구조를 갖는 나노와이어들은 나노리본들로서 지칭될 수 있다. 대안의 실시예(또한 도시되지 않음)에서, 나노리본들은 수직으로 배향된다. 즉, 나노와이어들(404) 각각은 폭 및 높이를 가지며, 폭은 높이보다 훨씬 작다. 일 실시예에서, 나노와이어들(404)은 와이어들 또는 리본들과 같이 크기가 정해질 수 있으며, 사각 또는 둥근 모서리들을 가질 수 있다.
도 4a를 다시 참조하면, 나노와이어들(504)의 각각은 채널 영역(404)의 어느 한 측 상에서 나노와이어 배치된 소스 및 드레인 영역들(410, 412)을 또한 포함한다. 콘택들(414)의 쌍이 소스/드레인 영역들(410/412) 위에 배치된다. 특정 실시예에서, 콘택들(414)의 쌍은 도 4a에 도시된 바와 같이 소스/드레인 영역들(410/412) 각각의 전체 둘레를 둘러싼다. 즉, 실시예에서, 소스/드레인 영역들(410/412)은 아래에 놓이는 기판 재료 또는 위에 놓이는 채널 제조 재료와 같은 어떠한 중간 재료도 없이 콘택들(414)에 의해 완전히 둘러싸인다는 점에서 분리된다. 따라서, 복수의 나노와이어(404)를 갖는 실시예들에서, 나노와이어들의 소스/드레인 영역들(410/412)은 또한 서로에 대해 분리된다. 게다가, 실시예에서, 분리된 소스/드레인 영역들(410/412)을 제공하기 위해 릴리스 층 부분들이 제거되는 경우, 예를 들어, 채널 영역들(406)에 대해 설명된 바와 같은 선택적 및 패시베이팅 습식 에칭로부터 생성되는 황 패시베이션 층이 각각의 영역의 외부 표면에 배치된다.
도 4a를 다시 참조하면, 실시예에서, 반도체 디바이스(400)는 스페이서들(416)의 쌍을 더 포함한다. 스페이서들(416)은 게이트 전극 스택(408)과 콘택들(414)의 쌍 사이에 배치된다. 전술한 바와 같이, 채널 영역들 및 소스/드레인 영역들은 적어도 여러 실시예에서 (예로서, 선택적 및 패시베이팅 습식 에칭 프로세스에 의해) 분리되어 형성된다. 그러나, 나노와이어들(404)의 모든 영역들이 분리되어 제조되어야 할 필요는 없거나, 심지어 분리되어 형성되지 않을 수도 있다. 예를 들어, 도 4c를 참조하면, 나노와이어들(404A-404C)은 스페이서들(416) 아래의 위치에서 분리되지 않는다. 일 실시예에서, 나노와이어들(404A-404C)의 스택은 도 5a-5f와 관련하여 후술하는 바와 같이 게르마늄 풍부 나노와이어들 사이에 개재된 실리콘 풍부 재료와 같은 중간 반도체 재료(480)를 그들 사이에 갖는다. 일 실시예에서, 하부 나노와이어(404A)는 여전히 기판(402)의 일부와 접촉하는데, 예를 들어 벌크 기판 상에 배치된 절연층 부분과 접촉한다. 따라서, 일 실시예에서, 스페이서들(416) 중 하나 또는 양자 아래의 복수의 수직된 적층 나노와이어의 부분은 분리되지 않는다.
전술한 디바이스(400)는 단일 디바이스, 예를 들어 NMOS 또는 PMOS 디바이스에 대한 것이지만, 예를 들어 아래에서 도 5a-5f와 관련하여 설명되는 바와 같이 동일 기판 상에 또는 그 위에 배치되는 NMOS 및 PMOS 나노와이어 기반 디바이스들 양자를 포함하도록 CMOS 아키텍처가 형성될 수도 있다.
도 4a-4c를 다시 참조하면, 기판(402)은 반도체 디바이스 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(402)은, 이것으로 한정되는 것은 아니지만, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있는 재료의 단결정으로 구성되는 하부 벌크 기판을 포함한다. 실리콘 이산화물(silicon dioxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산질화물(silicon oxy-nitride)을 포함할 수 있지만 이에 한정되지 않는 재료로 구성되는 상부 절연체 층이 하부 벌크 기판 상에 배치된다. 따라서, 구조(400)는 시작 반도체-온-절연체 기판으로부터 제조될 수 있다. 그와 같이, 일 실시예에서, 도 4a-4c에 도시된 바와 같이, 중간 유전체층이 그위에 배치된 벌크 결정성 기판 위에 복수의 수직 적층 나노와이어(404)가 배치된다. 대안으로서, 구조(400)는 벌크 기판으로부터 직접 형성되며, 전술한 상부 절연체 층 대신에 전기 절연성 부분들을 형성하기 위해 국부적 산화가 이용된다. 그와 같이, 다른 실시예에서, 그위에 중간 유전체층이 배치되지 않은 벌크 결정성 기판 위에 복수의 수직 적층 나노와이어(404)가 배치된다. 다른 실시예에서, III-V 족 재료 장벽층과 같은 높은 밴드 갭을 갖는 상부 장벽층이 하부 나노와이어(404A)를 아래에 놓인 기판으로부터 분리하는 데 사용된다.
일 실시예에서, 도 4a를 다시 참조하면, 게이트 전극 스택(408)의 게이트 전극은 금속 게이트로 구성되고, 게이트 유전체층은 하이-k(high-K) 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체층은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그의 조합과 같은 재료로 구성된다. 더구나, 게이트 유전체층의 일부는 나노와이어(404)의 상부 몇 개 층으로부터 형성되는 자연 산화물의 층을 포함할 수 있다. 일 실시예에서, 게이트 유전체층은 상부 하이-k 부분 및 반도체 재료의 산화물로 구성되는 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체층은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
일 실시예에서, 게이트 전극은, 이에 제한되지는 않지만 금속 질화물(metal nitrides), 금속 카바이드(metal carbides), 금속 실리사이드(metal silicides), 금속 알루미나이드(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수 설정 층 위에 형성된 비-일함수-설정 충전 재료(non-workfunction-setting fill material)로 구성된다.
일 실시예에서, 스페이서들(416)은 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은, 그러나 이에 한정되지 않는 절연성 유전성 재료로 구성된다. 콘택들(414)은 일 실시예에서 금속 종들로 제조된다. 금속 종들은 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는(예를 들어, 실리사이드 재료와 같은) 금속-반도체 합금과 같은 합금일 수 있다.
도 4a를 다시 참조하면, 나노와이어들(404) 각각은 채널 영역들(406)의 어느 한 측 상에서 나노와이어 내에 또는 나노와이어 상에 배치되는 소스 및 드레인 영역들(410/412)을 또한 포함한다. 일 실시예에서, 소스 및 드레인 영역들(410/412)은 매립된(embedded) 소스 및 드레인 영역들이며, 예를 들어 나노와이어들의 적어도 일부가 제거되고, 소스/드레인 재료 영역으로 대체된다. 그러나, 다른 실시예에서, 소스 및 드레인 영역들(410/412)은 하나 이상의 나노와이어(404)의 부분들로 구성되거나, 적어도 그들을 포함한다.
전술한 디바이스(400)는 단일 디바이스에 대한 것이지만, 동일 기판 상에 또는 위에 배치되는 NMOS 및 PMOS 나노와이어 기반 디바이스들 양자를 포함하도록 CMOS 아키텍처가 형성될 수도 있다는 것을 이해해야 한다. 따라서, 다른 양태에서, 패시베이팅 에칭제들을 이용하여 나노와이어들을 제조하는 방법들이 제공된다. 도 5a-5f는 본 발명의 일 실시예에 따른, CMOS 나노와이어 반도체 구조를 제조하는 방법에서의 다양한 작업들을 나타내는 3차원 단면도들을 도시한다.
나노와이어 반도체 구조를 제조하는 방법은 일 실시예에서 PMOS 나노와이어 기반 반도체 디바이스 및 인접하는 NMOS 나노와이어 기반 반도체 디바이스 양자를 형성하는 단계를 포함할 수 있다. 각각의 디바이스는 기판 위에 나노와이어를 형성함으로써 제조될 수 있다. NMOS 및 PMOS 나노와이어 기반 반도체 디바이스들 각각에 대해 궁극적으로 2개의 나노와이어의 형성을 제공하는 특정 실시예에서, 도 5a는 (그 위에 절연 또는 장벽 또는 구성 버퍼(compositional buffer) 층(502B)을 갖는 벌크 기판(502A)으로 구성되는) 기판(502)을 갖는 초기 구조(500)를 도시한다. 실리콘 풍부 층(504)/게르마늄 풍부 층(506)/실리콘 풍부 층(508)/게르마늄 풍부 층(510) 스택이 스택(502) 상에 배치된다. 물론, 그러한 층들의 순서는 반전될 수 있다.
도 5b를 참조하면, 실리콘 풍부 층(504)/게르마늄 풍부 층(506)/실리콘 풍부 층(508)/게르마늄 풍부 층(510) 스택의 일부는 물론, 절연 또는 장벽 또는 구성 버퍼 층(502B)의 상부 부분이 예를 들어 마스크 및 플라즈마 에칭 프로세스를 이용하여 핀(fin) 타입 구조(512)로 패터닝된다. 따라서, 실시예에서, 핀 타입 구조(512)를 제공하기 위해 패터닝에 의해 실리콘 풍부 및 게르마늄 풍부 층들 각각의 어느 한 측 상에 자유 표면이 형성된다.
3 게이트 구조들의 형성을 도시하는 특정 예에서, 도 5c는 상부에 배치된 3개의 희생 게이트(514A, 514B, 514C)를 갖는 핀 타입 구조(512)를 도시한다. 그러한 일 실시예에서, 3개의 희생 게이트(514A, 514B, 514C)는 예를 들어 블랭킷 퇴적(blanket deposited)되고 플라즈마 에칭 프로세스를 이용하여 패터닝되는 희생 게이트 산화물 층(516) 및 희생 폴리실리콘 게이트 층(518)으로 구성된다.
3개의 희생 게이트들(514A, 514B, 514C)을 형성하기 위한 패터닝에 이어서, 3개의 희생 게이트(514A, 514B, 514C)의 측벽들 상에 스페이서들이 형성될 수 있고, 도 5c에 도시된 핀 타입 구조(512)의 영역들(520) 내에 도핑(예로서, 팁(tip) 및/또는 소스 및 드레인 타입 도핑)이 수행될 수 있으며, 3개의 희생 게이트(514A, 514B, 514C)를 덮은 후에 재노출시키기 위해 층간 유전체층이 형성될 수 있다. 이어서, 대체 게이트 또는 게이트-최종 프로세스를 위해 층간 유전체층을 연마하여 3개의 희생 게이트(514A, 514B, 514C)를 노출시킬 수 있다. 도 5d를 참조하면, 3개의 희생 게이트(514A, 514B, 514C)는 스페이서들(522) 및 층간 유전체층(524)과 함께 노출된다.
이어서, 핀 타입 구조(512)의 채널 부분들을 노출시키기 위해, 희생 게이트들(514A, 514B, 514C)이 예를 들어 대체 게이트 또는 게이트-최종 프로세스 흐름에서 제거될 수 있다. 도 5e의 좌측 부분을 참조하면, 핀 타입 구조(512)가 NMOS 디바이스를 제조하는 데 사용되는 경우에, 희생 게이트들(514A, 514B, 514C)을 제거하여 트렌치들(526)을 제공한다. 트렌치들(526)에 의해 노출된 게르마늄 풍부 층들(506, 510)의 부분들은 물론, 절연 또는 장벽 또는 구성 버퍼층(502B)의 노출된 부분들도 제거하여 실리콘 풍부 층들(504, 508)의 분리된 부분들을 남긴다. 도 5e의 우측 부분을 참조하면, 핀 타입 구조(512)가 PMOS 디바이스를 제조하는 데 사용되는 경우, 희생 게이트들(514A, 514B, 514C)을 제거하여 트렌치들(528)을 제공한다. 트렌치들(528)에 의해 노출된 실리콘 풍부 층들(504, 508)의 부분들을 제거하여 게르마늄 풍부 층들(506, 510)의 분리된 부분들을 남긴다.
일 실시예에서, 실리콘 풍부 릴리스 층의 부분을 에칭하는 단계는 게르마늄 풍부 나노와이어의 노출된 부분들을 동시에 패시베이팅하는 단계를 포함한다. 그러한 일 실시예에서, 약 10 중량 %의 (NH4)2S의 수용액에 기초하는 습식 에칭제가 사용된다. 특정한 그러한 실시예에서, 에칭은 대략 섭씨 55-75도 범위 내의 온도에서 수행된다. 다른 특정한 그러한 실시예에서, 에칭은 섭씨 약 75도의 온도에서 수행된다. 다른 특정한 그러한 실시예에서, 실리콘 풍부 재료에 대해 약 1 나노미터/분의 에칭 레이트가 사용된다. 일 실시예에서, 약 9의 pH가 사용된다. 일 실시예에서, 게르마늄 풍부 층들의 노출된 부분들을 패시베이팅하는 단계는 말단 황-게르마늄 결합들 또는 가교 황-게르마늄 결합들 또는 이들 양자를 형성하는 단계를 포함한다. 일 실시예에서, 게르마늄 풍부 층들의 노출된 부분들을 패시베이팅하는 단계는 게르마늄 풍부 층들의 노출된 부분들을 불완전하게 화학적으로 패시베이팅하지만, 게르마늄 풍부 층들의 노출된 부분들을 충분히 전기적으로 패시베이팅하여, 실리콘 풍부 릴리스 층들의 에칭 동안 게르마늄 풍부 층들의 노출된 부분들의 에칭을 방지하는 단계를 포함한다.
따라서, 일 실시예에서, 도 5e의 우측 부분을 참조하면, 게르마늄 풍부 나노와이어 구조들(506, 510)을 에칭하지 않으면서(그리고 추가로 패시베이팅하면서) 실리콘 풍부 층들을 선택적으로 제거하는 습식 에칭을 이용하여 실리콘 풍부 층들(504, 508)이 선택적으로 에칭된다. 다른 실시예에서, 도 5e의 좌측 부분을 참조하면, 실리콘 풍부 나노와이어 구조들(504, 508)을 에칭하지 않으면서 게르마늄 풍부 층들을 선택적으로 제거하는 습식 에칭을 이용하여 게르마늄 풍부 층들(506, 510)이 선택적으로 에칭된다. 따라서, 실리콘 풍부 층들이 핀 타입 구조(512)로부터 제거되어 게르마늄 풍부 채널 나노와이어들이 형성될 수 있거나, 게르마늄 풍부 층들이 핀 타입 구조(512)로부터 제거되어, 실리콘 풍부 채널 나노와이어들이 형성될 수 있다. 도 5e에 도시된 실리콘 풍부 층들(504, 508)(NMOS) 또는 게르마늄 풍부 층들(506, 510)(PMOS)의 분리된 부분들은 일 실시예에서 궁극적으로 나노와이어 기반 구조 내의 채널 영역들이 된다.
도 5e에 도시된 바와 같은 분리된 채널 영역들의 형성에 이어서, 하이-k 게이트 유전체 및 금속 게이트 처리가 수행될 수 있으며, 소스 및 드레인 콘택들이 추가될 수 있다. 2개의 실리콘 풍부 나노와이어(NMOS) 또는 2개의 게르마늄 풍부 나노와이어(PMOS) 위에 3개의 게이트 구조들의 형성을 나타내는 특정 예에서, 도 5f는 NMOS 게이트 스택(530) 또는 PMOS 게이트 스택(532)의 퇴적에 후속하는 구조를 나타낸다. 게이트 스택들은 각각 하이-k 게이트 유전체층 및 N형 또는 P형 금속 게이트 전극 층으로 구성될 수 있다. 게다가, 도 5f는 영구 게이트 스택의 형성 후의 층간 유전체층(524)의 후속 제거의 결과를 나타낸다. 도 5e에서 남은 층간 유전체층(524) 부분들 위치에 콘택들이 형성될 수 있다. 일 실시예에서, 524를 제거하고 콘택들(534)을 형성하는 프로세스 동안의 일부 단계에서, 소스 및 드레인 공학이 또한 수행될 수 있다.
다른 예에서, 도 6은 본 발명의 일 실시예에 따른, 릴리스 에칭 패시베이션 표면을 갖는 게르마늄 기반 활성 영역을 구비하는 비평면 반도체 디바이스의 사시도를 나타낸다.
도 6을 참조하면, 반도체 디바이스(600)는 기판(602) 위에 배치된 이종 구조(hetero-structure)(604)를 포함한다. 이종 구조(604)는 구성 버퍼층(628)을 포함한다. 채널 영역(608)을 갖는 본질적으로 순수한 Ge 바디와 같은 3차원 게르마늄 풍부 재료 바디(606)가 구성 버퍼 층(628) 위에 배치된다. 게이트 스택(618)이 채널 영역(608)의 적어도 일부를 둘러싸도록 배치된다. 게이트 스택(618)은 게이트 전극(624) 및 게이트 유전체층(620)을 포함한다. 게이트 스택은 유전체 스페이서들(640)을 더 포함할 수 있다. 소스 및 드레인 영역들(614/616)이 게이트 스택(618)에 의해 둘러싸이지 않은 3차원 바디(606)의 부분들 내에 또는 상에 형성될 수 있거나, (예를 들어, 에칭 및 후속 에피텍시 성장에 의해 형성되는 매립 영역들의 경우에) 채널 영역(608)에 인접하게 형성될 수 있다. 또한, 격리 영역들(670)이 포함될 수 있다.
도 6의 사시도에 도시되지 않은 일 실시예에서, 게이트 스택은 채널 영역(608)을 완전히 둘러싼다. 그러한 실시예에서는, 예를 들어 선택적 및 패시베이팅 습식 에칭에 의해 적어도 채널 영역(608)에서 릴리스 층이 제거되었다(예를 들어, 구성 버퍼층의 일부가 제거되었다). 그러한 일 실시예에서는, 바디(606)의 채널 영역(608)의 적어도 외부 표면이 황 원자들에 의해 패시베이팅된다.
따라서, 본 명세서에서 설명되는 하나 이상의 실시예는 패시베이팅된 표면들을 갖는 활성 영역 구성을 타겟으로 한다. 비평면 및 게이트-올-어라운드 디바이스들에 대한 이점들과 관련하여 위에서 설명되었지만, 이점들은 게이트 랩-어라운드(wrap-around) 피처들을 갖지 않는 평면 디바이스들에 대해서도 달성될 수 있다. 따라서, 그러한 구성들은 나노와이어 기반 디바이스들을 포함하는 평면 디바이스들, 핀 또는 트라이-게이트 기반 디바이스들 및 게이트-올-어라운드 디바이스들과 같은 높은 이동도 재료 기반 트랜지스터들을 형성하도록 포함될 수 있다. 본 명세서에서 설명되는 실리콘 풍부 및 게르마늄 풍부 재료 층들과 같은 재료들의 형성은 CVD(chemical vapor deposition) 또는 MBE(molecular beam epitaxy) 또는 다른 유사한 프로세스들과 같은, 그러나 이에 한정되지 않는 기술들에 의해 수행될 수 있다는 것을 이해해야 한다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(700)를 도시한다. 컴퓨팅 디바이스(700)는 보드(702)를 수용한다. 보드(702)는 이것으로 한정되는 것은 아니지만, 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하는 다수의 컴포넌트를 포함할 수 있다. 프로세서(704)는 보드(702)에 물리적으로, 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(706)은 또한 보드(702)에 물리적으로, 전기적으로 결합된다. 추가 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
컴퓨팅 디바이스(700)는 그의 응용들에 따라 보드(702)에 물리적으로, 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 이것으로 한정되는 것은 아니지만, 휘발성 메모리(예로서, DRAM), 비휘발성 메모리(예로서, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함한다.
통신 칩(706)은 컴퓨팅 디바이스(700)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어들은 변조된 전자기파를 이용하여 비고형(non-solid) 매체를 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(706)은, 이것으로 한정되는 것은 아니지만, 와이파이(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 및 그 이상으로서 지정된 임의의 다른 무선 프로토콜들도 포함하는, 다양한 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있고, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 형성된 MOSFET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그러한 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(700) 내에 수용된 다른 컴포넌트는 본 발명의 구현들에 따라 형성된 MOSFET 트랜지스터들과 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 릴리스 에칭 패시베이션 표면들을 갖는 게르마늄 기반 활성 영역들을 구비하는 비평면 반도체 디바이스들을 포함한다.
실시예에서, 반도체 디바이스는 기판 위에 배치된 복수의 게르마늄 풍부 나노와이어들의 수직 배열을 포함한다. 각각의 나노와이어는 황-패시베이팅된 외부 표면을 갖는 채널 영역을 포함한다. 게이트 스택이 게르마늄 풍부 나노와이어들 각각의 채널 영역 상에 배치되고 채널 영역을 완전히 둘러싼다. 게이트 스택은 황-패시베이팅된 외부 표면 상에 배치되고 황-패시베이팅된 외부 표면을 둘러싸는 게이트 유전체층 및 게이트 유전체층 상에 배치된 게이트 전극을 포함한다. 소스 및 드레인 영역들이 게르마늄 풍부 나노와이어들의 채널 영역들의 어느 한 측 상에 배치된다.
일 실시예에서, 각각의 채널 영역의 황-패시베이팅된 외부 표면은 가교 황 원자들을 포함하며, 각각의 가교 황 원자는 대응하는 게르마늄 풍부 나노와이어의 둘 이상의 게르마늄 원자들에 결합된다.
일 실시예에서, 각각의 채널 영역의 황-패시베이팅된 외부 표면은 말단 황 원자들을 포함하며, 각각의 말단 황 원자는 대응하는 게르마늄 풍부 나노와이어의 게르마늄 원자에 결합된다.
일 실시예에서, 반도체 디바이스는 게이트 스택의 어느 한 측 상의 그리고 복수의 게르마늄 풍부 나노와이어들의 수직 배열 위의 유전성 스페이서를 더 포함한다. 각각의 스페이서 아래의 게르마늄 풍부 나노와이어들의 부분들 사이에 중간 실리콘 풍부 반도체 재료가 배치된다.
일 실시예에서, 게르마늄 풍부 나노와이어들은 본질적으로 게르마늄으로 구성되며, 중간 실리콘 풍부 반도체 재료는 본질적으로 실리콘 게르마늄 또는 실리콘으로 구성된다.
일 실시예에서, 게르마늄 풍부 나노와이어들은 본질적으로 제1 농도의 게르마늄을 갖는 실리콘 게르마늄으로 구성되며, 중간 실리콘 풍부 반도체 재료는 본질적으로 더 낮은 제2의 농도의 게르마늄을 갖는 실리콘 게르마늄으로 구성된다.
일 실시예에서, 게르마늄 풍부 나노와이어들은 본질적으로 실리콘 게르마늄으로 구성되며, 중간 실리콘 풍부 반도체 재료는 본질적으로 실리콘으로 구성된다.
일 실시예에서, 각각의 게르마늄 풍부 나노와이어의 소스 영역들은 게르마늄 풍부 나노와이어 내에 형성되고, 서로에 대해 분리된다. 각각의 게르마늄 풍부 나노와이어의 드레인 영역들은 게르마늄 풍부 나노와이어 내에 형성되고, 서로에 대해 분리된다. 각각의 게르마늄 풍부 나노와이어의 소스 및 드레인 영역들은 황-패시베이팅된 외부 표면을 갖는다.
일 실시예에서, 반도체 디바이스는 분리된 소스 영역들 각각을 둘러싸는 도전성 소스 콘택을 더 포함한다. 도전성 드레인 콘택이 분리된 드레인 영역들 각각을 둘러싼다.
일 실시예에서, 게이트 유전체층은 하이-k 게이트 유전체층이고, 게이트 전극은 금속 게이트 전극이다.
일 실시예에서, 반도체 디바이스는 기판 위에 배치되는 이종 구조(hetero-structure)를 포함하고, 황-패시베이팅된 외부 표면을 포함하는 채널 영역을 갖는 3차원 게르마늄 풍부 반도체 바디를 갖는다. 게이트 스택이 채널 영역 상에 배치되어 둘러싼다. 게이트 스택은 채널 영역의 황-패시베이팅된 외부 표면 상에 배치된 게이트 유전체층 및 게이트 유전체층 상에 배치된 게이트 전극을 포함한다. 소스 및 드레인 영역들이 3차원 반도체 바디의 채널 영역의 어느 한 측 상에 배치된다.
일 실시예에서, 채널 영역의 황-패시베이팅된 외부 표면은 가교 황 원자들을 포함하며, 각각의 가교 황 원자는 3차원 게르마늄 풍부 반도체 바디의 둘 이상의 게르마늄 원자에 결합된다.
일 실시예에서, 채널 영역의 황-패시베이팅된 외부 표면은 말단 황 원자들을 포함하며, 각각의 말단 황 원자는 3차원 게르마늄 풍부 반도체 바디의 게르마늄 원자에 결합된다.
일 실시예에서, 반도체 디바이스는 게이트 스택의 어느 한 측 상에 그리고 이종 구조 위에 유전체 스페이서를 더 포함한다. 중간 실리콘 풍부 반도체 재료가 각각의 스페이서 아래의 3차원 게르마늄 풍부 반도체 바디의 부분들 사이에 배치된다.
일 실시예에서, 3차원 게르마늄 풍부 반도체 바디는 본질적으로 게르마늄으로 구성되며, 중간 실리콘 풍부 반도체 재료는 본질적으로 실리콘 게르마늄 또는 실리콘으로 구성된다.
일 실시예에서, 3차원 게르마늄 풍부 반도체 바디는 본질적으로 제1 농도의 게르마늄을 갖는 실리콘 게르마늄으로 구성되며, 중간 실리콘 풍부 반도체 재료는 본질적으로 더 낮은 제2의 농도의 게르마늄을 갖는 실리콘 게르마늄으로 구성된다.
일 실시예에서, 3차원 게르마늄 풍부 반도체 바디는 본질적으로 실리콘 게르마늄으로 구성되며, 중간 실리콘 풍부 반도체 재료는 본질적으로 실리콘으로 구성된다.
일 실시예에서, 디바이스는 트라이-게이트 디바이스이다.
일 실시예에서, 디바이스는 fin-fet 디바이스이다.
일 실시예에서, 게이트 유전체층은 하이-k 게이트 유전체층이고, 게이트 전극은 금속 게이트 전극이다.
일 실시예에서, 나노와이어 기반 반도체 구조체를 제조하는 방법은 기판 위에 실리콘 풍부 릴리스 층을 형성하는 단계를 포함한다. 방법은 또한 실리콘 풍부 릴리스 층 상에 게르마늄 풍부 활성층을 형성하는 단계를 포함한다. 방법은 또한 게르마늄 풍부 활성층으로부터 게르마늄 풍부 나노와이어를 형성하는 단계를 포함한다. 방법은 또한 게르마늄 풍부 나노와이어에 대한 분리된 채널 영역을 형성하기 위해 실리콘 풍부 릴리스 층의 적어도 일부를 에칭하는 단계를 포함한다. 에칭하는 단계는 게르마늄 풍부 나노와이어의 노출된 부분들을 패시베이팅하면서 실리콘 풍부 릴리스 층의 부분을 에칭하는 단계를 포함한다. 방법은 또한 게르마늄 풍부 나노와이어의 분리된 채널 영역을 완전히 둘러싸는 게이트 전극 스택을 형성하는 단계를 포함한다.
일 실시예에서, 게르마늄 풍부 나노와이어의 노출된 부분들을 패시베이팅하면서 실리콘 풍부 릴리스 층의 부분을 에칭하는 단계는 약 10 중량 %의 (NH4)2S의 수용액으로 구성되는 습식 에칭제를 이용하여 에칭하는 것을 포함한다.
일 실시예에서, 습식 에칭제를 이용하여 에칭하는 단계는 섭씨 약 55 내지 75도 범위 내의 온도에서 에칭하는 것을 포함한다.
일 실시예에서, 습식 에칭제를 이용하여 에칭하는 단계는 섭씨 약 75도의 온도에서 에칭하는 것을 포함한다.
일 실시예에서, 습식 에칭제를 이용하여 에칭하는 단계는 실리콘 풍부 재료에 대해 약 1 나노미터/분의 에칭 레이트를 이용하는 것을 포함한다.
일 실시예에서, 습식 에칭제를 이용하여 에칭하는 단계는 약 9의 pH를 이용하는 것을 포함한다.
일 실시예에서, 게르마늄 풍부 나노와이어의 노출된 부분들을 패시베이팅하는 단계는 말단 황-게르마늄 결합들 또는 가교 황-게르마늄 결합들 또는 이들 양자 모두를 형성하는 것을 포함한다.
일 실시예에서, 게르마늄 풍부 나노와이어의 노출된 부분들을 패시베이팅하는 단계는 게르마늄 풍부 나노와이어의 노출된 부분들을 불완전하게 화학적으로 패시베이팅하지만, 게르마늄 풍부 나노와이어의 노출된 부분들을 충분히 전기적으로 패시베이팅하여, 실리콘 풍부 릴리스 층의 에칭 동안 게르마늄 풍부 나노와이어의 노출된 부분들의 에칭을 방지하는 것을 포함한다.
일 실시예에서, 분리된 채널 영역을 형성하기 위해 실리콘 풍부 릴리스 층의 부분을 에칭하는 단계는 본질적으로 실리콘 또는 실리콘 게르마늄으로 구성된 재료를 본질적으로 게르마늄으로 구성된 나노와이어에 대해 선택적으로 에칭하는 것을 포함한다.
일 실시예에서, 분리된 채널 영역을 형성하기 위해 실리콘 풍부 릴리스 층의 부분을 에칭하는 단계는 본질적으로 실리콘 또는 제1 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성된 재료를 본질적으로 더 높은 제2의 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성된 나노와이어에 대해 선택적으로 에칭하는 단계를 포함한다.

Claims (20)

  1. 반도체 디바이스로서,
    기판 위에 배치된 복수의 게르마늄 풍부 나노와이어들(germanium-rich nanowires)의 수직 배열 - 각각의 나노와이어는 황-패시베이팅된 외부 표면(sulfur-passivated outer surface)을 갖는 채널 영역을 포함함 -;
    상기 게르마늄 풍부 나노와이어들 각각의 상기 채널 영역 상에 배치되고 상기 채널 영역을 완전히 둘러싸는 게이트 스택 - 상기 게이트 스택은 상기 황-패시베이팅된 외부 표면 상에 배치되고 상기 황-패시베이팅된 외부 표면을 둘러싸는 게이트 유전체층 및 상기 게이트 유전체층 상에 배치된 게이트 전극을 포함함 -; 및
    상기 게르마늄 풍부 나노와이어들의 상기 채널 영역들의 어느 한 측 상에 배치된 소스 및 드레인 영역들
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    각각의 채널 영역의 상기 황-패시베이팅된 외부 표면은 가교 황 원자들(bridging sulfur atoms)을 포함하며, 각각의 가교 황 원자는 대응하는 게르마늄 풍부 나노와이어의 둘 이상의 게르마늄 원자들에 결합되는 반도체 디바이스.
  3. 제1항에 있어서,
    각각의 채널 영역의 상기 황-패시베이팅된 외부 표면은 말단 황 원자들(terminal sulfur atoms)을 포함하며, 각각의 말단 황 원자는 대응하는 게르마늄 풍부 나노와이어의 게르마늄 원자에 결합되는 반도체 디바이스.
  4. 제1항에 있어서,
    상기 게이트 스택의 어느 한 측 상의 그리고 상기 복수의 게르마늄 풍부 나노와이어들의 상기 수직 배열 위의 유전체 스페이서를 더 포함하고, 각각의 스페이서 아래의 상기 게르마늄 풍부 나노와이어들의 부분들 사이에 중간 실리콘 풍부(intervening silicon-rich) 반도체 재료가 배치되는 반도체 디바이스.
  5. 제4항에 있어서,
    상기 게르마늄 풍부 나노와이어들은 본질적으로 게르마늄으로 구성되며, 상기 중간 실리콘 풍부 반도체 재료는 본질적으로 실리콘 게르마늄 또는 실리콘으로 구성되는 반도체 디바이스.
  6. 제4항에 있어서,
    상기 게르마늄 풍부 나노와이어들은 본질적으로 제1 농도의 게르마늄을 갖는 실리콘 게르마늄으로 구성되며, 상기 중간 실리콘 풍부 반도체 재료는 본질적으로 더 낮은 제2의 농도의 게르마늄을 갖는 실리콘 게르마늄으로 구성되는 반도체 디바이스.
  7. 제4항에 있어서,
    상기 게르마늄 풍부 나노와이어들은 본질적으로 실리콘 게르마늄으로 구성되며, 상기 중간 실리콘 풍부 반도체 재료는 본질적으로 실리콘으로 구성되는 반도체 디바이스.
  8. 제1항에 있어서,
    각각의 게르마늄 풍부 나노와이어의 상기 소스 영역들은 상기 게르마늄 풍부 나노와이어 내에 형성되고, 서로에 대해 분리되며, 각각의 게르마늄 풍부 나노와이어의 상기 드레인 영역들은 상기 게르마늄 풍부 나노와이어 내에 형성되고, 서로에 대해 분리되며, 각각의 게르마늄 풍부 나노와이어의 상기 소스 및 드레인 영역들은 황-패시베이팅된 외부 표면을 갖는 반도체 디바이스.
  9. 제8항에 있어서,
    상기 분리된 소스 영역들 각각을 둘러싸는 도전성 소스 콘택; 및
    상기 분리된 드레인 영역들 각각을 둘러싸는 도전성 드레인 콘택
    을 더 포함하는 반도체 디바이스.
  10. 제1항에 있어서,
    상기 게이트 유전체층은 하이-k(high-k) 게이트 유전체층이고, 상기 게이트 전극은 금속 게이트 전극인 반도체 디바이스.
  11. 나노와이어 기반 반도체 구조체를 제조하는 방법으로서,
    기판 위에 실리콘 풍부 릴리스(release) 층을 형성하는 단계;
    상기 실리콘 풍부 릴리스 층 상에 게르마늄 풍부 활성층을 형성하는 단계;
    상기 게르마늄 풍부 활성층으로부터 게르마늄 풍부 나노와이어를 형성하는 단계;
    상기 게르마늄 풍부 나노와이어에 대한 분리된 채널 영역을 형성하기 위해 상기 실리콘 풍부 릴리스 층의 적어도 일부를 에칭하는 단계 - 상기 에칭하는 단계는 상기 게르마늄 풍부 나노와이어의 노출된 부분들을 패시베이팅하면서 상기 실리콘 풍부 릴리스 층의 일부를 에칭하는 단계를 포함함 -; 및
    상기 게르마늄 풍부 나노와이어의 상기 분리된 채널 영역을 완전히 둘러싸는 게이트 전극 스택을 형성하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 게르마늄 풍부 나노와이어의 노출된 부분들을 패시베이팅하면서 상기 실리콘 풍부 릴리스 층의 일부를 에칭하는 단계는 약 10 중량 %의 (NH4)2S의 수용액을 포함하는 습식 에칭제를 이용하여 에칭하는 단계를 포함하는 방법.
  13. 제12항에 있어서,
    상기 습식 에칭제를 이용하여 에칭하는 단계는 섭씨 약 55 내지 75도 범위 내의 온도에서 에칭하는 단계를 포함하는 방법.
  14. 제12항에 있어서,
    상기 습식 에칭제를 이용하여 에칭하는 단계는 섭씨 약 75도의 온도에서 에칭하는 단계를 포함하는 방법.
  15. 제12항에 있어서,
    상기 습식 에칭제를 이용하여 에칭하는 단계는 상기 실리콘 풍부 재료에 대해 약 1 나노미터/분(nanometer/minute)의 에칭 레이트를 이용하는 단계를 포함하는 방법.
  16. 제12항에 있어서,
    상기 습식 에칭제를 이용하여 에칭하는 단계는 약 9의 pH를 이용하는 단계를 포함하는 방법.
  17. 제11항에 있어서,
    상기 게르마늄 풍부 나노와이어의 노출된 부분들을 패시베이팅하는 단계는 말단 황-게르마늄 결합들 또는 가교 황-게르마늄 결합들 또는 이들 양자 모두를 형성하는 단계를 포함하는 방법.
  18. 제11항에 있어서,
    상기 게르마늄 풍부 나노와이어의 노출된 부분들을 패시베이팅하는 단계는 상기 게르마늄 풍부 나노와이어의 상기 노출된 부분들을 불완전하게 화학적으로 패시베이팅하지만, 상기 게르마늄 풍부 나노와이어의 상기 노출된 부분들을 충분히 전기적으로 패시베이팅하여, 상기 실리콘 풍부 릴리스 층의 에칭 동안 상기 게르마늄 풍부 나노와이어의 상기 노출된 부분들의 에칭을 방지하는 단계를 포함하는 방법.
  19. 제11항에 있어서,
    상기 분리된 채널 영역을 형성하기 위해 상기 실리콘 풍부 릴리스 층의 일부를 에칭하는 단계는, 본질적으로 실리콘 또는 실리콘 게르마늄으로 구성되는 재료를 본질적으로 게르마늄으로 구성되는 나노와이어에 대해 선택적으로 에칭하는 단계를 포함하는 방법.
  20. 제11항에 있어서,
    상기 분리된 채널 영역을 형성하기 위해 상기 실리콘 풍부 릴리스 층의 일부를 에칭하는 단계는, 본질적으로 실리콘 또는 제1 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성되는 재료를 본질적으로 더 높은 제2의 게르마늄 농도를 갖는 실리콘 게르마늄으로 구성되는 나노와이어에 대해 선택적으로 에칭하는 단계를 포함하는 방법.
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