CN108701653B - 半导体集成电路装置 - Google Patents

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Abstract

在包括纳米线FET(P11、P12、N11、N12)的标准单元(1)中，与纳米线(11、12、13、14)连接的垫(21、22、23、24、25、26)以规定的中心间距(Pp)布置在纳米线(11、...)延伸的X方向上。标准单元(1)的单元宽度(Wcell)是中心间距(Pp)的整数倍。在布置标准单元(1)构成半导体集成电路装置的版图的情况下，垫(21、...)有规律地布置在X方向上。

Description

半导体集成电路装置
技术领域
本公开涉及一种包括采用了纳米线FET(Field Effect Transistor)的标准单元的半导体集成电路装置。
背景技术
已知：作为在半导体衬底上形成半导体集成电路的方法有标准单元方式。标准单元方式指的是以下方式，即事先将具有特定逻辑功能的基本单元(例如反相器、锁存器、触发器、全加器等)作为标准单元准备好，然后将多个标准单元布置在半导体衬底上，再用布线将这些标准单元连接起来，这样来设计LSI芯片的一种方式。
LSI的基本构成要素即晶体管通过缩小栅极长度(尺寸缩小：scaling)而实现了集成度的提高、工作电压的降低以及工作速度的提高。但是，近年来，出现的问题是过度的尺寸缩小引起截止电流，截止电流又引起功耗显著增大。为解决该问题，人们已开始积极地对立体构造的晶体管进行研究，将该立体构造晶体管从现有的平面型晶体管改造过来的。作为立体构造晶体管之一，纳米线FET备受瞩目。
非专利文献1、2中公开了纳米线FET的制造方法之例。
非专利文献1：S.Bangsaruntip，et al.“High performance and highly uniformgate-all-around silicon nanowire MOSFETs with wire size dependent scaling”，Electron Devices Meeting(IEDM)，2009 IEEE International
非专利文献2：Isaac Laucer，et al.“Si Nanowire CMOS Fabricated withMinimal Deviation from RMG Fin FET Technology Showing Record Performance”，2015 Symposium on VLSI Technology Digest of Technical Papers
发明内容
-发明要解决的技术问题-
到目前为止，还没有人对采用了纳米线FET的标准单元的构造、采用了纳米线FET的半导体集成电路的版图(layout)做具体的研究。
本公开涉及一种采用了纳米线FET的半导体集成电路装置，提供对制造的容易化有效的版图结构。
-用以解决技术问题的技术方案-
本公开的第一方面是一种半导体集成电路装置，其包括至少一个标准单元，该标准单元包括至少一条纳米线场效应晶体管，所述纳米线场效应晶体管包括纳米线、垫以及栅极电极。所述纳米线沿着第一方向延伸，所述纳米线形成有一条，或者，所述纳米线并排着形成有多条。在所述纳米线的所述第一方向的两端分别形成有所述垫，所述垫的下表面位于比所述纳米线的下表面低的位置，所述垫与所述纳米线相连接。所述栅极电极形成为：沿着与所述第一方向垂直的第二方向延伸，且在所述纳米线的所述第一方向上的规定范围内所述栅极电极将所述纳米线围起来。在所述标准单元中，所述垫以第一中心间距布置在所述第一方向上，而且，所述标准单元在所述第一方向上的尺寸即单元宽度是所述第一中心间距的整数倍。
根据该方面的公开，在包括纳米线FET的标准单元中，与纳米线连接的垫以第一中心间距布置在纳米线延伸的方向即第一方向上。标准单元在第一方向上的尺寸即单元宽度是第一中心间距的整数倍。因此，在布置标准单元构成半导体集成电路装置的版图的情况下，垫有规律地布置在第一方向上。因此，在采用了纳米线FET的半导体集成电路装置中，垫的布置图案会很规律。其结果是，能够使制造更容易，能够抑制制造偏差，从而能够提高成品率。
本公开的第二方面是一种半导体集成电路装置，其包括纳米线场效应晶体管即第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管分别包括纳米线、第一垫和第二垫以及栅极电极，所述纳米线沿着第一方向延伸，所述纳米线形成有一条，或者，所述纳米线并排着形成有多条，在所述纳米线的所述第一方向的两端分别形成有所述第一垫和所述第二垫，述第一垫和所述第二垫的下表面分别位于比所述纳米线的下表面低的位置，所述第一垫和所述第二垫分别与所述纳米线相连接，所述第一垫和所述第二垫的中心间距为第一中心间距，所述栅极电极形成为：沿着与所述第一方向垂直的第二方向延伸，且在所述纳米线的所述第一方向上的规定范围内所述栅极电极将所述纳米线围起来，所述第一晶体管和所述第二晶体管串联连接且共有所述第二垫，所述第一晶体管和所述第二晶体管相邻着布置在所述第一方向上。
根据该方面的公开，纳米线FET即第一晶体管和第二晶体管中的与纳米线连接的第一垫和第二垫以第一中心间距布置在纳米线延伸的方向即第一方向上。第一晶体管和第二晶体管串联连接，且共有第二垫，相邻着布置在第一方向上。这样一来，就能够利用具有三个以第一中心间距布置在第一方向上的垫这样的结构来实串联连接的两个晶体管。因此，在采用了纳米线FET的半导体集成电路装置中，垫的布置图案会很规律。其结果是，能够使制造更容易，能够抑制制造偏差，从而能够提高成品率。
本公开的第三方面是一种半导体集成电路装置，其包括纳米线场效应晶体管即第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管分别包括纳米线、第一垫和第二垫以及栅极电极，所述纳米线沿着第一方向延伸，所述纳米线形成有一条，或者，所述纳米线并排着形成有多条，在所述纳米线的所述第一方向的两端分别形成有所述第一垫和所述第二垫，述第一垫和所述第二垫的下表面分别位于比所述纳米线的下表面低的位置，所述第一垫和所述第二垫分别与所述纳米线相连接，所述第一垫和所述第二垫的中心间距为第一中心间距，所述栅极电极形成为：沿着与所述第一方向垂直的第二方向延伸，且在所述纳米线的所述第一方向上的规定范围内所述栅极电极将所述纳米线围起来，所述第一晶体管和所述第二晶体管并联连接且共有所述第二垫，所述第一晶体管和所述第二晶体管相邻着布置在所述第一方向上。
根据该方面的公开，纳米线FET即第一晶体管和第二晶体管中的与纳米线连接的第一垫和第二垫以第一中心间距布置在纳米线延伸的方向即第一方向上。第一晶体管和第二晶体管并联连接，且共有第二垫，相邻着布置在第一方向上。这样一来，就能够利用具有三个以第一中心间距布置在第一方向上的垫这样的紧凑结构实现并联连接的两个晶体管。因此，在采用了纳米线FET的半导体集成电路装置中，垫的布置图案会很规律。其结果是，能够使制造更容易，能够抑制制造偏差，从而能够提高成品率。
-发明的效果-
根据本公开，在采用了纳米线FET的半导体集成电路装置中，垫的布置图案会有规律，故能够使制造更容易，能够抑制制造偏差，从而能够提高成品率。
附图说明
图1是示出包括纳米线FET的标准单元的构成例的俯视图。
图2是图1中的标准单元的电路图。
图3是图1中的标准单元的剖视图。
图4是图1中的标准单元的剖视图。
图5是图1中的标准单元的剖视图。
图6是图1中的标准单元的剖视图。
图7是示出包括纳米线FET的标准单元的其它构成例的俯视图。
图8是图7中的标准单元的电路图。
图9是示意图，示出在改变串联连接的纳米线FET的个数的情况下，版图的变化情况。
图10是纳米线FET的版图之一例。
图11是纳米线FET的版图的其它例。
图12是半导体集成电路的版图结构例。
图13是图1中的标准单元的构成的变形例。
图14是示出纳米线FET的基本构造的示意图。
图15是示出纳米线FET的基本构造的示意图。
具体实施方式
下面，参照附图对实施方式做说明。在以下实施方式中，半导体集成电路装置包括多个标准单元，该多个标准单元中的至少一部分标准单元包括纳米线FET(Field EffectTransistor)。
图14是示意图，示出纳米线FET的基本构造例(也称为栅绕式(GAA：Gate AllAround)构造)。纳米线FET是使用了供电流流动的细线(纳米线)的FET。纳米线由例如硅形成。如图14所示，纳米线在衬底上沿着水平方向延伸，即平行于衬底延伸，其两端连接在成为纳米线FET的源极区和漏极区的构造物上。在本申请说明书中，将纳米线FET中连接在纳米线的两端上且成为纳米线FET的源极区和漏极区的构造物称为垫(pad)。图14中，在硅衬底上形成有STI(Shallow Trench Isolation)，硅衬底在纳米线的下方(加了斜线的部分)露出。需要说明的是，实际存在加了斜线的部分被热氧化膜等覆盖的情况，但在图14中，为了简化而省略图示热氧化膜等。
纳米线夹着氧化硅膜等绝缘膜而被由例如多晶硅形成的栅极电极围了一圈。垫和栅极电极形成在衬底的表面上。根据该构造，因为纳米线的沟道区的上部、两侧部以及下部全部被栅极电极围起来，所以能够在沟道区产生均匀的电场。这样一来，FET的开关特性良好。
需要说明的是，垫中的至少连接有纳米线的部分成为源极区/漏极区，但有时候，连接有纳米线的部分之下的部分未必会成为源极区/漏极区。而且，有时候，纳米线的一部分(未被栅极电极围起来的部分)会成为源极区/漏极区。
图14中，沿纵向即与衬底垂直的方向布置有两条纳米线。不过，沿纵向布置的纳米线的条数并不限于两条，可以是一条，或者，可以是三条以上。图14中，最上面一条纳米线的上端与垫的上端高度齐平。不过，并非需要它们的高度齐平，垫的上端比最上面一条纳米线的上端高也无妨。
也存在图15所示的情况，即在衬底的上表面上形成有BOX(Buried Oxide)，并在该BOX上形成有纳米线FET。
(标准单元之一)
图1是示出实施方式所涉及的半导体集成电路装置所具有的标准单元的版图结构例的俯视图。图1所示的标准单元1使用了纳米线FET，构成了图2的电路图所示的2输入“或非”门。图1中，设图中的横向为X方向(相当于第一方向)，设图中的纵向为Y方向(相当于第二方向)。
图1所示的标准单元1包括四条纳米线FET。也就是说，在标准单元1中，P型半导体区PA和N型半导体区NA并排着布置在Y方向上，在P型半导体区PA形成有P型纳米线FET P11、P12，在N型半导体区NA形成有N型纳米线FET N11、N12。如图2中的电路图所示，纳米线FETP11、P12串联连接，纳米线FET N11、N12并联连接。
纳米线FET P11包括多条纳米线11，纳米线FET P12包括多条纳米线12，纳米线FETN11包括多条纳米线13，纳米线FET N12包括纳米线14。多条纳米线11、12、13、14都沿X方向延伸且是并排着的。这里，纳米线11、12、13、14分别在Y方向上并排着形成有四条。而且，如后所述，纳米线11、12、13、14分别沿纵向即与衬底垂直的方向形成有两条，故纳米线11、12、13、14分别合计为八条。纳米线11、12、13、14呈圆柱状，在衬底上沿着水平方向延伸，即平行于衬底延伸，且由例如硅形成。在标准单元1中，形成有与纳米线11、12、13、14连接的垫21、22、23、24、25、26。P型杂质注入垫21、22、23中的至少与纳米线11、12连接的部分中，该部分成为纳米线FET P11、P12的源极区或漏极区。N型杂质注入垫24、25、26中的至少与纳米线13、14连接的部分中，该部分成为纳米线FET N11、N12的源极区或漏极区。
而且，这里垫21、22、23、24、25、26分别有四个部分，且四个部分分别分开形成在Y方向上。垫21的分开的四个部分分别连接在沿Y方向形成的四条纳米线11上。垫22的分开的四个部分分别连接在沿Y方向形成的四条纳米线11上，而且还分别连接在沿Y方向形成的四条纳米线12上。垫23的分开的四个部分分别连接在沿Y方向形成的四条纳米线12上。垫24的分开的四个部分分别连接在沿Y方向形成的四条纳米线13上。垫25的分开的四个部分分别连接在沿Y方向形成的四条纳米线13上，而且还分别连接在沿Y方向形成的四条纳米线14上。垫26的分开的四个部分分别连接在沿Y方向形成的四条纳米线14上。
串联连接的纳米线FET P11、P12共有垫22。也就是说，纳米线FET P11具有与纳米线11连接的垫21、22，纳米线FET P12具有与纳米线12连接的垫22、23。并联连接的纳米线FET N11、N12共有垫25。也就是说，纳米线FET N11具有与纳米线13连接的垫24、25，纳米线FET N12具有与纳米线14连接的垫25、26。
在标准单元1中还布置有沿Y方向直线状延伸的两条栅极布线31、32。栅极布线31是纳米线FET P11的栅极电极31p与纳米线FET N11的栅极电极31n形成为一体而得到的。栅极布线31形成为：在纳米线11、13的X方向上的规定范围内将纳米线11、13围起来。栅极布线32是使纳米线FETP12的栅极电极32p与纳米线FET N12的栅极电极32n形成为一体而得到的。栅极布线32形成为：在纳米线12、14的X方向上的规定范围内将纳米线12、14围起来。在标准单元1的单元框CF的侧边上分别布置有沿Y方向延伸的仿真(dummy)栅极布线35、36。
在纳米线FET P11、P12、N11、N12的上层中，构成有金属布线层M1。在金属布线层M1中且单元框CF的上边上布置有供给电源电位的布线VDD，在金属布线层M1中且单元框CF的下边上布置有供给接地电位的布线VSS。在金属布线层M1中形成有布线41a～41f。布线41a形成为从布线VDD开始沿着Y方向且朝下方延伸，经局部布线(local wiring)45a与垫21相连接。布线41b形成为从布线VSS开始沿着Y方向且朝上方延伸，经局部布线45b与垫24相连接。布线41c形成为从布线VSS开始沿着Y方向且朝上方延伸，经局部布线45c与垫26相连接。布线41d将垫23、25连接起来，且是经局部布线45d与垫23相连接，经局部布线45e与垫25相连接。布线41e经局部布线45f与栅极布线31相连接。布线41f经局部布线45g与栅极布线32相连接。布线41d、41e、41f分别与2输入“或非”电路的输出Y、输入A、输入B相对应。在垫22上形成有局部布线45h。局部布线45h连接在垫22上，但没有与金属布线层M1的布线连接在一起。
需要说明的是，这里，金属布线41a～41f与垫21、23、24、25、26和栅极布线31、32的连接方式是经局部布线45a、45b、45c、45d、45e、45f、45g和接触43连接在一起。不过，金属布线与垫和栅极布线的连接方式还可以是不经接触而仅经局部布线连接在一起，又可以是不经局部布线而仅经接触连接在一起。
图3是沿图1中的版图结构的线D-D’剖开的剖视图，图4是沿图1中的版图结构的线E-E’剖开的剖视图，图5是沿图1中的版图结构的线F-F’剖开的剖视图。
如图3～图5所示，金属布线层M1中的布线41a～41f经接触43与局部布线45a～45g相连接。接触43与金属布线层M1中的布线41a～41f一起利用双嵌入工艺(Dual damasceneprocess)形成。需要说明的是，接触43和金属布线层M1的布线41a～41f还可以各自分别形成。金属布线层M1中的布线41a～41f由例如Cu形成，在布线41a～41f的表面上形成有含有例如钽或氮化钽的阻挡金属48。局部布线45a～45g由例如钨形成，在局部布线45a～45g的表面上形成有含有例如钛或氮化钛的胶(glue)膜47。需要说明的是，局部布线45a～45g可以由钴形成。在该情况下，可以不用形成胶膜47。在垫21～26的表面上形成有硅化膜49，该硅化膜49由例如镍或钴等形成。
层间绝缘膜46a、46b例如是氧化硅膜。层间绝缘膜46c是例如像SiOC或者多孔膜一样的低介电常数膜。需要说明的是，层间绝缘膜46c可以具有两层或者两层以上的叠层构造。
栅极电极31p、31n、32p、32n由例如多晶硅形成。需要说明的是，栅极电极31p、31n、32p、32n可以由氮化钛等含金属的材料形成。栅极绝缘膜是例如氧化硅膜，且由例如热氧化法形成。需要说明的是，栅极绝缘膜可以由铪、锆、镧、钇、铝、钛或钽的氧化物形成。
由图3～图5所示的剖视图可知，垫21、22、23、24、25、26的下表面位于比纳米线11、12、13、14的下表面低的位置。纳米线11、12、13、14的上表面与垫21、22、23、24、25、26的上表面位于同一高度。栅极电极31p、32p、31n、32n形成为绕一圈将纳米线11、12、13、14围起来。也就是说，形成在纳米线11、12、13、14上的沟道区的上表面、两侧面以及下表面全部夹着绝缘膜而被栅极电极31p、32p、31n、32n围起来。需要说明的是，纳米线11、12、13、14的上表面还可以位于比垫21、22、23、24、25、26的上表面低的位置。
需要说明的是，可以在衬底的上表面上形成BOX(Buried Oxide)。图6是沿图1中的版图结构的线D-D‘剖开的剖视图，示出在衬底的上表面上形成BOX(Buried Oxide)的结构。
在图1所示的标准单元1中，垫以同一中心间距Pp布置在X方向上。也就是说，在P型半导体区PA，垫21、22、23以中心间距Pp布置好，在N型半导体区NA，垫24、25、26以中心间距Pp布置好。在P型半导体区PA和N型半导体区NA，垫的位置在X方向上一致。也就是说，在X方向上，垫21、24的位置对齐。同样，在X方向上，垫22、25的位置以及垫23、26的位置分别对齐。垫在X方向上的尺寸即宽度Wp全部相同，而且，垫之间在X方向上的间距即垫间距Sp也全部相同。这里，以下关系式成立。
Pp＝Wp+Sp
而且，单元框CF与靠单元框CF最近的垫21、23、24、26的中心线之间的间距是垫的中心间距Pp的1/2。其结果是，标准单元1在X方向上的尺寸即单元宽度Wcell是垫的中心间距Pp的整数。这里，为3倍。
在图1所示的标准单元1中，栅极布线(包括仿真栅极布线)以同一中心间距Pg布置在X方向上。栅极布线在X方向上的尺寸即宽度Wg全部相同，而且，栅极布线之间在X方向上的间距Sg也全部相同。这里，以下关系式成立。
Pg＝Wg+Sg
而且，栅极布线的中心间距Pg与垫的中心间距Pp相等。也就是说，
Pp＝Pg。
(标准单元之二)
图7是示出实施方式所涉及的半导体集成电路装置所包括的标准单元的版图结构例的俯视图。图7所示的标准单元2使用了纳米线FET，构成了图8的电路图所示的3输入“与非”门。与图1一样，在图7中，设图面中的横向为X方向(相当于第一方向)，设图面中的纵向为Y方向(相当于第二方向)。需要说明的是，剖面构造与图3～图5所示的一样，这里，省略图示。
图7所示的标准单元2包括六条纳米线FET。也就是说，在标准单元2中，P型半导体区PA和N型半导体区NA并排着布置在Y方向上，在P型半导体区PA形成有P型纳米线FET P21、P22、P23，在N型半导体区NA形成有N型纳米线FET N21、N22、N23。如图8中的电路图所示，纳米线FET P21、P22、P23并联连接，纳米线FET N21、N22、N23串联连接。
纳米线FET P21包括多条纳米线51，纳米线FET P22包括多条纳米线52，纳米线FETP23包括多条纳米线53，纳米线FET N21包括多条纳米线54，纳米线FET N22包括多条纳米线55，纳米线FET N23包括多条纳米线56。多条纳米线51、52、53、54、55、56都沿X方向延伸且是并排着形成的。这里，纳米线51、52、53、54、55、56分别在Y方向上并排着形成有三条。纳米线51、52、53、54、55、56分别沿纵向即与衬底垂直的方向设置有两条，故纳米线51、52、53、54、55、56分别合计为六条。纳米线51、52、53、54、55、56呈圆柱状，在衬底上沿着水平方向延伸，即平行于衬底延伸，且由例如硅形成。在标准单元2中设置有与纳米线51、52、53、54、55、56连接的垫61、62、63、64、65、66、67、68。P型杂质注入垫61、62、63、64中的至少与纳米线51、52、53连接的部分中，该部分成为纳米线FET P21、P22、P23的源极区或漏极区。N型杂质注入垫65、66、67、68中的至少与纳米线54、55、56连接的部分中，该部分成为纳米线FET N21、N22、N23的源极区或漏极区。
这里，垫61、62、63、64、65、66、67、68分别有三个部分，且三个部分分开形成在Y方向上。垫61的分开的三个部分分别连接在沿Y方向形成的三条纳米线51上。垫62的分开的三个部分分别连接在沿Y方向形成的三条纳米线51上，而且还分别连接在沿Y方向形成的三条纳米线52上。垫62的分开的三个部分分别连接在沿Y方向形成的三条纳米线52上，而且还分别连接在沿Y方向形成的三条纳米线53上。垫64的分开的三个部分分别连接在沿Y方向形成的三条纳米线53上。垫65的分开的三个部分分别连接在沿Y方向形成的三条纳米线54上。垫66的分开的三个部分分别连接在沿Y方向形成的三条纳米线54上，而且还分别连接在沿Y方向形成的三条纳米线55上。垫67的分开的三个部分分别连接在沿Y方向形成的三条纳米线55上，而且还分别连接在沿Y方向形成的三条纳米线56上。垫68的分开的三个部分分别连接在沿Y方向形成的三条纳米线56上。
并联连接的纳米线FET P21、P22共有垫62，并联连接的纳米线FET P22、P23共有垫63。也就是说，纳米线FET P21包括与纳米线51连接的垫61、62，纳米线FET P22包括与纳米线52连接的垫62、63，纳米线FET P23包括与纳米线53连接的垫63、64。串联连接的纳米线FET N21、N22共有垫66，串联连接的纳米线FET N22、N23共有垫67。也就是说，纳米线FETN21包括与纳米线54连接的垫65、66，纳米线FET N22包括与纳米线55连接的垫66、67，纳米线FET N23包括与纳米线56连接的垫67、68。
在标准单元2中还布置有沿Y方向延伸的三条栅极布线71、72、73。栅极布线71是使纳米线FET P21的栅极电极71p与纳米线N21的栅极电极71n形成为一体后而得到的。栅极布线71形成为：在纳米线51、54的X方向上的规定范围内将纳米线51、54围起来。栅极布线72是使纳米线FET P22的栅极电极72p与纳米线N22的栅极电极72n形成为一体后而得到的。栅极布线72形成为：纳米线52、55的X方向上的规定范围内将纳米线52、55围起来。栅极布线73是使纳米线FET P23的栅极电极73p与纳米线N23的栅极电极73n形成为一体后而得到的。栅极布线73形成为：在纳米线53、56的X方向上的规定范围内将纳米线53、56围起来。在标准单元2的单元框CF的侧边上分别形成有沿Y方向延伸的仿真栅极布线75、76。
在纳米线FET P21、P22、P23、N21、N22、N23的上层，构成有金属布线层M1。在金属布线层M1中且单元框CF的上边上布置有供给电源电位的布线VDD，在金属布线层M1中且单元框CF的下边上布置有供给接地电位的布线VSS。在金属布线层M1中形成有布线81a～81g。布线81a形成为从布线VDD开始沿着Y方向且朝下方延伸，经局部布线85a与垫61相连接。布线81b形成为从布线VDD开始沿着Y方向且朝下方延伸，经局部布线85b与垫63相连接。布线81c形成为从布线VSS开始沿着Y方向且朝上方延伸，经局部布线85c与垫65相连接。布线81d将垫62、64、68连接起来，且是经局部布线85d与垫62相连接，经局部布线85e与垫64相连接，经局部布线85f与垫68相连接。布线81e经局部布线85g与栅极布线71相连接。布线81f经局部布线85h与栅极布线72相连接。布线81g经局部布线85i与栅极布线73相连接。布线81d、81e、81f、81g分别与3输入“与非”电路的输出Y、输入A、输入B、输入C相对应。在垫66上形成有局部布线85j，在垫67上形成有局部布线85k。局部布线85j与垫66相连接，局部布线85k与垫67相连接。
需要说明的是，这里，金属布线81a、81b、81c、81d、81e、81f、81g与垫61、62、63、64、65、68和栅极布线71、72、73的连接方式是经局部布线85a、85b、85c、85d、85e、85f、85g、85h、85i和接触83连接在一起。不过，金属布线与垫和栅极布线的连接方式还可以是不经接触而仅经局部布线连接在一起，又可以是不经局部布线而仅经接触连接在一起。
标准单元2的剖面构造与标准单元1相同。也就是说，垫61、62、63、64、65、66、67、68的下表面位于比纳米线51、52、53、54、55、56的下表面低的位置。纳米线51、52、53、54、55、56的上表面与垫61、62、63、64、65、66、67、68的上表面位于同一高度。栅极电极71p、72p、73p、71n、72n、73n形成为绕一圈将纳米线51、52、53、54、55、56围起来。也就是说，形成在纳米线51、52、53、54、55、56上的沟道区的上表面、两侧面以及下表面全部夹着绝缘膜而被栅极电极71p、72p、73p、71n、72n、73n围起来。需要说明的是，纳米线51、52、53、54、55、56的上表面还可以位于比垫61、62、63、64、65、66、67、68的上表面低的位置。
在图7所示的标准单元2中，垫以同一中心间距Pp布置在X方向上。也就是说，在P型半导体区PA，垫61、62、63、64以中心间距Pp布置好，在N型半导体区NA，垫65、66、67、68以中心间距Pp布置好。在P型半导体区PA和N型半导体区NA，垫的位置在X方向上一致。也就是说，在X方向上，垫61、65的位置对齐。同样，在X方向上，垫62、66的位置、垫63、67的位置以及垫64、68的位置分别对齐。垫的宽度Wp全部相同，而且，在X方向上的垫间距Sp也全部相同。这里，以下关系式成立。
Pp＝Wp+Sp
而且，单元框CF与靠单元框CF最近的垫61、64、65、68的中心线之间的间距是垫的中心间距Pp的1/2。其结果是，标准单元2的单元宽度Wcell是垫的中心间距Pp的整数倍。这里，为4倍。
在图7所示的标准单元2中，栅极布线(包括仿真栅极布线)以同一中心间距Pg布置在X方向上。栅极布线的宽度Wg全部相同，而且，X方向上的栅极布线间距Sg也全部相同。这里，以下关系式成立。
Pg＝Wg+Sg
而且，栅极布线Pg与垫的中心间距Pp相等。也就是说，
Pp＝Pg。
(其它)
图9是示意图，示出在改变串联连接的纳米线FET的个数的情况下，版图的变化情况。在纳米线FET为一个的情况下，如图9中左边的图所示，成为源极区和漏极区的两个垫PD以中心间距Pp布置好，形成栅极电极GT而将与该垫PD连接的纳米线NW围起来。在纳米线FET为两个的情况下，如图9的中央的图所示，三个垫PD以中心间距Pp布置好，形成有两个栅极电极GT而分别将垫PD间的纳米线NW围起来，这相当于图1所示的标准单元1中的P型半导体区PA的版图。在纳米线FET为三个的情况下，如图9中右边的图所示，四个垫PD以中心间距Pp布置好，形成有三个栅极电极GT而分别将垫PD间的纳米线NW围起来，这相当于图7所示的标准单元2中的N型半导体区NA的版图。
图10是纳米线FET的版图之一例。在图10之例中，第一晶体管101和第二晶体管102共有垫103且串联连接。第一晶体管101和第二晶体管102中的纳米线的条数不同，第一晶体管101具有两条纳米线，第二晶体管102具有一条纳米线。
图11是纳米线FET的版图之其它例。在图11之例中，第一晶体管111和第二晶体管112共有垫113且并联连接。第一晶体管111和第二晶体管112中的纳米线的条数不同，第一晶体管111具有两条纳米线，第二晶体管112具有一条纳米线。
(半导体集成电路装置的版图结构例)
图12是示意图，示出半导体集成电路装置的版图结构例。图12的版图是用上述标准单元(以下，适当简称为单元)C、C11、C12......等构成的。需要说明的是，图12中，省略图示局部布线和金属布线层M1之上的上层的结构。单元列CR1、CR2、CR3沿Y方向排列好。在各单元列CR1、CR2、CR3中，单元C、C11、C12......等沿X方向排列。各单元C、......包括垫PD、纳米线NW以及栅极布线GT。而且，仿真栅极布线DG布置在相邻单元C、C11、C12......等之间的交界上。在各单元列CR1、CR2、CR3的两端，也布置有仿真栅极布线DG。
在图12所示的版图中，垫PD有规律地排列着。垫PD在X方向上以规定的中心间距Pp布置好，在Y方向上排成一列。在单元C、C11、C12......等的交界上也保持着垫PD的中心间距Pp。例如，在X方向上相邻的单元C11、C12中，单元C11的垫和单元C12的垫夹着该单元交界而相对，且单元C11的垫和单元C12的垫以中心间距Pp布置好。单元C、C11、C12......等的单元宽度是垫PD的中心间距Pp的整数倍。例如，单元C31的单元宽度Wcell1是垫PD的中心间距Pp的3倍，单元C32的单元宽度Wcell2是垫PD的中心间距Pp的4倍。
在图12的版图中，栅极布线GT和仿真栅极布线DG有规律地排列着。栅极布线GT和仿真栅极布线DG以规定的中心间距Pg布置在X方向上，且沿Y方向排成一列。该中心间距Pg与垫PD的中心间距Pp相等。
如上所述，根据本实施方式，在具有纳米线FET的标准单元1、2中，与纳米线连接的垫以规定的中心间距Pp布置在纳米线延伸的X方向上。标准单元1、2的单元宽度Wcell是垫的中心间距Pp的整数倍。因此，在布置标准单元1、2那样的标准单元构成半导体集成电路装置的版图的情况下，垫有规律地布置在X方向上。因此，在采用了纳米线FET的半导体集成电路装置中，垫的布置图案很规律，故能够使制造更容易，能够抑制制造偏差，从而能够提高成品率。
串联连接的纳米线FET共有一个垫，相邻着布置在X方向上。这样一来，串联连接的纳米线FET靠具有三个以规定的中心间距Pp布置在X方向上的垫这样的结构来实现。因此，在采用了纳米线FET的半导体集成电路装置中，因为垫的布置图案很规律，所以能够使制造更容易，能够抑制制造偏差，从而能够提高成品率。
并联连接的纳米线FET共有一个垫，相邻着布置在X方向上。这样一来，并联连接的纳米线FET靠具有三个以规定的中心间距Pp布置在X方向上的垫这样的结构来实现。因此，在采用了纳米线FET的半导体集成电路装置中，因为垫的布置图案很规律，所以能够使制造更容易，能够抑制制造偏差，从而能够提高成品率。
需要说明的是，在以上说明中，假定纳米线呈圆柱状，但纳米线的形状并不限于此。例如，纳米线的剖面形状还可以是椭圆形、扁圆形，纳米线呈四棱柱状等棱柱状也无妨。
在以上说明中，在纳米线FET中，假定垫是相对于Y方向上形成的多条纳米线分开形成的。不过，还存在垫相对于Y方向上形成的多条纳米线形成为一体的情况。图13是图1中的版图结构例的变形例。图13中，垫21、22、23、24、25、26分别相对于设置在Y方向上的各自为四条的纳米线11、12、13、14形成为一体。
在以上说明中，假定在标准单元中，垫的宽度、垫间距全部相同，但并不限于此。例如，标准单元还可以具有宽度不同的垫，垫间距不同也无妨。在该情况下，也是只要垫以同一中心间距布置好，就能够实现垫有规律地排列着的布置图案。而且，在P型半导体区和N型半导体区，垫的位置在X方向上不一致也无妨。不过，优选一致。
在以上说明中，假定栅极布线的中心间距与垫的中心间距相等，但并不限于此。而且，假定栅极布线在P型半导体区和N型半导体区沿Y方向直线状延伸，但并不限于此。
-产业实用性-
本公开对采用了纳米线FET的半导体集成电路装置提供对制造的容易化有效的版图结构，故本公开对于提高半导体集成电路装置的性能很有用。
-符号说明-
1、2 标准单元
11、12、13、14 纳米线
21、22、23、24、25、26 垫
31、32 栅极布线
31p、31n、32p、32n 栅极电极
51、52、53、54、55、56 纳米线
61、62、63、64、65、66、67、68 垫
71、72、73 栅极布线
71p、71n、72p、72n、73p、73n 栅极电极
101 第一晶体管
102 第二晶体管
103 垫
111 第一晶体管
112 第二晶体管
113 垫
P11、P12 纳米线FET
P21、P22、P23 纳米线FET
N11、N12 纳米线FET
N21、N22、N23 纳米线FET
NW 纳米线
PD 垫
GT 栅极布线
DG 仿真栅极布线

Claims (13)

1.一种半导体集成电路装置，其特征在于：其包括至少一个标准单元，该标准单元包括至少一条纳米线场效应晶体管，所述纳米线场效应晶体管包括纳米线、垫以及栅极电极，
所述纳米线沿着第一方向延伸，所述纳米线形成有一条，或者，所述纳米线并排着形成有多条，
在所述纳米线的所述第一方向的两端分别形成有所述垫，所述垫的下表面位于比所述纳米线的下表面低的位置，所述垫与所述纳米线相连接，
所述栅极电极形成为：沿着与所述第一方向垂直的第二方向延伸，且在所述纳米线的所述第一方向上的规定范围内所述栅极电极将所述纳米线围起来，
在所述标准单元中，所述垫以第一中心间距布置在所述第一方向上，而且，所述标准单元在所述第一方向上的尺寸即单元宽度是所述第一中心间距的整数倍。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
在所述标准单元中，所述垫在所述第一方向上的尺寸即垫宽相同。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
在所述标准单元中，所述垫之间在所述第一方向上的间距即垫间距相同。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
在所述标准单元中，供形成P型所述纳米线场效应晶体管的P型半导体区和供形成N型所述纳米线场效应晶体管的N型半导体区并排着布置在所述第二方向上，
在所述P型半导体区和所述N型半导体区，所述垫在所述第一方向上的位置一致。
5.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述标准单元包括在所述第一方向上相邻的第一标准单元和第二标准单元，
所述第一标准单元所具有的所述垫与所述第二标准单元所具有的所述垫夹着所述第一标准单元和所述第二标准之间的单元交界而相对，所述第一标准单元所具有的所述垫和所述第二标准单元所具有的所述垫以所述第一中心间距布置好。
6.根据权利要求1所述的半导体集成电路装置，其特征在于：
在所述标准单元中，所述栅极电极以第二中心间距布置在所述第一方向上，
所述第二中心间距与所述第一中心间距相等。
7.根据权利要求6所述的半导体集成电路装置，其特征在于：
在所述标准单元中，供形成P型所述纳米线场效应晶体管的P型半导体区和供形成N型所述纳米线场效应晶体管的N型半导体区并排着布置在所述第二方向上，
P型所述纳米线场效应晶体管所具有的所述栅极电极和N型所述纳米线场效应晶体管所具有的所述栅极电极形成为一体，且沿所述第二方向直线状延伸。
8.一种半导体集成电路装置，其特征在于：其包括纳米线场效应晶体管即第一晶体管和第二晶体管，
所述第一晶体管和所述第二晶体管分别包括纳米线、第一垫和第二垫以及栅极电极，
所述纳米线沿着第一方向延伸，所述纳米线形成有一条，或者，所述纳米线并排着形成有多条，
在所述纳米线的所述第一方向的两端分别形成有所述第一垫和所述第二垫，所述第一垫和所述第二垫的下表面分别位于比所述纳米线的下表面低的位置，所述第一垫和所述第二垫分别与所述纳米线相连接，所述第一垫和所述第二垫的中心间距为第一中心间距，
所述栅极电极形成为：沿着与所述第一方向垂直的第二方向延伸，且在所述纳米线的所述第一方向上的规定范围内所述栅极电极将所述纳米线围起来，
所述第一晶体管和所述第二晶体管串联连接且共有所述第二垫，所述第一晶体管和所述第二晶体管相邻着布置在所述第一方向上，
所述第一晶体管所具有的所述栅极电极和所述第二晶体管所具有的所述栅极电极以第二中心间距布置在所述第一方向上，
所述第二中心间距与所述第一中心间距相等。
9.根据权利要求8所述的半导体集成电路装置，其特征在于：
所述第一晶体管和所述第二晶体管所具有的所述纳米线的条数不同。
10.根据权利要求8所述的半导体集成电路装置，其特征在于：
所述第一晶体管和所述第二晶体管包括在一个标准单元中。
11.一种半导体集成电路装置，其特征在于：其包括纳米线场效应晶体管即第一晶体管和第二晶体管，
所述第一晶体管和所述第二晶体管分别包括纳米线、第一垫和第二垫以及栅极电极，
所述纳米线沿着第一方向延伸，所述纳米线形成有一条，或者，所述纳米线并排着形成有多条，
在所述纳米线的所述第一方向的两端分别形成有所述第一垫和所述第二垫，所述第一垫和所述第二垫的下表面分别位于比所述纳米线的下表面低的位置，所述第一垫和所述第二垫分别与所述纳米线相连接，所述第一垫和所述第二垫的中心间距为第一中心间距，
所述栅极电极形成为：沿着与所述第一方向垂直的第二方向延伸，且在所述纳米线的所述第一方向上的规定范围内所述栅极电极将所述纳米线围起来，
所述第一晶体管和所述第二晶体管并联连接且共有所述第二垫，所述第一晶体管和所述第二晶体管相邻着布置在所述第一方向上，
所述第一晶体管所具有的所述栅极电极和所述第二晶体管所具有的所述栅极电极以第二中心间距布置在所述第一方向上，
所述第二中心间距与所述第一中心间距相等。
12.根据权利要求11所述的半导体集成电路装置，其特征在于：
所述第一晶体管和所述第二晶体管所具有的所述纳米线的条数不同。
13.根据权利要求11所述的半导体集成电路装置，其特征在于：
所述第一晶体管和所述第二晶体管包括在一个标准单元中。
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