CN1710711A - 标准单元、标准单元库和半导体集成电路 - Google Patents

标准单元、标准单元库和半导体集成电路 Download PDF

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Abstract

在本发明的标准单元中，具有与其它晶体管不同的栅极长度的晶体管两邻的晶体管中的至少一方的晶体管总是处于截止状态。因此，即便栅极完工尺寸零散，对标准单元的工作也没有影响，能够抑制标准单元的特性零散。

Description

标准单元、标准单元库和半导体集成电路
技术领域
本发明涉及用于半导体集成电路的标准单元、标准单元库和使用它们的半导体集成电路，特别涉及它们的布局结构。
背景技术
至今，正在广泛地通过将多个称为标准单元的、其高度和电源布线结构统一的功能块组合起来，对半导体集成电路进行设计。
近年来，通过半导体集成电路的微细化，各图案的完工尺寸的零散成为问题。特别是，当晶体管栅极的完工尺寸中发生零散时，该晶体管的特性受到很大的影响。具体地说，当晶体管的栅极长度增大时，晶体管的驱动能力降低，当栅极长度减小时驱动能力上升。当驱动能力这样地变动时，标准单元的特性也发生零散，结果，半导体集成电路的特性发生零散，导致半导体集成电路的成品率降低和可靠性降低。
可是，栅极图案的不规则性是晶体管栅极的完工尺寸发生零散的一个原因。下面，我们一面参照图8一面说明这个情况。图8是表示已有标准单元的一个例子的平面图。如图8所示，在已有的标准单元800中，备有半导体层801、设置在半导体层801一端上的电源布线802、设置在半导体层801中与电源布线802对置的一端上的接地布线803、设置在半导体层801内的p型扩散区域804、805、设置在同一半导体层801内的n型扩散区域806、807、设置在p型扩散区域804、805上的栅极808、809、810、811(在本说明书中只将与扩散区域重叠的部分记述为栅极)、和设置在n型扩散区域806、807上的栅极812、813、814、815。这里，p型扩散区域804、805和设置在其上的栅极808、809、810、811分别构成p沟道型晶体管Tr808、Tr809、Tr810、Tr811，n型扩散区域806、807和设置在其上的栅极812、813、814、815分别构成n沟道型晶体管Tr812、Tr813、Tr814、Tr815。
例如，p沟道型晶体管Tr808和p沟道型晶体管Tr809共有其扩散区域，在晶体管的其它组合中也共有其扩散区域。此外，在标准单元800内，除了图示的以外，还存在着用于电连接扩散区域、布线层和基片等的各个的接点、单元内布线和输入输出引脚，这些在图中都没有表示出来。
在图8所示的标准单元800中，p沟道晶体管808～811、n沟道晶体管812～815的各个栅极的左右方向具体记述如下。
(1)在栅极808的左侧(面对纸面时的左侧)不存在栅极，在右侧(面对纸面时的右侧)在只离开距离S1的位置上存在栅极809。
(2)在栅极809的左右，都在只离开距离S1的位置上存在栅极808、810。
(3)在栅极810的左侧在只离开距离S1的位置上存在栅极809，在右侧在只离开S2＞S1的距离S2的位置上存在栅极811。
(4)在栅极811的左侧中的上部在只离开距离S2的位置上存在栅极810，在左侧中的下部不存在栅极，在右侧不存在栅极。
(5)在n沟道晶体管812的栅极的左侧不存在栅极，在右侧在只离开S3＜S1的距离S3的位置上存在栅极813。
(6)在栅极813的左右，在只离开距离S3的位置上存在栅极812、814。
(7)在栅极814的左侧，在只离开距离S3的位置上存在栅极813，在右侧在只离开S4＞S2的距离S4的位置上存在栅极815。
(8)在栅极815的左侧中的上部在只离开距离S4的位置上存在栅极814，在左侧中的下部不存在栅极，并在右侧不存在栅极。
这样，栅极808～811和栅极812～815的各个周围的配置相互不同，这成为栅极完工尺寸零散，即标准单元的特性零散的原因。
作为改善以上那样的不合适情况的已有技术，例如日本特开平9-289251号专利公报中所示的。图9是表示日本特开平9-289251号专利公报中揭示的已有标准单元的结构的平面图。在图9所示的标准单元900中，设置电源布线902、与电源布线902一起夹着半导体层901相互离开地设置的接地布线903、设置在半导体层901内的p型扩散区域904、设置在同一半导体层901内的n型扩散区域905、设置在p型扩散区域904上的栅极906～912、和设置在n型扩散区域905上的栅极913～919。
这些栅极906～912、913～919中，栅极907～909、911与p型扩散区域904分别构成p沟道型晶体管Tr907～Tr909、Tr911，栅极914～916、918与n型扩散区域905分别构成n沟道型晶体管Tr914～Tr916、Tr918。
另一方面，栅极906、910、912向电源布线902一方延长，通过接点920、921、922与电源布线连接，处于断开状态，栅极913、917、919向接地布线903方向延长，通过接点923、924、925与接地布线903连接，处于断开状态。
在图9的标准单元900中，使在图8的标准单元中扩散区域上的栅极间隔不规则成为等间隔，并且代替独立地设置扩散区域，通过以使栅极间隔成为相同间隔的方式导入处于断开状态的晶体管，栅极907～911、914～918的栅极分别以相同的间隔S1与其它的栅极邻接。因此，与图8所示的标准单元800比较改善了栅极的不规则性，结果，因为图案的粗密差变小，所以能够抑制栅极完工尺寸的零散，抑制标准单元的特性零散。
又，作为改善已有的栅极图案的不规则性的另外的技术，有如日本特开2002-26125号专利公报中所示。图10是表示日本特开2002-26125号专利公报中揭示的已有标准单元的结构的平面图。在图10所示的标准单元1000中，设置电源布线1002、与电源布线1002一起夹着半导体层1001相互离开地设置的接地布线1003、设置在半导体层1001内的p型扩散区域1004、1005、设置在同一半导体层1001内的p型扩散区域1004、1005、设置在同一半导体层1001内的n型扩散区域1006、1007、设置在p型扩散区域1004、1005上的栅极1009～1011、1013、设置在n型扩散区域1006、1007上的栅极1016～1018、1020、分别设置在位于半导体层1001上的p型扩散区域1004、1005左右的区域的伪栅极1008、1012、1014、和分别设置在位于n型扩散区域1006、1007左右的区域的伪栅极1015、1019、1021。
这些栅极中的栅极1009～1011、1013与p型扩散区域1004、1005构成p沟道型晶体管Tr1009～Tr1011、Tr1013，栅极1016～1018、1020与n型扩散区域1006、1007构成n沟道型晶体管Tr1016～Tr1018、Tr1020。
另一方面，将伪栅极1008、1012、1014、1015、1019、1021设置在半导体层1001中的扩散区域以外的区域上，它们对晶体管的工作没有贡献。
在图10的标准单元1000中，通过使在图8的标准单元中扩散区域上的栅极间隔不规则成为等间隔，设置以与栅极相同间隔配置的伪栅极，栅极1009～1011、1013和栅极1016～1018、1020分别以相同的间隔与其它的栅极邻接。
进一步，通过使配置在栅极1013左侧的伪栅极1012的栅极宽度在栅极1013的栅极宽度以上，在栅极1013左侧全体上只离开距离S1地存在着伪栅极。关于栅极1020也是同样的。因此，能够进一步改善栅极的不规则性，进一步抑制栅极完工尺寸的零散，进一步抑制标准单元的特性零散。
可是，在日本特开2002-26125号专利公报中，也揭示了改善已有栅极的不规则性的另外的技术。图11是表示在日本特开2002-26125号专利公报中揭示的已有标准单元的结构的平面图。在图11所示的标准单元中，与图10所示的标准单元不同的点是伪栅极1112、1119的栅极长度比其它的栅极、伪栅极要大。在该例子中，因为能够改善栅极和伪栅极的不规则性，所以也能够抑制栅极完工尺寸的零散，抑制标准单元的特性零散。
所以，如上所述，在只使邻接的栅极的间隔一致，存在着栅极或伪栅极的一部分的栅极长度大等的不规则性的情形中，存在着栅极完工尺寸零散，因而晶体管的驱动能力零散，标准单元的特性零散那样的不适合的情况。可是，在上述已有技术中，没有述说存在用于构成标准单元的功能的晶体管的栅极长度比其它晶体管要大的情形，关于抑制在这种情形中的标准单元的特性零散什么也没有言及。
可是，存在着将栅极长度大的晶体管用于想要压低该晶体管的驱动能力的情形等中的情形。例如，在持有如图12A所示的A输入和Y输出，由4段反相器1301～1304构成的电路的标准单元中，想要从A输入到Y输出得到比较大的延迟时，使构成该标准单元的反相器的一部分的栅极长度增大。又，持有如图12B所示的A输入，由2个反相器1305、1306构成的电路的标准单元具有用于保持A输入的值的总线保持功能，但是当想要压低驱动A输入的反相器1306的驱动能力时，使它的栅极长度增大。又，在如图13所示，将数据输入D、扫描数据输入DT、扫描使能信号NT和时钟信号CK作为输入，将数据输出Q、扫描数据输出SQ作为输出的双稳态多谐振荡器电路FF的标准单元中，该标准单元在扫描数据交换中，多种情况直接与其它双稳态多谐振荡器连接，容易发生违反保持时间，为了抑制违反保持时间，为了使来自扫描数据输入DT的数据取入和到扫描数据输出SQ的数据输出延迟，使与扫描数据输入DT和扫描数据输出SQ连接的晶体管的栅极长度增大。
又，一般地标准单元由某个单位长度(栅格)的整数倍的尺寸规定其大小。在这种情形中，需要使标准单元的宽度与栅格的整数倍相符，因此存在着设置在标准单元端的伪栅极的宽度与其它栅极不同的情形。例如当图10所示的已有标准单元1000的宽度不是栅格的整数倍时，需要将标准单元的宽度扩大栅格的整数倍，但是这时，存在着使伪栅极1008、1006、1014、1021的栅极长度增大的情形。在这种情形中，存在着当在邻接的标准单元间共有标准单元端的伪栅极时，与在邻接的标准单元中共有的伪栅极邻接的晶体管的栅极的完工尺寸零散，由此引起晶体管的驱动能力零散，标准单元的特性零散那样的不适合的情况。
发明内容
本发明的目的在于在栅极或伪栅极长度不规则的情形中也能够减少标准单元的特性零散。
本发明的第一标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极。所述多个晶体管中的至少一个的第一晶体管的栅极长度比其它晶体管的栅极长度要大；所述第一晶体管与作为设置在所述第一晶体管两邻的晶体管中的至少一方的第二晶体管共有扩散区域，所述第二晶体管处于截止状态。
这样，因为与栅极长度比其它晶体管大的晶体管共有扩散区域而邻接的晶体管成为与标准单元的工作没有关系的截止状态的晶体管，所以即便在包含栅极长度大的晶体管的单元中也能够抑制标准单元的特性零散。
在所述标准单元中，设置在所述第一晶体管两邻的所述晶体管也可以是与所述第一晶体管一起共有扩散区域的所述第二晶体管。这时，能够更确实地抑制特性零散。
再有，也可以等间隔地配置所述多个晶体管中的所述栅极。这样，也能够抑制不仅由栅极长度而且由栅极间隔的不规则性引起的标准单元的特性零散。
本发明的第二标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极。所述多个晶体管中的至少一个的第一晶体管的栅极长度比其它晶体管的栅极长度要大；所述第一晶体管两邻的晶体管中的至少一方的第二晶体管具有与所述第一晶体管的扩散区域分开的扩散区域，在所述半导体层中的所述第一晶体管和所述第二晶体管之间设置伪栅极。
这样，因为与和栅极长度比其它大的晶体管邻接的栅极成为与标准单元的工作没有关系的伪栅极，所以即便在包含栅极长度大的晶体管的标准单元中也能够抑制标准单元的特性零散。
在所述标准单元中，所述第一晶体管两邻的晶体管也可以都是所述第二晶体管。这时，能够更确实地抑制特性零散。
再有，也可以等间隔地配置所述多个晶体管中的所述栅极和所述伪栅极。这样，也能够抑制不仅由栅极长度而且由栅极间隔的不规则性引起的标准单元的特性零散。
本发明的第三标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极。所述多个晶体管中的至少一个的第一晶体管的栅极长度比其它晶体管的栅极长度要大；所述第一晶体管与所述第一晶体管两邻的晶体管中的至少一方的第二晶体管共有扩散区域，所述第二晶体管的源极和漏极或者与电源连接，或者接地。
这样，能够将与栅极长度比其它大的晶体管邻接的晶体管作为与标准单元的工作没有关系，其源极、漏极都与电源连接或者都接地的晶体管，即便在包含栅极长度大的晶体管的标准单元中也能够抑制标准单元的特性零散。
在所述标准单元中，所述第二晶体管也可以总是处于接通状态。这时，晶体管作为电源电容起作用，对削减电源噪声也有效。
本发明的第四标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极。与具有栅极长度不同于所述多个晶体管的晶体管的第2标准单元邻接；在与邻接的所述第2标准单元之间设置单元间的伪栅极，作为所述多个晶体管中与所述单元间伪栅极邻接的晶体管中的至少一个的第一晶体管处于截止状态。
这时，单元间伪栅极的栅极长度由设置在标准单元一端的伪栅极和设置在邻接单元一端的伪栅极决定。当由此决定的伪栅极的宽度与邻接的标准单元内的栅极不相同时，与单元间伪栅极邻接的栅极的特性发生零散。但是，依据本发明，则因为与单元间伪栅极邻接的晶体管是与标准单元的工作没有关系的截止状态的晶体管，所以能够抑制标准单元的特性零散。
在所述标准单元中，所述多个晶体管中与所述单元间伪栅极邻接的晶体管也可以全部是处于截止状态的所述第一晶体管。这时，能够更确实地抑制特性零散。
本发明的第五标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极。在所述标准单元的两端设置单元间伪栅极，作为所述多个晶体管中与所述单元间伪栅极邻接的晶体管中的至少一个的第一晶体管的源极和漏极或者与电源连接，或者接地。
这时，单元间伪栅极的栅极长度由设置在标准单元一端的伪栅极和设置在邻接单元一端的伪栅极决定。当由此决定的伪栅极的宽度与邻接的标准单元内的栅极宽度不同时，与单元间伪栅极邻接的栅极的特性发生零散。但是，依据本发明，则因为与单元间伪栅极邻接的晶体管是与标准单元的工作没有关系的状态的晶体管，所以能够抑制标准单元的特性零散。
在所述标准单元中，也可以是所述多个晶体管中与所述单元间伪栅极邻接的晶体管的源极和漏极全部或者与电源连接或者接地的第一晶体管。这时，能够更确实地抑制特性零散。
再有，所述第一晶体管也可以全部处于导通状态。这时，第一晶体管作为电源电容起作用，对削减电源噪声也是有效的。
再有，所述单元间伪栅极的栅极长度也可以比其它晶体管的栅极长度要大。
再有，也可以等间隔地配置所述多个晶体管中的所述栅极和所述单元间伪栅极。这样，也能够抑制不仅由栅极长度而且由栅极间隔的不规则性引起的标准单元的特性零散。
本发明的第六标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极。所述多个晶体管具有：至少一个第一晶体管，其栅极长度比其它晶体管的栅极长度要大；第二晶体管，作为与所述第一晶体管两邻的晶体管中的至少一方，与所述第一晶体管共有扩散区域；和第3晶体管，其与所述第一晶体管不共有扩散区域。当所述第二晶体管的晶体管尺寸出现零散时所受到的影响比当所述第3晶体管的晶体管尺寸出现零散时所受到的影响要小。
这样，即便与栅极长度比其它大的晶体管共有扩散区域的邻接的晶体管尺寸发生零散，因为给予标准单元的特性的影响很少，所以也能够抑制标准单元的特性零散。
设置在所述第一晶体管两邻的所述晶体管也可以都是与所述第一晶体管共有扩散区域的所述第二晶体管。
所述第二晶体管也可以不直接驱动输出引脚。这样，与第二晶体管是驱动输出引脚的晶体管的情形比较，能够减少第二晶体管的晶体管尺寸发生零散时的标准单元特性的零散。
再有，当所述标准单元进一步备有反馈单元使，所述第一晶体管也可以是构成所述反馈单元的晶体管。
这样，能够抑制包含构成将栅极长度设定得大的反馈单元的晶体管的标准单元的特性零散。
再有，所述标准单元也可以具有总线保持或双稳态多谐振荡器功能，这时，能够抑制具有包含将栅极长度设定得大的晶体管的总线保持或双稳态多谐振荡器功能的标准单元的特性零散。
在具有所述第一～第六标准单元的标准单元库中，能够抑制特性零散。
在具有所述第一～第六标准单元的半导体集成电路中，能够抑制特性零散。
在包括多个标准单元的标准单元库中，所述多个标准单元包括多个晶体管，所述多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极，优选所述多个标准单元中包含栅极长度比其它晶体管大的晶体管的标准单元全部是所述第一～第六标准单元。
在包括多个标准单元的半导体集成电路中，所述多个标准单元包括多个晶体管，所述多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极，优选所述多个标准单元中包含栅极长度比其它晶体管大的晶体管的标准单元全部是所述第一～第六标准单元。
附图说明
图1是表示本发明的第1实施方式中的标准单元的平面图。
图2是表示本发明的第2实施方式中的标准单元的平面图。
图3是表示本发明的第3实施方式中的标准单元的平面图。
图4是表示本发明的第4实施方式中的标准单元的平面图。
图5是表示本发明的第5实施方式中的标准单元的平面图。
图6是表示本发明的第6实施方式中的标准单元的平面图。
图7是表示第6实施方式中的主从式双稳态多谐振荡器的例子的电路图。
图8是表示已有的标准单元的一个例子的平面图。
图9是表示日本特开平9-289251号专利公报中揭示的已有标准单元的结构的平面图。
图10是表示日本特开2002-26125号专利公报中揭示的已有标准单元的结构的平面图。
图11是表示日本特开2002-26125号专利公报中揭示的已有标准单元的结构的平面图。
图12A、图12B是表示已有标准单元的结构的电路图。
图13是表示已有标准单元的结构的电路图。
具体实施方式
下面，我们一面参照附图一面说明本发明的实施方式。
(第1实施方式)
图1是表示本发明的第1实施方式中的标准单元的平面图。如图1所示，本实施方式的标准单元100备有半导体层101、设置在半导体层101一端上的电源布线102、设置在半导体层101内与电源布线102对置的一端上的接地布线103、设置在位于半导体层101内电源布线102和接地布线103之间的区域中的p型扩散区域104、设置在半导体层101内与p型扩散区域104不同区域中的n型扩散区域105、设置在p型扩散区域104上且相互只离开距离S1的栅极107～111、设置在n型扩散区域105上且相互只离开距离S1的栅极114～118、设置在位于半导体层101内p型扩散区域104两侧的部分上且分别与栅极107、111只离开距离S1的伪栅极106、112、和设置在位于半导体层101内n型扩散区域105两侧的部分上且分别与栅极114、118只离开距离S1的伪栅极113、119。
栅极107～111与p型扩散区域104构成p沟道型晶体管Tr107～Tr111，栅极114～118与n型扩散区域105构成n沟道型晶体管Tr114～Tr118。
又，因为栅极107～111分别只离开距离S1，伪栅极106、112与栅极107、111只离开距离S1，所以栅极107～111和伪栅极106、112分别等间隔地配置。栅极114～118和伪栅极113、119也同样等间隔地配置。
这些栅极中，将栅极109、116的栅极长度设置得比其它栅极要大。又，设置在栅极109两邻的栅极108、110向电源布线102方向延长，通过接点120、121与电源布线102连接，固定在电源电位上。另一方面，设置在栅极116两邻的栅极115、117向接地布线103方向延长，通过接点122、123与接地布线103连接，固定在接地电位上。此外，在标准单元100内，除了图中画出的以外也存在着用于连接扩散区域、布线层和基片之间的接点、单元内布线和输入输出引脚，但是我们省略了它们的图示(在第2实施方式以后也同样)。
下面说明上述那样构成的第1实施方式的标准单元的工作。在标准单元100中，具有比其它栅极(栅极107、114等)的栅极长度要大的栅极109、116。在这种标准单元100的栅极长度具有不规则性的情形中，与栅极109、116相邻的栅极108、110、115、117的栅极完工尺寸发生零散。在本实施方式中，将栅极108、110、115、117的栅极端子的电位固定，晶体管Tr108、Tr110、Tr115、Tr117处于截止状态。即，例如，即便栅极108、110、115、117的完工尺寸发生零散，因为晶体管Tr108、Tr110、Tr115、Tr117与标准单元100的工作没有关系，所以即便它们的驱动能力发生零散，也对标准单元100的特性没有影响。又，因为通过设置伪栅极106、112、113、119，能够将栅极等间隔地配置在对标准单元100的特性给予影响的全部栅极的两邻，所以也能够进一步改善特性的零散。
此外，在本实施方式中，虽然对栅极长度大的晶体管各具有1个p沟道型晶体管和n沟道型晶体管的只要也可以是1个以上的多个。又，本发明不仅能够应用于栅极长度比其它大的情形，也能够应用于栅极长度比其它小的情形。
又，在本实施方式中，虽然对使栅极长度大的晶体管左右的晶体管全部处于截止状态的情形进行了说明，但是也可以是这些晶体管中的至少一个处于截止状态。在这种情形中，当驱动能力零散时，也能够削减对标准单元的特性给予影响的晶体管的数量。
又，在本实施方式中，虽然对使具有与其它不同的栅极长度的栅极相邻的栅极处于截止状态，并且设置与位于p型扩散区域104和n型扩散区域105的两端的晶体管邻接的伪栅极106、112、113、119的情形进行了说明。但是，也可以不一定设置伪栅极106、112、113、119，又，也可以按与位于p型扩散区域104和n型扩散区域105的两端的栅极107、111、114、118的距离不是S1的间隔，设置伪栅极106、112、113、119。在这些情形中，也能够抑制由栅极长度的不规则性引起的标准单元的特性零散。
(第2实施方式)
图2是表示本发明的第2实施方式中的标准单元的平面图。如图2所示，本实施方式的标准单元200备有半导体层201、设置在半导体层201一端上的电源布线202、设置在半导体层201内与电源布线202对置的一端上的接地布线203、设置在位于半导体层201内电源布线202和接地布线203之间的区域中的p型扩散区域204a、204b、204c、设置在半导体层201内与p型扩散区域204a、204b、204c不同区域中的n型扩散区域205a、205b、205c、设置在各个p型扩散区域204a、204b、204c上的栅极207、209、211、设置在各个n型扩散区域205a、205b、205c上的栅极214、216、218、设置在半导体201内各个p型扩散区域204a、204b、204c之间和侧方上的伪栅极206、208、210、212、和设置在半导体201内各个n型扩散区域205a、205b、205c之间和侧方上的伪栅极213、215、217、219。
栅极207、209、211和p型扩散区域204a、204b、204c构成p沟道型晶体管Tr207、Tr209、Tr211，栅极214、216、218和n型扩散区域205a、205b、205c构成n沟道型晶体管Tr214、216、218。
这里，将栅极209、216的栅极长度设置得比其它栅极要大。又，伪栅极206、栅极207、伪栅极208、栅极209、伪栅极210、栅极211和伪栅极212依次相互只离开距离S1进行配置。同样，伪栅极213、栅极214、伪栅极215、栅极216、伪栅极217、栅极218和伪栅极219依次相互只离开距离S1进行配置。
下面说明上述那样构成的第2实施方式的标准单元的工作。在标准单元200中，具有比其它栅极的栅极长度大的栅极209、216。在这种标准单元200的栅极长度具有不规则性的情形中，与栅极209、216相邻的位置上的栅极的完工尺寸发生零散。在本实施方式中，因为将栅极209、216夹在伪栅极208、210、215、217之间，所以例如即便伪栅极208、210、215、217的完工尺寸发生零散，它们也与标准单元的工作没有关系，对标准单元200的特性没有影响。又，因为通过设置伪栅极206、212、213、219，能够将栅极等间隔地配置在对标准单元100的特性给予影响的全部栅极的两邻，所以也能够进一步改善特性的零散。
此外，在本实施方式中，虽然对栅极长度大的晶体管各具有1个p沟道型晶体管和n沟道型晶体管的情形进行了说明，但是栅极长度大的p沟道型晶体管或n沟道型晶体管也可以是1个以上的几个。又，本发明不仅能够应用于栅极长度比其它大的情形也能够应用于栅极长度比其它小的情形。
又，在本实施方式中，虽然对使栅极长度大的晶体管左右的栅极全部是伪栅极的情形进行了说明，但是可以至少单侧是伪栅极。这是因为在这种情形中，在设置了伪栅极的一侧不发生晶体管的驱动能力零散，所以能够减轻对标准单元200的特性的影响。
又，在本实施方式中，也可以不一定设置伪栅极206、212、213、219，又，也可以按与栅极207、211、214、218的距离不是S1的间隔，设置伪栅极206、212、213、219。这是因为在这些情形中，也能够抑制由栅极长度的不规则性引起的标准单元的特性零散。
(第3实施方式)
图3是表示本发明的第3实施方式中的标准单元的平面图。如图3所示，本实施方式的标准单元300备有半导体层301、设置在半导体层301一端上的电源布线302、设置在半导体层301内与电源布线302对置的一端上的接地布线303、设置在位于半导体层301内电源布线302和接地布线303之间的区域中的p型扩散区域304、设置在半导体层301内与p型扩散区域304不同区域中的n型扩散区域305、在p型扩散区域304上相互离开设置的栅极307～311、在n型扩散区域305上相互离开设置的栅极314～318、设置在半导体301内位于p型扩散区域304两侧方的部分上且与栅极307、311只离开距离S1的伪栅极306、312、设置在位于n型扩散区域305两侧方的部分上且与栅极314、318分别只离开距离S1的伪栅极313、319、与电源布线302连接的接点320、321、与具有栅极308的晶体管Tr308的源极区域和漏极区域连接的接点322、323、与具有栅极315的晶体管Tr315的源极区域和漏极区域连接的接点326、327、与接地布线303连接的接点328、329、与栅极308连接的接点325、与栅极315连接的接点324、与接点320、322、324连接的布线350、与接点325、327、329连接的布线351、与接点326、328连接的布线352、和与接点321、323连接的布线353。
将栅极309、316的栅极长度设置得比其它栅极要大。又，伪栅极306、栅极307～311和伪栅极312依次相互只离开距离S1进行设置。同样，伪栅极313、栅极314～318和伪栅极319依次相互只离开距离S1进行设置。
通过接点320～329和布线350～353，使晶体管Tr308的源极和漏极、晶体管Tr315的栅极315与电源布线302电连接，使晶体管Tr308的栅极308、晶体管Tr315的源极和漏极与接地布线303电连接。
下面说明上述那样构成的第3实施方式的标准单元的工作。在标准单元300中，具有比其它栅极的栅极长度大的栅极309、316。在这种标准单元300的栅极长度具有不规则性的情形中，与栅极309、316相邻的位置上的栅极的完工尺寸发生零散。在本实施方式中，将与栅极309、316相邻的晶体管Tr308、Tr315的源极和漏极均固定在电源电位或接地电位上。因此，因为例如即便晶体管Tr308、Tr315的完工尺寸发生零散，它们也与标准单元的工作没有关系，所以对标准单元300的特性没有影响。进一步，因为p沟道型晶体管Tr308，其源极和漏极固定在电源电位上，栅极固定在接地电位上，所以能够作为电容起作用。从而，也具有抑制电源电位变动的效果。又，因为通过设置伪栅极306、312、313、319，能够将栅极等间隔地配置在对标准单元300的特性给予影响的全部栅极的两邻，所以也能够进一步改善特性的零散。
此外，在本实施方式中，虽然对栅极长度大的晶体管各具有1个p沟道型晶体管和n沟道型晶体管的情形进行了说明，但是栅极长度大的p沟道型晶体管或n沟道型晶体管也可以是1个以上的几个。又，本发明不仅能够应用于栅极长度比其它大的情形也能够应用于栅极长度比其它小的情形。
又，在本实施方式中，虽然对只将备有设置在栅极长度大的栅极309、316相邻处的栅极308、310、315和317的晶体管Tr308、Tr310、Tr315和Tr317中的Tr308、315的源极、漏极固定的情形进行了说明。但是，如果固定这些中的至少一个晶体管的源极、漏极，则能够得到抑制标准单元的特性零散的效果。
又，在本实施方式中，虽然对以p沟道型晶体管作为电容进行工作的方式，将源极和漏极固定在电源电位上，将栅极固定在接地电位上的情形，但是也可以将源极、漏极固定在接地电位上，将栅极固定在电源电位上。这时也能够得到抑制标准单元的特性零散的效果。
又，在本实施方式中，也可以使p沟道型晶体管Tr308和n沟道型晶体管Tr315处于截止状态。这时也能够得到抑制标准单元的特性零散的效果。
又，在本实施方式中，也可以不一定设置伪栅极306、312、313、319，又，也可以按与位于p型扩散区域304和n型扩散区域305的两端的栅极307、311、314、318的距离不是S1的间隔，设置伪栅极306、312、313、319。这是因为在这些情形中，也能够抑制由栅极长度的不规则性引起的标准单元的特性零散。
(第4实施方式)
图4是表示本发明的第4实施方式中的标准单元的平面图。如图4所示，在本实施方式的标准单元400的邻近设置另外的标准单元450。位于标准单元400、450的境界上的伪栅极452、453是通过使位于标准单元400右侧的境界上的伪栅极和位于标准单元450左侧的境界上的伪栅极重叠而构成的伪栅极，在标准单元400、450之间共有。
本实施方式的标准单元400备有半导体层401、设置在半导体层401一端上的电源布线402、设置在半导体层401上与电源布线402离开的接地布线403、设置在半导体层401内位于电源布线402和接地布线403之间的区域中的p型扩散区域404、设置在半导体层401内与p型扩散区域404不同区域中的n型扩散区域405、相互离开地设置在p型扩散区域404上的栅极407～411、相互离开地设置在n型扩散区域405上的栅极414～418、设置在半导体401内位于p型扩散区域404两侧方的部分上且与栅极407、411只离开距离S1的伪栅极406、452、设置在半导体401内位于n型扩散区域405两侧的部分上且与栅极414、418只离开距离S1的伪栅极413、453、将栅极411和电源布线402电连接的接点420、和将栅极418和接地布线403电连接的接点421。
栅极407～411和p型扩散区域404构成p沟道型晶体管Tr407～Tr411，栅极414～418和n型扩散区域405构成n沟道型晶体管Tr414～Tr418。
又，伪栅极406、栅极407～411和伪栅极452依次相互只离开距离S1地等间隔进行配置，伪栅极413、栅极414～418和伪栅极453也依次相互只离开距离S1地等间隔进行配置。
使栅极411比其它栅极407～410向电源布线402方向延长，通过接点420与电源布线402连接，固定在电源电位上。另一方面，也使栅极421比其它栅极414～417向接地布线403方向延长，通过接点421与接地布线403连接，固定在接地电位上。
这里，位于标准单元400右侧的境界上的伪栅极与栅极411等具有相同的栅极长度，但是位于标准单元450左侧的境界上的伪栅极的栅极长度比栅极411等要大，通过使标准单元400、450的伪栅极重叠，伪栅极452、453的栅极长度比标准单元400中的栅极411等的栅极长度要大。此外，在标准单元450中，除了伪栅极452、453，还设置了具有栅极的元件，但是没有将它们图示出来。
下面说明上述那样构成的第4实施方式的标准单元的工作。在标准单元400、450之间，设置栅极长度比标准单元400中的栅极411等要大的伪栅极452、453。因此，位于与伪栅极452、453相邻的位置上的栅极411、418的完工尺寸发生零散。在本实施方式中，因为将栅极411、418固定在电源电位或接地电位上，使晶体管Tr411、Tr418截止，所以例如即便栅极411、418的栅极长度发生零散，也不会影响标准单元400的特性。又，通过设置伪栅极406、413，能够将栅极等间隔地配置在对标准单元400的特性给予影响的全部栅极的两邻，所以也能够进一步改善特性的零散。
此外，在本实施方式中，处于截止状态的是标准单元400的右端的p沟道型晶体管Tr411和n沟道型晶体管Tr418，但是也可以使标准单元400两端的p沟道型晶体管和n沟道型晶体管处于截止状态，也可以只使标准单元400的左右端的p沟道型晶体管和n沟道型晶体管中的某一个处于截止状态。这是因为这时即便处于截止状态的晶体管的栅极长度发生零散，也能够减轻对标准单元400的特性的影响。
又，在本实施方式中，将栅极411、418固定在电源电位或接地电位上，但是如第3实施方式那样，也可以将源极、漏极固定在电源电位或接地电位上。进一步，通过这样地将源极、漏极固定在电源电位或接地电位上，也可以使晶体管Tr411、Tr418作为电容进行工作。这时因为这些晶体管Tr411、Tr418是与标准单元的工作没有关系的晶体管，所以能够抑制标准单元的特性零散。又，如果作为电容进行工作则也具有抑制电源电位变动的效果。
又，在本实施方式中，也可以不一定设置伪栅极406、413，又，也可以按与位于p型扩散区域404和n型扩散区域405的两端的栅极407、414的距离不是S1的间隔，设置伪栅极406、413。
(第5实施方式)
图5是表示本发明的第5实施方式中的标准单元的平面图。图5所示的标准单元500构成由图12A所示的4段反相器形成的电路，备有半导体层501、设置在半导体层501一端上的电源布线502、设置在半导体层501内与电源布线502对置的区域上的接地布线503、设置在半导体层501内位于电源布线502和接地布线503之间的区域中的p型扩散区域504a、504b、设置在半导体层501内与p型扩散区域504a、504b不同的区域中的n型扩散区域505a、505b、设置在从p型扩散区域504a横跨到n型扩散区域505a上的导体膜551、552、设置在从p型扩散区域504b到n型扩散区域505b上的导体膜553、554、设置在半导体层501内p型扩散区域504a、504b侧方上的伪栅极506、509、512、和设置在半导体层501内n型扩散区域505a、505b侧方上的伪栅极513、516、519。
导体膜551在p型扩散区域504a上成为栅极507，在n型扩散区域505a上成为栅极514。导体膜552在p型扩散区域504a上成为栅极508，在n型扩散区域505a上成为栅极515。又，导体膜553在p型扩散区域504b上成为栅极510，在n型扩散区域505b上成为栅极517，导体膜554在p型扩散区域504b上成为栅极511，在n型扩散区域505b上成为栅极518。而且，p沟道型晶体管507和n沟道型晶体管514成对地构成图12A的反相器1301，由p沟道型晶体管508和n沟道型晶体管515构成反相器1302，由p沟道型晶体管510和n沟道型晶体管517构成反相器1303，由p沟道型晶体管511和n沟道型晶体管518构成反相器1304。
又，伪栅极506、栅极507、508、伪栅极509、栅极510、511和伪栅极512依次只离开距离S1进行配置，伪栅极513、栅极514、515、伪栅极516、栅极517、518和伪栅极519也依次只离开距离S1进行配置。
下面说明上述那样构成的第5实施方式的标准单元的工作。在标准单元500中，具有栅极长度比其它栅极大的栅极507、514。在这种标准单元500中栅极长度具有不规则性的情形中，与栅极507、514相邻的栅极508、515的完工尺寸发生零散。可是，对标准单元的特性，特别是标准单元的延迟特性给予大的影响的是驱动输出引脚的晶体管特性。在图12A所示的电路中，直接驱动输出引脚的是反相器1304，因为反相器1304是图5中的p沟道型晶体管511和n沟道型晶体管518，所以例如即便栅极508、515的完工尺寸发生零散，给予标准单元500的延迟特性的影响也是很小的。即，在本实施方式中，即便是栅极长度比其它大的晶体管，通过因此将栅极的完工尺寸发生零散的晶体管作为不驱动输出引脚的晶体管，也能够抑制标准单元的特性零散。
此外，在本实施方式中，虽然对具有栅极长度比其它大的晶体管Tr507、Tr514和共有p型扩散区域504和n型扩散区域505的晶体管只是晶体管Tr508、Tr515的情形进行了说明，但是也可以在晶体管Tr507、Tr514的两侧配置晶体管，与两侧的晶体管共有p型扩散区域504和n型扩散区域505。这时，在两方晶体管不驱动输出引脚的情形中，能够得到同样的效果。
又，在本实施方式中，虽然对构成图12A所示的电路的标准单元进行了说明，但是也能够适用于具有输出引脚，具有不同栅极长度的晶体管的标准单元。又，虽然等间隔地配置栅极和伪栅极，但是也可以不等间隔地配置。这时也能够抑制由栅极长度的不规则性引起的标准单元的特性零散。
又，在本实施方式中，也可以不一定设置伪栅极506、509、512、513、516、519，又，也可以按与位于p型扩散区域504a、504b和n型扩散区域505a、505b的两端的栅极507、511、514、518的距离不是S1的间隔，设置伪栅极506、512、513、519。
(第6实施方式)
图6是表示本发明的第6实施方式中的标准单元的平面图。图6的电路图是详细地描述图13所示的双稳态多谐振荡器的数据输入单元和数据输出单元的电路的电路图。
图6所示的电路备有p沟道型晶体管602～605、n沟道型晶体管606～609、数据输入端与p沟道型晶体管603、605的漏极和n沟道型晶体管606、608的漏极连接并且时钟信号CK与时钟输入端连接的主从式双稳态多谐振荡器601、与主从式双稳态多谐振荡器601的数据输出端连接的反相器610、612、接受来自反相器610的输出信号且输出数据输出信号Q的反相器611、和接受来自反相器612的输出信号且输出扫描数据信号SQ的反相器613。
在p沟道型晶体管602中，将扫描使能信号NT输入到栅极，使源极与电源连接，漏极与p沟道型晶体管603的源极连接。p沟道型晶体管603的漏极与n沟道型晶体管606的漏极连接，将数据信号D输入到这两个晶体管603、606的栅极。而且，在n沟道型晶体管607中，其漏极与n沟道型晶体管606的源极连接，而其源极接地，将反相扫描使能信号/NT输入到栅极。
在p沟道型晶体管604中，其栅极输入反相扫描使能信号/NT，源极与电源连接，漏极与p沟道型晶体管605的源极连接。p沟道型晶体管605的漏极与n沟道型晶体管608的漏极连接，将扫描数据信号DT输入到这些晶体管605、608的栅极。在n沟道型晶体管609中，漏极与n沟道型晶体管608的源极连接，源极接地，将扫描使能信号NT输入到栅极。
在本实施方式的电路中，通过p沟道型晶体管602～605和n沟道型晶体管606～609，当扫描使能信号NT为1时，将扫描数据输入信号DT输入到主从式双稳态多谐振荡器601，当扫描使能信号NT为0时，将数据输入信号D输入到主从式双稳态多谐振荡器601。
这里，虽然在图6中没有画出，但是p沟道型晶体管604、605、n沟道型晶体管608、609和构成反相器612的晶体管的栅极长度比其它晶体管大。而且，按照p沟道型晶体管604、605、n沟道型晶体管608、609和构成反相器612的晶体管不与p沟道型晶体管602、603、n沟道型晶体管606、607和构成反相器611、213的晶体管共有扩散区域的方式，即不邻接地设置这些晶体管。
下面说明上述那样构成的第6实施方式的标准单元的工作。在本实施方式的标准单元中，具有栅极长度比其它栅极大的p沟道型晶体管604、605、n沟道型晶体管608、609和构成反相器612的晶体管，这些晶体管周围的栅极的完工尺寸发生零散。这里，设置这些晶体管的区域与设置p沟道型晶体管602、603、n沟道型晶体管606、607和构成反相器611、613的晶体管的区域不邻接，并且不使扩散区域共通。如果，当p沟道型晶体管602、603和n沟道型晶体管606、607的完工尺寸发生零散时，给予标准单元的数据信号D的设置时间和保持时间的影响很大，又，当构成反相器611、613的晶体管的完工尺寸发生零散时，给予到标准单元的数据输出信号Q和扫描数据输出信号SQ的延迟特性的影响很大。在本实施方式中，因为这些晶体管的完工尺寸没有零散，所以给予本发明的标准单元的特性的影响很小。
又，在本实施方式中，虽然对在双稳态多谐振荡器中，栅极长度比其它大的晶体管是扫描数据输入单元和扫描数据输出单元的情形进行了说明，本发明也能够适用于其它部分。例如，图7表示图6的主从式双稳态多谐振荡器601内的电路例。其中的反相器701、702构成电路内的反馈单元，但是存在着为了降低该反相器的驱动能力，使栅极长度增大的情形，这时同样也能够适用本发明。
此外，在第1到第6实施方式中我们记述了标准单元，但是关于包含这些标准单元的标准单元库和半导体集成电路也具有同样的效果，这是不言而喻的。

Claims (24)

1、一种标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极，其特征在于，
所述多个晶体管中的至少一个的第一晶体管的栅极长度比其它晶体管的栅极长度要大；
所述第一晶体管与作为设置在所述第一晶体管两邻的晶体管中的至少一方的第二晶体管共有扩散区域，所述第二晶体管处于截止状态。
2、根据权利要求1所述的标准单元，其特征在于，设置在所述第一晶体管两邻的所述晶体管是与所述第一晶体管一起共有扩散区域的所述第二晶体管。
3、根据权利要求1所述的标准单元，其特征在于，等间隔地配置所述多个晶体管中的所述栅极。
4、一种标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极，其特征在于，
所述多个晶体管中的至少一个的第一晶体管的栅极长度比其它晶体管的栅极长度要大；
所述第一晶体管两邻的晶体管中的至少一方的第二晶体管具有与所述第一晶体管的扩散区域分开的扩散区域，在所述半导体层中的所述第一晶体管和所述第二晶体管之间设置伪栅极。
5、根据权利要求4所述的标准单元，其特征在于，所述第一晶体管两邻的晶体管都是所述第二晶体管。
6、根据权利要求4所述的标准单元，其特征在于，等间隔地配置所述多个晶体管中的所述栅极和所述伪栅极。
7、一种标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极，其特征在于，
所述多个晶体管中的至少一个的第一晶体管的栅极长度比其它晶体管的栅极长度要大；
所述第一晶体管与所述第一晶体管两邻的晶体管中的至少一方的第二晶体管共有扩散区域，所述第二晶体管的源极和漏极或者与电源连接，或者接地。
8、根据权利要求7所述的标准单元，其特征在于，所述第二晶体管总是处于接通状态。
9、一种标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极，其特征在于，
与具有栅极长度不同于所述多个晶体管的晶体管的第2标准单元邻接；
在与邻接的所述第2标准单元之间设置单元间的伪栅极，作为所述多个晶体管中与所述单元间伪栅极邻接的晶体管中的至少一个的第一晶体管处于截止状态。
10、权利要求9所述的标准单元，其特征在于，所述多个晶体管中与所述单元间伪栅极邻接的晶体管全部是处于截止状态的所述第一晶体管。
11、一种标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极，其特征在于，
在所述标准单元的两端设置单元间伪栅极，作为所述多个晶体管中与所述单元间伪栅极邻接的晶体管中的至少一个的第一晶体管的源极和漏极或者与电源连接，或者接地。
12、根据权利要求11所述的标准单元，其特征在于，设置多个所述第一晶体管，所述第一晶体管的源极和漏极全部或者与电源连接，或者接地。
13、根据权利要求11所述的标准单元，其特征在于，所述第一晶体管全部处于导通状态。
14、根据权利要求9或11所述的标准单元，其特征在于，所述单元间伪栅极的栅极长度比其它晶体管的栅极长度要大。
15、根据权利要求9或11所述的标准单元，其特征在于，等间隔地配置所述多个晶体管中的所述栅极和所述单元间伪栅极。
16、一种标准单元，包括多个晶体管，该多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极，其特征在于，所述多个晶体管具有：
至少一个第一晶体管，其栅极长度比其它晶体管的栅极长度要大；
第二晶体管，作为与所述第一晶体管两邻的晶体管中的至少一方，与所述第一晶体管共有扩散区域；和
第3晶体管，其与所述第一晶体管不共有扩散区域；
当所述第二晶体管的晶体管尺寸出现零散时所受到的影响比当所述第3晶体管的晶体管尺寸出现零散时所受到的影响要小。
17、根据权利要求16所述的标准单元，其特征在于，设置在所述第一晶体管两邻的所述晶体管都是与所述第一晶体管共有扩散区域的所述第二晶体管。
18、根据权利要求16所述的标准单元，其特征在于，所述第二晶体管不直接驱动输出引脚。
19、根据权利要求16所述的标准单元，其特征在于，
进一步备有反馈单元；
所述第一晶体管是构成所述反馈单元的晶体管。
20、根据权利要求16所述的标准单元，其特征在于，具有总线保持或双稳态多谐振荡器功能。
21、一种标准单元库，其特征在于，包括权利要求1、4、7、9、11、16中任一项所述的标准单元中的至少一个。
22、一种半导体集成电路，其特征在于，包括权利要求1、4、7、9、11、16中任一项所述的标准单元中的至少一个。
23、一种标准单元库，包括多个标准单元，所述多个标准单元包括多个晶体管，所述多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极，其特征在于，
所述多个标准单元中包含栅极长度比其它晶体管大的晶体管的标准单元全部是权利要求1、4、7、9、11、16中任一项所述的标准单元。
24、一种半导体集成电路，包括多个标准单元，所述多个标准单元包括多个晶体管，所述多个晶体管具有设置在半导体层的一部分上的扩散区域和设置在所述扩散区域上的栅极，其特征在于，
所述多个标准单元中包含栅极长度比其它晶体管大的晶体管的标准单元全部是权利要求1、4、7、9、11、16中任一项所述的标准单元。
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