CN1187814C - 输入/输出单元配置方法和半导体装置 - Google Patents

输入/输出单元配置方法和半导体装置 Download PDF

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Abstract

提供在不变更内部的核心晶体管区的情况下可缩小芯片面积、适应多引脚化的半导体装置和I/O单元配置方法。半导体装置的半导体芯片110包含核心晶体管区112、I/O单元配置区114和焊区配置区116。在半导体芯片110的I/O单元配置区114上配置的I/O单元120，在与沿半导体芯片110的外边缘部配置的焊区122的排列方向垂直的方向上、而且以其长度方向(高度方向)分别与焊区的排列方向平行的方式至少排列2级以上。

Description

输入/输出单元配置方法和半导体装置
技术领域
本发明涉及I/O(输入/输出)单元的配置方法和使用了该方法的半导体装置。
背景技术
在包含形成了集成电路的硅等的半导体芯片的半导体装置中，有在芯片的外边缘部中配置具备与外部电路的接口功能的输入输出单元(以下，称为I/O单元)的情况。此时，有在与这些I/O单元相比成为更外周的部分上配置作为与外部电路导电性地连接用的电极的焊区(pad)的情况。各焊区与对应的I/O单元导电性地连接。I/O单元包含连接在半导体芯片内形成的集成电路与外部电路用的电路。
例如，在利用门阵列设计半导体装置的情况下，通过利用与用户设计的电路对应的布线连接预先排列成阵列状的基本单元相互间，实现具有所希望的功能的集成电路。此时，在半导体芯片的外边缘部上，利用布线连接同样预先被排列的I/O单元与上述的基本单元，该已连接的I/O单元经对应的焊区进行与外部电路的接口工作。
在图11中示出这样的现有的半导体装置的芯片的布局之一例。
该半导体装置包含硅等的半导体芯片10，半导体芯片10包含核心晶体管区12、I/O单元配置区14和焊区配置区16。
例如在门阵列的情况下，核心晶体管区12是基本单元被排列成阵列状的区域。各基本单元具有各自的功能，通过利用布线互相连接，构成具有所希望的功能的工作电路。
I/O单元配置区14沿核心晶体管区12的外周被设置，排列包含具备半导体芯片10的外部的电路与核心晶体管区12的工作电路的接口功能的多个I/O单元20。
焊区配置区16沿I/O单元配置区14的外周被设置，排列作为导电性地连接半导体芯片10的外部的电路与I/O单元配置区14的输入输出电路用的电极的多个焊区22。
在图12中示出在图11中已示出的半导体芯片10中的虚线部分30的放大图。
在I/O单元配置区14中排列的I/O单元20分别具备焊区连接端子，利用引出布线33与对应的焊区22导电性地连接。
此外，I/O单元20包含驱动电路部34和接口电路部36。
驱动电路部34具有输入驱动器或输出驱动器等，包含N型晶体管区38和P型晶体管区40。
接口电路部36包含进行互不相同的信号电平的变换的电平移动电路，作为驱动电路部34与在核心晶体管区12中形成的基本单元之间的接口电路。即，在外部电路为5伏系统的信号电平、核心晶体管区12为3伏系统的信号电平的情况下，接口电路部36将来自外部电路的5伏系统的信号变换为3伏系统的信号电平，或将来自核心晶体管区12的3伏系统的信号变换为5伏系统的信号电平。
将电源电平供给线和接地电平供给线导电性地连接到驱动电路部34和接口电路部36上，根据由电源电平供给线供给的电位与由接地电平供给线供给的电位的差，使N型晶体管区38和P型晶体管区40中的各晶体管工作。
在I/O单元配置区14上分别进行了下述布线，对驱动电路部34供给接地电平的电位的接地电平供给线42、对驱动电路部34供给电源电平的电位的电源电平供给线44和对接口电路部36供给电源电平和接地电平的电位的电源、接地电平供给线46。利用1层和2层的布线层对这些供给线42、44、46进行布线，以环状在半导体芯片10上进行布线。
但是，在这样的现有的半导体装置中，为了尽可能多地排列配置在半导体芯片10的最外周部的焊区22，以长方形的形状构成I/O单元20，配置成其长度方向(高度方向)与焊区的排列方向垂直。因而，存在半导体芯片10的面积大了与I/O单元的高度方向的长度对应的相应部分的问题。
特别是，如图12中所示，在半导体芯片10的角部进行键合的情况下，为了避免与邻接的焊区连接的键合引线相互间的接触，必须如在芯片角部配置焊区22那样的程度隔开与邻接的焊区的距离来配置。因此，必须折弯导电性地连接焊区与I/O单元用的引出布线33来配置，半导体芯片的面积又大了引出布线33的宽度d这部分。
此外，由于I/O单元的宽度(短的方向的长度)作为最小焊区间距而被规定了，故不能使焊区间距窄到该宽度以上。因此，存在不能适应伴随将来的功能的多样化的多引脚化的问题。
发明内容
本发明是鉴于以上那样的技术课题而进行的，其目的在于提供在不改变内部的核心晶体管区的情况下来谋求芯片面积的缩小的I/O单元的配置方法和半导体装置。
此外，本发明的另一目的在于提供在不改变内部的核心晶体管区的情况下来实现适应了将来的功能的多样化的多引脚化的I/O单元的配置方法和半导体装置。
为了解决上述课题，本发明是一种I/O单元的配置方法，在该方法中配置与所供给的外部装置导电性地连接的半导体装置中包含的、具有与上述外部装置之间的电接口功能的I/O单元，涉及从芯片一边的外边缘部朝向芯片核心部排列至少2级以上的I/O单元、使各I/O单元的长度方向与上述外边缘部平行的I/O单元的配置方法。
在此，所谓的所供给的外部装置，指的是例如本发明的半导体装置的外部的工作电路。
此外，这里所说的长度方向，是I/O单元的长度方向，通常是用长方形的形状构成的I/O单元的长边的方向，指的是所谓的I/O单元的高度方向。
芯片外边缘部指的是构成本发明的半导体装置中包含的半导体芯片的外边缘的部分，芯片核心部指的是在其中心部分的区域中形成的工作电路区域。
因而，通过从芯片的外边缘部朝向芯片核心部排列多级I/O单元，使该I/O单元的高度方向与芯片的外边缘部平行，可使不仅被焊区的形状所限制、而且被I/O单元的宽度所限制的焊区的配置位置的自由度提高。可适应于各种封装体而不进行芯片核心部的设计变更。
此外，在本发明中，可沿上述芯片的外边缘部排列多个焊区，导电性地连接上述焊区与对应于各焊区的上述I/O单元。
迄今为止，芯片的面积不得不增大与被配置的I/O单元的高度方向的长度对应的部分，但通过排列多级I/O单元使其长度方向分别与焊区的排列方向平行，以便比I/O单元的高度方向的长度短，可削减具有相同的功能的芯片的面积而不进行芯片核心部的设计变更。
此外，在本发明中，可从上述I/O单元朝向芯片核心部一侧配置多个焊区，导电性地连接上述焊区与对应于各焊区的上述I/O单元。
在此，所谓在芯片核心部一侧排列焊区，指的是例如象有源面凸点那样在所谓的核心晶体管区中排列焊区。即使在该情况下，特别是通过排列多级I/O单元使其长度方向分别与焊区的排列方向平行，同样可削减具有相同的功能的芯片的面积而不进行芯片核心部的设计变更。
此外，在本发明中，在将上述I/O单元的区域的长度方向的长度定为A、将另一方的长度定为B时，可排列[A/B]级以下的I/O单元，使得其长度方向彼此平行。
在此，在将I/O单元的区域的长度方向(例如高度方向)的长度定为A、将另一方(例如作为短边的宽度方向)的长度定为B时，将[A/B]作为不超过“A/B”的最大的整数来表示。
按照本发明，如果是[A/B]级以下，则与以往相比，可扩展焊区间距，同时避免伴随高度方向的长度的芯片面积的增大，可进行芯片面积的削减，如果考虑不需要芯片核心部的设计变更这一点，则可有效地谋求低成本化。
此外，在本发明中，在将上述I/O单元的区域的长度方向的长度定为A、将另一方的长度定为B时，可排列比[A/B]大的级数的I/O单元，使得其长度方向彼此平行。
按照本发明，通过如上述那样排列比[A/B]大的级数的I/O单元，使得其长度方向彼此平行，如以往那样，如果I/O单元的数目变多，则没有所限制的可配置的焊区数目的限制，起到可实现适应了将来的功能的多样化的多引脚化那样的新的效果。
此外，在本发明中，上述I/O单元可具有包含被供给第1和第2电源的第1和第2区域的多个区域，在上述长度方向上互相邻接地配置上述I/O单元的情况下，彼此相对地排列被供给了上述第2电源的第2区域。
这样，通过彼此相对地排列同一电源被布线的区域，除了上述的效果外，还可共用电源布线或接地布线，可提高布线的自由度，通过扩展布线宽度，可有效地采取EMI对策。
此外，在本发明中，上述第2电源电平是对上述芯片核心部供给的电源电平，被供给上述第2电源电平的第2区域中配置了进行上述第1和第2电源电平间的信号电平变换的电平移动电路。
按照本发明，也可应用于多电源系统的系统中应用的半导体装置，通过在低电压系统中使其工作，可谋求低功耗化。
此外，在本发明中，上述I/O单元的至少布线层以外的层是共同的，在第1状态下被配置的情况和在使其旋转后的第2状态下被配置的情况下被共用。
按照本发明，可根据焊区数、封装体或芯片核心部的尺寸自由地配置I/O单元，可设计在该情况下最佳的芯片尺寸的半导体装置。特别是，通过以这种方式设置可共用的I/O单元，不需要进行芯片核心部的设计变更，可以低成本进行具有多种多样的最佳的芯片尺寸的半导体装置的开发。
此外，在本发明中，在上述I/O单元中，可在上述第1状态下利用第1布线层供给电源电平，在上述第2状态下利用与上述第1布线层连接的第2布线层供给上述电源电平。
按照本发明，即使在多电源系统的半导体装置中，也可应用可共用的I/O单元，例如，可容易地进行能对I/O单元供给电源电平和接地电平的环状的电源布线。
此外，本发明是与所供给的外部装置导电性地连接的半导体装置，可包含至少排列2级以上的、具有与上述外部装置之间的电接口功能的I/O单元，使得各I/O单元的长度方向从芯片一边的外边缘部朝向芯片核心部与上述外边缘部平行。
此外，本发明可包含沿上述芯片的外边缘部一侧排列的、分别与对应的上述I/O单元导电性地连接的焊区。
此外，本发明可包含从上述I/O单元朝向芯片核心部一侧排列的、分别与对应的上述I/O单元导电性地连接的焊区。
此外，在本发明中，在将上述I/O单元的区域的长度方向的长度定为A、将另一方的长度定为B时，可排列[A/B]级以下的I/O单元，使得其长度方向彼此平行。
此外，在本发明中，在将上述I/O单元的区域的长度方向的长度定为A、将另一方的长度定为B时，可排列比[A/B]大的级数的I/O单元，使得其长度方向彼此平行。
此外，在本发明中，上述I/O单元可具有包含被供给第1和第2电源的第1和第2区域的多个区域，在上述长度方向上互相邻接地配置2个上述I/O单元的情况下，彼此相对地排列被供给了上述第2电源的第2区域。
此外，在本发明中，上述第2电源电平是对上述芯片核心部供给的电源电平，被供给上述第2电源电平的第2区域可以是配置进行上述第1和第2电源电平间的信号电平变换的电平移动电路的区域。
附图说明
图1是示出本实施例中的半导体装置的芯片的布局的一例的说明图。
图2是示出本实施例中的半导体装置的半导体芯片中已被配置的I/O单元的第1例的示意图。
图3是示出本实施例中的半导体装置的半导体芯片中已被配置的I/O单元的第2例的示意图。
图4是作为本实施例中的半导体装置中被应用的I/O单元、示出输出单元的电路结构的一例的结构图。
图5是示意性地示出预缓冲电路的结构的一例的电路结构图。
图6是示意性地示出第1电平移动电路的结构的一例的电路结构图。
图7是示意性地示出第2电平移动电路的结构的一例的电路结构图。
图8是示意性地示出输出缓冲电路的结构的一例的电路结构图。
图9是示出本实施例的半导体装置中的I/O单元被横向配置时的布局的一例的说明图。
图10是示出本实施例的半导体装置中的I/O单元被纵向堆积配置时的布局的一例的说明图。
图11是示出现有的半导体芯片的布局的一例的说明图。
图12是现有的半导体芯片的布局的一例的部分放大图。
具体实施方式
以下，使用附图详细地说明本发明的优选实施例。
1.本实施例中的半导体装置
在图1中示出本实施例中的半导体装置的芯片的布局的一例。
在此，省略了对I/O单元分别供给电源电平和接地电平的电位的电源电平供给线和接地电平供给线的图示。
本实施例中的半导体装置100包含硅等的半导体芯片110，导电性地连接未图示的连接端子与半导体芯片110的焊区。
半导体芯片110包含核心晶体管区112、I/O单元配置区114和焊区配置区116。
例如在门阵列的情况下，在核心晶体管区112中，通过把基本单元排列成阵列状、利用布线层连接这些基本单元相互间，构成具有由用户设计的所赋予的功能的工作电路。
I/O单元配置区114沿核心晶体管区112的外周被设置，排列包含具备半导体芯片110的外部的电路与核心晶体管区112的工作电路的接口功能的输入电路、输出电路或输入输出电路的多个I/O单元120。在该I/O单元配置区114上，对于已被排列的I/O单元120分别供给电源电平和接地电平的电位的电源电平供给线和接地电平供给线以环状被布线。
焊区配置区116沿I/O单元配置区114的外周被设置，排列作为导电性地连接半导体芯片110的外部的电路与I/O单元配置区114的输入电路、输出电路或输入输出电路用的电极的多个焊区122。
在本实施例的半导体装置100中，在半导体芯片110的I/O单元配置区114上被配置的I/O单元120的第1特征在于，由长方形的形状构成，I/O单元的长度方向(高度方向)分别与对应的焊区的排列方向(与芯片的外边缘部平行的方向)平行，而且在与焊区的排列方向垂直的方向上至少排列了2级以上。
在图2中示意性地示出本实施例中的半导体装置的半导体芯片中已被配置的I/O单元的第1例。
在此，放大地示出了半导体芯片110的一边的一部分。
在与沿半导体芯片110的端部配置的焊区1221～1223的排列方向垂直的方向上，朝向芯片的中心部的方向排列了3级I/O单元1201～1203，使其长度方向彼此平行。同样，在与沿半导体芯片110的端部配置的焊区1224～1226的排列方向垂直的方向上，朝向芯片的中心部的方向排列了3级I/O单元1206～1204，使其长度方向彼此平行。在此被排列的I/O单元包含输入单元、输出单元或输入输出单元，分别由同一形状形成。
I/O单元1201～1206分别具备焊区连接端子1241～1246，利用在其上层配置的引出布线1261～1266，与对应的焊区1221～1226的导电性地连接。迄今为止，通过在I/O单元的上层配置引出布线而产生寄生元件，I/O单元内的输入电路、输出电路或输入输出电路的电特性成为问题，但利用近年来的信号电平的低振幅化等，可避免电特性的恶化。
此外，I/O单元1201～1206分别包含驱动电路部1301～1306和接口电路部1321～1326。
驱动电路部1301～1306在对应的I/O单元1201～1206是输入单元的情况下，包含输入驱动器，在对应的I/O单元1201～1206是输出单元的情况下，包含输出驱动器，在对应的I/O单元1201～1206是输入输出单元的情况下，包含输入驱动器和输出驱动器。包含这样的驱动电路部1301～1306的I/O单元1201～1206与输入单元、输出单元或输入输出单元无关，构成大致同等的形状，分别包含N型晶体管区1341～1346和P型晶体管区1361～1366。
接口电路部1321～1326包含进行信号电平的变换的电平移动电路，分别作为驱动电路部1301～1306与在核心晶体管区112上被形成的基本单元之间的接口电路。
电平移动电路在外部电路为5伏系统的信号电平、核心晶体管区112为3伏系统的信号电平的情况下，将来自外部电路的5伏系统的信号变换为3伏系统的信号电平，将来自核心晶体管区112的3伏系统的信号变换为5伏系统的信号电平。
实际上，在这些I/O单元1201～1206的上层配置对这些各单元供给电源电平和接地电平的电位用的布线，但在图2中省略了其图示。
再者，本实施例的半导体装置中的I/O单元1201～1206的第2特征在于，只用1层或2层的布线层对构成内部的驱动电路部1301～1306和接口电路部1321～1326的各晶体管的信号布线、电源线和接地线进行布线，也可如以往那样，其长度方向垂直于焊区的排列方向来配置。此时，在进行任一种配置时，新附加1层或2层的布线层。
在图3中示意性地示出本实施例中的半导体装置的半导体芯片中已被配置的I/O单元的第2例。
在此，放大地示出了半导体芯片110的一边的一部分。
但是，对与在图2中示出的布局图对应的部分，附以同一符号，适当地省略其说明。
此时，与在图2中示出的布局不同之点是，由于在各I/O单元1201～1205中具备的焊区连接端子1241～1245位于对应的焊区1221～1225的附近，故没有必要将引出布线1221～1225配置在I/O单元的上层。
此外，实际上，在这些I/O单元1201～1205的上层配置对这些各单元供给电源电平和接地电平的电位用的布线，但在图3中省略了其图示。
这样，可根据半导体装置的焊区数和I/O单元的形状，如图2或图3的任一图那样来配置对于焊区的排列方向能以柔性方式配置的I/O单元。
在此，I/O单元120构成长方形的形状，将其长边(高度方向)的长度定为A、短边(宽度方向)的长度定为B，将[A/B]定为表示不超过“A/B”的最大的整数。
一般来说，由于焊区的一边的大小比短边的长度B小，故在如图2中所示在垂直于焊区的排列方向上排列[A/B]级以下的I/O单元120、同时在长度方向的A之间配置了[A/B]个焊区的情况下，与I/O单元120的高度相当的长度A相比，可更加减小在宽度方向配置[A/B]级时的高度方向。因而，可缩小半导体芯片的面积。由于可在不变更核心晶体管区的情况下来进行这一点，故可实现设计工序数的削减，在降低成本方面也是有效的。
与此不同，在如图2中所示在垂直于焊区的排列方向上排列比[A/B]级大的级数的I/O单元120的情况下，为了使降低成本成为优先考虑的方面，希望如图3中所示在焊区的排列方向上排列I/O单元120。
但是，在考虑了多引脚化的情况下，这一次通过如图2中所示在垂直于焊区的排列方向上排列比[A/B]级大的级数的I/O单元120，可使焊区间距变窄。
这样，在本实施例中的半导体装置中被应用的I/O单元中，可提高焊区的配置的柔性，作为其结果，如果如图2中所示在垂直于焊区的排列方向上排列[A/B]级以下的I/O单元120，则可得到成本方面的效果，另一方面，与其相反，通过排列比[A/B]级大的级数的I/O单元120，可使焊区间距更窄，可得到能适应于多引脚化的效果。
此外，如图2中所示，其长度方向与焊区的排列方向平行地排列，同时通过相对地配置与焊区排列方向邻接地配置的各I/O单元(例如，I/O单元1201、1206)的接口电路部，例如可共用对接口电路部供给的电源线、接地线中的至少一方来布线。
以下，说明在这样的本实施例的半导体装置中被应用的I/O单元的具体例。
2.1 I/O单元的电路结构
在图4中作为本实施例的半导体装置中被应用的I/O单元、示出输出单元的电路结构的一例。
该I/O单元包含预缓冲电路200、电平移动电路210和输出缓冲电路220。电平移动电路210包含输出缓冲电路220的P型晶体管控制用的第1电平移动电路212和输出缓冲电路220的N型晶体管控制用的第2电平移动电路214。
在此，核心晶体管区112以内部的电源电平与接地电平的电位差VDD来工作，外部电路以电源电平与接地电平的电位差VDD2来工作，假定VDD2比VDD大。
利用电源电平供给线和接地电平供给线对预缓冲电路200供给电位差VDD。分别利用多对电源电平供给线和接地电平供给线对第1和第2电平移动电路212、214供给电位差VDD、VDD2。利用电源电平供给线和接地电平供给线对输出缓冲电路220供给电位差VDD2。
从核心晶体管区112对预缓冲电路200输入信号电平为VDD的信号A和启动信号E。第1和第2电平移动电路212、214将与由预缓冲电路200生成的信号电平为VDD的信号A对应的P型晶体管控制用的信号P和N型晶体管控制用的信号N变换为信号电平为VDD2的信号OP、ON。输出缓冲电路220利用由该第1和第2电平移动电路212、214进行了电平变换的OP、ON，将信号电平为VDD2的输出信号输出给焊区连接端子X。焊区连接端子X与对应的焊区导电性地连接。
再有，该输出单元利用启动信号E，可使输出缓冲电路220的输出信号成为高阻抗状态。
在图5中，示意性地示出在图4中已示出的预缓冲电路200的结构的一例。
在该预缓冲电路200中，端子A导电性地连接源区与电源电平VDD导电性地连接、漏区与端子P导电性地连接的P型晶体管230的栅电极和源区与接地电平VSS导电性地连接的N型晶体管232的栅电极。端子E导电性地连接倒相电路234的输入端子、源区与接地电平VSS导电性地连接、漏区与端子N导电性地连接的N型晶体管236的栅电极和漏区与端子N导电性地连接、源区与端子P导电性地连接的P型晶体管238的栅电极。倒相电路234的输出端子导电性地连接源区和漏区与端子N和端子P导电性地连接的N型晶体管240的栅电极和源区与电源电平VDD导电性地连接、漏区与端子P导电性地连接的P型晶体管242的栅电极。
如果从端子E输入逻辑电平「H」的信号，则N型晶体管236导通，端子N与接地电平VSS连接，同时P型晶体管238截止。倒相电路234的输出端子成为逻辑电平「L」，P型晶体管242导通，端子P与电源电平VDD连接。即，如果从端子E输入逻辑电平「H」的信号，则与端子A的信号无关，端子P输出逻辑电平「H」，端子N输出逻辑电平「L」。
另一方面，如果从端子E输入逻辑电平「L」的信号，则N型晶体管236截止，P型晶体管238和N型晶体管240导通。因而，从端子P和端子N输出使来自端子A的逻辑电平反转了的电平。
在图6中，示意性地示出在图4中已示出的第1电平移动电路212的结构的一例。
端子P导电性地连接到倒相电路250的输入端子、P型晶体管252的栅电极和源区与接地电平VSS导电性地连接的N型晶体管254的栅电极上。对倒相电路250供给电源电平VDD和接地电平VSS关于与其逻辑电平「H」对应的输出，输出这些电平的电位差。P型晶体管252的漏区与N型晶体管254的漏区互相导电性地连接，倒相电路256的输入端子导电性地连接到源区与电源电平VDD2导电性地连接的P型晶体管258的栅电极上。对倒相电路256供给电源电平VDD2和接地电平VSS，关于与其逻辑电平「H」对应的输出，输出这些电平的电位差。
倒相电路250的输出端子导电性地连接源区与接地电平VSS导电性地连接的N型晶体管260的栅电极和源区与N型晶体管260的漏区导电性地连接、漏区与P型晶体管258的漏区导电性地连接的P型晶体管262的栅电极。N型晶体管260的漏区导电性地连接到源区与电源电平VDD2导电性地连接、漏区与P型晶体管252的源区导电性地连接的P型晶体管264的栅电极上。
倒相电路256的输出端子与端子OP导电性地连接。
如果从端子P输入信号电平为电源电平VDD的逻辑电平「H」，则N型晶体管254导通，倒相电路256的输入端子与接地电平VSS连接。倒相电路256从端子OP输出电源电平VDD2和接地电平VSS的电位差作为逻辑电平「H」。
如果从端子P输入逻辑电平「L」，则倒相电路250的输出端子成为信号电平为电源电平VDD的逻辑电平「H」，使N型晶体管260导通。P型晶体管264成为导通，利用由来自端子P的逻辑电平「L」导通了的P型晶体管252，倒相电路256的输入端子与电源电平VDD2连接。因而，倒相电路256从端子OP输出逻辑电平「L」。
在图7中，示意性地示出在图4中已示出的第2电平移动电路214的结构的一例。
端子N导电性地连接到倒相电路270的输入端子和源区与接地电平导电性地连接、漏区与倒相电路272的输入端子导电性地连接的N型晶体管274的栅电极上。对倒相电路270供给电源电平VDD和接地电平VSS，关于与其逻辑电平「H」对应的输出，输出这些电平的电位差。N型晶体管274的漏区导电性地连接到源区与电源电平VDD2导电性地连接的P型晶体管276的漏区和P型晶体管278的栅电极上。P型晶体管276的栅电极、P型晶体管278的漏区和N型晶体管280的漏区互相导电性地连接。倒相电路270的输出端子导电性地连接到源区与接地电平VSS导电性地连接的N型晶体管280的栅电极上。倒相电路272的输出端子导电性地连接到端子ON上。
如果从端子N输入信号电平为电源电平VDD的逻辑电平「H」，则N型晶体管274导通，倒相电路272的输入端子与接地电平VSS连接。倒相电路272从端子ON输出电源电平VDD2和接地电平VSS的电位差作为逻辑电平「H」。
如果从端子N输入逻辑电平「L」，则倒相电路270的输出端子成为信号电平为电源电平VDD的逻辑电平「H」，使N型晶体管280导通。P型晶体管276成为导通，倒相电路270的输入端子与电源电平VDD2连接。因而，倒相电路272从端子ON输出逻辑电平「L」。
在图8中，示意性地示出在图4中已示出的输出缓冲电路220的结构的一例。
端子OP导电性地连接到源区与电源电平VDD2连接的P型晶体管290的栅电极上。端子ON导电性地连接到源区与接地电平VSS导电性地连接的N型晶体管292的栅电极上。P型晶体管290的漏区与N型晶体管292的漏区互相导电性地连接，再者，端子X；栅电极和源区与电源电平VDD2导电性地连接的P型晶体管294的漏区；以及栅电极和源区与接地电平VSS导电性地连接的N型晶体管296的漏区导电性地连接。
即，根据来自端子OP和端子ON的信号，从端子X输出以电源电平VDD2和接地电平VSS的电位差工作的输出信号。因而，在从图4中示出的端子E输入了逻辑电平「L」时，如上所述，由于从端子OP、端子ON分别输入逻辑电平「H」，故P型晶体管290和N型晶体管292成为非导通状态，端子X成为高阻抗状态。
例如，包含由这样的晶体管构成的电路的I/O单元如以下所述那样被配置在半导体芯片上。
2.2 I/O单元的横向配置
以下，假定以其长度方向垂直于焊区的排列方向的方式配置的I/O单元的配置为横向配置。
在图9中示出本实施例的半导体装置中的I/O单元被横向配置时的布局的一例。
在此，与沿本实施例的半导体装置的半导体芯片300的外边缘部排列了的焊区3101～3104对应地，以其长度方向垂直于焊区的排列方向的方式排列了作为图4至图8中示出的输出单元的I/O单元3201～3204。
在图9中，I/O单元3201～3204构成了同样的结构，但关于I/O单元3201，示出由第1和第2层布线构成的内部的信号布线，关于I/O单元3202，示出图4至图8中已说明的电路被配置的晶体管区。
即，各I/O单元如在I/O单元3202中所示那样，分别具有驱动电路部322和接口电路部324。在驱动电路部322中构成图8中示出的输出缓冲电路。在接口电路部324中构成在图6中示出的预缓冲电路部和在图7中示出的第1和第2电平移动电路，起到与核心晶体管区330之间的信号的接口功能。
各I/O单元的驱动电路部322具有N型晶体管区326和P型晶体管区328，分别由N型晶体管和P型晶体管形成电路结构。
在驱动电路部322的N型晶体管区326中，分别由第1层布线340、342进行内部的电源电平和接地电平的布线和各晶体管的信号布线。
在驱动电路部322的N型晶体管区326的上层，利用第2层布线对将接地电平VSS供给该N型晶体管区326的N型晶体管等用的接地电平供给线350、352进行布线。即，通过利用第1层布线进行I/O单元的驱动电路部的内部布线，可用第2层布线以环状在沿半导体芯片的外边缘部横向配置的I/O单元的上层使其布线。
同样，在驱动电路部322的P型晶体管区328的上层，利用第2层布线对将电源电平VDD2、VDD分别供给该P型晶体管区328的P型晶体管等用的电源电平供给线360、362或供给接地电平VSS用的接地电平供给线364进行布线。对于这些电源电平供给线360、362和接地电平供给线364，也用第2层布线以环状在沿半导体芯片的外边缘部横向配置的I/O单元的上层使其布线。
在接口电路部324的上层，利用第2层布线对将电源电平VDD2、VDD分别供给构成图5至图7中示出的预缓冲电路和第1和第2电平移动电路的P型晶体管和N型晶体管的电源电平供给线370、372和供给接地电平VSS的接地电平供给线380、382进行布线。对于这些电源电平供给线370、372和接地电平供给线380、382，也用第2层布线以环状在沿半导体芯片的外边缘部横向配置的I/O单元的上层使其布线。
此时，如果将各I/O单元的长边的长度定为A、短边的长度定为B，则焊区3101～3104的焊区间距390可大致作为B来配置。
2.3 I/O单元的纵向堆积配置
但是，如上所述，通过如图2中所示那样，使其长度方向与焊区的排列方向平行来配置[A/B]级以下的I/O单元，而且在从半导体芯片的外边缘部朝向芯片中心部的方向上配置多级上述的I/O单元，可使焊区间距的自由度提高。在此，将这样的I/O单元的配置定为纵向堆积配置。
在图10中示出本实施例的半导体装置中的I/O单元被纵向堆积配置时的布局的一例。
再有，假定[A/B]为“3”，示出3级纵向堆积配置的一例。因而，在“A”比“3B”大时，可扩展焊区间距的间隔，再有，而且可缩小芯片面积而不变更内部的核心晶体管区。
在此，与沿本实施例的半导体装置的半导体芯片300的外边缘部排列了的焊区4101～4104对应地，以3级纵向堆积的方式配置了作为图4至图8中示出的输出单元的I/O单元3201～3206。即，将如图9中所示那样横向配置的I/O单元在维持内部的第1和第2层布线的原有状态的情况下进行纵向堆积配置，由于与在各I/O单元中被布线的第1或第2层布线连接，故附加了第3和第4层布线。将以3级纵向堆积的方式配置了的I/O单元的接口电路部配置成与分别邻接的被纵向堆积配置了的I/O单元组的各I/O单元的接口电路部对置。
分别使焊区4101、4102、4103、4104、4105、4106分别与I/O单元3203、3201、3202、3206、3204、3205相对应，利用第3层布线420导电性地连接。
再有，关于I/O单元3201～3203，图示了内部的第1和第2层布线和与各焊区的连接关系。另一方面，关于I/O单元3204～3206，图示了第3和第4层布线的连接关系，省略了第1和第2层布线的图示。
在这些I/O单元的上层，利用第4层布线，对被供给接地电平和电源电平的接地电平供给线430、电源电平供给线432进行了布线。这样，通过用第1和第2层布线在各I/O单元内进行布线，用第3层布线在与焊区之间进行布线，可用第4层布线以环状在以3级纵向堆积的方式沿半导体芯片的外边缘部配置的I/O单元的上层进行布线。
再者，此时的焊区间距450不限定于I/O单元的宽度B，可更自由地配置，同时由于I/O单元配置区的高度方向的长度460为“3B”，故与I/O单元的高度为“A”的情况相比，可缩小芯片面积。
此外，在邻接的I/O单元组的各I/O单元中，通过相对地配置接口电路部，例如也可共用在电平移动电路中所必须的多电源的电源电平供给线，可大幅度地提高I/O单元配置区中的布线自由度，或也可在EMI对策中扩展供给线的宽度。
本发明不限定于本实施例，在本发明的要旨的范围内可实施各种变形。
在本实施例中，作为焊区沿半导体芯片的外边缘部配置的情况进行了说明，但不限定于此。例如，可在半导体芯片的外边缘部以锯齿方式来配置，也可如有源面凸点那样在晶体管的有源区中配置焊区。
此外，在本实施例中，是对I/O单元供给第1和第2电源电平的2电源系统，作为由驱动电路部和接口电路部构成的电路结构进行了说明，但不限定于此。即使是被供给3种以上的电源电平、由与这些各电源电平对应的多个电路部构成的电路结构，也可同样地适用。

Claims (10)

1.一种I/O单元的配置方法，在该方法中配置与所提供的外部装置电连接的半导体装置中包含的、在上述外部装置和芯片核心部之间具有电接口功能的I/O单元，其特征在于：
从芯片的每一个外边缘部朝向芯片核心部排列至少2级以上的长方形的I/O单元，以使上述I/O单元的长度方向和与其对应的外边缘部平行，同时沿上述芯片的每一个外边缘部排列多个焊区，以及，
导电性地连接上述焊区与对应于各焊区的上述I/O单元。
2.如权利要求1中所述的I/O单元的配置方法，其特征在于：
在将上述I/O单元的区域的长度方向的长度定为A、将另一方的长度定为B时，排列[A/B]级以下的I/O单元，使得其长度方向彼此平行，其中，[A/B]是不超过A/B的最大的整数，且[A/B]≥2。
3.如权利要求1中所述的I/O单元的配置方法，其特征在于：
在将上述I/O单元的区域的长度方向的长度定为A、将另一方的长度定为B时，排列比[A/B]大的级数的I/O单元，使得其长度方向彼此平行。
4.如权利要求1中所述的I/O单元的配置方法，其特征在于：
上述I/O单元具有供给第1和第2电源的驱动电路部和接口电路部，在上述长度方向上互相邻接地配置上述I/O单元的情况下，彼此相对地排列供给上述第2电源的接口电路部。
5.如权利要求4中所述的I/O单元的配置方法，其特征在于：
上述第2电源电平是对上述芯片核心部供给的电源电平，供给上述第2电源电平的接口电路部配置了进行上述第1和第2电源电平间的信号电平变换的电平移动电路。
6.一种半导体装置，该半导体装置与所提供的外部装置电连接，其特征在于：
包含I/O单元，该I/O单元从芯片的每一个外边缘部朝向芯片核心部并且至少被排列为2级、以使长方形的I/O单元的长度方向和与其对应的外边缘部平行，并且在上述外部装置和芯片核心部之间具有电接口功能，以及
多个焊区，该多个焊区沿上述芯片的外边缘部排列、并且分别与对应的上述I/O单元导电性地连接。
7.如权利要求6中所述的半导体装置，其特征在于：
在将上述I/O单元的区域的长度方向的长度定为A、将另一方的长度定为B时，排列了[A/B]级以下的I/O单元，使得其长度方向彼此平行，其中，[A/B]是不超过A/B的最大的整数，且[A/B]≥2。
8.如权利要求6中所述的半导体装置，其特征在于：
在将上述I/O单元的区域的长度方向的长度定为A、将另一方的长度定为B时，排列了比[A/B]大的级数的I/O单元，使得其长度方向彼此平行。
9.如权利要求6至8的任一项中所述的半导体装置，其特征在于：
上述I/O单元具有供给第1和第2电源的驱动电路部和接口电路部，在上述长度方向上互相邻接地配置2个上述I/O单元的情况下，彼此相对地排列供给上述第2电源的接口电路部。
10.如权利要求9中所述的半导体装置，其特征在于：
上述第2电源电平是对上述芯片核心部供给的电源电平，供给上述第2电源电平的接口电路部是配置进行上述第1和第2电源电平间的信号电平变换的电平移动电路的区域。
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