CN1179415C - 电压转换电路 - Google Patents

电压转换电路 Download PDF

Info

Publication number
CN1179415C
CN1179415C CNB011375809A CN01137580A CN1179415C CN 1179415 C CN1179415 C CN 1179415C CN B011375809 A CNB011375809 A CN B011375809A CN 01137580 A CN01137580 A CN 01137580A CN 1179415 C CN1179415 C CN 1179415C
Authority
CN
China
Prior art keywords
voltage
conversion circuit
voltage conversion
transistor
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB011375809A
Other languages
English (en)
Other versions
CN1351377A (zh
Inventor
Д
中村宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1351377A publication Critical patent/CN1351377A/zh
Application granted granted Critical
Publication of CN1179415C publication Critical patent/CN1179415C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
    • H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Read Only Memory (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明的电压转换电路的特征在于，它通过用栅极绝缘膜厚度或阈值电压不同的、串联连接的2个D型晶体管，分担实行用以往1个D型晶体管实行的高电压的遮断和电源电压的传送功能，从而一边避免阈值电压边界下降，一边用最小的晶体管数量来构成。这样，就能够提供一种不必使用伴随布线图面积增加的E型晶体管，用以往1个D型晶体管不可能实现的低电压电源稳定地进行工作、缩小芯片面积、并且以低成本提供合格率和可靠性高的电压转换电路。

Description

电压转换电路
技术领域
本发明涉及电压转换电路(voltage switching circuit)，尤其涉及使用比NAND电池(NAND cell)、NOR电池(NOR cell)、DINOR电池(DINORcell)、AND电池(AND cell)等电源电压(power supply voltage)更高电压的非易失性半导体存储器(non-volatile semiconductor memory device)的电压转换电路。
背景技术
在使用比以非易失性半导体存储器为代表的电源电压更高的升高电压(boost voltage)的器件中，对于一个配线(wiring)象0V、电源电压Vcc、高电压(比Vcc更高的电压)那样需要有选择地将高电压(high voltage)和低于电源电压Vcc的电压进行充电(charge)的电路。图1表示具有这样的功能的以往的电压转换电路的一个例子。
图1中表示的电压转换电路是由以下电路构成的，它们是：由在节点(node)N1互相被连接的增强型(enhancement type)(以下叫做E型)的P沟道晶体管(p-channel transistor)QP1和N沟道晶体管(n-channeltransistor)QN1组成的第1电路，由被连接到输出侧的节点N2的高电压输出电路(high voltage output circuit)20组成的第2电路，由被连接到节点N1、N2之间的具有厚的栅极绝缘膜(gate dielectric)的耗尽型(depression type)(以下叫做D型)N沟道晶体管QD3组成的第3电路。此处，QD3的厚栅极绝缘膜用于耐从高电压输出电路20被输出到漏极(drain)侧的节点N2的高电压。
在第1电路中，电源电压Vcc被供给E型P沟道晶体管QP1的源极(source)和基片之间的连接点，信号Sig1被输入到栅极，漏极(drain)被连接到节点N1。另外，E型N沟道晶体管QN1的源极接地(0V)，信号Sig2被输入到栅极，漏极被连接到节点N1。
在第2电路中，信号Sig3被输入到高电压输出电路20，高电压VPP被输出到节点N2。此处高电压VPP例如作为非易失性半导体存储器的程序电压(program voltage)而使用。
另外，在第3电路中，D型N沟道晶体管QD3的源极被连接到节点N1，信号Sig6被输入到栅极，漏极被连接到节点N2。由QD3组成的第3电路由于象后面所示那样与本发明的电压转换电路的主要部分关系密切，因此，特别用虚线框10表示。
接着，说明有关图1中表示的电压转换电路的工作。在图1的电压转换电路中，信号Sig1、Sig2、Sig3、以及Sig6是假定VCC为高电平(Highlevel)，0V为低电平(Low level)的信号。另外Sig6也有将高于0V的任意电压#作为高电平的场合。
在第1电路中，如果使信号Sig1、Sig2共同变为高电平，由于QP1截止(OFF)、QN1导通(ON)，那么，节点N1变为0V。如果将信号Sig1、Sig2共同变为低电平，由于QP1变为导通、QN1变为截止，因此，节点N1变为VCC。另外，若将信号Sig1变为高电平、将信号Sig2变为低电平，由于QP1截止、QN1截止，因此节点N1变成悬空(高阻抗)状态。这样，使用信号Sig1、Sig2就能将0V、电源电压VCC、以及高阻抗状态(high impedance state)输出到节点N1。
在第2电路中，假定将输入到高电压电路20的信号Sig3变成高电平，那么高电压VPP被输出到节点N2，若将信号Sig3变成低电平，那么节点N2就变成高阻抗状态。
另外，在第3电路中，若将信号Sig6变成高电平，那么，QD3就变成导通状态，节点N1、N2之间导通，若将信号Sig6变成低电平，那么，QD3变成截止状态，节点N1、N2之间被遮断(cutoff)。
以上，若综合分别说明了有关第1、第2和第3电路的电压转换电路的工作，那么与信号Sig1、Sig2、Sig3以及Sig6的高电平、低电平相对应，就能够将以往的电压转换电路的输出电压表示如下。
若将对应于[Sig1、Sig2、Sig3、Sig6]的各电平的电压依次写入后表示在左边，将电压转换电路的输出表示在右边，则，
(a)[VCC、0V、0V、#]＝＞[没有输出电压(高阻抗状态)]
(b)[VCC、VCC、0V、#]＝＞[输出电压＝0V]
(c)[0V、0V、0V、VCC]＝＞[输出电压＝VCC]
(d)[0V、0V、VCC、0V]＝＞[输出电压＝VPP]
此处，在(a)、(b)的场合，Sig6的信号电平#只要大于0V即可。
图1中示出的电压转换电路的特征是，在施加高电压VPP的节点N2(输出节点)和只施加小于VCC的电压节点N1之间设置了D型晶体管QD3。这样，如果用1个晶体管实现在施加高电压VPP的节点N2和没有施加高电压的节点N1之间的遮断，那么，就能够缩小电路布线图的面积。
在图2A、图2B中示出第3电路10的局部放大图。如前所述那样，为了输出电压转换电路所希望的电压，QD3必须满足图2A、图2B中用虚线箭头表示的特性。
即，假定QD3的栅极电压为VG，源极电压为VS，漏极电压为VD，由于VG，VS，VD分别等于Sig6、节点N1、节点N2的电压，因此，如图2A所示那样，QD3在[VG、VS、VD]＝[0V、VCC、VPP]时，必须变成遮断状态，如图2B所示那样，在[VG、VS]＝[VCC、VCC]时，源极的电源电压必须传送到漏极。
在没有满足图2A所示的QD3的特性的场合，由于经由QD3有高电压VPP的漏电流(leakage current)流过，因此，发生VPP的电平下降。另外，在没有满足图2B所示的特性的场合，由于QD3的传送功能(transfer function)下降，因此产生电压转换电路的输出电压VCC的电平下降。
通常在电源电压VCC高的场合，由于图2A的(VG-VS)的值(-VCC)变小，因此图2A的遮断特性(cutoff characteristics)的边界(margin)变大，并且能够增大D型晶体管QD3的阈值电压(负值)的绝对值。因此，能够保持充分的边界，并能实现图2B中示出的VCC传送状态(导通状态)。但是，为了随着电源电压VCC下降而满足图2A的遮断状态，QD3的阈值电压的绝对值必须变小，因此对于VCC传送状态就得逐渐减小必要的QD3的阈值电压边界。
即，在图2A中，由于随着电源电压VCC降低，截止D型晶体管QD3的VG-VS的值(0V-VCC＝-VCC)接近0V，用于使第3电路10变为遮断状态的QD3的阈值电压必须接近0V，因此，对于VCC传送状态的边界将变小。
近年来，随着半导体集成电路的低损耗功率化，进行电源电压的低电压化，从而会产生难以满足图2A、图2B所示的D型N沟道晶体管QD3的特性的问题。为此，如图3、图4所示那样，就会使用不用D型晶体管的、元件数量多的电路来代替图1所示的电压转换电路。
图3中所示的电路是使用由代替D型N沟道晶体管QD3的E型N沟道晶体管QN2、以及由接收信号Sig6后将高电压输入到QN2的栅极的高电压生成电路25构成的第3电路10a的电压转换电路。若使用E型晶体管，就能够使阈值电压变为正，并避免了伴随着电源电压下降阈值电压边界变小的问题。
另外，图4中所示的电路是使用由代替D型N沟道晶体管QD3的、在栅极接收信号Sig7的E型N沟道晶体管QN3以及在栅极接收Sig8、在基片上接收N阱电压控制电路30的输出的E型P沟道晶体管QP2组成的传输门(transfer gate)作为第3电路10b的电压转换电路。在图4所示的电路中也能够因使用E型晶体管而使阈值电压为正，并避免了伴随着电源电压下降阈值电压边界变小的问题。
但是，由于图3所示的电压转换电路使高电压生成电路25的布线图面积变大，另外图4所示的电压转换电路使N阱电压控制电路30的布线图面积变大，因此与图1所示的电压转换电路比较存在着布线图面积都大幅度地增加的缺点。
如上所述，在非易失性半导体存储器等中使用的以往的电压转换电路，若使电源电压下降，那么由于阈值电压边界变小，使得使用1个D型晶体管的电路变为不可能，因此为了避免阈值电压边界变小，若使用E型晶体管的电路，就会存在布线图面积增加、芯片面积增加的问题。
发明内容
本发明是为了解决上述问题而作出的，提供不使芯片面积增加而工作边界大的非易失性半导体存储器等的电压转换电路。
本发明的实施形态的电压转换电路，通过使用栅极绝缘膜的膜厚度或门限值不同的串联连接的2个D型晶体管，分担进行以往使用1个D型晶体管进行的高电压的遮断和电源电压的传送功能，提供一边避免阈值电压边界减小、一边用最小数量晶体管构成的电压转换电路。
具体地说，本发明的实施形态的一种电压转换电路，其特征在于包括：具有输出第1电压的能力的第1电路；具有输出第2电压的能力的第2电路；以及被连接在所述第1电路和所述第2电路之间、且由多个晶体管构成的第3电路，所述多个晶体管包括栅极绝缘膜厚度互不相同从而电源驱动能力互不相同的、串联连接的第1和第2晶体管。
附图说明
图1是表示以往的电压转换电路的构成的图。
图2A是表示以往的第3电路的遮断状态的图。
图2B是表示以往的第3电路的VCC传送状态的图。
图3是表示使用以往的E型晶体管的第3电路的构成的图。
图4是表示使用以往的E型晶体管的第3电路的其它构成的图。
图5是表示第1实施形态中的电压转换电路的构成的图。
图6A是表示第3电路的遮断状态的动作的图。
图6B是表示第3电路的Vcc传送状态的动作的图。
图7A是表示第1实施形态中的第3电路构造的断面图。
图7B是表示第2实施形态中的第3电路构造的断面图。
图7C是表示第3实施形态中的第3电路构造的断面图。
图7D是表示第4实施形态中的第3电路构造的断面图。
图7E是表示第5实施形态中的第3电路构造的断面图。
图8是表示第7实施形态的电压转换电路的构成的图。
图9是表示第8实施形态的电压转换电路的构成的图。
图10是表示第9实施形态的电压转换电路的构成的图。
图11是表示第10实施形态的电压转换电路的构成的图。
图12是表示第10实施形态的电压转换电路的构成的图。
具体实施方式
以下，参照附图详细说明本发明的实施形态。
<第1实施形态>
图5是表示涉及本发明的第1实施形态的电压转换电路的构成的图。
图5所示的电压转换电路由以下电路构成，它们是：由在节点N1相互被连接的E型P沟道晶体管QP1和E型N沟道晶体管QN1组成的第1电路，由接收信号Sig3并将高电压VPP输出到节点N2的高电压输出电路2组成的第2电路，由信号Sig4被输入到栅极、源极被连接到节点N1的D型N沟道晶体管QD1和信号Sig5被输入到栅极、源极被连接到QD1的漏极、漏极被连接到节点N2的D型N沟道晶体管QD2组成的第3电路1。
此处，在QD2使用厚的栅极绝缘膜以便即使高电压被施加到栅极、源极和漏极中时，栅极绝缘膜也不会破坏。
接着，说明本发明的电压转换电路的动作。在图5中所示的第1和第2电路的动作由于与前面使用图1说明的第1、第2电路时相同，故其说明被省略。在图5中的本发明的第3电路1与在图1中的第3电路10不同，它是由信号Sig4被输入到栅极的D型晶体管QD1、以及具有信号Sig5被输入到栅极的具有厚的栅极绝缘膜的D型晶体管QD2的串联连接电路构成。
此处，在图5中的信号Sig4、Sig5与图1中的信号Sig6相同，是将电源电压VCC作为高电平、将0V作为低电平的信号。另外，有这样的场合，即，Sig4、Sig5将大于0V的任意电压#作为高电平。
在第3电路中，假定将信号Sig4、Sig5变为高电平，那么D型N沟道晶体管QD1、QD2变成导通状态，节点N1、N2之间导通(conductive)，若使信号Sig4、Sig5变为低电平，那么QD1、QD2变成截止状态，节点N1、N2之间被遮断(cutoff)。
综合本发明的电压转换电路的动作，可以将对应于信号Sig1至Sig5的高电平、低电平的输出电压表示如下。
若将对应于[Sig1、Sig2、Sig3、Sig4、Sig5]的各电平的电压依次写入并表示在左边，将电压转换电路的输出表示在右边，则，
(a)[VCC、0V、0V、#、#]＝》[高阻抗状态]
(b)[VCC、VCC、0V、#、#]＝》[输出电压＝0V]
(c)[0V、0V、0V、VCC、VCC]＝》[输出电压＝VCC]
(d)[0V、0V、VCC、0V、0V]＝》[输出电压＝VPP]
此处，在(a)、(b)的场合，Sig4、Sig5的信号电平#只要大于0V即可。
图5所示的电压转换电路的特征是在施加高电压VPP的节点N2(输出节点)和只施加小于VCC的电压的节点N1之间设置了D型N沟道晶体管QD1、QD2。通过使用QD1、QD2，在高电压输出时就能够用2个晶体管很容易实现在施加高电压VPP的节点N2和没有施加高电压的节点N1之间的电压遮断，并且与图3、图4所示的以往的电压转换电路比较，能够缩小布线图面积。
图6A、图6B表示第3电路1的局部放大图。如前所述，电压转换电路为了输出所希望的电压，QD1、QD2必须满足图6A、图6B中用虚线箭头表示的特性。
即，在[Sig4、Sig5、节点N1、N2]＝[0V、0V、VCC、VPP]时，QD1、QD2的二者之一变成遮断状态，在[Sig4、Sig5、节点N1]＝[VCC、VCC、VCC]时，经由QD1、QD2电源电压VCC必须传送到节点N2。
再者，在上述例子中，使节点N1、N2之间变为遮断状态的QD1、QD2的栅极偏压(gate bias condition)条件是使Sig4、Sig5为0V，另外，使节点N1、N2之间变为VCC传送状态的QD1、QD2的栅极偏压条件是使Sig4、Sig5为VCC，但不一定受此限制。
例如，在QD1的阈值电压比QD2的阈值电压低(绝对值大的负值)、并且节点N1、N2之间的遮断状态和VCC传送状态由QD2的动作决定的场合，针对遮断状态和VCC传送状态，可将输入到QD1的栅极的信号Sig4共同变为0V或VCC，另外，在QD2的阈值电压低于QD1的阈值电压、并且节点N1、N2之间的遮断状态和VCC传送状态由QD1的初作决定的场合，针对遮断状态和VCC传送状态，也可将输入到QD2的栅极的信号Sig5共同变为0V或VCC。
在不满足图6A所示的QD1、QD2的特性的场合，由于经由QD1、QD2有高电压VPP的漏电流流过，因此发生VPP的电平下降。另外，在不满足图6B所示的QD1、QD2的特性时，由于QD1、QD2的VCC传送功能下降，因此发生电压转换电路的输出电压VCC的电平下降。
在这里，说明这样的理由，即，象以往那样，与在第3电路10的部分中只存在D型晶体管QD3的场合比较，若象本发明那样在第3电路1的部分设置2个D型晶体管QD1、QD2，就很容易共同满足如图6A、图6B所示的遮断状态和传送状态。
图7A是表示由在半导体基片上形成的D型N沟道晶体管QD1、QD2组成的第3电路的断面构造的图。图7A所示的断面构造由P阱(或P型基片)3、N型扩散层(N-type diffusion layer)5、栅极电极(gateelectrode)7、栅极绝缘膜8(作为tox1、tox2只表示厚度)构成，QD1的源极扩散层(source diffusion layer)5形成节点N1，漏极扩散层(draindiffusion layer)5与QD2的源极扩散层一起形成节点N3，QD2的漏极扩散层5形成节点N2。
在图7A所示的第3电路中，QD1、QD2的栅极绝缘膜的厚度tox1、tox2互不相同。因为漏极扩散层5与输出高电压VPP的节点N2连接，所以QD2必须有厚的栅极绝缘膜。
但是，由于QD1的漏极扩散层5没有被串联连接到节点N2，另外，即使在高电压VPP被施加到节点N2的场合，QD2的栅极也是0V，并且在QD1的漏极扩散层5(节点N3)中只施加QD2的阈值电压的绝对值(如果QD2的阈值电压是-Vtd2，那么节点N3的电压是Vtd2(《VPP))程度的电压，所以QD1的栅极绝缘膜的厚度就能够变得比QD2的栅极绝缘膜的厚度更薄(tox1＜tox2)
通常，如果栅极绝缘膜变薄，则对应于栅极电压变化的源极、漏极之间的电流变化ΔId/ΔIg变大，因此很容易使图6A所示的遮断条件和图6B所示的VCC传送条件并存。另外，在图7A中，如果做到用QD1满足遮断条件，那么QD2只让VCC的传送条件满足就可以，因此用降低QD2的阈值电压(使变成绝对值大的负值)等方法就容易满足VCC的传送条件。
因此，若使用由具备图7A所示的断面构造的2个D型N沟道晶体管QD1、QD2组成的第3电路1，那么与使用只由图1、图2A、图2B所示的以往的1个D型N沟道晶体管QD3组成的第3电路10的场合比较，就能够容易满足遮断条件和VCC传送条件。
因此，即使在电源电压VCC低的场合，也不使用象图3、图4那样的布线图面积大的第3电路10a、10b，可以高的合格率(high yield)廉价地提供工作边界大、而且芯片面积小的电压转换电路。
<第2实施形态>
接下来，使用图7B说明有关涉及第2实施形态的电压转换电路。图7B是表示在第2实施形态中的第3电路的断面构造的图。有关构成电压转换电路的第1、第2电路与第1实施形态相同，因此其说明被省略。
图7B所示的第3电路具备P型基片(p-type substrate)3a、P型基片上形成的P阱4、以及P型基片3a和P型基片上的P阱4上所形成的N型扩散层5。
P阱4上所形成的D型N沟道晶体管QD1的源极扩散层使用配线(wiring)6被连接到节点N1，QD1的漏极扩散层5使用形成节点N3的配线被连接到由P型基片3a上所形成的D型N沟道晶体管QD2的源极扩散层，QD2的漏极扩散层5使用配线6被连接到节点N2。
其它部分的构成由于与第1实施形态相同，其说明被省略。再者，在图7B中，配线6和各扩散层5的连接部分以外的半导体基片表面用绝缘膜8a覆盖。
如图7B所示那样，构成第3电路的D型晶体管QD1、QD2不一定非要在同一个阱或同一个基片上形成，例如QD1也有可能在P型基片上的P阱上形成，QD2在P型基片上形成等，在不同的阱和基片上形成，即使在该场合，通过将QD1、QD2的栅极绝缘膜8的厚度变为tox1＜tox2，就能够象图7A一样使遮断条件和VCC传送条件容易并存。
<第3实施形态>
接着，使用图7C说明有关第3实施形态的电压转换电路。图7C是表示在第3实施形态中的第3电路的断面构造图。除了D型晶体管QD1、QD2的栅极绝缘膜8的厚度tox1、tox2彼此相等之外，由于与图7A相同，故其说明被省略。
在图7C所示的第3电路中，QD1、QD2的栅极绝缘膜8的厚度tox1、tox2彼此相等，但通过改变沟道离子注入(channel ion implantation)的条件，使QD1、QD2的阈值电压的绝对值互不相同。这样一来，若将自由度设置在QD1、QD2的阈值电压的设定中，由于关于节点N3的电压的自由度变高，因此与以往比较也能够容易使遮断条件和VCC传送条件并存。
<第4实施例>
接着，使用图7D说明有关涉及第4实施形态的电压转换电路。图7D是表示在第4实施形态中的第3电路的断面构造图。图7D所示的第3电路的断面构造与图7B不同，即，在图7B中，D型晶体管QD1、QD2是形成在P型基片(或N型基片)3b上的P阱1(4)、P阱2(4a)上。其它构造与图7B相同，其说明被省略。
通常，由于晶体管所形成的阱或基片的杂质浓度(impurityconcentration)越低，对应于栅极电压变化的源极、漏极间的电流变化ΔId/ΔVg越大，因此容易使遮断条件和VCC传送条件并存。通过利用它，使QD2所形成的P阱2(4a)的杂质浓度比QD1所形成的P阱1(4)的杂质浓度低或高，就能够提高晶体管的阈值电压组合的自由度、容易使遮断条件和VCC传送条件并存。
特别是，杂质浓度在P阱1＜P阱2的场合，能够使QD1的ΔId/ΔVg比P阱1＝P阱2的场合更大，因此，对于QD1容易使遮断条件和VCC传送条件并存。
<第5实施形态>
接着，使用图7E说明有关涉及第5实施形态的电压转换电路。图7E是表示在第5实施形态中的第3电路的断面构造图。图7E所示的第3电路的断面构造与图7B不同，即，D型晶体管QD1是形成在P型基片3a上，D型晶体管QD2在P型基片3a上的P阱2(4a)上。其它构造与图7B相同，故其说明被省略。
如图7E所示那样，即使是在P型基片上只形成QD1、在P阱上形成QD2的场合，通常，由于P型基片的杂质浓度比P阱的杂质浓度低，因此与图7D的场合相同地QD1容易满足遮断条件和VCC传送条件。再者，在第4、第5实施形态中，即使使栅极绝缘膜的厚度被假定为tox1＝tox2，与图1所示的以往的电路比较也可能被大幅度地被改善，但若再假定tox1＜tox2，由于杂质浓度和栅极绝缘膜的厚度的相乘效果，能得到更大的改善。
在以上使用图1至图4说明的第1至第5实施形态中，基本上，第1个D型晶体管QD1完成使在节点N1、N2之间的遮断条件和VCC传送条件并存的任务，第2个D型晶体管QD2包含使被传送到节点N3的电压电平的最大值比VPP更降低的任务，分担完成只达到节点N1、N2之间的VCC传送条件的任务。
<第6实施形态>
下面，作为第6实施形态说明有关D型晶体管QD1、QD2的制造方法。通常在制造晶体管时，为了使阈值电压与目标值(desired value)相一致，将杂质进行离子注入(ion implantation)到晶体管的沟道部分(以下叫做沟道注入)。由于沟道注入(channel ion implantation)对于阈值电压Vt不同的晶体管往往分开进行，因此需要与晶体管数目相同的沟道注入工序用的掩膜(mask)，但是，该掩膜数目越少越能够降低芯片的制造成本。
如前所述，由于是这样的方针，即，本发明中的第1个D型晶体管QD1使节点N1、N2之间的遮断条件和VCC传送条件并存，并且第2个D型晶体管QD2只完成节点N1、N2之间的VCC传送条件，因此，QD2的阈值电压最好比较低(尤其比QD1的阈值电压低，即，Vt(QD1)＞Vt(QD2))。
如图7A所示那样，在栅极绝缘膜的厚度之间存在tox1＜tox2的关系，并且QD1、QD2在同一阱(或同一基片)上被形成的场合，对于QD1、QD2如果进行同一沟道注入，那么，通常QD1的阈值电压的绝对值(Vtd1)变得比QD2的阈值电压的绝对值(Vtd2)更小(Vtd1＜Vtd2)，因此，变为Vt(QD1)＝-Vtd1＞Vt(QD2))＝-Vtd2。从而，对于QD1、QD2有可能共同进行沟道注入。
这样，当在栅极绝缘膜的厚度之间有tox1＜tox2的关系的场合，对于QD1、QD2通过使沟道注入工序共同化(相同化)，就有可能减小掩膜数量和工序数量，并能达到降低芯片的制造成本。关于沟道注入工序的相同化，除了图7A之外，也可适用于图7B至图7E的场合，并能达到同样的效果。
<第7实施形态>
接着，使用图8说明第7实施形态的电压转换电路。在第7实施形态中，说明第1实施形态的电压转换电路的变型例子。
图8所示的第7实施形态的电压转换电路，通过在图1所示的第1实施形态的第1电路的节点N1和E型P沟道晶体管QP1之间连接由D型N沟道晶体管QD4、QD5组成的第3电路1a而构成。
由于只不过将第1实施形态中的第2个高电压输出电路的VPP输出到节点N1，并且将高电源电压VCC(《VPP)输出到节点N5，因此，与连接到节点N1的QD5的栅极绝缘膜比较，连接到节点N5的QD4的栅极绝缘膜变得更薄。
将输入到QD4、QD5的栅极的信号分别设为Sig8、Sig9，适用第1实施形态的理论，那么对应于各输入信号的高电平、低电平的输出电压被表示如下。
如果将对应于[Sig1、Sig2、Sig3、Sig8、Sig9]的各电平电压依次写入并表示在左边，使电压转换电路的输出表示在右边，则
(a)[VCC、0V、0V、#、#]＝》[高阻抗状态]
(b)[VCC、VCC、0V、#、#]＝》[输出电压＝0V]
(c)[0V、0V、0V、VCC、VCC]＝》[输出电压＝VCC]
(d)[0V、0V、VCC、0V、0V]＝》[输出电压＝VPP]
上述(a)至(d)的输出与第1实施形态相同。
因此，第7实施形态的电压转换电路具备与第1实施形态的电压转换电路相同的功能。但是，由于高电压VPP被输出到N1，因此，E型N沟道晶体管QD4的栅极绝缘膜也必须作成与QD5同样程度。
<第8实施形态>
下面，使用图9说明第8实施形态的电压转换电路。在第8实施形态中，说明第7实施形态的电压转换电路的变型例子。
图9所示的第8实施形态的电压转换电路，相当于在图8所示的第7实施形态中的节点N1和E型N沟道晶体管QD4之间连接D型N沟道晶体管QD6的构造。对应于图8的晶体管电路1a的部分作为图9的晶体管电路1b而示出。
图9的晶体管电路1b不仅具备在节点N1和节点N5之间改善VPP遮断条件和VCC传送条件的2个D型N沟道晶体管QD4、QD5，而且还具备在节点N1和节点N8之间改善VPP遮断条件的1个D型N沟道晶体管QD6。
由于只不过将第1实施形态中的第2高电压输出电路的VPP直接输出到节点N1中，并且将高电源电压VCC(《VPP)输出到节点N5，因此，被连接到节点N5的QD4的栅极绝缘膜比被连接到节点N1的QD5、QD5的栅极绝缘膜做得更薄。
假定将输入到QD4、QD5的栅极的信号分别为Sig10、Sig11，并将输入到QD6的栅极的信号作为Sig12，那么，对应于各输入信号的高电平、低电平的输出电压表示如下。
若将对应于[Sig1、Sig2、Sig3、Sig10、Sig11、Sig12]的各电平的电压依次写入后表示在左边，将电压转换电路的输出表示在右边，则
(a)[VCC、0V、0V、#、#]＝》[高阻抗状态]
(b)[VCC、VCC、0V、#、#、#]＝》[输出电压＝0V]
(c)[0V、0V、0V、VCC、VCC、#]＝》[输出电压＝VCC]
(e)[0V、0V、VCC、0V、0V、0V]＝》[输出电压＝VPP]
上述(a)至(d)的输出与第7实施形态相同。
因此，第8实施形态的电压转换电路具备与第7实施形态的电压转换电路相同的功能。但是，由于高电压VPP被输出到节点N1，因此，必须将D型N沟道晶体管QD6的栅极绝缘膜做成与QD5同等程度，并能够代之以将输入Sig2的晶体管QN2的栅极绝缘膜作成与QN1相同程度。
<第9实施形态>
接下来，使用图10说明第9实施形态的电压转换电路。在第9实施形态中，说明第8实施形态的电压转换电路的变型例子。
图10所示的第9实施形态的电压转换电路通过在图9所示的第8实施形态中的D型N沟道晶体管QD6的源极和E型N沟道晶体管QN2之间连接D型N沟道晶体管QD7而构成。对应于图9的晶体管电路1b的部分作为图10的晶体管电路1c而示出。
图10的晶体管电路1c具备在节点N1和节点N5之间改善VPP遮断条件和VCC传送条件的2个D型N沟道晶体管QD4、QD5，而且还具备在节点N1和节点N7之间改善VPP遮断条件和VCC传送条件的2个D型N沟道晶体管QD6、QD7。
由于只不过将第1实施形态中的第2高电压输出电路的VPP直接输出到节点N1，并且将高电源电压VCC(《VPP)输出到节点N5，因此，被连接到节点N5的QD4的栅极绝缘膜比被连接到节点N1的QD5、QD6的栅极绝缘膜做得更薄。同样，被连接到节点N7的QD7的栅极绝缘膜比QD5、QD6的栅极绝缘膜做得更薄。
若假定将输入到QD4、QD5的栅极信号分别作为Sig10、Sig11，将输入到QD6、QD7的栅极的信号作为Sig12、Sig13，那么，对应于各输入信号的高电平、低电平的输出电压表示如下。
若将对应于[Sig1、Sig2、Sig3、Sig10、Sig11、Sig12、Sig13]的各电平电压依次写入表示在左边，而将电压转换电路的输出表示在右边，则，
(a)[VCC、0V、0V、#、#、#、#]＝》[高阻抗状态]
(b)[VCC、VCC、0V、#、#、#、#]＝》[输出电压＝0V]
(c)[0V、0V、0V、VCC、VCC、#、#]＝》[输出电压＝VCC]
(d)[0V、0V、VCC、0V、0V、0V、0V]＝》[输出电压＝VPP]
上述(a)至(d)的输出与第8实施形态相同。
因此，第9实施形态的电压转换电路，具备与第8实施形态的电压转换电路相同的功能。另外，与第8实施形态相同，由于高电压VPP被输出到节点N1，因此，将D型N沟道晶体管QD6的栅极绝缘膜做成与QD5同样程度。
再者，在第9实施形态中，与第7、第8实施形态的电压转换电路比较，晶体管数量增加了，但在第9实施形态中，由于不仅在VCC侧的节点N1、N5之间，而且在接地侧的N1、N7之间也使用2个D型晶体管QD6、QD7，并能使VPP的遮断条件和0V的传送条件达到最佳化，因此，能够提供用低电源电压VCC稳定地工作的电压转换电路。
<第10实施形态>
接着，使用图11、图12说明第10实施形态的电压转换电路。图11所示的电压转换电路通过只将图10所示的晶体管电路的节点N1和VCC之间连接到图11的节点N1而构成，图12所示的电压转换电路通过只将图10所示的晶体管电路的节点N1和接地之间连接到图12的节点N1而构成。
从图10的说明可知，图11所示的电压转换电路的输出是电源电压VCC、高电压VPP以及高阻抗状态，图12所示的电压转换电路的输出是0V、高电压VPP以及高阻抗状态。由于作为本发明的适用对象的半导体装置的电路构造，也有不需要VCC和0V作为电压电平的场合，因此，这时第10实施形态的电压转换电路变成有效。
再者，本发明不受上述实施形态的限定。例如在以上各实施形态中，说明了关于高电压VPP被施加到构成电压转换电路的第3电路的一方的节点、低于电源电压VCC的电压被施加到另一方的节点的场合，但不一定受此限制。即使在高电压VPP被施加到一方的节点、中间电压Vm(VCC＜Vm＜VPP)被施加到另一方的节点的场合，本发明也是有效的，
另外，在第1至第4实施形态中，说明了用串联连接栅极绝缘膜的厚度不同的D型晶体管的构成和用多个D型晶体管使沟道注入条件共同化，以及在相互不同的阱上、或阱上和基片上分别个别地形成D型晶体管等情况，但这些制造工序不一定受D型晶体管的限制，即使对于E型晶体管也同样能够适用这些制造工序。
在以上所说明的电路中，即使将构成各电路的构成要素的导电型(极性)(conductivity type(polarity))翻转(reverse)过来，也能够实现同样的电路功能。另外，在以上的实施形态中，主要是说明了将2个D型晶体管串联连接的构造作为基本构造的第3电路的功能，但是，不言而喻，使用串联连接的3个以上的D型晶体管也能实现同样的功能，另外，在不脱离本发明的宗旨的范围可以作种种变型来实施。
如上所述，若依据本发明的电压转换电路，即使在电源电压低的场合，也可提供不使芯片面积增加、而且工作边界大的非易失性半导体存储器的电压转换电路。

Claims (20)

1.一种电压转换电路，其特征在于包括：具有输出第1电压的能力的第1电路；具有输出第2电压的能力的第2电路；以及被连接在所述第1电路和所述第2电路之间、且由多个晶体管构成的第3电路，
所述多个晶体管包括栅极绝缘膜厚度互不相同从而电源驱动能力互不相同的、串联连接的第1和第2晶体管。
2.根据权利要求1所述的电压转换电路，其特征在于：所述第1和第2晶体管是在相互不同的阱上形成。
3.根据权利要求1所述的电压转换电路，其特征在于：所述第1和第2晶体管中的一方在半导体基片上形成，另一方在半导体基片和同极性的阱上形成。
4.根据权利要求1所述的电压转换电路，其特征在于：所述第1和第2晶体管的阈值电压互不相同。
5.根据权利要求1所述的电压转换电路，其特征在于：向所述第1和第2晶体管沟道部分注入杂质的工序互不相同。
6.根据权利要求1所述的电压转换电路，其特征在于：向所述第1和第2晶体管的沟道区域注入杂质的工序相同。
7.根据权利要求1所述的电压转换电路，其特征在于：所述第1和第2晶体管是相同极性。
8.根据权利要求7所述的电压转换电路，其特征在于：所述第1、第2晶体管的阈值电压互不相同。
9.根据权利要求1所述的电压转换电路，其特征在于：所述第1、第2晶体管是耗尽型晶体管。
10.根据权利要求9所述的电压转换电路，其特征在于：所述第1、第2晶体管的阈值电压互不相同。
11.根据权利要求9所述的电压转换电路，其特征在于：向所述第1、第2晶体管的沟道部分注入杂质的工序互不相同。
12.根据权利要求9所述的电压转换电路，其特征在于：向所述第1、第2晶体管的沟道区域注入杂质的工序相同。
13.根据权利要求1所述的电压转换电路，其特征在于：所述第2电压是比所述第1电压高的电压，并且所述第2电压是比电源电压高的电压。
14.根据权利要求13所述的电压转换电路，其特征在于：所述第1电压是电源电压以下的电压。
15.根据权利要求14所述的电压转换电路，其特征在于：所述第2晶体管被连接到所述第2电路侧，所述第2晶体管的栅极绝缘膜的厚度比所述第1晶体管的栅极绝缘膜的厚度大。
16.根据权利要求14所述的电压转换电路，其特征在于：所述第2晶体管被连接到所述第2电路侧，所述第2晶体管的阈值电压比所述第1晶体管的阈值电压低。
17.根据权利要求14所述的电压转换电路，其特征在于：所述第1、第2晶体管是耗尽型晶体管。
18.根据权利要求14所述的电压转换电路，其特征在于：所述第1、第2晶体管的阈值电压互不相同。
19.根据权利要求14所述的电压转换电路，其特征在于：向所述第1、第2晶体管的沟道部分注入杂质的工序互不相同。
20.根据权利要求14所述的电压转换电路，其特征在于：向所述第1、第2晶体管的沟道区域注入杂质的工序相同。
CNB011375809A 2000-10-30 2001-10-30 电压转换电路 Expired - Lifetime CN1179415C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000330973 2000-10-30
JP330973/2000 2000-10-30
JP2001308693A JP4128763B2 (ja) 2000-10-30 2001-10-04 電圧切り替え回路
JP308693/2001 2001-10-04

Publications (2)

Publication Number Publication Date
CN1351377A CN1351377A (zh) 2002-05-29
CN1179415C true CN1179415C (zh) 2004-12-08

Family

ID=26603062

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011375809A Expired - Lifetime CN1179415C (zh) 2000-10-30 2001-10-30 电压转换电路

Country Status (5)

Country Link
US (4) US6501323B2 (zh)
JP (1) JP4128763B2 (zh)
KR (1) KR20020034889A (zh)
CN (1) CN1179415C (zh)
TW (1) TW546814B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101079618B (zh) * 2007-05-21 2010-06-30 黑龙江大学 Mos管阈值扩展电路和阈值扩展方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7095245B2 (en) * 2003-11-14 2006-08-22 Intel Corporation Internal voltage reference for memory interface
KR100714115B1 (ko) * 2005-07-29 2007-05-02 한국전자통신연구원 급격한 ｍｉｔ 소자, 그 소자를 이용한 고전압 잡음제거회로 및 그 제거회로를 포함한 전기전자시스템
KR100790977B1 (ko) 2006-01-13 2008-01-03 삼성전자주식회사 출력편차가 개선된 출력버퍼 및 이를 구비한평판표시장치용 소오스 드라이버
KR100710807B1 (ko) * 2006-05-19 2007-04-23 삼성전자주식회사 누설 전류 및 고전압 브레이크다운을 줄일 수 있는 고전압전달 회로 및 그것을 포함한 로우 디코더 회로
KR100776759B1 (ko) 2006-06-15 2007-11-19 주식회사 하이닉스반도체 반도체 메모리의 전원장치 및 그 제어방법
US7598794B1 (en) * 2006-09-28 2009-10-06 Cypress Semiconductor Corporation Well bias architecture for integrated circuit device
JP5332528B2 (ja) * 2008-11-14 2013-11-06 株式会社リコー 電子回路および電圧検出回路
US8248152B2 (en) * 2009-02-25 2012-08-21 International Business Machines Corporation Switched capacitor voltage converters
JP2012200083A (ja) * 2011-03-22 2012-10-18 Toshiba Corp スイッチング回路及びｄｃ−ｄｃコンバータ
JP2013005497A (ja) * 2011-06-13 2013-01-07 Toshiba Corp スイッチング回路及びｄｃ−ｄｃコンバータ
US9030855B2 (en) 2011-07-14 2015-05-12 Macronix International Co., Ltd. Semiconductor device, start-up circuit having first and second circuits and a single voltage output terminal coupled to a second node between the semiconductor unit and the first circuit, and operating method for the same
JP6013851B2 (ja) * 2012-09-27 2016-10-25 エスアイアイ・セミコンダクタ株式会社 基準電圧発生装置
CN103824551B (zh) * 2014-02-27 2016-06-01 上海和辉光电有限公司 一种栅极驱动电路及显示面板
JP6498649B2 (ja) * 2016-10-17 2019-04-10 株式会社東海理化電機製作所 レベルシフタ

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3749984A (en) * 1969-04-11 1973-07-31 Rca Corp Electroacoustic semiconductor device employing an igfet
US4595847A (en) * 1983-10-20 1986-06-17 Telmos, Inc. Bi-directional high voltage analog switch having source to source connected field effect transistors
JP2592234B2 (ja) * 1985-08-16 1997-03-19 富士通株式会社 半導体装置
JPH088334B2 (ja) 1989-01-13 1996-01-29 株式会社東芝 半導体集積回路
JP2660734B2 (ja) 1989-01-16 1997-10-08 株式会社日立製作所 半導体集積回路装置
FR2662303A1 (fr) * 1990-05-17 1991-11-22 Hello Sa Transistor mos a tension de seuil elevee.
JPH0590515A (ja) 1991-09-27 1993-04-09 Toshiba Corp 電圧転送回路
JP3242129B2 (ja) 1991-10-07 2001-12-25 株式会社コーセー 油性化粧料
JPH05174590A (ja) * 1991-12-20 1993-07-13 Sharp Corp 電源切り換え回路
KR940008206B1 (ko) 1991-12-28 1994-09-08 삼성전자 주식회사 고전압 스위치 회로
JP3242149B2 (ja) * 1992-05-29 2001-12-25 富士通株式会社 ダイナミック型分周回路
US5315188A (en) * 1992-11-02 1994-05-24 Samsung Electronics Co., Ltd. High voltage switching circuit
JPH06197001A (ja) * 1992-12-24 1994-07-15 Toshiba Corp レベル変換回路
KR0157343B1 (ko) * 1995-06-09 1998-12-01 김광호 반도체 메모리장치의 고전압 스위치 회로
JP3180662B2 (ja) 1996-03-29 2001-06-25 日本電気株式会社 電源切り替え回路
US6097238A (en) * 1997-01-10 2000-08-01 Xilinx, Inc. Circuit with ramp-up control and overcoming a threshold voltage loss in an NMOS transistor
KR100252476B1 (ko) * 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
US6215348B1 (en) * 1997-10-01 2001-04-10 Jesper Steensgaard-Madsen Bootstrapped low-voltage switch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101079618B (zh) * 2007-05-21 2010-06-30 黑龙江大学 Mos管阈值扩展电路和阈值扩展方法

Also Published As

Publication number Publication date
US20030067341A1 (en) 2003-04-10
CN1351377A (zh) 2002-05-29
TW546814B (en) 2003-08-11
JP4128763B2 (ja) 2008-07-30
KR20020034889A (ko) 2002-05-09
US20050218962A1 (en) 2005-10-06
US7132875B2 (en) 2006-11-07
US20070030048A1 (en) 2007-02-08
US7414454B2 (en) 2008-08-19
JP2002203910A (ja) 2002-07-19
US6501323B2 (en) 2002-12-31
US20020050850A1 (en) 2002-05-02
US6924690B2 (en) 2005-08-02

Similar Documents

Publication Publication Date Title
CN1179415C (zh) 电压转换电路
CN1297011C (zh) 半导体装置及其制造方法
CN1190853C (zh) 半导体器件
CN1302556C (zh) 半导体存储器件及半导体集成电路
CN1199285C (zh) 半导体装置
CN1521840A (zh) 绝缘体上硅衬底和半导体集成电路器件
CN1260815C (zh) 半导体装置
CN1297580A (zh) 静电保护电路以及使用了该电路的半导体集成电路
CN1905201A (zh) 半导体成像器件及其制造方法
CN1232032C (zh) 变换信号逻辑电平的电平变换电路
CN1658388A (zh) 静电放电保护电路
CN1266770C (zh) 半导体装置及其制造方法
CN1467856A (zh) 半导体装置及其制造方法
CN1928766A (zh) 参考电压产生电路、半导体集成电路及其装置
CN1428863A (zh) 半导体装置及其制造方法
CN1269213C (zh) 标准格子型半导体集成电路器件
CN1187836C (zh) 半导体存储装置
CN1087497C (zh) 半导体装置
CN1048596C (zh) 整流传送门电路
CN1176494A (zh) 半导体器件及其制作方法
CN1667829A (zh) 半导体集成电路及其修改方法
CN1438710A (zh) 半导体装置
CN1947336A (zh) 输出级系统
CN1577868A (zh) 非易失性半导体存储器件
CN1815630A (zh) 半导体存储器

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170727

Address after: Tokyo, Japan

Patentee after: Toshiba Storage Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Toshiba Corp

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20041208