CN1667829A - 半导体集成电路及其修改方法 - Google Patents

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Abstract

在功能块(A)和功能块(B)的集成电路之间的修改区域(50)中形成用以构成反相器单元的PMOS电路和NMOS电路。PMOS电路有漏极端子(26)、栅极端子(20)、源极端子(36)和P型活性部(24)。NMOS电路有漏极端子(28)、栅极端子(20)、源极端子(38)和N型活性部(30)。修改区域中除了上述构成要素以外，还形成用以输入来自功能块(A)的输出的输入端子(32)和用以向功能块(B)输出的输出端子(34)。该集成电路结构上的特征是形成于修改区域的缓冲器单元(52)是以这种电路图案构成：对输入端子(32)和输出端子(34)的位置以及PMOS电路和NMOS电路的安装形成不作变更，而通过金属布线层将PMOS电路的漏极端子和NMOS电路的漏极端子连接，且将输入端子和输出端子的连接部切断，从而可修改为反相器单元。能够仅修改一块用于形成金属布线层的曝光用掩模来变更集成电路的布图。

Description

半导体集成电路及其修改方法
技术领域
本发明涉及半导体集成电路(以后简单称为“集成电路”)的结构，具体涉及通过只修改一块用于形成金属布线层的曝光用掩模，就能变更集成电路的逻辑动作功能的集成电路的结构及其修改方法。
背景技术
基于集成电路的布图设计阶段的规格变更或者在制造工艺中的操作试验中发现操作不良等的理由，需要修改逻辑电路，因此，出现必需变更电路布图的情况。这种修改需要相当长的时间，且存在制造成本上升等的问题。为此，作为使上述电路修改容易并可缩短修改所需的时间的方法，采用如变更要设置的扩散层种类，或者预先配置栅电极的结构等的对策，以在晶胞元(cell base)的布图区域的金属布线下方设置用于电路修改的附加用晶体管(例如，参照专利文献特开平7-130858号公报)。
另外，还研究所谓的母片法，即用其制造工序进行到金属布线工序的前工序的半成品晶片(母片)，获得按照该阶段由用户指定的电路功能形成布线和保护膜等的成品晶片(例如参照专利文献WO00/05764号公报)。但是，这种方法却难以用到以下情况，即在集成电路的布图设计(lay out)结束后的发货检查等的阶段发现电路动作上的问题而需要修改电路一部分的情况，或者试制集成电路后发现有不良情况而需要对集成电路增加新电路的情况等。
进行集成电路的电路修改时，即使其目的仅为使一部分的逻辑动作反相，也要变更全部制造工序，或者，如专利文献特开平7-130858号公报或专利文献WO00/05764号公报中公开的那样，进行了假定电路修改的特别的措施时，也至少要修改两块曝光用掩模。就是说，采用可设置附加用晶体管地预先确保备用空间的方法(如上述专利文献特开平7-130858号公报中所示)或用备用晶体管变更用于形成布线层的曝光用掩模的方法(如专利文献WO00/05764号公报中所示)时，也至少要修改用以形成金属布线层的曝光用掩模和用以形成接触层(或者通孔)的曝光用掩模这两块曝光用掩模。
这里，假定因在集成电路的布图设计结束后或实际上试制了集成电路后发现有不良情况而必须增加电路的情况，说明需要变更全部制造工序的传统技术的基本问题。参照图1，举例说明由传统技术构成的集成电路中需要对该集成电路内的两个部位的集成电路部分之间插入逻辑反相电路的修改的情况。
图1是插入逻辑反相电路前的集成电路的安装示意图。其一方金属布线层10设定于电源电位(VDD)，而另一方金属布线层14设定于接地电位(VSS)。实线的四边形16与18是分别由具有单一功能的电路构成的功能块区域，为便于说明，以后将各功能块区域分别标记为功能块A(第一功能块)16与功能块B(第二功能块)18。图1中，在表示为功能块A与功能块B的区域上形成的集成电路通过金属布线层12相连。即，来自功能块A的输出直接输入到功能块B。
考虑需要在该功能块A与功能块B的功能块之间插入逻辑反相电路(以后还称为“反相器单元”)的修改的情况。这时，必须在功能块A和功能块B的集成电路之间(以后还称为“修改区域”)形成在构成逻辑反相电路时必要的PMOS(P-channel Metal-OxideSemiconductor)电路或NMOS(N-channel Metal-Oxide Semiconductor)电路。
就是说，必须在功能块A和功能块B之间插入逻辑反相电路(反相器单元)。图1中，由A和B表示的正方形象征该功能块A与功能块B。在以后所示的同样的电路图中，同样用A和B象征该功能块A与功能块B。
在图1所示的集成电路上需要插入逻辑反相电路，因此，需要确保用以将逻辑反相电路插入功能块A和功能块B的集成电路之间的修改区域，有必要扩大功能块A和功能块B之间的间隔。因此，为进行上述插入反相器单元的电路修改而需要改正整个集成电路的布图设计。即，需要对制造集成电路时所必要的整个曝光掩模进行修改，而这种电路修改的操作上要花很多时间且成本高而成为负担。
发明内容
本发明的目的在于，提供在集成电路布图结束后或试制集成电路后发现有不良情况而必须变更集成电路的逻辑动作功能时，具有可容易进行集成电路的设计变更的布图的集成电路。
为达成该目的，本发明的集成电路结构具有如下特征。
第一集成电路由功能块A(第一功能块)和功能块B(第二功能块)以及在第一功能块和第二功能块之间配置的缓冲器单元构成。以下还将功能块A称为第一功能块、将功能块B称为第二功能块。缓冲器单元的结构包含PMOS电路和NMOS电路，且PMOS电路的漏极端子和NMOS电路的漏极端子相分离，而且缓冲器单元的输入端子和输出端子相连。并且，该缓冲器单元是以这种电路图案构成：对输入端子位置、输出端子位置、PMOS电路与NMOS电路的安装形状不作变更，而通过金属布线层将PMOS电路的漏极端子和NMOS电路的漏极端子连接，并且，将输入端子和输出端子之间的连接部切断，从而可将该缓冲器单元修改为反相器单元。
第二集成电路由第一功能块、第二功能块以及在第一功能块与第二功能块之间配置的反相器单元构成。与第一发明的不同点在于，其结构中配置反相器单元来取代缓冲器单元。因此，PMOS电路的漏极端子和NMOS电路的漏极端子通过金属布线层相连接，且输入端子和输出端子相分离。与之成对比，可进行以下的修改。即，对输入端子位置、输出端子位置以及PMOS电路和NMOS电路的安装形状不作变更，而将PMOS电路的漏极端子和NMOS电路的漏极端子切断，且将反相器单元的输入端子和输出端子连接。通过这种修改，该反相器单元被修改为缓冲器单元。
第三集成电路是由第一功能块、第二功能块以及在第一功能块与第二功能块之间配置的缓冲器单元构成的半导体集成电路。与第一集成电路的共同点在于，缓冲器单元的结构包含PMOS电路和NMOS电路，且PMOS电路的漏极端子和NMOS电路的漏极端子相分离，缓冲器单元的输入端子和输出端子相连接。其不同点在于，PMOS电路的漏极端子与设定为电源电位的金属布线层相连，NMOS电路的漏极端子与设定为接地电位的金属布线层相连。而且，该缓冲器单元是以这种电路图案构成：对输入端子位置、输出端子位置以及PMOS电路与NMOS电路的安装形状不作变更，而通过金属布线层将PMOS电路的漏极端子和NMOS电路的漏极端子连接，并将PMOS电路的漏极端子与设定为电源电位的金属布线层之间的连接部切断，且将NMOS电路的漏极端子与设定为接地电位的金属布线层之间的连接部切断，并且，将输入端子和输出端子之间的连接部切断，从而可将该缓冲器单元修改为反相器单元。
第四集成电路由第一功能块、第二功能块以及在第一功能块与第二功能块之间配置的缓冲器单元构成。与第三集成电路的共同点在于，缓冲器单元的结构包含PMOS电路和NMOS电路，PMOS电路的漏极端子和NMOS电路的漏极端子相分离，且PMOS电路的漏极端子与设定为电源电位的金属布线层相连，NMOS电路的漏极端子与设定为接地电位的金属布线层相连。其不同点在于，第一功能块的输出端与第二功能块的输入端，不经由PMOS电路和NMOS电路的栅极端子而通过金属布线层相连接。
另外，该缓冲器单元，对输出端子位置、输入端子位置以及PMOS电路和NMOS电路的安装形状不作变更，而通过金属布线层将PMOS电路的漏极端子和NMOS电路的漏极端子连接，并将PMOS电路的漏极端子与设定为电源电位的金属布线层之间的连接部切断，将NMOS电路的漏极端子与设定为接地电位的金属布线层之间的连接部切断，将连接了第一功能块的输出端和第二功能块的输入端的金属布线层切断，并且，将缓冲器单元的输出端子连接到PMOS电路和NMOS电路的漏极端子，将缓冲器单元的输入端子连接到PMOS电路和NMOS电路的栅极端子。通过这种修改，可将该缓冲器单元修改为反相器单元。
第五集成电路由第一功能块、第二功能块以及在第一功能块与第二功能块之间按第一功能块、前级反相器单元、后级反相器单元及第二功能块的顺序配置的该前级反相器单元和后级反相器单元构成。前级反相器单元和后级反相器单元的结构中各自包含PMOS电路和NMOS电路。后级反相器单元的PMOS电路的漏极端子和后级反相器单元的NMOS电路的漏极端子通过金属布线层相连，且前级反相器单元的PMOS电路和NMOS电路的漏极端子与后级反相器单元的栅极端子通过金属布线层相连，而且后级反相器单元的输出端子和后级反相器单元的栅极端子之间相分离。另外，该后级反相器单元是以这种电路图案构成：对后级反相器单元的输出端子位置、后级反相器单元的栅极端子位置以及PMOS电路与NMOS电路的安装形状不作变更，而将后级反相器单元的PMOS电路的漏极端子和后级反相器单元NMOS电路的漏极端子切断，并通过金属布线层将后级反相器单元的输出端子和后级反相器单元的栅极端子连接，从而可将该后级反相器单元修改为后级缓冲器单元。
第六集成电路由第一功能块、第二功能块以及在第一功能块与第二功能块之间按第一功能块、前级反相器单元、后级缓冲器单元、第二功能块的顺序配置的该前级反相器单元和后级缓冲器单元构成。与第五集成电路的不同点在于，其结构中配置后级缓冲器单元来取代后级反相器单元。因此，第六集成电路的修改前的集成电路结构与第五集成电路的修改后的集成电路结构相同。就是说，前级反相器单元与后级缓冲器单元的结构中各自包含PMOS电路和NMOS电路，前级反相器单元的PMOS电路和NMOS电路的漏极端子与后级缓冲器单元的栅极端子通过金属布线层相连接，后级缓冲器单元的PMOS电路的漏极端子和后级缓冲器单元的NMOS电路的漏极端子相分离，而且后级缓冲器单元的输出端子和后级缓冲器单元的栅极端子通过金属布线层相连。与之成对比，可进行以下的修改。即，对后级缓冲器单元的输出端子位置、后级缓冲器单元的栅极端子位置以及PMOS电路与NMOS电路的安装形状不作变更，而通过金属布线层将后级缓冲器单元的PMOS电路的漏极端子和后级缓冲器单元的NMOS电路的漏极端子连接，并且将后级缓冲器单元的输出端子和后级缓冲器单元的栅极端子切断。通过这种修改，后级缓冲器单元被修改为后级反相器单元。
第七集成电路由第一功能块、第二功能块以及在第一功能块与第二功能块之间按第一功能块、前级反相器单元、后级缓冲器单元及第二功能块的顺序配置的该前级反相器单元和后级缓冲器单元构成。前级反相器单元和后级缓冲器单元的结构中各自包含PMOS电路和NMOS电路，后级缓冲器单元的PMOS电路的漏极端子和后级缓冲器单元的NMOS电路的漏极端子相分离，后级缓冲器单元的PMOS电路的漏极端子与设定为电源电位的金属布线层相连，并且后级缓冲器单元的NMOS电路的漏极端子与设定为接地电位的金属布线层相连。另外，后级缓冲器单元的输出端子和后级缓冲器单元的栅极端子通过金属布线层相连。另外，前级反相器单元的PMOS电路和NMOS电路的漏极端子与后级缓冲器单元的栅极端子通过金属布线层相连。
后级缓冲器单元是以这种电路图案构成：对输出端子位置、输入端子位置以及后级缓冲器单元的PMOS电路与后级缓冲器单元的NMOS电路的安装形状不作变更，而通过金属布线层将后级缓冲器单元的PMOS电路的漏极端子和后级缓冲器单元的NMOS电路的漏极端子连接，并将PMOS电路的漏极端子与设定为电源电位的金属布线层之间的连接部切断，将NMOS电路的漏极端子与设定为接地电位的金属布线层之间的连接部切断，并将后级缓冲器单元的输出端子和后级缓冲器单元的栅极端子切断，从而可将该后级缓冲器单元修改为后级反相器单元。
第八集成电路由第一功能块、第二功能块以及在第一功能块与第二功能块间按第一功能块、前级反相器单元、后级缓冲器单元及第二功能块的顺序配置的该前级反相器单元和后级缓冲器单元构成。前级反相器单元和后级缓冲器单元的结构中各自包含PMOS电路和NMOS电路，且后级缓冲器单元的PMOS电路的漏极端子和后级缓冲器单元的NMOS电路的漏极端子相分离，后级缓冲器单元的PMOS电路的漏极端子与设定为电源电位的金属布线层相连，而且后级缓冲器单元的NMOS电路的漏极端子与设定为接地电位的金属布线层相连。后级缓冲器单元的输出端子和前级反相器单元的PMOS电路以及NMOS电路的漏极端子相连，前级反相器单元的PMOS电路和NMOS电路的漏极端子与后级缓冲器单元的栅极端子相分离。
前级反相器单元与后级缓冲器单元是以这种电路图案构成：对后级缓冲器单元的输出端子位置、前级反相器单元的输入端子位置以及后级缓冲器单元的PMOS电路和后级缓冲器单元的NMOS电路的安装形状不作变更，而将后级缓冲器单元的PMOS电路的漏极端子和后级缓冲器单元的NMOS电路的漏极端子连接，并将PMOS电路的漏极端子与设定为电源电位的金属布线层之间的连接部切断，将NMOS电路的漏极端子与设定为接地电位的金属布线层之间的连接部切断，将后级缓冲器单元的输出端子与前级反相器单元的PMOS电路和NMOS电路的漏极端子切断，并将前级反相器单元的PMOS电路和NMOS电路的漏极端子与后级缓冲器单元的栅极端子连接，从而可将该后级缓冲器单元修改为后级反相器单元。
依据上述的本发明的第一至第八集成电路，由第一功能块、第二功能块以及在第一功能块与第二功能块之间配置的缓冲器单元构成。就是说，PMOS电路的漏极端子和NMOS电路的漏极端子相分离，并且缓冲器单元的输入端子和输出端子以相连的状态形成缓冲器电路部分。其中，将PMOS电路的漏极端子和NMOS电路的漏极端子连接，并且将输入端子和输出端子之间的连接部切断，从而能够将该缓冲器单元修改为反相器单元。该修改过程通过仅变更与PMOS电路的漏极端子和NMOS电路的漏极端子之间以及缓冲器单元的输入端子和输出端子之间的各金属布线层形状的变更对应的一块曝光用掩模就可以应对，且无需移动已存在的第一功能块或第二功能块等。即，无需变更与金属布线层形状的变更对应的曝光用掩模以外的、例如用以构成栅极、漏极、源极等的曝光用掩模。
附图说明
图1是用以说明对由传统技术构成的集成电路进行修改时的情况的示图。
图2是用以说明本发明的第一集成电路的结构的示图。
图3是用以说明本发明的第二集成电路的结构的示图。
图4是用以说明本发明的第三集成电路的结构的示图。
图5是用以说明本发明的第四集成电路的结构的示图。
图6是用以说明浮动晶体管效应与晶体管动作的高速化的示图。
图7是用以说明本发明的第五集成电路的结构的示图。
图8是用以说明本发明的第六集成电路的结构的示图。
图9是用以说明本发明的第七集成电路的结构的示图。
图10是用以说明本发明的第八集成电路的结构的示图。
(符号说明)
10、12、14、70、72、74、76、78、79、80、83、85：金属布线层；16：功能块A(第一功能块)；18：功能块B(第二功能块)；20、90、96、160、162：栅极端子；22：离子注入P型离子的区域；24：P型活性部；26、27、28、29：漏极端子；30：N型活性部；32、92：输入端子；34：输出端子；36、38：源极端子；40、50、54、58、62、110、122、134、146：修改区域；42：逻辑反相电路(反相器单元)；52、60、64：缓冲器单元；56：反相器单元；82：源极部；84：漏极部；86：栅极部；88：绝缘膜；90：栅电极；100：衬底；112、124、136、148：前级修改区域；114、126、138、150：后级修改区域；118、130、142、154：前级反相器单元；120：后级反相器单元；132、144、156：后级缓冲器单元
具体实施方式
以下，参照附图就本发明的实施方式进行说明。还有，各图仅在能够理解本发明的程度上概略地表示各构成要素的形状、大小和配置关系，因此，本发明不受图中示例的限定。还有，以下说明仅为优选例，并且，例示的数值条件也不构成任何限定。另外，各图中相同的构成要素上均加注同一符号，不重复其说明。另外，各图中，为了容易使图示清晰，在不误解本发明宗旨的范围内有忽略其严密性的部分。
以下的实施例1至实施例8的说明中，还将电源电位称为第一电位、将接地电位称为第二电位。还将形成第一功能块的区域称为第一区域、将形成第二功能块的区域称为第二区域。
另外，还将PMOS电路的漏极端子、源极端子、栅极端子分别称为第一漏极端子、第一源极端子、第一栅极端子；将NMOS电路的漏极端子、源极端子、栅极端子分别称为第二漏极端子、第二源极端子、第二栅极端子。
另外，在以下的实施例5至实施例8中也同样地，将构成第一区域和第二区域之间配置的前级与后级反相器单元或者缓冲器单元的漏极端子、源极端子、栅极端子分别如下改称的情况。将由在前级形成的反相器单元或者缓冲器单元构成的PMOS电路的漏极端子、源极端子、栅极端子还分别称为第一漏极端子、第一源极端子、第一栅极端子；将NMOS电路的漏极端子、源极端子、栅极端子分别称为第二漏极端子、第二源极端子、第二栅极端子。另一方面，将由在后级形成的反相器单元或者缓冲器单元构成的PMOS电路的漏极端子、源极端子、栅极端子还分别称为第三漏极端子、第三源极端子、第三栅极端子；将NMOS电路的漏极端子、源极端子、栅极端子分别称为第四漏极端子、第四源极端子、第四栅极端子。
实施例1
参照图2(A)与(B)，说明本发明的第一集成电路的结构。图2(A)是本发明的第一集成电路的布线图案的安装示意图。另外，图2(B)是本发明的第一集成电路的电路图。
本发明的第一集成电路是基本上基于以下的技术思想而构成的集成电路。即，其特征是：有输出端子的第一功能块；有与输出端子相连的输入端子的第二功能块；有第一漏极端子、与第一电源相连的第一源极端子以及与输出端子相连的第一栅极端子的PMOS电路；以及有第二漏极端子、与第二电源相连的第二源极端子以及与输出端子相连的第二栅极端子的NMOS电路。另外，还有这样的特征：设有形成第一功能块的第一区域和形成第二功能块的第二区域，在第一区域和第二区域的区域之间配置了其栅极端子与第一功能块相连的PMOS电路和NMOS电路，在第一区域和第二区域之间第一功能块和第二功能块相连接。
第一集成电路由以下的部分构成：功能块A(第一功能块)16和功能块B(第二功能块)18以及在第一功能块16与第二功能块18之间配置的修改区域50。一方的金属布线层10设定为电源电位(VDD)，另一方的金属布线层14设定为接地电位(VSS)。实线的四边形16与18分别表示各自由具有单一功能的电路构成的第一功能块与第二功能块。这些单元之间的修改区域50中，形成PMOS电路或NMOS电路等。PMOS电路的结构中有漏极端子26、栅极端子20、源极端子36和P型活性部24。离子注入了P型离子的区域22表示作为NMOS电路动作的区域之间的边界。另一方面，NMOS电路的结构中有漏极端子28、栅极端子20、源极端子38和N型活性部30。PMOS电路的漏极端子26、NMOS电路的漏极端子28分别由粗实线的四边形包围。
修改区域50在本实施例中，成为形成缓冲器单元52的区域。在修改区域50中，上述构成要素以外，还形成了用以输入来自功能块A的输出的输入端子32和用以向功能块B输出的输出端子34。输入端子32和输出端子34分别由粗虚线的四边形包围。
第一集成电路中PMOS电路的漏极端子26和NMOS电路的漏极端子28相分离，且缓冲器单元52的输入端子32和输出端子34相连。另外，依据该第一集成电路，在PMOS电路的漏极端子26和NMOS电路的漏极端子28之间的空间，除了配置将第一功能块16和第二功能块18连接的金属布线层70以外，不再交叉配置其它的金属布线层，以能连接漏极端子26和漏极端子28。
图2(B)是与在图2(A)所示的功能块A和功能块B的集成电路之间的修改区域50上插入缓冲器单元52时的安装示意图对应的电路图。在第一功能块16和第二功能块18之间插入了缓冲器单元52。
依据图2(A)与(B)所示的本发明的第一集成电路的结构，缓冲器单元52是以这种电路图案构成：对输入端子32的位置、输出端子34的位置、PMOS电路与NMOS电路的安装形状不作变更，而通过金属布线层连接PMOS电路的漏极端子26和NMOS电路的漏极端子28，且切断输入端子32和输出端子34之间的连接部72，从而可将该缓冲器单元52修改为反相器单元。就是说，依据第一集成电路的结构，在PMOS电路的漏极端子26和NMOS电路的漏极端子28之间的空间，除了金属布线层70以外，不交叉配置用以配置其它的信号线的金属布线层，因此，根据需要配置新的金属布线层，从而能够将PMOS电路的漏极端子26和NMOS电路的漏极端子28连接。通过这种电路修改，将在修改区域50形成的缓冲器单元52修改为反相器单元的集成电路，成为以下参照图3说明的第二集成电路。
依据上述的本发明的第一集成电路，仅变更一块与在PMOS电路的漏极端子26和NMOS电路的漏极端子28之间以及在缓冲器单元的输入端子32和输出端子34之间的各金属布线层形状的变更对应的曝光用掩模就能应付电路修改，而无需变更已有的第一功能块16或第二功能块18等的位置。
另外，上述电路修改通过包含如下步骤的半导体集成电路的修改方法来实现。就是说，该半导体集成电路的修改方法包括如下步骤：保持输出端子与第一和第二漏极端子的连接，并切断输出端子和输入端子的连接的步骤以及将第一漏极端子、第二漏极端子和输入端子连接的步骤。
实施例2
参照图3(A)和(B)，说明本发明的第二集成电路的结构。图3(A)是本发明的第二集成电路的布线图案的安装示意图。另外，图3(B)是本发明的第二集成电路的电路图。
本发明的第二集成电路是基本上根据如下的技术思想而构成的集成电路。即，其特征在于包括以下的部分：有输出端子的第一功能块；有与输出端子相连的输入端子的第二功能块；有第一漏极端子、与第一电源相连的第一源极端子以及与输出端子相连的第一栅极端子的PMOS电路；以及有第二漏极端子、与第二电源相连的第二源极端子以及与输出端子相连的第二栅极端子的NMOS电路。另外，还有这样的特征：即第一漏极端子和第二漏极端子相连。
第二集成电路的结构中有第一功能块16、第二功能块18以及在第一功能块16和第二功能块18之间的修改区域54上配置的反相器单元56。与第一集成电路的不同点在于：配置了反相器单元56来取代缓冲器单元52。因此，第二集成电路的修改前的结构与第一集成电路的修改后的结构相同。即，PMOS电路的漏极端子26和NMOS电路的漏极端子28通过金属布线层74相连接，且输入端子32和输出端子34相分离。
另外，依据该第二集成电路，在输入端子32和输出端子34之间的空间，配置了金属布线层，作为不能交叉配置用以配置其它信号线的金属布线层的区域而构成，以能连接输入端子32和输出端子34。对此可进行以下的修改。即，对输出端子34的位置、输入端子32的位置以及PMOS电路和NMOS电路的安装形状不作变更，而将PMOS电路的漏极端子26和NMOS电路的漏极端子28切断(切断金属布线层74)，且将反相器单元56的输入端子32和输出端子34连接。通过这种修改，反相器单元56被修改为缓冲器单元52。
依据上述的本发明的第二集成电路，与第一集成电路的场合同样地，通过仅变更一块与在PMOS电路的漏极端子26和NMOS电路的漏极端子28之间(配置金属布线层74的空间)以及在缓冲器单元的输入端子32和输出端子34之间(输入端子32和输出端子34之间的连接部72(参照图1(A)))的各金属布线层形状的变更对应的曝光用掩模，就能应付电路修改，而无需对已有的第一功能块或第二功能块等进行移动。
实施例3
参照图4(A)和(B)，说明本发明的第三集成电路的结构。图4(A)是本发明的第三集成电路的布线图案的安装示意图。另外，图4(B)是本发明的第三集成电路的电路图。
本发明的第三集成电路是基本上基于如下的技术思想而构成的集成电路。即，其特征在于设有：有输出端子的第一功能块；有与输出端子相连的输入端子的第二功能块；有第一漏极端子、与第一电源相连的第一源极端子以及与输出端子相连的第一栅极端子的PMOS电路；有第二漏极端子、与第二电源相连的第二源极端子以及与输出端子相连的第二栅极端子的NMOS电路。另外，还有这样的特征：第一漏极端子与第一电源相连，第二漏极端子与第二电源相连。另外，还有PMOS电路的栅极端子和漏极端子与第一电源相连、NMOS电路的栅极端子和漏极端子与第二电源相连的特征。
第三集成电路的结构中有第一功能块16、第二功能块18以及在第一功能块16和第二功能块18之间的修改区域58上配置的缓冲器单元60。
与第一集成电路相同的是缓冲器单元60包含PMOS电路和NMOS电路，且PMOS电路的漏极端子26和NMOS电路的漏极端子28相分离，并且，缓冲器单元60的输入端子32和输出端子34相连。其不同点在于：PMOS电路的漏极端子26通过金属布线层76与设定为电源电位(VDD)的金属布线层10相连，NMOS电路的漏极端子28通过金属布线层78与设定为接地电位(VSS)的金属布线层14相连。
还有，该缓冲器单元60是以这种电路图案构成：对输出端子34的位置、输入端子32的位置以及PMOS电路与NMOS电路的安装形状不作变更，而将输入端子32和输出端子34之间的连接部72切断，并将PMOS电路的漏极端子26与设定为电源电位的金属布线层10之间的连接部即金属布线层76切断，且将NMOS电路的漏极端子28与设定为接地电位的金属布线层14之间的连接部即金属布线层78切断，从而可修改为反相器单元。
与第一集成电路相同的是第三集成电路中，PMOS电路的漏极端子26和NMOS电路的漏极端子28相分离，且缓冲器单元的输入端子32和输出端子34通过连接部72相连。另外，为了将PMOS电路的漏极端子26和NMOS电路的漏极端子28分别固定为电源电位(VDD)和接地电位(VSS)，通过金属布线层76与金属布线层78，分别与金属布线层10与金属布线层14相连。
因此，通过仅变更一块与在PMOS电路的漏极端子26和NMOS电路的漏极端子28之间、在缓冲器单元60的输入端子32和输出端子34之间以及PMOS电路的漏极端子26与NMOS电路的漏极端子28的各金属布线层形状的变更对应的曝光用掩模就能应对，而无需对已有的第一功能块或第二功能块等进行移动，这样的优点是同样的。
与第一集成电路的不同点在于，PMOS电路的漏极端子26通过金属布线层76与设定为电源电位(VDD)的金属布线层10相连，且NMOS电路的漏极端子28通过金属布线层78与设定为接地电位(VSS)的金属布线层14相连。因此，上述第一集成电路的形状是在PMOS电路的漏极端子26与设定为电源电位(VDD)的金属布线层10之间以及在NMOS电路的漏极端子28与设定为接地电位(VSS)的金属布线层14之间，可配置其它的信号线的形状，与之相比，该第三集成电路不具有这样的自由度。
但是，能够防止所谓的浮动晶体管效应。就是说，由于第三集成电路中PMOS电路的漏极端子26固定为电源电位(VDD)，且NMOS电路的漏极端子28固定为接地电位(VSS)，PMOS电路的漏极端子26和NMOS电路的漏极端子28不会成为电位不定的所谓的空端子的状态。结果，在集成电路图和电路线路图的一致性检验实验中，因电位不定的所谓的空端子的存在而不会发生伪错误。因此，具有这样的优点：作这种检验实验时，不需要为将空端子固定为电源电位或者接地电位的连接操作，即称为浮动晶体管处理的处理(如后详述)。
实施例4
参照图5(A)和(B)，说明本发明的第四集成电路的结构。图5(A)是本发明的第四集成电路的布线图案的安装示意图。另外，图5(B)是本发明的第四集成电路的电路图。
本发明的第四集成电路是基本上基于如下的技术思想而构成的集成电路。即，其特征在于设有：有输出端子的第一功能块；有与输出端子相连的输入端子的第二功能块；有第一漏极端子、与第一电源相连的第一源极端子以及与输出端子相连的第一栅极端子的PMOS电路；以及有第二漏极端子、与第二电源相连的第二源极端子以及与输出端子相连的第二栅极端子的NMOS电路。另外，还有这样的特征：第一漏极端子与第一电源相连，第二漏极端子与第二电源相连，第一栅极端子与第二栅极端子相连。
第四集成电路的结构中有第一功能块16、第二功能块18以及在第一功能块16和第二功能块18之间的修改区域62上配置的缓冲器单元64。与第三集成电路相同的是：缓冲器单元64的结构包含PMOS电路和NMOS电路，且PMOS电路的漏极端子26和NMOS电路的漏极端子28相分离，PMOS电路的漏极端子26通过金属布线层76与设定为电源电位(VDD)的金属布线层10相连，并且，NMOS电路的漏极端子28通过金属布线层78与设定为接地电位(VSS)的金属布线层14相连。其不同点在于：缓冲器单元64的输入端子32和输出端子34与PMOS电路和NMOS电路的栅极端子20相分离。
还有，该缓冲器单元64中，对输出端子34的位置、输入端子32的位置以及PMOS电路与NMOS电路的安装形状不作变更，而通过金属布线层将PMOS电路的漏极端子26和NMOS电路的漏极端子28连接，并将PMOS电路的漏极端子26与设定为电源电位(VDD)的金属布线层10之间的连接部76切断，将NMOS电路的漏极端子28与设定为接地电位(VSS)的金属布线层14之间的连接部78切断，并将输入端子32和输出端子34之间的连接部(金属布线层)79切断，并且，能够将缓冲器单元的输出端子34和输入端子32与PMOS电路和NMOS电路的栅极端子20连接。通过这种修改，能够将该缓冲器单元64修改为反相器单元。
与第三集成电路相同的是上述的本发明的第四集成电路的结构中，PMOS电路的漏极端子26和NMOS电路的漏极端子28相分离，且PMOS电路的漏极端子26通过金属布线层76与设定为电源电位(VDD)的金属布线层10相连，且NMOS电路的漏极端子28通过金属布线层78与设定为接地电位(VSS)的金属布线层14相连。另外，缓冲器单元64的输入端子32和输出端子34与PMOS电路和NMOS电路的栅极端子20相分离地形成。
因此，通过仅变更一块与在PMOS电路的漏极端子26和NMOS电路的漏极端子28之间、在缓冲器单元64的输入端子32和输出端子34之间72以及缓冲器单元64的输入端子32和输出端子34与PMOS电路和NMOS电路的栅极端子20的、各金属布线层形状的变更对应的曝光用掩模，就能应付电路修改，而无需对已有的第一功能块或第二功能块等进行移动，这样的优点是相同的。
与第三集成电路的不同点在于，缓冲器单元的输入端子32和输出端子34与PMOS电路和NMOS电路的栅极端子20相分离地形成。因此，栅极端子20的面积实质上变小，从而，作为晶体管的静电电容变小，具有提高动作速度的优点。
这里，参照图6(A)、(B)和(C)，以NMOS电路为例说明不需要进行上述所谓的浮动晶体管处理的处理的理由以及利用减小作为晶体管的静电电容来提高动作速度的理由。在用PMOS电路时，只是对栅极端子的漏极端子(或者源极端子)的电位关系与NMOS电路相反，本质上与以下的说明无改变。图6(A)是NMOS电路的安装剖视图，图6(B)是用以说明因栅极端子的结构产生的NMOS电路所保持的静电容量的示图。图6(C)是NMOS电路的电路图。
图6(A)所示的NMOS电路在衬底100上形成了源极部82与漏极部84。而栅极部86隔着绝缘膜88形成在源极部82与漏极部84的上部。栅极部86上连接了栅电极90，但这里为方便说明将栅极部86和栅电极90统称为栅极端子90。在图4(A)或图5(A)所示的缓冲器单元的NMOS电路部分与该图6(A)所示的NMOS电路如下对应。即，源极部82和漏极部84分别通过金属布线层80和金属布线层78与设定为接地电位(VSS)的金属布线层14相连。源极部82和漏极部84设定为接地电位(VSS)。
在图4(A)与图5(A)所示的缓冲器单元中，源极部82与源极端子38相对应，漏极部84与漏极端子28相对应。就是说，图6(A)所示的NMOS电路的安装剖视图表现为图6(C)所示的NMOS电路的电路图。由图6(A)与图6(C)可知：NMOS电路的漏极端子28与源极端子38固定为接地电位(VSS)，不会成为电位不定的空端子状态。
如图6(B)所示，在设定为接地电位(VSS)的源极部82和漏极部84与栅极部86之间，隔着绝缘层88构成电容结构。就是说，如此构成的电容的容量依赖于与栅极端子90相连的栅极部86的面积。该面积越小，电容的容量就越小，与之相应地NMOS电路的动作速度成为高速。如上所述，第三集成电路中，缓冲器单元的输入端子32和输出端子34与PMOS电路和NMOS电路的栅极端子20相分离地形成，因此，栅极端子20的面积实质上变小，从而作为晶体管的静电电容变小，提高了动作速度。
另外，如上所述，源极部82与漏极部84设定为接地电位(VSS)。就是说，NMOS电路的漏极端子28和源极端子38固定为接地电位(VSS)，不会成为电位不定的所谓的空端子状态。相反，如第一集成电路那样，在NMOS电路的漏极端子28和金属布线层14之间未连接时，NMOS电路的漏极端子28与源极端子38的电位不会确定为一定值而不稳定，可知在进行设计电路图和实际试制的电路之间的一致性检验实验时会出现伪错误。因此，需要用特别的夹具进行将NMOS电路的漏极端子28与源极端子38临时连接到设定为接地电位(VSS)的金属布线层14的、所谓的浮动晶体管处理。
实施例5
参照图7(A)和(B)，说明本发明的第五集成电路的结构。图7(A)是本发明的第五集成电路的布线图案的安装示意图。另外，图7(B)是本发明的第五集成电路的电路图。
本发明的第五集成电路是基本上基于如下的技术思想而构成的集成电路。即，其特征在于：设有形成第一功能块的第一区域和形成第二功能块的第二区域，在第一区域和第二区域之间，形成有第一源极端子、第一漏极端子以及第一栅极端子的第一PMOS电路；有第二源极端子、第二漏极端子以及第二栅极端子的第二PMOS电路；有第三源极端子、第三漏极端子以及第三栅极端子的第三NMOS电路；以及有第四源极端子、第四漏极端子以及第四栅极端子的第四NMOS电路，而且，第一和第二源极端子与第一电源相连，第三和第四源极端子与第二电源相连，第一功能块与第一和第三栅极端子相连，按照第一和第三漏极端子的连接，第二和第四栅极端子或第二和第四漏极端子与第二功能块相连。另外，还有这样的特征：第一和第三漏极端子与第二和第四栅极端子相连，第二和第四漏极端子与第二功能块相连。
第五集成电路的结构中有第一功能块16、第二功能块18以及在第一功能块16与第二功能块18之间按将第一功能块16、前级反相器单元118、后级反相器单元120、第二功能块18的顺序配置的该前级反相器单元118和后级反相器单元120。前级反相器单元118与后级反相器单元120各自包含PMOS电路和NMOS电路。后级反相器单元120的PMOS电路的漏极端子26和后级反相器单元的NMOS电路的漏极端子28通过金属布线层74相连接，且后级反相器单元120的输出端子34和后级反相器单元的栅极端子96被切断。另外，前级反相器单元118的PMOS电路和NMOS电路的漏极端子27、29与后级反相器单元120的栅极端子160通过金属布线层83相连接。
还有，该后级反相器单元120是以这种电路图案构成：对后级反相器单元120的输出端子34位置、后级反相器单元120的栅极端子96位置以及PMOS电路与NMOS电路的安装形状不作变更，而将后级反相器单元120的PMOS电路的漏极端子26和后级反相器单元120的NMOS电路的漏极端子28切断，并将后级反相器单元120的输出端子34和后级反相器单元120的栅极端子96通过金属布线层连接，从而可将后级反相器单元120修改为后级缓冲器单元。
还有，前级反相器单元118与后级反相器单元120分别形成在修改区域110的前级修改区域112和后级修改区域114上。因此，在修改区域110上形成的逻辑电路单元是将反相器单元串联地2级连接而形成的缓冲器单元。
另外，在后级反相器单元的栅极端子96和后级反相器单元120的输出端子34之间的空间，配置了金属布线层，且不交叉配置用以配置其它的信号线的金属布线层，能够使栅极端子96与输出端子34相连。对此可进行以下的修改。即，对输出端子34的位置、栅极端子96的位置以及PMOS电路与NMOS电路的安装形状不作变更，而将后级反相器单元120的PMOS电路的漏极端子26和后级反相器单元120的NMOS电路的漏极端子28切断(切断金属布线层74)，并将栅极端子96和输出端子34连接。通过这种修改，后级反相器单元120被修改为后级缓冲器单元。
依据上述本发明的第五集成电路，通过仅变更一块与在后级反相器单元120的PMOS电路的漏极端子26和后级反相器单元120的NMOS电路的漏极端子28之间(配置金属布线层74的空间)以及在栅极端子96和输出端子34之间的各金属布线层形状的变更对应的曝光用掩模，就能应付电路修改，而无需对已有的第一功能块16或第二功能块18等进行移动。
另外，上述的电路修改通过包含如下步骤的半导体集成电路的修改方法来实现。即，该半导体集成电路的修改方法包括如下步骤：切断第三漏极端子和第四漏极端子的连接的步骤；以及按照第一和第三漏极端子的连接，将第二和第四栅极端子或第二和第四漏极端子与第二功能块连接的步骤。
实施例6
接着，参照图8(A)和(B)，说明本发明的第六集成电路的结构。图8(A)是本发明的第六集成电路的布线图案的安装示意图。另外，图8(B)是本发明的第六集成电路的电路图。
本发明的第六集成电路是基本上基于如下的技术思想而构成的集成电路。即，其特征在于：设有形成第一功能块的第一区域和形成第二功能块的第二区域，在第一区域和第二区域之间，形成有第一源极端子、第一漏极端子以及第一栅极端子的第一PMOS电路；有第二源极端子、第二漏极端子以及第二栅极端子的第二PMOS电路；有第三源极端子、第三漏极端子以及第三栅极端子的第三NMOS电路；以及有第四源极端子、第四漏极端子以及第四栅极端子的第四NMOS电路，其中，第一和第二源极端子与第一电源相连，第三和第四源极端子与第二电源相连，第一功能块与第一和第三栅极端子相连，且按照第一和第三漏极端子的连接，第二和第四栅极端子或第二和第四漏极端子与第二功能块相连。另外，还有这样的特征：第一和第三漏极端子与第二和第四栅极端子相连，同时也与第二功能块相连。
第六集成电路的结构中有第一功能块16、第二功能块18以及在第一功能块16与第二功能块18之间按第一功能块16、前级反相器单元130、后级缓冲器单元132、第二功能块18的顺序配置的该前级反相器单元130和后级缓冲器单元132。与第五集成电路的不同点在于：其结构中配置了后级缓冲器单元132，取代后级反相器单元120。因此，第六集成电路的修改后的集成电路的结构与第五发明的修改前的集成电路的结构相同。就是说，前级反相器单元130与后级缓冲器单元132各自包含PMOS电路和NMOS电路，后级缓冲器单元132的PMOS电路的漏极端子26和后级缓冲器单元132的NMOS电路的漏极端子28被切断，并且，后级缓冲器单元132的输出端子34和后级缓冲器单元132的栅极端子96通过金属布线层72相连。另外，前级反相器单元130的PMOS电路与NMOS电路的漏极端子27、29和后级缓冲器单元132的栅极端子160通过金属布线层83相连接。
对此可进行以下的修改。即，对后级缓冲器单元132的输出端子34的位置、后级缓冲器单元132的栅极端子96的位置以及PMOS电路与NMOS电路的安装形状不作变更，而通过金属布线层将后级缓冲器单元132的PMOS电路的漏极端子26和后级缓冲器单元NMOS电路的漏极端子28连接，并将后级缓冲器单元132的输出端子34和后级缓冲器单元132的栅极端子96切断(切断金属布线层72)。通过这种修改，后级缓冲器单元132被修改为后级反相器单元。
还有，前级反相器单元130与后级缓冲器单元132分别形成在修改区域122的前级修改区域124和后级修改区域126上。因此，在修改区域122上形成的逻辑电路单元是其反相器单元和缓冲器单元串联地2级连接而形成的反相器单元。
后级缓冲器单元132是以这种电路图案构成：对后级缓冲器单元132的栅极端子96的位置、后级缓冲器单元132的输出端子34的位置以及PMOS电路与NMOS电路的安装形状不作变更，而通过金属布线层将后级缓冲器单元132的PMOS电路的漏极端子26和后级缓冲器单元132的NMOS电路的漏极端子28连接，并将栅极端子96和输出端子34之间的连接部72切断，从而可修改为后级反相器单元。就是说，在后级缓冲器单元132的PMOS电路的漏极端子26和后级缓冲器单元132的NMOS电路的漏极端子28之间的空间，除了金属布线层70以外，不交叉配置用以配置其它的信号线的金属布线层，因此，能够根据需要配置新的金属布线层，将漏极端子26和漏极端子28连接。通过这种电路修改，将在后级修改区域126上形成的后级缓冲器单元132修改为后级反相器单元的集成电路，成为参照图7说明的第五集成电路。
依据上述的第六集成电路，通过仅变更一块与在后级缓冲器单元132的PMOS电路的漏极端子26和后级缓冲器单元132的NMOS电路的漏极端子28之间以及在栅极端子96和输出端子34之间的各金属布线层形状的变更对应的曝光用掩模，就能应付电路修改，而无需对已有的第一功能块16或第二功能块18等的位置进行变更。
实施例7
接着，参照图9(A)和(B)，说明本发明的第七集成电路的结构。图9(A)是本发明的第七集成电路的布线图案的安装示意图。另外，图9(B)是本发明的第七集成电路的电路图。
本发明的第七集成电路是基本上基于如下的技术思想而构成的集成电路。即，其特征在于：设有形成第一功能块的第一区域和形成第二功能块的第二区域，在第一区域和第二区域之间，形成有第一源极端子、第一漏极端子以及第一栅极端子的第一PMOS电路；有第二源极端子、第二漏极端子以及第二栅极端子的第二PMOS电路；有第三源极端子、第三漏极端子以及第三栅极端子的第三NMOS电路；以及有第四源极端子、第四漏极端子以及第四栅极端子的第四NMOS电路，其中，第一和第二源极端子与第一电源相连，第三和第四源极端子与第二电源相连，第一功能块与第一和第三栅极端子相连，且按照第一和第三漏极端子的连接，第二和第四栅极端子或第二和第四漏极端子与第二功能块相连。另外，还有这样的特征：第二漏极端子与第一电源相连，第四漏极端子与第二电源相连。
第七集成电路的结构中有第一功能块16、第二功能块18以及在第一功能块16和第二功能块18之间按第一功能块16、前级反相器单元142、后级缓冲器单元144和第二功能块18的顺序配置的该前级反相器单元142和后级缓冲器单元144。前级反相器单元142与后级缓冲器单元144各自包含PMOS电路和NMOS电路，且后级缓冲器单元144的PMOS电路的漏极端子26和后级缓冲器单元144的NMOS电路的漏极端子28相分离，后级缓冲器单元144的PMOS电路的漏极端子26通过金属布线层76与设定为电源电位的金属布线层10相连，且后级缓冲器单元144的NMOS电路的漏极端子28通过金属布线层78与设定为接地电位的金属布线层14相连。另外，后级缓冲器单元144的输出端子34和后级缓冲器单元144的栅极端子160通过金属布线层72相连。另外，前级反相器单元142的PMOS电路和NMOS电路的漏极端子27、29与后级缓冲器单元144的栅极端子160通过金属布线层83相连。
还有，前级反相器单元142与后级反相器单元144分别形成在修改区域134的前级修改区域136与后级修改区域138上。因此，在修改区域134上形成的逻辑电路单元是将反相器单元和缓冲器单元串联地2级连接而形成的反相器单元。
后级缓冲器单元144是以这种电路图案构成：对输出端子34的位置、后级反相器单元144的PMOS电路与NMOS电路的安装形状不作变更，而将后级缓冲器单元144的PMOS电路的漏极端子26和后级缓冲器单元144的NMOS电路的漏极端子28通过金属布线层连接，将后级缓冲器单元144的输出端子34和后级缓冲器单元的栅极端子160切断，将金属布线层76与金属布线层78切断，从而可将该后级缓冲器单元144修改为后级反相器单元。
依据上述的本发明的第七集成电路，通过仅变更一块与在后级缓冲器单元144的PMOS电路的漏极端子26和NMOS电路的漏极端子28之间以及在输出端子34和栅极端子160之间的金属布线层和配置金属布线层76与金属布线层78的形状的变更对应的曝光用掩模，就能应付从后级缓冲器单元到后级反相器单元的变更，而无需对已有的第一功能块或第二功能块等进行移动。
与本发明的第五集成电路的不同点在于：PMOS电路的漏极端子26与设定为电源电位(VDD)的金属布线层10通过金属布线层76相连，NMOS电路的漏极端子28与设定为接地电位(VSS)的金属布线层14通过金属布线层78相连。因此，与第三和第四集成电路同样地，在PMOS电路的漏极端子26与设定为电源电位的金属布线层10之间，以及在NMOS电路的漏极端子28与设定为接地电位的金属布线层14之间，不能配置其它的信号线，但能够防止所谓的浮动晶体管效应。
实施例8
接着，参照图10(A)和(B)，说明本发明的第八集成电路的结构。图10(A)是本发明的第八集成电路的布线图案的安装示意图。另外，图10(B)是本发明的第八集成电路的电路图。
本发明的第八集成电路是基本上基于如下的技术思想而构成的集成电路。即，其特征在于：设有形成第一功能块的第一区域和形成第二功能块的第二区域，在第一区域和第二区域之间，形成了有第一源极端子、第一漏极端子以及第一栅极端子的第一PMOS电路；有第二源极端子、第二漏极端子以及第二栅极端子的第二PMOS电路；有第三源极端子、第三漏极端子以及第三栅极端子的第三NMOS电路；以及有第四源极端子、第四漏极端子以及第四栅极端子的第四NMOS电路，其中，第一和第二源极端子与第一电源相连，第三和第四源极端子与第二电源相连，第一功能块与第一和第三栅极端子相连，按照第一和第三漏极端子的连接，第二和第四栅极端子或第二和第四漏极端子与第二功能块相连。另外，第一和第三漏极端子与第二功能块相连，第二和第四漏极端子与第一、第三漏极端子和第二功能块电分离。
第八集成电路的结构中有第一功能块16、第二功能块18以及在第一功能块16和第二功能块18之间按第一功能块16、前级反相器单元154、后级缓冲器单元156、第二功能块18的顺序配置的前级反相器单元154和后级缓冲器单元156。前级反相器单元154与后级缓冲器单元156各自包含PMOS电路和NMOS电路，且后级缓冲器单元156的PMOS电路的漏极端子26和后级缓冲器单元156的NMOS电路的漏极端子28相分离，后级缓冲器单元156的PMOS电路的漏极端子26与设定为电源电位(VDD)的金属布线层10通过金属布线层76相连，并且，后级缓冲器单元156的NMOS电路的漏极端子28与设定为接地电位(VSS)的金属布线层14通过金属布线层78相连。另外，后级缓冲器单元156的输出端子34与前级反相器单元154的PMOS电路和NMOS电路的各漏极端子27、29通过金属布线层85相连，前级反相器单元154的PMOS电路和NMOS电路的漏极端子27、29与后级缓冲器单元156的栅极端子96被切断。
还有，前级反相器单元154与后级缓冲器单元156分别在修改区域146的前级修改区域148和后级修改区域150上形成。因此，在修改区域146上形成的逻辑电路单元是反相器单元和缓冲器单元串联地2级连接而形成的反相器单元。
后级缓冲器单元156是以这种电路图案构成，对输出端子34的位置、前级反相器单元154的输入端子92的位置以及后级缓冲器单元156的PMOS电路与后级缓冲器单元的NMOS电路的安装形状不作变更，而将后级缓冲器单元156的PMOS电路的漏极端子26和后级缓冲器单元156的NMOS电路的漏极端子28连接，将后级缓冲器单元156的输出端子34和前级反相器单元154的PMOS电路与NMOS电路的各漏极端子27、29进行连接的金属布线层85切断，重新形成图7至图9中的、将前级反相器单元154的PMOS电路和NMOS电路的漏极端子27、29与后级缓冲器单元156的栅极端子160连接的金属布线层83，并将前级反相器单元154的PMOS电路和NMOS电路的漏极端子27、29与后级缓冲器单元156的栅极端子96连接，并将金属布线层76与金属布线层78切断，从而可将该后级缓冲器单元156修改为后级反相器单元。
依据上述的第八集成电路，通过仅变更一块与在后级缓冲器单元156的PMOS电路的漏极端子26和NMOS电路的漏极端子28之间、后级缓冲器单元156的输出端子34和前级反相器单元154的输入端子92与前级反相器单元154的PMOS电路和NMOS电路的漏极端子27、29之间以及前级反相器单元154的PMOS电路和NMOS电路的漏极端子27、29与后级缓冲器单元156的栅极端子96之间的、金属布线层与金属布线层76与金属布线层79的配置形状的变更对应的曝光用掩模，就能应对从后级缓冲器单元到后级反相器单元的变更。
与第七集成电路的不同点在于：后级缓冲器单元156的栅极端子96和前级反相器单元154的漏极端子27、29以及后级缓冲器单元156的栅极端子96被切断。因此，栅极部的面积实质上变小，从而作为晶体管的静电电容变小，具有提高动作速度的优点。
另外，从第五至第八集成电路中的前级与后级的功能块(反相器单元与缓冲器单元)，二者的组合基本上具有与第一到第四集成电路中的缓冲器单元或者反相器单元同样的功能。因此，若将后级反相器单元或者后级缓冲器单元分别变更为后级缓冲器单元或者后级反相器单元，则能够将第一功能块和第二功能块之间的逻辑从反相修改到非反相，或者从非反相修改到反相。在第一功能块和第二功能块之间设置的、前级反相器单元与后级缓冲器单元，其基本结构与第一到第四集成电路中的、在第一功能块和第二功能块之间设置的单一功能块即缓冲器单元或者反相器单元相同。因此，在第一功能块和第二功能块之间设置的具有逻辑反相功能的功能块，在由第一至第四集成电路中的单一功能块构成时，或者由第五至第八集成电路中的多个功能块构成时，也具有在利用计算机支援设计系统的电路设计工艺中能够将具有逻辑反相功能的功能块的设计数据同化的优点。
需要将具有逻辑反相功能的功能块设置在多个第一功能块和第二功能块之间的情况是，在应当从第一功能块过到第二功能块的电信号波形上出现变形等场合，必须对该电信号波形的变形进行整形(整波)的场合。为整波等目的，广泛使用在第一功能块和第二功能块之间配置多个具有逻辑反相功能的功能块的方法。这时，在利用计算机支援设计系统的电路设计工艺中，将具有逻辑反相功能的功能块的设计数据共同化，这对简化工序、降低制造成本都非常有效。

Claims (22)

1.一种由第一功能块、第二功能块以及在该第一功能块与该第二功能块之间配置的缓冲器单元构成的半导体集成电路，其特征在于：
所述缓冲器单元包含PMOS电路和NMOS电路，
该PMOS电路的漏极端子和该NMOS电路的漏极端子相分离，并且，
所述缓冲器单元的输入端子和输出端子相连；
所述缓冲器单元是以这种电路图案构成：对所述输入端子位置、所述输出端子位置、所述PMOS电路和所述NMOS电路的安装形状不作变更，而通过金属布线层将所述PMOS电路的漏极端子和所述NMOS电路的漏极端子连接，并且，将所述输入端子和所述输出端子之间的连接部切断，从而可将该缓冲器单元修改为反相器单元。
2.一种由第一功能块、第二功能块以及在该第一功能块与该第二功能块之间配置的反相器单元构成的半导体集成电路，其特征在于：
所述反相器单元包含PMOS电路和NMOS电路，
该PMOS电路的漏极端子和该NMOS电路的漏极端子通过金属布线层相连接，并且，
所述输入端子和输出端子相分离；
所述反相器单元是以这种电路图案构成：对所述输入端子位置、所述输出端子位置以及所述PMOS电路和所述NMOS电路的安装形状不作变更，而将所述PMOS电路的漏极端子和所述NMOS电路的漏极端子切断，并将所述反相器单元的输入端子和输出端子连接，从而可将该反相器单元修改为缓冲器单元。
3.一种由第一功能块、第二功能块以及在该第一功能块与该第二功能块之间配置的缓冲器单元构成的半导体集成电路，其特征在于：
所述缓冲器单元包含PMOS电路和NMOS电路，
该PMOS电路的漏极端子和该NMOS电路的漏极端子相分离，
该PMOS电路的漏极端子与设定为电源电位的金属布线层相连，
该NMOS电路的漏极端子与设定为接地电位的金属布线层相连，并且，
所述缓冲器单元的输入端子和输出端子相连；
所述缓冲器单元是以这种电路图案构成：对输入端子位置、输出端子位置以及PMOS电路与NMOS电路的安装形状不作变更，而通过金属布线层将所述PMOS电路的漏极端子和所述NMOS电路的漏极端子连接，并将该PMOS电路的漏极端子与设定为电源电位的金属布线层之间的连接部切断，且将该NMOS电路的漏极端子与设定为接地电位的金属布线层之间的连接部切断，并且，将所述输入端子和所述输出端子之间的连接部切断，从而可将该缓冲器单元修改为反相器单元。
4.一种由第一功能块、第二功能块以及在该第一功能块与该第二功能块之间配置的缓冲器单元构成的半导体集成电路，其特征在于：
所述缓冲器单元包含PMOS电路和NMOS电路，
该PMOS电路的漏极端子和该NMOS电路的漏极端子相分离，
该PMOS电路的漏极端子与设定为电源电位的金属布线层相连，
该NMOS电路的漏极端子与设定为接地电位的金属布线层相连，
所述缓冲器单元的输出端与所述PMOS电路和所述NMOS电路的栅极端子相分离，并且，
所述第一功能块的输出端与所述第二功能块的输入端，不经由所述PMOS电路和所述NMOS电路的栅极端子而通过金属布线层相连接；
所述该缓冲器单元是以这种电路图案构成：对所述输出端子位置、所述输入端子位置以及所述PMOS电路和所述NMOS电路的安装形状不作变更，而通过金属布线层将所述PMOS电路的漏极端子和所述NMOS电路的漏极端子连接，并将该PMOS电路的漏极端子与设定为电源电位的金属布线层之间的连接部切断，将该NMOS电路的漏极端子与设定为接地电位的金属布线层之间的连接部切断，将连接所述第一功能块的输出端和所述第二功能块的输入端的所述金属布线层切断，并且，将所述缓冲器单元的输出端子连接到所述PMOS电路和所述NMOS电路的漏极端子，将所述缓冲器单元的输入端子连接到所述PMOS电路和所述NMOS电路的栅极端子，从而可将该缓冲器单元修改为反相器单元。
5.一种由第一功能块、第二功能块以及在该第一功能块与该第二功能块之间按该第一功能块、前级反相器单元、后级反相器单元及该第二功能块的顺序配置的该前级反相器单元和后级反相器单元构成的半导体集成电路，其特征在于：
所述前级反相器单元和所述后级反相器单元各自包含PMOS电路和NMOS电路，
该后级反相器单元的PMOS电路的漏极端子和该后级反相器单元的NMOS电路的漏极端子通过金属布线层相连，
所述后级反相器单元的输出端子和该后级反相器单元的栅极端子相分离，并且，
所述前级反相器单元的PMOS电路和NMOS电路的漏极端子与所述后级反相器单元的栅极端子通过金属布线层相连；
所述后级反相器单元是以这种电路图案构成：对所述后级反相器单元的输出端子位置、所述后级反相器单元的栅极端子位置以及所述PMOS电路和所述NMOS电路的安装形状不作变更，而将所述后级反相器单元的PMOS电路的漏极端子和所述后级反相器单元NMOS电路的漏极端子切断，并通过金属布线层将所述后级反相器单元的输出端子和该后级反相器单元的栅极端子连接，从而可将该后级反相器单元修改为后级缓冲器单元。
6.一种由第一功能块、第二功能块以及在该第一功能块与该第二功能块之间按该第一功能块、前级反相器单元、后级缓冲器单元及该第二功能块的顺序配置的该前级反相器单元和后级缓冲器单元构成的半导体集成电路，其特征在于：
所述前级反相器单元和所述后级缓冲器单元各自包含PMOS电路和NMOS电路，
该后级缓冲器单元的PMOS电路的漏极端子和该后级缓冲器单元的NMOS电路的漏极端子相分离，
所述前级反相器单元的PMOS电路和NMOS电路的漏极端子与所述后级缓冲器单元的栅极端子通过金属布线层相连接，并且，
所述后级缓冲器单元的输出端子与该后级缓冲器单元的栅极端子通过金属布线层相连接；
所述后级缓冲器单元是以这种电路图案构成：对所述后级缓冲器单元的输出端子位置、所述后级缓冲器单元的栅极端子位置以及所述PMOS电路和所述NMOS电路的安装形状不作变更，而通过金属布线层将所述后级缓冲器单元的PMOS电路的漏极端子和所述后级缓冲器单元的NMOS电路的漏极端子连接，并且将所述后级缓冲器单元的输出端子和该后级缓冲器单元的栅极端子切断，从而可将该后级缓冲器单元修改为后级反相器单元。
7.一种由第一功能块、第二功能块以及在该第一功能块与该第二功能块之间按该第一功能块、前级反相器单元、后级缓冲器单元及该第二功能块的顺序配置的该前级反相器单元和后级缓冲器单元构成的半导体集成电路，其特征在于：
所述前级反相器单元和所述后级缓冲器单元各自包含PMOS电路和NMOS电路，
该后级缓冲器单元的PMOS电路的漏极端子和该后级缓冲器单元的NMOS电路的漏极端子相分离，
该后级缓冲器单元的PMOS电路的漏极端子与设定为电源电位的金属布线层相连，
该后级缓冲器单元的NMOS电路的漏极端子与设定为接地电位的金属布线层相连，
所述后级缓冲器单元的输出端子和该后级缓冲器单元的栅极端子通过金属布线层相连，并且，
所述前级反相器单元的PMOS电路和NMOS电路的漏极端子与所述后级缓冲器单元的栅极端子通过金属布线层相连；
所述后级缓冲器单元是以这种电路图案构成：对所述输出端子位置、所述输入端子位置以及所述后级缓冲器单元的PMOS电路和所述后级缓冲器单元的NMOS电路的安装形状不作变更，而通过金属布线层将该后级缓冲器单元的PMOS电路的漏极端子和该后级缓冲器单元的NMOS电路的漏极端子连接，并将该PMOS电路的漏极端子与设定为电源电位的金属布线层之间的连接部切断，将该NMOS电路的漏极端子与设定为接地电位的金属布线层之间的连接部切断，并将该后级缓冲器单元的输出端子和该后级缓冲器单元的栅极端子切断，从而可将该后级缓冲器单元修改为后级反相器单元。
8.一种由第一功能块、第二功能块以及在该第一功能块与该第二功能块之间按该第一功能块、前级反相器单元、后级缓冲器单元及该第二功能块的顺序配置的该前级反相器单元和后级缓冲器单元构成的半导体集成电路，其特征在于：
所述前级反相器单元和所述后级缓冲器单元各自包含PMOS电路和NMOS电路，
该后级缓冲器单元的PMOS电路的漏极端子和该后级缓冲器单元的NMOS电路的漏极端子相分离，
该后级缓冲器单元的PMOS电路的漏极端子与设定为电源电位的金属布线层相连，
该后级缓冲器单元的NMOS电路的漏极端子与设定为接地电位的金属布线层相连，
所述后级缓冲器单元的输出端子与前级反相器单元的PMOS电路和NMOS电路的漏极端子通过金属布线层相连，并且，
所述前级反相器单元的PMOS电路和NMOS电路的漏极端子与所述后级缓冲器单元的栅极端子相分离；
所述前级反相器单元和所述后级缓冲器单元是以这种电路图案构成：对所述输出端子位置、所述前级反相器单元的输入端子位置以及所述后级缓冲器单元的PMOS电路和所述后级缓冲器单元的NMOS电路的安装形状不作变更，而通过金属布线层将该后级缓冲器单元的PMOS电路的漏极端子和该后级缓冲器单元的NMOS电路的漏极端子连接，并将该PMOS电路的漏极端子与设定为电源电位的金属布线层之间的连接部切断，将该NMOS电路的漏极端子与设定为接地电位的金属布线层之间的连接部切断，将所述后级缓冲器单元的输出端子与所述前级反相器单元的PMOS电路和NMOS电路的漏极端子切断，并将所述前级反相器单元的PMOS电路和NMOS电路的漏极端子与所述后级缓冲器单元的栅极端子连接，从而为可将该后级缓冲器单元修改为后级反相器单元。
9.一种半导体集成电路，其特征在于设有：
有输出端子的第一功能块；
有与所述输出端子相连的输入端子的第二功能块；
有第一漏极端子、与第一电源相连的第一源极端子及与所述输出端子相连的第一栅极端子的PMOS电路；以及
有第二漏极端子、与第二电源相连的第二源极端子及与所述输出端子相连的第二栅极端子的NMOS电路。
10.如权利要求9所述的半导体集成电路，其特征在于：
所述第一漏极端子与所述第二漏极端子相连接。
11.如权利要求9所述的半导体集成电路，其特征在于：
所述第一漏极端子与所述第一电源相连，所述第二漏极端子与所述第二电源相连接。
12.如权利要求9所述的半导体集成电路，其特征在于：
所述第一漏极端子与所述第一电源相连，所述第二漏极端子与所述第二电源相连，且所述第一栅极端子与所述第二栅极端子相连接。
13.一种半导体集成电路，其特征在于包括：
形成第一功能块的第一区域，和
形成第二功能块的第二区域；
在所述第一区域和所述第二区域的区域之间，配置有其栅极端子与所述第一功能块相连的PMOS电路和NMOS电路，在所述第一区域和所述第二区域之间，连接有所述第功能块和所述第二功能块。
14.如权利要求13所述的半导体集成电路，其特征在于：
所述PMOS电路的栅极端子和漏极端子与所述第一电源相连接。
15.如权利要求13所述的半导体集成电路，其特征在于：
所述NMOS电路的栅极端子和漏极端子与所述第二电源相连接。
16.一种半导体集成电路，其特征在于包括：
形成第一功能块的第一区域，和
形成第二功能块的第二区域；
在所述第一区域和所述第二区域的区域之间，形成有第一PMOS电路、第二PMOS电路、第三NMOS电路及第四NMOS电路，其中，第一PMOS电路有第一源极端子、第一漏极端子和第一栅极端子，第二PMOS电路有第二源极端子、第二漏极端子和第二栅极端子，第三NMOS电路有第三源极端子、第三漏极端子和第三栅极端子，第四NMOS电路有第四源极端子、第四漏极端子和第四栅极端子；
所述第一和第二源极端子与第一电源相连；
所述第三和第四源极端子与第二电源相连；
所述第一功能块与所述第一和第三栅极端子相连，按照所述第一和第三漏极端子的连接，第二和第四栅极端子或第二和第四漏极端子与所述第二功能块相连接。
17.如权利要求16所述的半导体集成电路，其特征在于：
所述第一和第三漏极端子与所述第二和第四栅极端子相连，所述第二和第四漏极端子与所述第二功能块相连接。
18.如权利要求16所述的半导体集成电路，其特征在于：
所述第一和第三漏极端子与所述第二和第四栅极端子相连，同时也与所述第二功能块相连接。
19.如权利要求18所述的半导体集成电路，其特征在于：
所述第二漏极端子与所述第一电源相连，所述第四漏极端子与所述第二电源相连接。
20.如权利要求16所述的半导体集成电路，其特征在于：
所述第一和第三漏极端子与所述第二功能块相连，所述第二和第四漏极端子与所述第一、第三漏极端子以及所述第二功能块电分离。
21.一种修改如权利要求9所述的半导体集成电路的方法，其特征在于包括如下步骤：
保持所述输出端子与所述第一和第二漏极端子的连接，同时切断所述输出端子和所述输入端子的连接的步骤；以及
连接所述第一漏极端子、所述第二漏极端子及所述输入端子的步骤。
22.一种修改如权利要求16所述的半导体集成电路的方法，其特征在于包括如下步骤：
切断所述第三漏极端子和第四漏极端子的连接的步骤；以及
按照所述第一和第三漏极端子的连接，将所述第二和第四栅极端子或所述第二和第四漏极端子连接到所述第二功能块的步骤。
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