CN1199285C - 半导体装置 - Google Patents

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Abstract

在该半导体装置中，有助于晶体管的工作的第1栅电极(1～4)和无助于晶体管的工作的第2栅电极(19、20)的栅长都相同，此外，沿栅长方向以相同的间距来配置。此外，分别将第1栅电极(1～4)和第2栅电极(19、20)的栅宽方向的两端部设置在最长的有源区宽度以上。利用该结构，在设计半导体装置内的半导体集成电路时，可提供具有不引起晶体管的性能下降的图形结构的半导体装置。

Description

半导体装置
技术领域
本发明涉及半导体装置，涉及多个栅电极沿一个方向排列、且在晶体管的形成区上形成的半导体装置的图形结构。
背景技术
一般来说，在设计半导体装置内的半导体集成电路时，不是一次构筑半导体集成电路的整体，而是通过根据规定的规则将多个被称为标准单元的功能块组合起来，来构筑半导体集成电路。将以这种方式将多个标准单元组合起来的方法称为基于单元的设计(cell-based design)。
作为使用了标准单元的基于单元的设计的半导体集成电路，除了以倒相电路、AND电路、NAND电路为代表的单纯的基本门电路之外，根据需要，可使用触发电路等稍微复杂的电路、进而是加法运算器等的规模较大的块电路等的各种电路。
作为基于单元的设计的规则，谋求标准单元高度、电源线粗细、布线带位置和输出引脚位置等的统一，以便能尽可能使标准单元彼此靠近地邻接地配置。作为这样的标准单元，使用了具有例如图13中示出的那样的布局图形的标准单元。
图13是示意性地描述现有的标准单元中的晶体管部分的基础结构的状况的图。再有，用2点划线示出单元框21，作为表示标准单元的区域。在该标准单元中，设置了在栅长方向上配置的栅电极1、2、3、4和利用离子的注入在硅衬底中导入了杂质离子而形成的有源区5、6、7。
栅电极1～4通过有源区5～7，在栅电极1～4的栅宽方向的两端部上设置了规定形状的布线部15、16、17、18。
在被有源区5～7和栅电极1～4包围的区域中，规定晶体管的源/漏区8～14。例如，具有栅电极1的晶体管具有源/漏区8、9，具有栅电极2的晶体管具有源/漏区9、10。这2个晶体管成为共有源/漏区9的结构。此外，具有栅电极3的晶体管中，设置源/漏区11、12，具有栅电极4的晶体管中，设置源/漏区13、14。
布线部15～18是用于导电性地连接栅电极1～4与在栅电极1～4的上层设置的布线(图示省略)而设置的区域，通常通过设置连接在该布线部与布线之间的接触孔，来连接栅电极1～4与上层的布线。此外，也在这些区域内设置接触孔，与栅电极同样，使源/漏区8～14与上层的布线连接。
这样，通过使各晶体管的栅电极和源/漏区与上层布线导电性地连接，可构成逻辑电路。此外，由于标准单元具有这样的结构，故通过使有源区5～7和栅电极1～4的栅宽方向的尺寸变化，可将晶体管的尺寸设定为任意的大小。其结果，可容易地使半导体集成电路的性能最佳化。
与此不同，在所谓的栅阵列结构的情况下，由于预先决定了晶体管的基本尺寸，故只能以其整数倍来调整尺寸，电路的最佳化变得困难。即，基于单元的设计与基于栅阵列的设计相比，具有能实现高性能的LSI的优点。
但是，近年来，布线尺寸的微细化得到飞跃的进展，图形尺寸逐渐变为曝光装置的光源的波长以下，由此引起的图形的最终完成尺寸的离散性开始成为问题。即，在对有规则的图形进行曝光的情况下，可以大致同样的尺寸来完成。但是，在对如图13中示出的现有的栅电极的结构那样的不规则的图形进行曝光的情况下，由于从曝光装置照射的曝光的光的不规则的干涉的影响，产生各栅电极的完成尺寸不同的问题。
例如，在着眼于图13中示出的栅电极2的情况下，在栅电极2的上半部分的区域中，在左侧存在栅电极1，在栅电极2的下半部分的区域中，在左侧不存在栅电极1。此时，在栅电极2的上半部分和下半部分中，栅电极2的完成尺寸不同。一般来说，在栅电极中，栅长左右了晶体管的性能。如果栅长比设计值长，则由于晶体管处于导通状态时的负载驱动能力下降，故晶体管的驱动速度下降。相反，如果栅长比设计值短，则由于晶体管处于关断时的漏泄电流变大，故功耗增大。
因而，在基于单元的设计的情况下，由于具有不规则的图形形状的栅电极的完成尺寸发生离散，故引起半导体集成电路内的晶体管的速度下降、功耗增加等的性能下降。
发明内容
本发明的目的在于解决上述问题，提供具有可抑制晶体管的性能下降的图形结构的半导体装置。
在基于本发明的半导体装置中，具备：晶体管形成区，具有在半导体衬底上形成的多个源/漏区和沿第1方向排列的、各自的栅宽方向与垂直于上述第1方向的第2方向一致的栅电极；以及多个场效应晶体管，分别由上述多个栅电极中的一个和上述多个源/漏区中的二个构成。再者，上述多个场效应晶体管包含2种以上的沿上述多个源/漏区的第2方向的长度、即有源区宽度不同的晶体管，将上述多个栅电极的各自的栅宽设置成最长的有源区宽度以上。
这样，通过将栅电极的各自的栅宽设置成最长的有源区宽度以上，在栅长方向上相邻的栅电极中，在有源区宽度中存在相对的侧面，可减少因曝光的光的不规则的干涉引起的影响，可谋求各栅电极的完成尺寸的均匀性。
此外，在上述发明中，作为优选形态，将上述多个栅电极的每一个设置成互相邻接的上述多个栅电极的相对的侧壁的间隔大致相同。此外，上述多个栅电极最好具有相同的栅长。
利用该结构，由于在第1方向上有规则地准确地配置大致相同的形状的栅电极，故在栅电极的图形形成时的曝光工序时，来自邻接的栅电极的图形的影响彼此相等，可使各栅电极的完成尺寸相等。其结果，各栅电极的形状变得相同，可按照设计来发挥半导体装置的特性。
此外，在上述发明中，作为优选形态，该半导体装置具有多个上述晶体管形成区，上述晶体管形成区在上述第1方向上并排地配置。
这样，即使在第2方向上配置晶体管形成区的情况下，各晶体管形成区中的各栅电极的形状变得相同，可按照设计来发挥半导体装置的特性。
此外，在上述发明中，作为优选形态，该半导体装置具有多个上述晶体管形成区，上述晶体管形成区在上述第1方向上并排地配置，在上述晶体管形成区之间设置了第1辅助图形电极，以与上述栅电极相同的栅长来设置上述第1辅助图形电极，同时将其设置在两侧的上述晶体管形成区中设置的上述栅电极的栅长方向的间距为相同的位置上，上述第1辅助图形电极的栅宽方向的两端部被设置成与上述栅电极的上述第2方向的两端部相同或超过其外侧。
这样，在上述第1方向上配置晶体管形成区的情况下，通过在各晶体管形成区之间设置第1辅助图形电极，使其具有与栅电极大致相同的形状，与各栅电极的间距相同，由于在第1方向上有规则地准确地配置全部的栅电极，故在栅电极的图形形成时的曝光工序时，来自邻接的栅电极的图形的影响彼此相等，可使各栅电极的完成尺寸相等。其结果，各栅电极的形状变得相同，可按照设计来发挥半导体装置的特性。
此外，在上述发明中，作为优选形态，在上述第1方向上，在位于不与上述晶体管形成区邻接的一侧的最外侧的上述栅电极的外侧，设置了第2辅助图形电极，以与上述栅电极相同的栅长来设置上述第2辅助图形电极，同时将其配置成与上述栅电极的上述第1方向的间距相同，上述第2辅助图形电极的上述第2方向的两端部被设置成与上述栅电极的上述第2方向的两端部相同或超过其外侧。
这样，通过在位于不与晶体管形成区邻接的一侧的最外侧的上述栅电极的外侧设置第2辅助图形电极，使位于最外侧的栅电极与位于中间的栅电极的图形形成时的曝光工序时的条件相等，可使各栅电极的完成尺寸相等。其结果，各栅电极的形状变得相同，可按照设计来发挥半导体装置的特性。
此外，在上述发明中，作为优选形态，在被选择了的上述栅电极的上述第2方向的端部上设置任意形状的栅布线部。
此外，在上述发明中，作为优选形态，上述多个栅电极包含在电性能方面孤立的至少一个栅电极，在除此以外的栅电极上连接其宽度比沿该栅电极的第1方向的长度长的布线部。
此外，在上述发明中，作为优选形态，上述晶体管形成区内的上述栅电极包含有助于半导体装置的工作的第1栅电极和无助于半导体装置的工作的第2栅电极。
这样，通过使第1栅电极与第2栅电极混在一起，在栅电极的图形形成时的曝光工序时，来自邻接的栅电极的图形的影响彼此相等，可使各栅电极的完成尺寸相等。其结果，各栅电极的形状变得相同，可按照设计来发挥半导体装置的特性。
此外，在上述发明中，作为优选形态，被选择了的上述栅电极从上述第2方向的一端到另一端由一种材料构成。此外，在上述发明中，作为优选形态，被选择了的上述栅电极从上述第2方向的一端到另一端被分割为2个以上。通过采用这些结构，各栅电极的形状变得大致相同，可按照设计来发挥半导体装置的特性。
此外，在上述发明中，作为优选形态，将上述多个栅电极的每一个的互相邻接的上述栅电极的相对的侧壁的间隔设置成全部相同。
通过采用该结构，在栅电极的图形形成时的曝光工序时，来自邻接的栅电极的侧壁图形的影响彼此相等，可按照设计来完成各栅电极的完成尺寸。其结果，可按照设计来发挥半导体装置的特性。
此外，在上述发明中，作为优选形态，将互相邻接的上述有源区的上述第1方向的间隔设置成全部相同的间隔。
通过采用该结构，在有源区的图形形成时的曝光工序时，可使邻接的有源区的影响彼此相等，可按照设计来完成各栅电极的完成尺寸。其结果，可按照设计来发挥半导体装置的特性。
此外，在上述发明中，作为优选形态，在上述晶体管形成区中构成一个标准单元。
在基于本发明的半导体装置的方面中，在行方向和列方向上配置多个上述的半导体装置来构成半导体集成电路。由此，可得到工作特性的可靠性高的半导体装置。
附图说明
通过参照附图的后述的本发明的详细的说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
图1是示意性地示出实施例1中的标准单元结构的平面图。
图2是示意性地示出实施例2中的标准单元结构的平面图。
图3是示意性地示出实施例3中的标准单元结构的平面图。
图4是示意性地示出实施例3中的另一标准单元结构的平面图。
图5是示意性地示出实施例4中的标准单元结构的平面图。
图6是示意性地示出实施例5中的标准单元结构的平面图。
图7是示意性地示出实施例6中的标准单元结构的平面图。
图8是示意性地示出实施例7中的标准单元结构的平面图。
图9是示意性地示出实施例8中的标准单元结构的平面图。
图10是示意性地示出实施例9中的标准单元结构的平面图。
图11是示意性地示出实施例10中的LSI芯片结构的平面图。
图12是示意性地示出实施例11中的LSI芯片结构的平面图。
图13是示意性地示出现有技术中的标准单元结构的平面图。
具体实施方式
以下，一边参照附图，一边说明基于本申请的发明的半导体装置的各实施例。再有，各图是示意性地描述标准单元中的晶体管部分的基础结构的状况的图。此外，在各图中，为了说明的方便起见，用2点划线示出单元框和辅助图形电极，作为表示标准单元的区域。此外，对于与上述的图13中示出的现有技术中的标准单元相同的或相当的部分，附以相同的参照符号，省略详细的说明。
再有，在以下的说明中，将沿标准单元中设置的栅电极的栅长的第1方向称为栅长方向，将与栅长方向正交的第2方向称为栅宽方向。
(实施例1)
(结构)
以下，说明本实施例中的标准单元的结构。参照图1，在单元框21内设置的晶体管形成区101中设置了有助于晶体管的工作的第1栅电极1～4、有源区5～7和无助于晶体管的工作的第2栅电极19、20。
第1栅电极1～4和第2栅电极19、20的栅长相同，此外，被排列成其栅长方向都相同，同时，都以相同的间距来排列。在此，所谓间距，如图1中所示，定为意味着2个栅电极的中心线间的距离(图中P)。此外，第1栅电极1～4和第2栅电极19、20的栅宽方向的两端部分别被排列成大致在同一假想直线上并排。本实施例中的第1栅电极1～4和第2栅电极19、20都在栅宽方向上从一端到另一端由同一材料构成，并具有同一长度。
在第1栅电极1～4的下方，设置了有源区5、6、7，利用各栅电极构成晶体管。再有，有源区5在栅宽方向上被设置成具有2种宽度，而将第1栅电极1的宽度设置成最长的有源区宽度以上。
晶体管的尺寸由有源区5～7的大小来决定，这一点与栅阵列方式不同。此外，与现有技术相同，根据需要也可在晶体管形成区101的外部将来自第1栅电极1～4的布线部15、16、17、18设置成任意的形状。再有，本实施例中的布线部15、16、17、18采用了具有比栅电极的栅长长的宽度的形状。
(作用、效果)
按照由上述结构构成的标准单元，因为在栅长方向上有规则地准确地配置同一形状的第1栅电极1～4和第2栅电极19、20，故在栅电极的图形形成时的曝光工序时，来自邻接的栅电极的侧壁图形的影响彼此相等，可使各栅电极的完成尺寸相等。其结果，可防止因栅电极的成品的离散性引起的半导体集成电路的工作速度下降或功耗增大。
再有，在本实施例中，各个晶体管可以是pMOS和nMOS的任一种，可得到同样的作用、效果。此外，说明了同一形状的第1栅电极1～4和第2栅电极19、20混在一起的情况，但即使是全部的栅电极是有助于晶体管的工作的第1栅电极，也能得到同样的作用、效果。
(实施例2)
(结构)
以下，说明本实施例中的标准单元的结构。参照图2，本实施例中的标准单元的结构在1个单元框21中在栅宽方向上配置了晶体管形成区102和晶体管形成区103。
(晶体管形成区102)
在晶体管形成区102中设置了有助于晶体管的工作的第1栅电极31、32、34、36和无助于晶体管的工作的第2栅电极33、35。第1栅电极31、32、34、36和第2栅电极33、35的栅长相同，此外，被排列成其栅长方向都相同，同时，都以相同的间距来排列。
此外，第1栅电极31、32、34、36和第2栅电极33、35的栅宽方向的两端部分别被排列成大致在同一假想直线上并排。本实施例中的第1栅电极31、32、34、36和第2栅电极33、35都在栅宽方向上从一端到另一端由同一材料构成。
在第1栅电极31、32、34、36的下方，设置了有源区50、51、52，利用各栅电极构成晶体管。再有，有源区50在栅宽方向上被设置成具有2种宽度，而将第1栅电极31的宽度设置成最长的有源区宽度以上。
晶体管的尺寸由有源区51～52的大小来决定，这一点与栅阵列方式不同。此外，与现有技术相同，根据需要也可在晶体管形成区102的外部将来自第1栅电极31、32、34、36的布线部43、44、45、48设置成任意的形状。再有，本实施例中的布线部43、44、45、48采用了具有比栅电极的栅长长的宽度的形状。
(晶体管形成区103)
在晶体管形成区103中设置了有助于晶体管的工作的第1栅电极37、38、40、42和无助于晶体管的工作的第2栅电极39、41。第1栅电极37、38、40、42和第2栅电极39、41的栅长相同，此外，被排列成其栅长方向都相同，同时，都以相同的间距来排列。
此外，第1栅电极37、38、40、42和第2栅电极39、41的栅宽方向的两端部分别被排列成大致在同一假想直线上并排。本实施例中的第1栅电极37、38、40、42和第2栅电极39、41都在栅宽方向上从一端到另一端由同一材料构成。
再有，与在晶体管形成区102中设置的第1栅电极31、32、34、36和第2栅电极33、35相比，将在晶体管形成区103中设置的第1栅电极37、38、40、42和第2栅电极39、41的栅宽设定得较短。
在第1栅电极37、38、40、42的下方，设置了有源区53、54、55，利用各栅电极构成晶体管。再有，有源区53在栅宽方向上被设置成具有2种宽度，而将第1栅电极37的宽度设置成最长的有源区宽度以上。
晶体管的尺寸由有源区53～55的大小来决定，这一点与栅阵列方式不同。此外，与现有技术相同，根据需要也可在晶体管形成区102的外部将来自第1栅电极37、38、40、42的布线部46、47、48、49设置成任意的形状。再有，本实施例中的布线部46、47、48、49采用了具有比栅电极的栅长长的宽度的形状。此外，布线部48成为第1栅电极34与第1栅电极40的共有布线。
(作用、效果)
按照由上述结构构成的标准单元，即使在1个单元框21中在栅宽方向上设置了晶体管形成区102和晶体管形成区103，也能得到与上述实施例1相同的作用、效果。
再者，如本实施例那样，通过在栅宽方向上将晶体管形成区作成2段的结构，例如可在各自的区域中分开地形成nMOS晶体管和pMOS晶体管，可使布局变得容易。此外，由于能个别地设定2个晶体管形成区的晶体管尺寸，例如如栅电极34和栅电极40那样能减小有源区外的多余的栅区，故可减少寄生电容，能实现高速且低功耗的半导体集成电路。
再有，在本实施例中，说明了在栅宽方向上设置2段的晶体管形成区的情况，但即使是设置3段以上的情况，也能得到同样的作用、效果。
此外，采用了使晶体管形成区102中的栅电极宽度与晶体管形成区103中的栅电极宽度不同的结构，但即使使两区域的栅电极宽度相同，也能得到同样的作用、效果。
(实施例3)
(结构)
图3中示出本实施例中的半导体装置。参照图3，在本实施例的标准单元的结构中，在1个单元框21中，在栅长方向上配置了晶体管形成区102和晶体管形成区103。再者，在晶体管形成区102与晶体管形成区103之间设置了第1辅助图形电极58。
(晶体管形成区102、103)
晶体管形成区102和晶体管形成区103的基本结构与上述实施例2中的结构相同。不同的结构在于：在晶体管形成区102的第1栅电极34中设置了布线部56和在晶体管形成区103的第1栅电极40中设置了布线部57的结构；以及将在晶体管形成区102和晶体管形成区103中设置的栅电极的栅宽设置成完全相同的宽度的结构。再有，布线部56、57采用了具有比栅电极的栅长长的宽度的形状。
(第1辅助图形电极58)
夹住第1辅助图形电极58在栅宽方面偏移地配置了晶体管形成区102和晶体管形成区103，将第1辅助图形电极58的栅宽方向的两端部设置成超过由晶体管形成区102、103中设置的栅电极的两端部规定的假想直线(在图3中，规定晶体管形成区的2点划线)的外侧。
此外，第1辅助图形电极58的长度被设置成与栅电极的长度相同，同时，在使晶体管形成区102、103中设置的栅电极的栅长方向的间距成为相同的位置上被设置。
(作用、效果)
按照由上述结构构成的标准单元，即使是在1个单元框21中在栅长方向上设置了晶体管形成区102和晶体管形成区103的情况下，通过设置第1辅助图形电极58，也能得到与上述实施例1相同的作用、效果。
再者，如本实施例那样，通过在栅长方向上将晶体管形成区作成2段的结构，例如可在各自的区域中分开地形成nMOS晶体管和pMOS晶体管，可使布局变得容易。此外，如图4中所示，可个别地设定2个晶体管形成区的晶体管尺寸。
再有，在本实施例中，说明了在栅长方向上设置2段晶体管形成区的情况，但即使是设置3段以上的情况，也能得到同样的作用、效果。
此外，通过将上述实施例2中的标准单元结构组合起来，可以任意的数目来形成在栅宽方向和栅长方向上不同的栅电极尺寸的晶体管形成区，可实现非常小的栅电极尺寸，可实现更高速工作的和低功耗的半导体集成电路。
再有，将第1辅助图形电极58的栅宽方向的两端部设置成超过由晶体管形成区102、103中设置的栅电极的两端部规定的假想直线的外侧，但是，即使与假想直线为同一位置，也能得到同样的作用、效果。
(实施例4)
(结构)
图5中示出本实施例中的半导体装置。参照图5，在本实施例的标准单元的结构中，基本的结构与图1中示出的实施例1中的标准单元的结构相同，不同点在于：相对于实施例1中示出的标准单元的结构，在标准单元的栅长方向的外侧的两侧，设置了第2辅助图形电极71、72。
该第2辅助图形电极71、72的长度被设置成与在晶体管形成区101中设置的栅电极的长度相同，同时，被配置成使栅长方向的间距相同。此外，将第2辅助图形电极71、72的栅宽方向的两端部设置成处于栅电极的假想直线上(在图4中，规定晶体管形成区101的2点划线)。
(作用、效果)
按照由上述结构构成的标准单元，在利用标准单元的组合构筑半导体集成电路时，即使在标准单元的邻近不配置其它的标准单元且不与栅电极邻近的情况下，对于标准单元内的晶体管的栅电极来说，也存在邻接的栅电极，可防止栅电极的完成尺寸的离散性。其结果，能得到同样的作用、效果。
(实施例5)
(结构)
图6中示出本实施例中的半导体装置。参照图6，本实施例的标准单元的结构是将图2中示出的实施例2的结构与图5中示出的实施例4的结构组合起来的结构。再有，对于与实施例2相同的结构部位，附以相同的参照号码，省略其详细的说明。
在晶体管形成区102中的第1栅电极43、52的栅长方向的外侧，设置了第2辅助图形电极73、74。该第2辅助图形电极73、74的长度被设置成与在晶体管形成区102中设置的栅电极的长度相同，同时，被配置成使栅长方向的间距相同。此外，将第2辅助图形电极73、74的栅宽方向的两端部设置成处于栅电极的假想直线上(在图6中，规定晶体管形成区102的2点划线)。
在晶体管形成区103中的第1栅电极37、42的栅长方向的外侧，设置了第2辅助图形电极75、76。该第2辅助图形电极75、76的长度被设置成与在晶体管形成区103中设置的栅电极的长度相同，同时，被配置成使栅长方向的间距相同。此外，将第2辅助图形电极75、76的栅宽方向的两端部设置成处于栅电极的假想直线上(在图6中，规定晶体管形成区103的2点划线)。
(作用、效果)
按照由上述结构构成的标准单元，即使在1个标准单元中在栅宽方向上存在多级晶体管形成区的情况下，也可防止栅电极的完成尺寸的离散性。其结果，可得到与上述实施例2和实施例4同样的作用、效果。
(实施例6)
(结构)
图7中示出本实施例中的半导体装置。参照图7，本实施例的标准单元的结构是将图4中示出的实施例3的结构与图5中示出的实施例4的结构组合起来的结构。再有，对于与实施例3相同的结构部位，附以相同的参照号码，省略其详细的说明。
在晶体管形成区102中的第1栅电极31的栅长方向的外侧，设置了第2辅助图形电极77。该第2辅助图形电极77的长度被设置成与在晶体管形成区102中设置的栅电极的长度相同，同时，被配置成使栅长方向的间距相同。此外，将第2辅助图形电极77的栅宽方向的两端部设置成处于栅电极的假想直线上(在图7中，规定晶体管形成区102的2点划线)。
此外，在晶体管形成区103中的第1栅电极42的栅长方向的外侧，设置了第2辅助图形电极78。该第2辅助图形电极78的长度被设置成与在晶体管形成区103中设置的栅电极的长度相同，同时，被配置成使栅长方向的间距相同。此外，将第2辅助图形电极78的栅宽方向的两端部设置成处于栅电极的假想直线上(在图7中，规定晶体管形成区103的2点划线)。
(作用、效果)
按照由上述结构构成的标准单元，即使在1个标准单元中在栅宽方向上存在多段晶体管形成区的情况下，也可防止栅电极的完成尺寸的离散性。其结果，可得到与上述实施例3和实施例4同样的作用、效果。
(实施例7)
(结构)
图8中示出本实施例中的半导体装置。参照图8，本实施例的标准单元的结构在与图1中示出的实施例1中的标准单元的结构进行比较的情况下，将为了有规则地配置栅电极而附加的第2栅电极19、20的栅长方向的尺寸设置得较大。此外，将与栅电极的栅长方向邻接的栅电极的相对的侧壁的间隔设置成都相同。再有，由于关于其它的结构与实施例1相同，故对于相同的结构部位，附以相同的参照号码，省略其详细的说明。
(作用、效果)
一般在布线多的标准单元中，有为了上层的布线而分离地配置栅电极的情况。如果如实施例1的标准单元结构那样完全有规则地配置栅电极，则必须附加新的栅电极来实现有规则的配置，因所附加的栅电极的部分而使面积以栅间距为单位而增加。
与此不同，按照本实施例中的标准单元结构，通过只使被附加的第2栅电极19、20的栅长方向的尺寸的宽度变化，就可使与栅电极的栅长方向邻接的栅电极的相对的侧壁的间隔变得都相同，故可使标准单元的平面面积的增加为最小限度。
此外，按照本实施例中的标准单元结构，栅电极的形状虽然不象实施例那样是完全有规则的，但由于对于晶体管中使用的第1栅电极，存在与全部等间隔的位置邻接的栅电极的侧壁，故可大致消除第1栅电极的完成尺寸的离散性。因而，可实现高速且低功耗的半导体集成电路。
再有，在本实施例中，说明了应用于实施例1的标准单元结构的情况，但也可应用于上述实施例2～6的任一种的标准单元结构，可得到同样的作用、效果。
(实施例8)
(结构)
图9中示出本实施例中的半导体装置。参照图9，本实施例的标准单元的结构在与图1中示出的实施例1中的标准单元的结构进行比较的情况下，显示出将第1栅电极15、17的有源区5、6外的部分在栅宽方向上进行2分割、分别分割为栅电极1A、1B和栅电极3A、3B的结构。再有，由于关于其它的结构与实施例1相同，故对于相同的结构部位，附以相同的参照号码，省略其详细的说明。
(作用、效果)
按照由上述结构构成的标准单元结构，在由栅电极1A、3A构成的晶体管中，由于栅电极的宽度只是必要的宽度，故可减少寄生电容。其结果，可实现驱动速度更高且低功耗的标准单元。
再有，在本实施例中，说明了应用于实施例1的标准单元结构的情况，但即使应用于上述实施例2～7的任一种的标准单元结构，也得到同样的作用、效果。
(实施例9)
(结构)
图10中示出本实施例中的半导体装置。参照图10，本实施例的标准单元的结构中，相对于上述实施例8中的标准单元的结构，进一步有规则地配置了有源区。在第1栅电极1B的下方，设置了有源区111，在第2栅电极19的下方，设置了有源区112，在第1栅电极3B的下方，设置了有源区113，在第2栅电极20的下方，设置了有源区114。再有，由于关于其它的结构与实施例1相同，故对于相同的结构部位，附以相同的参照号码，省略其详细的说明。
(作用、效果)
一般来说，对于有源区，也与栅电极相同，具有如果图形的不规则的程度增加则完成尺寸的离散性增加的性质。其结果，如图8中所示，如果有源区的栅宽方向和栅长方向的完成尺寸中发生离散性，则由于有源区的尺寸变得不均匀的结果，晶体管的尺寸与设计值不同，存在不能得到所希望的性能的情况。因而，按照由上述结构构成的标准单元的结构，可增加有源区的图形的有规则性，可得到所希望的性能。
(实施例10)
(结构)
图11中示出本实施例中的半导体装置。参照图11，本实施例的半导体装置的结构示出使用具有依据实施例1的结构的标准单元构成了LSI芯片的情况。该LSI芯片91具有配置焊区和输入输出缓冲器的外围电路区92～95和组合标准单元构成逻辑的单元阵列区96。在单元阵列区96中，在行方向和列方向上配置了多个具有依据实施例1的结构的标准单元22～24。此外，在各标准单元之间，设置了第2辅助图形电极81～85。
为了有规则地在整个单元阵列区中配置标准单元22～24内的栅电极，通过调整标准单元22～24的栅长方向的间隔、进而根据需要附加第2辅助图形电极81～85，实现了有规则的配置。
第2辅助图形电极81～85的栅长的尺寸可以与标准单元22～24的晶体管中使用的栅电极的栅长的尺寸相同，此外，如图8中的第2栅电极19、20那样、只要与邻接的栅电极的间隔相等，也可比标准单元22～24的晶体管中使用的栅电极的栅长长。
此外，将第2辅助图形电极81～85的栅宽设置成第2辅助图形电极81～85的两端部处于由标准单元22～24的晶体管中使用的栅电极的栅宽方向的两端部规定的假想直线上或超过假想直线的外侧。
(作用、效果)
按照由上述结构构成的半导体集成电路，可使用具有实施例1的结构的标准单元实现栅电极的有规则的配置。
(实施例11)
(结构)
图12中示出本实施例中的半导体装置。参照图12，本实施例的半导体装置的结构示出使用具有依据实施例4的结构的标准单元构成了LSI芯片的情况。基本的结构与上述实施例10中的LSI芯片的结构相同。
实施例4中的标准单元中，如图5中所示，由于在标准单元的边界部分上已形成了第2辅助图形电极71和72，故不需要在上述实施例10中使用的第2辅助图形电极81～85。
关于标准单元22～24的配置，可采用如图示的标准单元22、23那样、通过将两标准单元的边缘对齐重叠地配置图4中示出的第2辅助图形电极71和72的方法、或如图示的标准单元23、24那样、将两者以栅间距分离地配置的方法，在哪一种的方法的情况下，也能在单元阵列区的整体中有规则地配置栅电极。
(作用、效果)
按照由上述结构构成的半导体集成电路，可使用具有实施例4的结构的标准单元实现栅电极的有规则的配置。
再有，在上述实施例10和11中，说明了应用在实施例1和4中已公开的标准单元结构的情况，但也可应用上述其它实施例的标准单元结构，可得到同样的作用、效果。
按照基于本发明的半导体装置，可防止栅电极或有源区的成品形状的离散性，可实现高速工作且低功耗的半导体装置。
以上，参照附图详细地说明了本发明，但这些说明始终是例示性的，而不是在任何意义上来限定本发明，本发明的要旨和范围只由后附的权利要求书来限定，包含与权利要求的范围均等的意义和范围内的全部的变更。

Claims (13)

1.一种半导体装置，其特征在于：
具备：
晶体管形成区(101)，具有在半导体衬底上形成的多个源/漏区(8～14)和沿第1方向排列的、各自的栅宽方向与垂直于上述第1方向的第2方向一致的栅电极；以及
多个场效应晶体管，分别由上述多个栅电极(1～4)中的一个和上述多个源/漏区(8～14)中的二个构成，
上述多个场效应晶体管包含2种以上的沿上述多个源/漏区(8～14)的第2方向的长度、即有源区宽度(5～7)不同的晶体管，将上述多个栅电极(1～4)的各自的栅宽设置成最长的有源区宽度(5～7)以上。
2.如权利要求1中所述的半导体装置，其特征在于：
将上述多个栅电极(1～4)的每一个设置成互相邻接的上述多个栅电极(1～4)的相对的侧壁的间隔大致相同。
3.如权利要求1中所述的半导体装置，其特征在于：
上述多个栅电极(1～4)具有相同的栅长。
4.如权利要求3中所述的半导体装置，其特征在于：
该半导体装置具有多个上述晶体管形成区(102，103)，上述晶体管形成区(102，103)在上述第1方向上并排地配置，
在上述晶体管形成区之间设置了第1辅助图形电极(58)，
以与上述栅电极(31～36，46～49)相同的栅长来设置上述第1辅助图形电极(58)，同时将其设置在两侧的上述晶体管形成区(102，103)中设置的上述栅电极(31～36，46～49)的栅长方向的间距为相同的位置上，上述第1辅助图形电极(58)的栅宽方向的两端部被设置成与上述栅电极(31～36，46～49)的上述第2方向的两端部相同或超过其外侧。
5.如权利要求3中所述的半导体装置，其特征在于：
在上述第1方向上，在位于不与上述晶体管形成区(101)邻接的一侧的最外侧的上述栅电极(1，4)的外侧，设置了第2辅助图形电极(71，72)，
以与上述栅电极(1～4)相同的栅长来设置上述第2辅助图形电极(71，72)，同时将其配置成与上述栅电极(1～4)的上述第1方向的间距相同，上述第2辅助图形电极(71，72)的上述第2方向的两端部被设置成与上述栅电极(1～4)的上述第2方向的两端部相同或超过其外侧。
6.如权利要求1中所述的半导体装置，其特征在于：
该半导体装置包含多个上述晶体管形成区，上述晶体管形成区在上述第2方向上并排地配置。
7.如权利要求1中所述的半导体装置，其特征在于：
在被选择了的上述栅电极(1～4)的上述第2方向的端部上设置栅布线部(15～18)。
8.如权利要求1中所述的半导体装置，其特征在于：
上述多个栅电极包含在电性能方面孤立的至少一个栅电极(19，20)，在除此以外的栅电极(1～4)上连接其宽度比沿该栅电极(1～4)的第1方向的长度长的布线部(15～18)。
9.如权利要求1中所述的半导体装置，其特征在于：
被选择了的上述栅电极(1～4)从上述第2方向的一端到另一端由一种材料构成。
10.如权利要求1中所述的半导体装置，其特征在于：
被选择了的上述栅电极(1A，1B，2A，2B)从上述第2方向的一端到另一端被分割为2个以上。
11.如权利要求1中所述的半导体装置，其特征在于：
将互相邻接的上述有源区(111～114)的上述第1方向的间隔设置成大致相同。
12.如权利要求1中所述的半导体装置，其特征在于：
在上述晶体管形成区(101)中构成一个标准单元(21)。
13.如权利要求1所述的半导体装置，其特征在于：
在行方向和列方向上配置多个半导体装置，构成了半导体集成电路(96)。
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