JPS5943824B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5943824B2 JPS5943824B2 JP57034891A JP3489182A JPS5943824B2 JP S5943824 B2 JPS5943824 B2 JP S5943824B2 JP 57034891 A JP57034891 A JP 57034891A JP 3489182 A JP3489182 A JP 3489182A JP S5943824 B2 JPS5943824 B2 JP S5943824B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はマスター ・スライスカ式ゲートアレイＬＳ
Ｉに用いられる。
Ｉに用いられる。
相補型論理機能素子を有する半導体集積回路装置に係り
、特に２個のトランスミッションゲートを有する半導体
集積回路装置に関するものである。一般にＭＯＳ回路に
おいて、スイツチ回路としてトランスミツシヨンゲート
がしばしば用いられている。
、特に２個のトランスミッションゲートを有する半導体
集積回路装置に関するものである。一般にＭＯＳ回路に
おいて、スイツチ回路としてトランスミツシヨンゲート
がしばしば用いられている。
第１図はトランスミツシヨンゲートを相補型ＭＯＳ（以
下ＣＭＯＳと称す。
下ＣＭＯＳと称す。
）回路で実現した場合のトランジスタ回路図を示してい
る。図中、１，２はそれぞれＰチヤンネル型ＭＯＳトラ
ンジスタ（以下Ｐ−Ｔｔと称す。）及びｎチヤンネル型
ＭＯＳトランジスタ（以下Ｎ−Ｔｒと称す。）、３，４
はそれぞれ入力端子、及び出力端子、Ｃ，Ｃはそれぞれ
Ｐ−Ｔｒｌ，及びＮ−Ｔｒ２のゲート入力で、互いに反
転した信号である。この様に構成されたトランスミツシ
ヨンゲートにおいて、その動作は、信号ＣがＧＮＤ電位
信号、ＣがＤＤ電位に保たれている状態では、Ｐ一Ｔｒ
ｌおよびＮ−Ｔｒ２ともにオフ状態となり、ソース，ド
レイン間は電気的に遮断され、逆に、信号ＣがＤＤ電位
信号、ＣがＧＮＤ電位に保たれる場合には、Ｐ−Ｔｒｌ
およびＮ−Ｔｒ２ともにオン状態となり、ソース，ドレ
イン間は電気的に接続され、トランスミツシヨンゲート
は導通状態となるものである。
る。図中、１，２はそれぞれＰチヤンネル型ＭＯＳトラ
ンジスタ（以下Ｐ−Ｔｔと称す。）及びｎチヤンネル型
ＭＯＳトランジスタ（以下Ｎ−Ｔｒと称す。）、３，４
はそれぞれ入力端子、及び出力端子、Ｃ，Ｃはそれぞれ
Ｐ−Ｔｒｌ，及びＮ−Ｔｒ２のゲート入力で、互いに反
転した信号である。この様に構成されたトランスミツシ
ヨンゲートにおいて、その動作は、信号ＣがＧＮＤ電位
信号、ＣがＤＤ電位に保たれている状態では、Ｐ一Ｔｒ
ｌおよびＮ−Ｔｒ２ともにオフ状態となり、ソース，ド
レイン間は電気的に遮断され、逆に、信号ＣがＤＤ電位
信号、ＣがＧＮＤ電位に保たれる場合には、Ｐ−Ｔｒｌ
およびＮ−Ｔｒ２ともにオン状態となり、ソース，ドレ
イン間は電気的に接続され、トランスミツシヨンゲート
は導通状態となるものである。
そして、このトランスミツシヨンゲートを使用した一例
として、第２図に示すようなＤラツチがある。
として、第２図に示すようなＤラツチがある。
図中、（１）はＭＯＳトランジスタ１，２により構成さ
れた上記第１図で示したトランスミツシヨンゲートで、
（１）は入力側、（）は帰還側である。（自）（５）は
それぞれ一対のＰ−Ｔｒ５ａ＜１５Ｎ−Ｔｒ５ｂとによ
り構成されたＣＭＯＳ回路により実現された入力側およ
び帰還側のインバータ、６，７はそれぞれ、正電極（Ｖ
ＤＤ）端子、及び負電極（ＧＮＤ）端子、Ｔ，Ｔはクロ
ツク入力で、互いに反転した信号である。Ｄ，Ｑはそれ
ぞれ入力信号及び出力信号である。この様に構成された
Ｄラツチにおいては、２個のトランスミツシヨンゲート
（ＩＸＩＩ）が互いに反するモードで動作、すなわち一
力が導通状態にあるときには他力は必ず遮断されていて
同時に両刃が導通あるいは遮断されることはないもので
ある。
れた上記第１図で示したトランスミツシヨンゲートで、
（１）は入力側、（）は帰還側である。（自）（５）は
それぞれ一対のＰ−Ｔｒ５ａ＜１５Ｎ−Ｔｒ５ｂとによ
り構成されたＣＭＯＳ回路により実現された入力側およ
び帰還側のインバータ、６，７はそれぞれ、正電極（Ｖ
ＤＤ）端子、及び負電極（ＧＮＤ）端子、Ｔ，Ｔはクロ
ツク入力で、互いに反転した信号である。Ｄ，Ｑはそれ
ぞれ入力信号及び出力信号である。この様に構成された
Ｄラツチにおいては、２個のトランスミツシヨンゲート
（ＩＸＩＩ）が互いに反するモードで動作、すなわち一
力が導通状態にあるときには他力は必ず遮断されていて
同時に両刃が導通あるいは遮断されることはないもので
ある。
いま、クロツク入力ＴがＧＮＤ電位、クロツク入力Ｔが
ＶＤＤ電位に保たれているものとすると、入力側のトラ
ンスミツシヨンゲート（１）が導通状態となり、入力Ｄ
の値が取り込まれ、入力側のインバ′７１：，′！．：
輪？ハ☆？：災妙÷種？゛；ロツク入力ＴがＧＮＤ電位
に変化すると、帰還側のトランスミツシヨンゲート（）
が導通状態となり、インバータ潤により、インバータ（
１１１）を介して出力Ｑをクロツク入力ＴおよびＴが変
化する直前の入力Ｄの値に応じた値を保持するものであ
る。次に、従来この様な回路構成のＤラツチを基板上に
形成した場合の構造を説明する。まず第３図に示すよう
にマスター・スライスカ式ＬＳＩの製造工程のうち共通
となる工程を完了した状態（アルミによる配線は施して
いない状態）のマスターチツプを製作する。第３図にお
いて、１０１はＰ型の半導体基板１００（Ｎ−Ｔｒの基
板ともなるＯに形成された領域で、ｎ型不純物が拡散さ
れており、Ｐ−Ｔｒの基板となるものである。２０１〜
２１１はこのｎウエル領域１０１に形成されたＰ＋拡散
領域で、Ｐ−Ｔｒのソースあるいはドレイン領域となる
能動領域である。
ＶＤＤ電位に保たれているものとすると、入力側のトラ
ンスミツシヨンゲート（１）が導通状態となり、入力Ｄ
の値が取り込まれ、入力側のインバ′７１：，′！．：
輪？ハ☆？：災妙÷種？゛；ロツク入力ＴがＧＮＤ電位
に変化すると、帰還側のトランスミツシヨンゲート（）
が導通状態となり、インバータ潤により、インバータ（
１１１）を介して出力Ｑをクロツク入力ＴおよびＴが変
化する直前の入力Ｄの値に応じた値を保持するものであ
る。次に、従来この様な回路構成のＤラツチを基板上に
形成した場合の構造を説明する。まず第３図に示すよう
にマスター・スライスカ式ＬＳＩの製造工程のうち共通
となる工程を完了した状態（アルミによる配線は施して
いない状態）のマスターチツプを製作する。第３図にお
いて、１０１はＰ型の半導体基板１００（Ｎ−Ｔｒの基
板ともなるＯに形成された領域で、ｎ型不純物が拡散さ
れており、Ｐ−Ｔｒの基板となるものである。２０１〜
２１１はこのｎウエル領域１０１に形成されたＰ＋拡散
領域で、Ｐ−Ｔｒのソースあるいはドレイン領域となる
能動領域である。
３０１〜３１１は上記Ｐ型の半導体基板１００に形成さ
れたＮ＋拡散領域で、Ｎ−Ｔｒのソースあるいはドレイ
ン領域となる能動領域であり、上記Ｐ＋拡散領域２０１
〜２１１のそれぞれと対応して配置されている。
れたＮ＋拡散領域で、Ｎ−Ｔｒのソースあるいはドレイ
ン領域となる能動領域であり、上記Ｐ＋拡散領域２０１
〜２１１のそれぞれと対応して配置されている。
４０１〜４１０は絶縁膜を介して上記Ｐ＋拡散領域２０
１〜２１１のそれぞれの間に配置形成された多結晶シリ
コンからなるＰ−Ｔｒ用のゲート、５０１〜５１０は絶
縁膜を介して上記Ｎ＋拡散領域３０１〜３１１のそれぞ
れの間に配置形成された多結晶シリコンからなるＮ−Ｔ
ｒ用のゲートで、上記Ｐ−Ｔｒ用のゲート４０１〜４１
０のそれぞれと対応して配置形成されている。
１〜２１１のそれぞれの間に配置形成された多結晶シリ
コンからなるＰ−Ｔｒ用のゲート、５０１〜５１０は絶
縁膜を介して上記Ｎ＋拡散領域３０１〜３１１のそれぞ
れの間に配置形成された多結晶シリコンからなるＮ−Ｔ
ｒ用のゲートで、上記Ｐ−Ｔｒ用のゲート４０１〜４１
０のそれぞれと対応して配置形成されている。
この様にＰ−ＴｒとＮ−Ｔｒとを一対とする基本トラン
ジスタ対がアレイ状に配列された第３図に示すマスター
チツプ上に層間絶縁膜を介して所定のパターンからなる
第１のアルミ層（以下Ａｌ］と称す）を形成し、さらに
その上に層間絶縁膜を介して所定のパターンからなる第
２のアルミ層（Ａｌ２と称す。）を形成する。この時マ
スターチツプとＡｌｌとの間の層間絶縁膜に開けられた
窓（以下コンタクトホールと称す。）およびＡｌｌとＡ
ｌ２との間の層間絶縁膜に開けられた窓（以下スルーホ
ールと称す。）を介して、第２図に示す回路構成となる
ように電気的に接続し、第４図に示す構造を得るもので
ある。なお、第４図において、入力側のトランスミツシ
ヨンゲート（１）はＡ−Ａ″，Ｂ−Ｂ′で狭まれた部分
、すなわち、ゲート４０６およびＰ＋拡散領域２０６，
２０７を有したＰ−Ｔｒｌとゲート５０５およびＮ＋拡
散領域３０５，３０６を有したＮ−Ｔｒ２とから構成さ
れ、帰還側のトランスミツシヨンゲート（）はＡ−Ｎ，
Ｃ−Ｃ５で狭まれた部分、すなわち、ゲート４０２およ
びＰ＋拡散領域２０２，２０３を有したＰ−Ｔｒｌとゲ
ート５０３およびＮ＋拡散領域３０３，３０４を有した
Ｎ−Ｔｒ２とから構成され、入力側のインバータ（自）
はＢ−Ｂ５，Ｄ−Ｄ５で狭まれた部分、すなわちゲート
４０８およびＰ＋拡散領域２０８，２０９を有したＰ−
Ｔｒ５ａおよびＮ＋拡散領域３０８，３０９を有したＮ
−Ｔｒ５ｂとから構成され、帰還側のインバータ（５）
はＤ−Ｄ２，Ｅ−Ｅ？狭まれた部分、すなわちゲート４
０９およびＰ＋拡散領域２０９，２１０とから構成され
たＰ−Ｔｒ５ａとゲート５０９およびＮ＋拡散領域３０
９，３１０とから構成されたＮ一Ｔｒ５ｂとから構成さ
れているものである。この第４図に示されたＤラツチの
構造を第５図および第６図とともにさらに詳細に説明す
ると、これら図において６０１は基板上に形成されたフ
イールド絶縁膜、６０２はＰ＋拡散領域２０１〜２１１
．Ｎ＋拡散領域３０１〜３１１．ゲート４０１〜４１０
，５０１〜５１０、およびフイールド絶縁膜６０１上に
形成された層間絶縁膜、７０１〜１１１はこの層間絶縁
膜６０２上に形成された所定のパターンに基づいて形成
された第１のアルミ層第４図中斜線を施した部分、（以
下Ａｌｌと称す。）である。ここで、Ａｌｌ７Ｏｌ，７
Ｏ２はＶＤＤ電位を供給するＤＤラインおよびＧＮＤ電
位を供給するＧＮＤラインであり、ゲート４０１，４０
４，４０７，４１０ｔ）３ＶＤＤライン７０１に、ゲー
ト５０１，５０７，５１０ｂ≦ＧＮＤライン７０２にそ
れぞれコンタクトホール９０１を介して接続されて隣接
する各論理機能素子間を電気的に分離するとともに、イ
ンバータ（自）および（５）のＰ−Ｔｒ５ａを構成する
ためのＰ＋拡散領域２０９（ソース領域となる）がＶＤ
Ｄライン７０１にコンタクトホール９０１を介して接続
されてＤＤ電位が供給され、インバータ（１１１）およ
び（５）のＮ−Ｔｒ５ｂを構成するためのＮ＋拡散領域
３０９（ソース領域となる）がコンタクトホール９０１
を介してＧＮＤライン７０２に接続されＧＮＤ電位が供
給されるものである。ＡｌＩＯ３，７Ｏ４は入力側のト
ランスミツシヨンゲート（１）０Ｐ−Ｔｒｌを構成する
ためのＰ＋拡散領域２０７（ソース領域となる）に、Ｎ
−Ｔｒ２を構成するためのＮ＋拡散領域３０５（ソース
領域となる。）にそれぞれコンタクトホール９０１を介
して接続される入力用ラインである。Ａｌ７Ｏ５は入力
側のインバータ１Ｉ）のＰ−Ｔｒ５ａを構成するための
Ｐ＋拡散領域２０８（ドレイン領域となる。）とＮ−Ｔ
ｒ５ｂを構成するためのＮ＋拡散領域３０８（ドレイン
領域となる。）および帰還側のインバータ（５）のＰ−
Ｔｒ５ａを構成するためのゲート４０９とＮ−Ｔｒ５ｂ
を構成するためのゲート５０９にそれぞれコンタクトホ
ール９０１を介して接続される出力用ラインである。Ａ
ｌｌ７Ｏ６，７Ｏ７は入力側のトランスミツシヨンゲー
ト（１）のＰ−Ｔｒｌを構成するためのゲート４０６と
それに対応するゲート５０６を、Ｎ一Ｔｒ２を構成する
ためのゲート５０５とそれに対応するゲート４０５をそ
れぞれコンタクトホール９０１を介して接続し、Ａｌ７
Ｏ８，７Ｏ９は帰還側のトランスミツシヨンゲート（山
）のＰ−Ｔｒｌを構成するためのゲート４０２とそれに
対応するゲート５０２を、Ｎ−Ｔｒ２を構成するための
ゲート５０３とそれに対応するゲート４０３をそれぞれ
コンタクトホール９０１を介して接続するクロツク用ラ
インである。ＡｌＩｌＯは入力側のトランスミツシヨン
ゲート（１）のＰ−Ｔｒｌを構成するためのＰ＋拡散領
域２０６（ドレイン領域となる）とＮ−Ｔｒ２を構成す
るためのＮ＋拡散領域３０６（ドレイン領域となる。）
、帰還側のトランスミツシヨンゲート（）のＰ−Ｔｒｌ
を構成するためのＰ＋拡散領域２０３（ドレイン領域と
なる。）とＮ−Ｔｒ２を構成するためのＮ＋拡散領域３
０３、および入力側のインバータ（５）のＰ−Ｔｒｌを
構成するためのゲート４０８とＮ−Ｔｒ２を構成するた
めのゲート５０８をそれぞれコンタクトホール９０１を
介して接続し、Ａｌ７ｌｌは帰還側のトランスミツシヨ
ンゲート（）のＰ−Ｔｒｌを構成するためのＰ＋拡散領
域２０２（ソース領域となる。）とＮ−Ｔｒ２を構成す
るためのＮ＋拡散領域３０３（ソース領域となる。）お
よび帰還側のインバータ（５）のＰ−Ｔｒ５ａを構成す
るためのＰ＋拡散領域２１０（ドレイン領域となる。）
とＮ−Ｔｒ２を構成するためのＮ＋拡散領域３１０（ド
レイン領域となる。）をそれぞれコンタクトホール９０
１を介して接続する配線用ラインである。６０３はこれ
らＡｌｌ７Ｏｌ〜７１１および層間絶縁膜６０２上に形
成された層間絶縁膜、８０１〜８０６はこの層間絶縁膜
６０３上に形成された所定のパターンに基づいて形成さ
れた第２のアルミ層（第４図中格子状の斜線を施した部
分、以下Ａｌ２と称す。
ジスタ対がアレイ状に配列された第３図に示すマスター
チツプ上に層間絶縁膜を介して所定のパターンからなる
第１のアルミ層（以下Ａｌ］と称す）を形成し、さらに
その上に層間絶縁膜を介して所定のパターンからなる第
２のアルミ層（Ａｌ２と称す。）を形成する。この時マ
スターチツプとＡｌｌとの間の層間絶縁膜に開けられた
窓（以下コンタクトホールと称す。）およびＡｌｌとＡ
ｌ２との間の層間絶縁膜に開けられた窓（以下スルーホ
ールと称す。）を介して、第２図に示す回路構成となる
ように電気的に接続し、第４図に示す構造を得るもので
ある。なお、第４図において、入力側のトランスミツシ
ヨンゲート（１）はＡ−Ａ″，Ｂ−Ｂ′で狭まれた部分
、すなわち、ゲート４０６およびＰ＋拡散領域２０６，
２０７を有したＰ−Ｔｒｌとゲート５０５およびＮ＋拡
散領域３０５，３０６を有したＮ−Ｔｒ２とから構成さ
れ、帰還側のトランスミツシヨンゲート（）はＡ−Ｎ，
Ｃ−Ｃ５で狭まれた部分、すなわち、ゲート４０２およ
びＰ＋拡散領域２０２，２０３を有したＰ−Ｔｒｌとゲ
ート５０３およびＮ＋拡散領域３０３，３０４を有した
Ｎ−Ｔｒ２とから構成され、入力側のインバータ（自）
はＢ−Ｂ５，Ｄ−Ｄ５で狭まれた部分、すなわちゲート
４０８およびＰ＋拡散領域２０８，２０９を有したＰ−
Ｔｒ５ａおよびＮ＋拡散領域３０８，３０９を有したＮ
−Ｔｒ５ｂとから構成され、帰還側のインバータ（５）
はＤ−Ｄ２，Ｅ−Ｅ？狭まれた部分、すなわちゲート４
０９およびＰ＋拡散領域２０９，２１０とから構成され
たＰ−Ｔｒ５ａとゲート５０９およびＮ＋拡散領域３０
９，３１０とから構成されたＮ一Ｔｒ５ｂとから構成さ
れているものである。この第４図に示されたＤラツチの
構造を第５図および第６図とともにさらに詳細に説明す
ると、これら図において６０１は基板上に形成されたフ
イールド絶縁膜、６０２はＰ＋拡散領域２０１〜２１１
．Ｎ＋拡散領域３０１〜３１１．ゲート４０１〜４１０
，５０１〜５１０、およびフイールド絶縁膜６０１上に
形成された層間絶縁膜、７０１〜１１１はこの層間絶縁
膜６０２上に形成された所定のパターンに基づいて形成
された第１のアルミ層第４図中斜線を施した部分、（以
下Ａｌｌと称す。）である。ここで、Ａｌｌ７Ｏｌ，７
Ｏ２はＶＤＤ電位を供給するＤＤラインおよびＧＮＤ電
位を供給するＧＮＤラインであり、ゲート４０１，４０
４，４０７，４１０ｔ）３ＶＤＤライン７０１に、ゲー
ト５０１，５０７，５１０ｂ≦ＧＮＤライン７０２にそ
れぞれコンタクトホール９０１を介して接続されて隣接
する各論理機能素子間を電気的に分離するとともに、イ
ンバータ（自）および（５）のＰ−Ｔｒ５ａを構成する
ためのＰ＋拡散領域２０９（ソース領域となる）がＶＤ
Ｄライン７０１にコンタクトホール９０１を介して接続
されてＤＤ電位が供給され、インバータ（１１１）およ
び（５）のＮ−Ｔｒ５ｂを構成するためのＮ＋拡散領域
３０９（ソース領域となる）がコンタクトホール９０１
を介してＧＮＤライン７０２に接続されＧＮＤ電位が供
給されるものである。ＡｌＩＯ３，７Ｏ４は入力側のト
ランスミツシヨンゲート（１）０Ｐ−Ｔｒｌを構成する
ためのＰ＋拡散領域２０７（ソース領域となる）に、Ｎ
−Ｔｒ２を構成するためのＮ＋拡散領域３０５（ソース
領域となる。）にそれぞれコンタクトホール９０１を介
して接続される入力用ラインである。Ａｌ７Ｏ５は入力
側のインバータ１Ｉ）のＰ−Ｔｒ５ａを構成するための
Ｐ＋拡散領域２０８（ドレイン領域となる。）とＮ−Ｔ
ｒ５ｂを構成するためのＮ＋拡散領域３０８（ドレイン
領域となる。）および帰還側のインバータ（５）のＰ−
Ｔｒ５ａを構成するためのゲート４０９とＮ−Ｔｒ５ｂ
を構成するためのゲート５０９にそれぞれコンタクトホ
ール９０１を介して接続される出力用ラインである。Ａ
ｌｌ７Ｏ６，７Ｏ７は入力側のトランスミツシヨンゲー
ト（１）のＰ−Ｔｒｌを構成するためのゲート４０６と
それに対応するゲート５０６を、Ｎ一Ｔｒ２を構成する
ためのゲート５０５とそれに対応するゲート４０５をそ
れぞれコンタクトホール９０１を介して接続し、Ａｌ７
Ｏ８，７Ｏ９は帰還側のトランスミツシヨンゲート（山
）のＰ−Ｔｒｌを構成するためのゲート４０２とそれに
対応するゲート５０２を、Ｎ−Ｔｒ２を構成するための
ゲート５０３とそれに対応するゲート４０３をそれぞれ
コンタクトホール９０１を介して接続するクロツク用ラ
インである。ＡｌＩｌＯは入力側のトランスミツシヨン
ゲート（１）のＰ−Ｔｒｌを構成するためのＰ＋拡散領
域２０６（ドレイン領域となる）とＮ−Ｔｒ２を構成す
るためのＮ＋拡散領域３０６（ドレイン領域となる。）
、帰還側のトランスミツシヨンゲート（）のＰ−Ｔｒｌ
を構成するためのＰ＋拡散領域２０３（ドレイン領域と
なる。）とＮ−Ｔｒ２を構成するためのＮ＋拡散領域３
０３、および入力側のインバータ（５）のＰ−Ｔｒｌを
構成するためのゲート４０８とＮ−Ｔｒ２を構成するた
めのゲート５０８をそれぞれコンタクトホール９０１を
介して接続し、Ａｌ７ｌｌは帰還側のトランスミツシヨ
ンゲート（）のＰ−Ｔｒｌを構成するためのＰ＋拡散領
域２０２（ソース領域となる。）とＮ−Ｔｒ２を構成す
るためのＮ＋拡散領域３０３（ソース領域となる。）お
よび帰還側のインバータ（５）のＰ−Ｔｒ５ａを構成す
るためのＰ＋拡散領域２１０（ドレイン領域となる。）
とＮ−Ｔｒ２を構成するためのＮ＋拡散領域３１０（ド
レイン領域となる。）をそれぞれコンタクトホール９０
１を介して接続する配線用ラインである。６０３はこれ
らＡｌｌ７Ｏｌ〜７１１および層間絶縁膜６０２上に形
成された層間絶縁膜、８０１〜８０６はこの層間絶縁膜
６０３上に形成された所定のパターンに基づいて形成さ
れた第２のアルミ層（第４図中格子状の斜線を施した部
分、以下Ａｌ２と称す。
）である。ここでＡｌ２８ＯｌはＤ入力信号であり、Ａ
ｌｌ７Ｏ３，７Ｏ４にスルーホール９０２を介して接続
されている。Ａｌ２８Ｏ２，８Ｏ３はＴ入力信号線であ
り、それぞれＡｌｌ７Ｏ７，７Ｏ８にスルーホール９０
２を介して接続されている。Ａｌ２８Ｏ４，８Ｏ５は丁
入力信号線であり、それぞれＡｌｌｌＯ６，ｒＯ９にス
ルーホール９０２を介して接続されている。Ａｌ２８Ｏ
６はＱ出力信号線であり、ＡｌｌｌＯ５にスルーホール
９０２を介して接続されている。６０４は半導体表面を
保護するための保護膜である。
ｌｌ７Ｏ３，７Ｏ４にスルーホール９０２を介して接続
されている。Ａｌ２８Ｏ２，８Ｏ３はＴ入力信号線であ
り、それぞれＡｌｌ７Ｏ７，７Ｏ８にスルーホール９０
２を介して接続されている。Ａｌ２８Ｏ４，８Ｏ５は丁
入力信号線であり、それぞれＡｌｌｌＯ６，ｒＯ９にス
ルーホール９０２を介して接続されている。Ａｌ２８Ｏ
６はＱ出力信号線であり、ＡｌｌｌＯ５にスルーホール
９０２を介して接続されている。６０４は半導体表面を
保護するための保護膜である。
なお、ｎウエル領域１０１は、常にＶＤＤ電位かもしく
はそれより高い電位に固定されており、また、Ｐ型の半
導体基板１００は常にＧＮＤ電位かもしくはそれより低
い電位に固定されているものである。しかるに、この様
な構造のものにあつては、第４図からも明らかなように
、相反するモードで動作する２個のトランスミツシヨン
ゲート（１）（）において、該領域中に、回路の構成に
は使用されていないＰ＋拡散領域２０４，２０５および
Ｎ＋拡散領域３０２，３０７ができてしまい、集積度を
高めるという点において問題があるものであつた。
はそれより高い電位に固定されており、また、Ｐ型の半
導体基板１００は常にＧＮＤ電位かもしくはそれより低
い電位に固定されているものである。しかるに、この様
な構造のものにあつては、第４図からも明らかなように
、相反するモードで動作する２個のトランスミツシヨン
ゲート（１）（）において、該領域中に、回路の構成に
は使用されていないＰ＋拡散領域２０４，２０５および
Ｎ＋拡散領域３０２，３０７ができてしまい、集積度を
高めるという点において問題があるものであつた。
この発明は上記した点に鑑みてなされたものであり、第
１導電型のトランジスタと第２導電型のトランジスタと
により対をなすトランジスタ対を複数対有し、これらト
ランジスタ対の２対のうちの一力のトランジスタ対の第
１導電型のトランジスタと他力のトランジスタ対の第２
導電型のトランジスタとから第１のトランスミツシヨン
ゲートを構成するとともに、他力のトランジスタ対の第
１導電型のトランジスタと一力のトランジスタ対の第２
導電型のトランジスタとから第一２のトランスミツシヨ
ンゲートを構成するようにして、２つのトランスミツシ
ヨンゲートの構成に要する面積を少なくし集積度を高め
ることを目的とするものである。以下にこの発明の一実
施例を第７図に基づいて説明すると、図中第４図のもの
と同一符号は同一又は相当部分を示するものであり、入
力側及び帰還側のトランスミツシヨンゲート（１×）は
Ｇ−Ｇ５，Ｈ−Ｈ″で狭まれた領域、つまりＰ−Ｔｒ．
ｌ５Ｎ−Ｔｒとからなるトランジスタ対を２対用いて構
成し、Ｔ入力信号線８０２および平入力信号線８０４を
２個のトランスミツシヨンゲートに対して共通したもの
である。
１導電型のトランジスタと第２導電型のトランジスタと
により対をなすトランジスタ対を複数対有し、これらト
ランジスタ対の２対のうちの一力のトランジスタ対の第
１導電型のトランジスタと他力のトランジスタ対の第２
導電型のトランジスタとから第１のトランスミツシヨン
ゲートを構成するとともに、他力のトランジスタ対の第
１導電型のトランジスタと一力のトランジスタ対の第２
導電型のトランジスタとから第一２のトランスミツシヨ
ンゲートを構成するようにして、２つのトランスミツシ
ヨンゲートの構成に要する面積を少なくし集積度を高め
ることを目的とするものである。以下にこの発明の一実
施例を第７図に基づいて説明すると、図中第４図のもの
と同一符号は同一又は相当部分を示するものであり、入
力側及び帰還側のトランスミツシヨンゲート（１×）は
Ｇ−Ｇ５，Ｈ−Ｈ″で狭まれた領域、つまりＰ−Ｔｒ．
ｌ５Ｎ−Ｔｒとからなるトランジスタ対を２対用いて構
成し、Ｔ入力信号線８０２および平入力信号線８０４を
２個のトランスミツシヨンゲートに対して共通したもの
である。
すなわち第１図において、入力側のトランスミツシヨン
ゲート（１）は、ゲート４０６とその両側に配置される
Ｐ＋拡散領域２０６（ドレイン領域となる。
ゲート（１）は、ゲート４０６とその両側に配置される
Ｐ＋拡散領域２０６（ドレイン領域となる。
）およびＰ＋拡散領域２０７（ソース領域となる。）に
より構成されるＰ−Ｔｒｌとゲート５０２とその両側に
配置されるＮ＋拡散領域３０２（ソース領域となる。）
およびＮ＋拡散領域３０３（ドレイン領域となる。）に
より構成されるＮ一Ｔｒ２とから構成され、帰還側のト
ランスミツシヨンゲート（１）はゲート４０２とその両
側に配置されるＰ＋拡散領域２０２（ソース領域となる
。）およびＰ＋拡散領域２０６（ドレイン領域となり、
入力側のトランスミツシヨンゲート（１）のＰ−Ｔｒｌ
のドレイン領域と兼用される。）とにより構成されるＰ
−Ｔｒｌとゲート５０６とその両側に配置されるＮ＋拡
散領域３０６（ドレイン領域となり、入力側のトランス
ミツシヨンゲート（１）のＮ−Ｔｒｌのドレイン領域と
兼用される。）およびＮ＋拡散領域３０７（ソース領域
となる。）とにより構成されるＮ−Ｔｒ２とから構成さ
れるものである。そして、Ｄ入力信号８０１はＡｌｌｒ
Ｏ４を介して入力側のトランスミツシヨンゲート（１）
のＰ−Ｔｒｌのソース領域となる閂拡散領域２０７とＮ
−Ｔｒ２のソース領域となるＮ＋拡散領域３０２に接続
され、Ｔ入力信号８０２はＡｌｌ７Ｏｌを介して入力側
のトランスミツシヨンゲート（１）のＮ−Ｔｒ２のデー
ト５０２と帰還側のトランスミツシヨンゲート（）のＰ
−Ｔｒｌのゲート４０２とに接続され、丁入力信号線８
０４はＡｌｌ７Ｏ６を介して入力側のトランスミツシヨ
ンゲート（１）のＰ−Ｔｒｌのゲート４０６と帰還側の
トランスミツシヨンゲート（）のＮ−Ｔｒ２のゲート５
０６とに接続され、また、入力側および帰還側のトラン
スミツシヨン（１×）のＰ−ＴｒｌおよびＮ−Ｔｒのド
レイン領域となるＰ＋拡散領域２０６およびＮ＋拡散領
域３０６はＡｌｌ７ｌＯａ′１０ｂ，ｒ１０Ｃ，Ａ１２
８０７を介して入力側のインバータ（自）を構成するト
ランジスタのゲート４０８・４０９に接続され、帰還側
のトランスミツシヨンゲート（）のＰ−ＴｒｌおよびＮ
−Ｔｒ２のソース領域となるＰ＋拡散領域２０２および
Ｎ＋拡散領域３０７は、Ａｌｌ７ｌｌを介して帰還側の
インバータ（５）のトランジスタのドレイン領域となる
Ｐ＋拡散領域２１０およびＮ＋拡散領域３１０とに接続
されるものである。この様に、Ｐ−Ｔｒ（５Ｎ−Ｔｒと
からなるトランジスタ対を２対用い、一力のトランジス
タ対のＰ−Ｔｒと他力のトランジスタ対のＮ−Ｔｒによ
り入力側のトランスミツシヨンゲート（１）を構成し、
他力のトランジスタ対のＰ−Ｔｒと一力のトランジスタ
対のＮ−Ｔｒにより帰還側のトランスミツシヨンゲート
（）を構成したものであるから、無駄な能動領域部分ｂ
卜なくなり構成に必要な面積を減少でき、かつ、入力側
および帰還側のトランスミツシヨンゲＬ卜を構成するＰ
−Ｔｒ同士およびＮ−Ｔｒ同士の一方の能動領域（出力
用の能動領域となる。
より構成されるＰ−Ｔｒｌとゲート５０２とその両側に
配置されるＮ＋拡散領域３０２（ソース領域となる。）
およびＮ＋拡散領域３０３（ドレイン領域となる。）に
より構成されるＮ一Ｔｒ２とから構成され、帰還側のト
ランスミツシヨンゲート（１）はゲート４０２とその両
側に配置されるＰ＋拡散領域２０２（ソース領域となる
。）およびＰ＋拡散領域２０６（ドレイン領域となり、
入力側のトランスミツシヨンゲート（１）のＰ−Ｔｒｌ
のドレイン領域と兼用される。）とにより構成されるＰ
−Ｔｒｌとゲート５０６とその両側に配置されるＮ＋拡
散領域３０６（ドレイン領域となり、入力側のトランス
ミツシヨンゲート（１）のＮ−Ｔｒｌのドレイン領域と
兼用される。）およびＮ＋拡散領域３０７（ソース領域
となる。）とにより構成されるＮ−Ｔｒ２とから構成さ
れるものである。そして、Ｄ入力信号８０１はＡｌｌｒ
Ｏ４を介して入力側のトランスミツシヨンゲート（１）
のＰ−Ｔｒｌのソース領域となる閂拡散領域２０７とＮ
−Ｔｒ２のソース領域となるＮ＋拡散領域３０２に接続
され、Ｔ入力信号８０２はＡｌｌ７Ｏｌを介して入力側
のトランスミツシヨンゲート（１）のＮ−Ｔｒ２のデー
ト５０２と帰還側のトランスミツシヨンゲート（）のＰ
−Ｔｒｌのゲート４０２とに接続され、丁入力信号線８
０４はＡｌｌ７Ｏ６を介して入力側のトランスミツシヨ
ンゲート（１）のＰ−Ｔｒｌのゲート４０６と帰還側の
トランスミツシヨンゲート（）のＮ−Ｔｒ２のゲート５
０６とに接続され、また、入力側および帰還側のトラン
スミツシヨン（１×）のＰ−ＴｒｌおよびＮ−Ｔｒのド
レイン領域となるＰ＋拡散領域２０６およびＮ＋拡散領
域３０６はＡｌｌ７ｌＯａ′１０ｂ，ｒ１０Ｃ，Ａ１２
８０７を介して入力側のインバータ（自）を構成するト
ランジスタのゲート４０８・４０９に接続され、帰還側
のトランスミツシヨンゲート（）のＰ−ＴｒｌおよびＮ
−Ｔｒ２のソース領域となるＰ＋拡散領域２０２および
Ｎ＋拡散領域３０７は、Ａｌｌ７ｌｌを介して帰還側の
インバータ（５）のトランジスタのドレイン領域となる
Ｐ＋拡散領域２１０およびＮ＋拡散領域３１０とに接続
されるものである。この様に、Ｐ−Ｔｒ（５Ｎ−Ｔｒと
からなるトランジスタ対を２対用い、一力のトランジス
タ対のＰ−Ｔｒと他力のトランジスタ対のＮ−Ｔｒによ
り入力側のトランスミツシヨンゲート（１）を構成し、
他力のトランジスタ対のＰ−Ｔｒと一力のトランジスタ
対のＮ−Ｔｒにより帰還側のトランスミツシヨンゲート
（）を構成したものであるから、無駄な能動領域部分ｂ
卜なくなり構成に必要な面積を減少でき、かつ、入力側
および帰還側のトランスミツシヨンゲＬ卜を構成するＰ
−Ｔｒ同士およびＮ−Ｔｒ同士の一方の能動領域（出力
用の能動領域となる。
）を共通にしたので、さらに構成に必要な面積が減少で
き、集積度を高めることｂ卜できるものである。また、
出力用の能動領域を共通にし、この部分の面積を縮少し
た結果、出力容量を減少でき、伝搬遅延時間を減少でき
るという効果も生じるものである。なお、上記実施例で
はＤラツチに組み込まれる２個のトランスミツシヨンゲ
ートを構成する場合、つまり、２個のトランスミツシヨ
ンゲートの出力が同一信号となる場合について述べたが
このものに限られるものではなく、２個のトランスミツ
シヨンゲートの出力が異なる信号を要する回路構成のも
のにも適用できるものである。第８図は、２個のトラン
スミツシヨンゲートの出力が異なる信号の場合における
この発明の他の実施例を示すものである。
き、集積度を高めることｂ卜できるものである。また、
出力用の能動領域を共通にし、この部分の面積を縮少し
た結果、出力容量を減少でき、伝搬遅延時間を減少でき
るという効果も生じるものである。なお、上記実施例で
はＤラツチに組み込まれる２個のトランスミツシヨンゲ
ートを構成する場合、つまり、２個のトランスミツシヨ
ンゲートの出力が同一信号となる場合について述べたが
このものに限られるものではなく、２個のトランスミツ
シヨンゲートの出力が異なる信号を要する回路構成のも
のにも適用できるものである。第８図は、２個のトラン
スミツシヨンゲートの出力が異なる信号の場合における
この発明の他の実施例を示すものである。
この第８図に示すものは、第７図に示したものと同様に
、第３図に示したマスターチツプ上に、所定パターンの
第１層目および第２層目のアルミ層をそれぞれ層間絶縁
膜を介して形成したものである。
、第３図に示したマスターチツプ上に、所定パターンの
第１層目および第２層目のアルミ層をそれぞれ層間絶縁
膜を介して形成したものである。
すなわち、第８図において、第１のトランスミツシヨン
ゲートは、ゲート４０６とその両側に配置されるＰ＋拡
散領域２０６および２０７により構成されるＰ−Ｔｒと
ゲート５０２とその両側に配置されるＮ＋拡散領域３０
２および３０３により構成されるＮ−Ｔｒとから構成さ
れ、第２のトランスミツシヨンゲートはゲート４０２と
その両側に配置されるＰ＋拡散領域２０２および２０３
により構成されるＰ−Ｔｒとゲート５０６とその両側に
配置されるＮ＋拡散領域３０６および３０７により構成
されるＮ−Ｔｒとから構成されるものである。
ゲートは、ゲート４０６とその両側に配置されるＰ＋拡
散領域２０６および２０７により構成されるＰ−Ｔｒと
ゲート５０２とその両側に配置されるＮ＋拡散領域３０
２および３０３により構成されるＮ−Ｔｒとから構成さ
れ、第２のトランスミツシヨンゲートはゲート４０２と
その両側に配置されるＰ＋拡散領域２０２および２０３
により構成されるＰ−Ｔｒとゲート５０６とその両側に
配置されるＮ＋拡散領域３０６および３０７により構成
されるＮ−Ｔｒとから構成されるものである。
そして、第１および第２のトランスミツシヨンゲートを
構成するＰ−Ｔｒ間並びにＮ−Ｔｒ間に一対のゲート４
０４，５０４が配置され、それぞれのゲート４０４，５
０４ｔ二は隣接する能動領域が電気的に遮断される所定
電位を印加され、この実施例においてはゲート４０４ｔ
）ｓコンタクトホール９０１を介してＶＤＤライン７０
１に、ゲート５０４ｔ）３コンタクトホール９０１を介
してＧＮＤラインにそれぞれ接続されているものである
。また、第１のトランスミツシヨンゲートの入力線８０
２ａは第１層のアルミ層から形成され、それぞれコンタ
クトホール９ａを介してＰ＋拡散領域２０７およびＮ＋
拡散領域３０２に接続され、第２のトランスミツシヨン
ゲートの入力線８０２ｂは第１層のアルミ層から形成さ
れ、それぞれコンタクトホール９０１を介してＰ＋拡散
領域２０２およびＮ＋拡散領域８０７に接続さ抵Ｔ入力
信号線８０２はＡｌｌ７Ｏｒを介してゲート４０２およ
び５０２に接続され、Ｔ入力信号線８０４はＡｌｌ７Ｏ
６を介してゲート４０６および５０６に接続され、第１
のトランスミツシヨンゲ゛一トの出力線８０４ａはＡｌ
ｌ７ｌ２を介してＰ＋拡散領域２０６およびＮ＋拡散領
域３０３に接続され、第１のトランスミツシヨンゲート
の出力線８０４ｂ！′１ｔＡ１１７１３，７１４を介し
てＰ＋拡散領域２０３およびＮ＋拡散領域３０６に接続
されるものである。この様に構成されたものにあつて、
第１および第２のトランスミツシヨンゲートはｌ対のゲ
ートにより隣接する能動領域を電気的に遮断できるため
それぞれの出力を異なつた信号にすることができ、しか
も、Ｐ−Ｔｒ（５Ｎ−Ｔｒとからなるトランジスタ対２
対により、一力のトランジスタ対のＰ−Ｔｒと他力のト
ランジスタ対のＮ−Ｔｒにより第１のトランスミツシヨ
ンゲートを構成し、他力のトランジスタ対のＰ−Ｔｒと
一力のトランジスタ対のＮ−Ｔｒにより第２のトランス
ミツシヨンゲートを構成したものであるから、無駄な能
動領域部分ｔ）５なくなり、構成に必要な面積を減少で
き、集積度が高められるものである。
構成するＰ−Ｔｒ間並びにＮ−Ｔｒ間に一対のゲート４
０４，５０４が配置され、それぞれのゲート４０４，５
０４ｔ二は隣接する能動領域が電気的に遮断される所定
電位を印加され、この実施例においてはゲート４０４ｔ
）ｓコンタクトホール９０１を介してＶＤＤライン７０
１に、ゲート５０４ｔ）３コンタクトホール９０１を介
してＧＮＤラインにそれぞれ接続されているものである
。また、第１のトランスミツシヨンゲートの入力線８０
２ａは第１層のアルミ層から形成され、それぞれコンタ
クトホール９ａを介してＰ＋拡散領域２０７およびＮ＋
拡散領域３０２に接続され、第２のトランスミツシヨン
ゲートの入力線８０２ｂは第１層のアルミ層から形成さ
れ、それぞれコンタクトホール９０１を介してＰ＋拡散
領域２０２およびＮ＋拡散領域８０７に接続さ抵Ｔ入力
信号線８０２はＡｌｌ７Ｏｒを介してゲート４０２およ
び５０２に接続され、Ｔ入力信号線８０４はＡｌｌ７Ｏ
６を介してゲート４０６および５０６に接続され、第１
のトランスミツシヨンゲ゛一トの出力線８０４ａはＡｌ
ｌ７ｌ２を介してＰ＋拡散領域２０６およびＮ＋拡散領
域３０３に接続され、第１のトランスミツシヨンゲート
の出力線８０４ｂ！′１ｔＡ１１７１３，７１４を介し
てＰ＋拡散領域２０３およびＮ＋拡散領域３０６に接続
されるものである。この様に構成されたものにあつて、
第１および第２のトランスミツシヨンゲートはｌ対のゲ
ートにより隣接する能動領域を電気的に遮断できるため
それぞれの出力を異なつた信号にすることができ、しか
も、Ｐ−Ｔｒ（５Ｎ−Ｔｒとからなるトランジスタ対２
対により、一力のトランジスタ対のＰ−Ｔｒと他力のト
ランジスタ対のＮ−Ｔｒにより第１のトランスミツシヨ
ンゲートを構成し、他力のトランジスタ対のＰ−Ｔｒと
一力のトランジスタ対のＮ−Ｔｒにより第２のトランス
ミツシヨンゲートを構成したものであるから、無駄な能
動領域部分ｔ）５なくなり、構成に必要な面積を減少で
き、集積度が高められるものである。
この発明は以上に述べたとおり、相反するモードで動作
するトランスミツシヨンゲートを２個有した半導体集積
回路装置において、第１導電型のトランジスタと第２導
電型のトランジスタとにより対をなすトランジスタ対を
複数対有し、これらトランジスタ対の２対のうちの一刀
のトランジスタ対の第１導電型のトランジスタと他力の
トランジスタ対の第２導電型のトランジスタとから第１
のトランスミツシヨンゲートを構成するとともに、他方
のトランジスタ対の第１導電型のトランジスタと一力の
トランジスタ対の第２導電型のトランジスタとから第２
のトランスミツシヨンゲートを構成したので、２つのト
ランスミツシヨンゲートの構成に要する面積を少なくで
き、その結果集積度を高めることｔ）５できるという効
果ｔ）５ある。
するトランスミツシヨンゲートを２個有した半導体集積
回路装置において、第１導電型のトランジスタと第２導
電型のトランジスタとにより対をなすトランジスタ対を
複数対有し、これらトランジスタ対の２対のうちの一刀
のトランジスタ対の第１導電型のトランジスタと他力の
トランジスタ対の第２導電型のトランジスタとから第１
のトランスミツシヨンゲートを構成するとともに、他方
のトランジスタ対の第１導電型のトランジスタと一力の
トランジスタ対の第２導電型のトランジスタとから第２
のトランスミツシヨンゲートを構成したので、２つのト
ランスミツシヨンゲートの構成に要する面積を少なくで
き、その結果集積度を高めることｔ）５できるという効
果ｔ）５ある。
第１図はトランスミツシヨンゲートをＣＭＯＳ回路で実
現した場合のトランジスタ回路図、第２図は、第１図に
示した回路を用いてＤラツチをＣＭＯＳ回路で実現した
場合のトランジスタ回路図、第３図は、ＣＭＯＳマスタ
ー・スライス型ゲートアレイＬＳＩの内部ゲート領域の
マスタ部分の一 例を示す図、第４図は、従来の構成法
により第２図の回路を第３図のマスター上に実現した例
を示す図、第５図と第６図は、それぞれ、第４図のＡ−
Ｎ＠．Ｆ−ＦＶにより切断した場合の断面図、第７図は
、本発明の構成により第２図の回路を第３図のマスター
上に実現した一実施例を示す図、第８図は、互いに反す
るモードで動作し、出力信号の異なる２個のトランスミ
ツシヨンゲートを本発明による構成により実現した他の
実施例を示す模式図である。 図において１はＰ−Ｔｒ、２はＮ−Ｔｒ，３は入力端子
、４は出力端子、（１）（）はトランスミツシヨンゲー
ト、（１１（）は入力側および帰還側のインバータ回路
、６はＤＤ端子、７はＧＮＤ端子、１００は半導体基板
、１０１は半導体領域、２０１〜２１１はＰ＋拡散領域
、３０１〜３１１はＮ＋拡散領域、４０１〜４１０はゲ
ート、５０１〜５１０はゲート、６０１〜６０４は絶縁
膜、７０１〜７１４は第１層目のアルミ層、８０１〜８
０６は第２層目のアルミ層、９０１はコンタクトホール
、９０２はスルーホールである。
現した場合のトランジスタ回路図、第２図は、第１図に
示した回路を用いてＤラツチをＣＭＯＳ回路で実現した
場合のトランジスタ回路図、第３図は、ＣＭＯＳマスタ
ー・スライス型ゲートアレイＬＳＩの内部ゲート領域の
マスタ部分の一 例を示す図、第４図は、従来の構成法
により第２図の回路を第３図のマスター上に実現した例
を示す図、第５図と第６図は、それぞれ、第４図のＡ−
Ｎ＠．Ｆ−ＦＶにより切断した場合の断面図、第７図は
、本発明の構成により第２図の回路を第３図のマスター
上に実現した一実施例を示す図、第８図は、互いに反す
るモードで動作し、出力信号の異なる２個のトランスミ
ツシヨンゲートを本発明による構成により実現した他の
実施例を示す模式図である。 図において１はＰ−Ｔｒ、２はＮ−Ｔｒ，３は入力端子
、４は出力端子、（１）（）はトランスミツシヨンゲー
ト、（１１（）は入力側および帰還側のインバータ回路
、６はＤＤ端子、７はＧＮＤ端子、１００は半導体基板
、１０１は半導体領域、２０１〜２１１はＰ＋拡散領域
、３０１〜３１１はＮ＋拡散領域、４０１〜４１０はゲ
ート、５０１〜５１０はゲート、６０１〜６０４は絶縁
膜、７０１〜７１４は第１層目のアルミ層、８０１〜８
０６は第２層目のアルミ層、９０１はコンタクトホール
、９０２はスルーホールである。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板、この半導体基板の一部に
形成された第２導電型の半導体領域、この半導体領域に
列状に複数形成された第１導電型の能動領域、これら第
１導電型の能動領域の間に絶縁膜を介して配置形成され
、両側に配置される第１導電型の能動領域とともに第１
導電型のトランジスタを構成する複数の第１ゲート、上
記半導体基板に上記第１導電型の能動領域と対応して形
成された複数の第２導電型の能動領域、これら第２導電
型の能動領域の間でかつ上記第１のゲートと対応して形
成されるとともに、両側に配置される第２導電型の能動
領域とともに上記第１導電型のトランジスタと対をなす
第２導電型のトランジスタを構成する複数の第２のゲー
トを備え、上記第１導電型および第２導電型のトランジ
スタ対の２対のうちの一方のトランジスタ対の第１導電
型のトランジスタと、他力のトランジスタ対の第２導電
型のトランジスタとからなり、それぞれのトランジスタ
の能動領域が互いに接続されるとともに、それぞれのゲ
ートに相反するモードの入力が供給される第１のトラン
スミッションゲートを構成するとともに、他力のトラン
ジスタ対の第１導電型のトランジスタと一方のトランジ
スタ対の第２導電型のトランジスタとからなり、それぞ
れのトランジスタの能動領域が互いに接続されるととも
に、それぞれのゲートに相反するモードの入力が供給さ
れる第２のトランスミッションゲートを構成したことを
特徴とする半導体集積回路装置。 ２ 第１のトランスミッションゲートを構成する第１導
電型のトランジスタの一方の能動領域と第２のトランス
ミッションゲートを構成する第１導電型のトランジスタ
の一方の能動領域とを同一の能動領域で構成するととも
に、第１のトランスミッションゲートを構成する第２導
電型のトランジスタの一方の能動領域と第２のトランス
ミッションゲートを構成する第２導電型のトランジスタ
の一方の能動領域とを同一の能動領域で構成したことを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。 ３ 一方のトランジスタ対と他方のトランジスタ対との
間に第１および第２のゲートを介在させるとともに、こ
の第１および第２のゲートそれぞれに、一方のトランジ
スタ対と他方のトランジスタ対との隣接する能動領域が
電気的に遮断される所定電位を印加したことを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57034891A JPS5943824B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体集積回路装置 |
| US07/017,038 US4780753A (en) | 1982-03-03 | 1987-02-18 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57034891A JPS5943824B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58151055A JPS58151055A (ja) | 1983-09-08 |
| JPS5943824B2 true JPS5943824B2 (ja) | 1984-10-24 |
Family
ID=12426776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57034891A Expired JPS5943824B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4780753A (ja) |
| JP (1) | JPS5943824B2 (ja) |
Families Citing this family (30)
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-
1982
- 1982-03-03 JP JP57034891A patent/JPS5943824B2/ja not_active Expired
-
1987
- 1987-02-18 US US07/017,038 patent/US4780753A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4780753A (en) | 1988-10-25 |
| JPS58151055A (ja) | 1983-09-08 |
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