KR900003029B1 - 칩을 갖는 집적회로 장치 - Google Patents

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Abstract

내용 없음.

Description

칩을 갖는 집적회로 장치
제 1 도는 종래의 콤프리멘타리 LSI셀의 개략도.
제 2 도는 종래의 셀 어레이의 다른 예의 개략도.
제 3 도는 종래의 셀의 다른 예의 개략도.
제 4 도는 본 발명에 의한 콤프리멘타리 LSI셀 어레이와 배선영역(WR)패턴의개략도.
제 5a 도는 본 발명에 의한 LSI칩의 요부의 횡단면도.
제 5b 도는 제 5a 도의 상면도.
제 6a 도는 본 발명의 다른 예의 상세 평면도.
제 6b 도는 제 6a 도에서 선 AA를 따라 취한 횡단면도.
제 6c 도는 제 6a 도에서 선 BB를 따라 취한 횡단면도.
제 7a 도는 본 발명에 의한 다른 LSI칩의 요부의 횡단면도.
제 7b 도는 제 7 a도의 상부 평면도.
본 발명은 칩을 갖는 집적회로 장치에 관한 것으로 특히, 어레이로 형성된 다수의 셀들을 갖는 다수의 셀 어레이들이 배열되는 게이트 어레이에 관한 것이다.
게이트 어레이등과 같은 종래의 LSI칩에는 예를들어 콤프리멘타리 MOS(CMOS)등과 같은 콤프리멘타리 LSI의 경우에 p-채널장치 형성영역과 n-채널장치 형성영역의 쌍들이 동일칩상에 반복적으로 형성되며 또한 배선영역(WR)은 쌍들영역들간에 제공된다. p-채널장치 형성영역에는 예를들어, p-채널 MOS트랜지스터가 형성되며, 또한 n-채널장치 형성영역에는 n-채널 MOS트랜지스터가 형성된다. 능동층등은 반도체 기판상의 배선영역에 형성되지 않고 배선은 절연층으로 덮힌다. 또한 칩들의 전원선들은 통상적으로 상부 배선층내에 제공된다.
그러나 종래 기술에서 전원선은 그것이 소자형성 영역과 배선영역을 차지하는 식으로 제공된다. 따라서 배선 효율이 저하되어 장치의 소형화를 개선할 수 없다.
본 발명의 목적은 반도체 기판상의 배치효율이 개선되는 칩을 갖는 집적회로장치를 제공하는데 있다.
본 발명의 또 다른 목적은 전원선의 배선금속막중의 전류밀도의 증대효과를 억제할 수 있으며, 그에의해 게이트어레이의 응답성이 개선되는 칩을 갖는 반도체 집적회로 장치를 제공하는데 있다.
본 발명에 의하면, 제각기 불순물 주입영역들을 갖고 있는 다수의 셀들로 구성되는 셀 어레이들과 셀 어레이들 사이에 선택적으로 형성되며, 또한 셀어레이와 함께 기판내에 매립되어 불순물 주입영역들에 선택적으로 연결되어 있는 도전라인들과, 그리고 매립된 도전라인들 위와 기판내에 매립된 배선위에 형성되어 다수의 셀들과 선택적으로 연결되는 절연층을 포함하는 칩을 갖는 집적회로장치가 제공된다.
이하 첨부도면을 참조하여 본 발명의 장점들과 특징들을 상세히 설명하면 다음과 같다.
본 발명을 좀더 잘 이해하기 위해 종래 기술을 우선 설명한다.
제 1 도는 종래의 콤플리멘타리 LSI셀의 개략도이다.
제 1도에서, p-채널(p-ch)장치 형성영역과 n-채널(n-ch)장치 형성영역의 쌍들은 칩 1상에 반복적으로 형성된다. 게이트 형성배선이 형성되는 배선영역(WR)은 p-ch장치 형성영역과 n-ch장치 형성영역간에 제공된다. 또한 게이트들을 연결하는 배선층은 WR내에 형성된다.
비록 도면에는 도시하지 않았지만 능동층은 칩 1의 반도체기판상에 형성되지 않고 절연층만이 WR상에 형성된다. 또한 칩 1에 대한 전원선은 보통 WR의 상부상에 제공된다. 이 전원선은 관통공을 통해 WR의 하부에 또는 장치들에 연결된다.
상술한 바와같이, 전원선이 장치 형성영역과 WR을 차지하기 때문에 LSI칩의 배선효율과 집적도가 저하된다.
일본 미심사 특허공보(공개) 제 59-163837호는 셀 어레이들 사이에 위치되나 칩에 매립되지 않은 전기소자들과 전원들로서 다수의 셀 어레이들을 포함하는 반도체 집적회로를 발표했다.
제 2 도는 일본 미심사 특허공보 제 59-163837호에 발표된 셀 어레이들과 전원선들의 패턴의 개략도이다.
제 2 도에서, n-ch는 다수의 n-채널 MOS를 포함하는 소자영역을 나타내며, 또한 p-ch는 다수의 p-채널 MOS를 포함하는 소자영역을 나타내며, VSS와 VDD는 전원선들이다. n-ch와 p-ch의 쌍들은 VSS또는 VDD각측상에 각각 형성되나, 전원선은 동일한 형의 채널들을 서로 연결하는 연결층으로서 사용되지 않는다.
일본 미심사 특허공보(공개) 제 60-233839호는 제 3 도에 보인 바와같이 다수의 셀 어레이들과 셀 어레이들간에 위치된 전원선과 배선영역을 포함하나, 전원선들(VDD,GND)은 기판내에 매립되지 않으며 또한 셀들(p-ch, n-ch)간에 접점을 발생시키지 않는 반도체 집적회로 장치를 발표했다.
제 4 도는 본 발명에 의한 콤프리멘타리 셀 어레이들과 배선 채널 영역(WR)패턴들의 개략도이다.
제 4 도에서 반도체 기판의 칩 1상에는 p-채널(p-ch)장치형성 영역과 n-채널(n-ch)장치 형성영역의 쌍들이 배선 채널 영역(WR)의 각측에 형성된다. 분리영역(ISO)은 n-채널과 p-채널 장치 형성영역간에 형성된다. VSS와 VDD선들(도시안됨)은 칩 1내의 WR내에 매립되며 또한 그와 동시에, n-채널과 p-채널 장치 형성영역들에 연결된다.
제 5a 도는 LSI칩의 요부의 횡단면도이며, 또한 제 5b 도는 그의 상부 평면도이다.
제 5a 도에서, n-ch MOS트랜지스터 26은 p형 반도체 기판 21내의 n-ch장치 영역상에 형성되며, 또한 p-ch MOS트랜지스터들 24와 25는 p-ch장치 영역상에 형성된다. 또한 홈 H1은 n-ch MOS트랜지스터 26과 그에 인접한 n-ch MOS트랜지스터(도시 안됨)간에 형성된다. 홈 H1에는 전원선 VSS가 형성되며, 이는 절연층 27내에 매립된다. 또한 절연층 27상에는 배선 채널 영역 WR1(제 5b 도)가 구성되도록 절연막 INS가 형성된다.
홈 H2는 p-ch MOS트랜지스터들 24와 25간에 형성된다. 홈 H2에는 절연층 29에 매립된 전원선 VDD가 형성된다. 또한 절연층 29상에는 배선 채널 영역 WR2가 구성되도록 절연막 INS가 또한 형성된다. 이 전원선들 VDD와 VSS는 A1, 도전성 다결정 S1등으로 제조된다. 전원선들이 도전성 다결정 S1로 제조될 때 그의 도전형은 불순물 주입영역의 것과 동일하다. 도전성 바람직하게는 다결정 S1는 홈내에 편편하게 매립될 수도 있다. 다결정 S1가 사용될때 절연층 27과 29를 형성할 필요가 없다. 또한 n+층 22는 p형 반도체 21로의 전류 누설이 방지되도록 전원선 VDD밑에 제공된다.
또한, 상술한 홈들 H1과 H2의 폭보다 좁은 폭을 갖는 홈들 h1과 h2는 n-ch MOS트랜지스터 26과 p-ch MOS트랜지스터간에 형성된다. 절연막들 28과 30은 홈들 h1과 h2내에 매립되어 소자분리 영역 ISO를 형성한다.
본 발명의 구성에서, 배선채널 영역은 예, 100㎛의 두께로 형성된다. 따라서 배선 채널 영역밑에 형성되는 전원선은 넓게 형성될 수 있어 배선금속막중의 전류밀도의 증대등과 같은 결함이 방지될 수 있다.
제 5a 도에서, n-ch MOS트랜지스터 26의 게이트 26G가 그들간에 입력단자 IN을 형성하도록 p-ch MOS트랜지스터 26의 게이트 25G에 연결되고, 또한 n-ch MOS트랜지스터 26의 드레인이 출력단자 OUT를 형성하도록 전극 3에 의해 p-ch MOS트랜지스터 25의 드레인에 상호 연결될때 CMOS인버터가 구성된다.
제 6a 도는 본 발명의 다른 예의 상세 평면도이며, 제 6b 도는 제 6a 도의 선 AA를 따라 취한 횡단면도이고, 제 6c 도는 제 6a 도의 선 BB를 따라 취한 횡단면도이다. 제 6a 도의 평면도에는, 간략히 하기위해 불순물 주입영역과 도전성 라인부분들과, 그위에 형성되는 절연층들은 생략한다.
제 6a 도와 제 6b 도에 보인바와같이, 전원선들 VSS와 VDD는 셀 어레이와 함께 기판내에 매립된다. VSS와 VDD선들은 기판내의 n-형 불순물 영역에 선택적으로 연결되며, 또한 VSS와 VDD선들은 절연층에 의해 피복된다. 또한 절연층위에는 셀들을 연결하기 위한 배선(WR3)이 형성된다.
제 6a 도에서, 참조번호들 12,13 및 14는 VSS에 연결될 p+불순물 주입영역, VSS에 연결될 n+불순물 주입 영역, 그리고 절연층 각각을 나타낸다.
제 6b 도에서, 참조번호들 15,16,17과 18은 p+형 실리콘 기판, 절연층, n+불순물 주입영역(매립층), 그리고 배선층을 각각 나타낸다.
제 6a, 6b 및 6c도에 보인 구성은 다음 방법으로 형성될 수 있다. 우선 n+형 매립층 17은 계획된 p-ch트랜지스터 형성영역내에 형성되며 또한 그에 인접한 배선 채널 형성영역은 p+형 반도체 기판 15내에 형성된다. 그다음, n-형 에피택셜 성장층은 기판 15상에 형성된다.
그다음, 계획된 p-ch트랜지스터 형성영역과 계획된 n-ch트랜지스터 형성영역을 분리시키는 절연분리영역 16을 형성하기 위한 홈과, p+형 반도체 기판에 도달하는 전원선 VSS를 형성하기 위한 홈과, 그리고 n+매립층 17에 도달하는 전원선 VDD를형성하기 위한 홈이 형성된다.
전원선 VSS와 VDD가 소정의 홈들에 매립된후, VSS와 VDD는 절연막 또는 도전성 다결정 실리콘막에 의해 평평하게 피복된다. 이 경우에, 절연 다결정 실리콘 막은 동시에 또는 다른 때에 절연분리 영역을 형성하기 위한 홈내에 평평하게 매립될 수도 있다.
그다음 p형 불순물은 p형 영역을 형성하도록 계획된 n-ch트랜지스터 형성영역에 부분적으로 주입되고 또한 n형 불순물들은 n+형 불순물 주입영역들을 형성하도록 p형 영역의 표면에 주입되어, 그들은 n-ch트랜지스터 소오스와 드레인 영역이 되고 또한 그들이 매립된 전원선 VSS에 선택적으로 연결되는 식으로 형성된다.
p형 불순물은 p+형 불순물 주입 영역들을 형성하도록 계획된 p-ch트랜지스터 형성영역내의 n형 에피택셜 성장층의 표면속으로 부분적으로 주입되어, 이는 p-ch트랜지스터의 소오스와 드레인 영역들이 되며 또한 그들이 매립된 전원선 VDD에 선택적으로 연결되는 식으로 형성된다.
그다음, 절연막은 전원선들 VSS와 VDD가 형성되는 영역들의 표면상에 형성되므로, 결국, 게이트 절연막이 계획된 n-ch트랜지스터 형성영역과 계획된 p-ch트랜지스터 형성영역상에 형성된다.
그다음, 다결정 실리콘의 게이트 전극이 게이트 절연막상에 형성되므로 결국 n-ch트랜지스터와 p-ch트랜지스터로 구성되는 기본셀이 실현될 수 있다.
소정의 논리회로를 얻기위해 다수의 기본 셀들사이에 또는 기본 셀내의 예를들어 A1의 다층배선 18이 그들간에 제공된 절연층내에 형성된다. 그다음, 다수의 기본 셀들을 연결하는 배선은 전원선들 VSS와 VDD가 매립되는 배선영역(WR)내에 제공된다.
제 7a 도는 본 발명의 다른 실시예로서, 여기에서 본 발명은 Bi-MOS-LSI에적용된다. 제 7a 도는 n-ch, p-ch 장치영역내의 구성이 Bi-MOS구조를 형성하고, QMOS1로 나타낸 n-ch MOS트랜지스터와 QBi1로서 나타낸 pnp트랜지스터는 n-ch장치영역상에 형성되며, 또한 QMOS2로 나타낸 p-ch MOS트랜지스터와 QBi2로 나타낸 npn트랜지스터는 p-ch 장치영역상에 형성되는 점에서 제 2 도와 다르다.
배선 채널영역 WR, n-ch장치영역, p-ch장치영역, 그리고 n-ch장치영역과 p-ch장치영역간의 분리영역 ISO의 배열은 제 5a 와 제 5b 도의 경우와 동일하다. 제 7b 도는 제 7a 도의 배선부분의 등가회로도이다.
상술한 바와같이, 본 발명의 콤프리 멘타리 LSI칩의 구성에 의하면, LSI칩의 전원선은 배선채널 영역 아래에서 반도체 기판내에 제공된 홈내에 매립되며, 그에의해 채널배선만이 기판상에 제공될 수 있다. 그러므로, 칩 표면상의 배치효율이 개선될 수 있어 LSI의집적도를 개선하는데 크게 기여한다.
그밖에, 본 발명에서, 전원선의 폭은 넓게 형성되므로 결국 배선금속막중의 전류밀도가 증대되는 바와같은 배선결함이 방지될 수 있다.

Claims (6)

  1. 제각기 불순물 주입영역들을 포함하는 다수의 셀(p-ch, n-ch)들로 구성되는 셀 어레이(24,25,26)들과, 셀 어레이들간에 선택적으로 형성되고 또한 셀 어레이와 함께 기판(1)내에 매립되어 상기 불순물 주입영역(H1,H2)에 선택적으로 연결된 다음 절연층(27,29)으로 덮히는 도전성 라인들(VSS,VDD)들과, 그리고 절연층(27,29)상에 형성되는 다수의 셀들을 선택적으로 연결되는 배선(WR1,WR2)을 포함하는 칩을 갖는 집적회로 장치.
  2. 제 1 항에서, 상기 셀 어레이(24,25,26)는 상기 도전성 라인(VSS,VDD)에 대향하여 형성되는 칩을 갖는 집적회로 장치.
  3. 제 1 항에서, 상기 도전성 라인은 전원선, 예를들어 VSS와 VDD라인인 칩을 갖는 집적회로 장치.
  4. 제 1 항에서, 상기 장치는 MOS LSI인 칩을 갖는 집적회로 장치.
  5. 제 1 항에서, 상기 장치는 콤프리멘타리 MOS LSI인 칩을 갖는 집적회로 장치.
  6. 제 1 항에서, 상기 장치는 바이폴라 MOS LSI인 칩을 갖는 집적회로 장치.
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