JPH0786430A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH0786430A
JPH0786430A JP5228985A JP22898593A JPH0786430A JP H0786430 A JPH0786430 A JP H0786430A JP 5228985 A JP5228985 A JP 5228985A JP 22898593 A JP22898593 A JP 22898593A JP H0786430 A JPH0786430 A JP H0786430A
Authority
JP
Japan
Prior art keywords
region
well
conductivity type
impurity
impurity region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5228985A
Other languages
English (en)
Inventor
Shigeru Kikuta
繁 菊田
Kiyohiro Furuya
清広 古谷
Masato Suwa
真人 諏訪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP5228985A priority Critical patent/JPH0786430A/ja
Priority to KR1019940022257A priority patent/KR0181348B1/ko
Priority to US08/305,524 priority patent/US5519243A/en
Publication of JPH0786430A publication Critical patent/JPH0786430A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/901—Capacitive junction

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 半導体基板内に容量素子を形成することによ
り、半導体装置の微細化を図り、かつ、素子間の接続の
信頼性の向上を可能とする半導体装置およびその製造方
法を提供する。 【構成】 ｐ基板２の主表面に記憶回路領域３０００と
周辺回路領域１０００，２０００とを備えており、記憶
回路領域３０００を含むｐウェル８と、周辺回路領域１
０００を含むｐウェル６とを、ｎウェル４により下方か
ら包囲している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、半導体装置内に容量素子を形
成しつつ、半導体装置の微細化を可能とする半導体装置
およびその製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置の集積回路内に容量素
子を形成する場合、配線層を電極として対向させる容量
素子や、ＭＯＳトランジスタのソース・ドレインとゲー
ト間で形成するＭＯＳキャパシタが使われている。
【０００３】容量素子は、集積回路内の信号を遅延させ
るために使われる小さな容量のものから、集積回路の動
作時に外部から供給された電源電圧が内部で変動した際
に、ノイズを発生しないようにするデカップリングコン
デンサとして用いられる容量の大きなものまである。
【０００４】次に、図３１を参照して、半導体記憶装置
の構成概念を説明する。図において、半導体基板上は、
メモリセルアレイ領域２００と、周辺回路領域２０２
と、配線領域２０４とに分けられている。
【０００５】従来、大きな容量を必要とする電源用デカ
ップリングコンデンサなどは、配線領域２０４の配線の
下にＭＯＳキャパシタにより形成されている。
【０００６】これは、配線層を対向させて形成する容量
素子の場合は、配線層間の絶縁層が厚く、単位面積あた
りの容量が小さくなり、また、容量素子として使用して
いる配線層は信号配線として使えなくなってしまうから
である。
【０００７】一方、ＭＯＳキャパシタの場合は、ＭＯＳ
トランジスタのゲート酸化膜に対向したゲートと、オン
状態のＭＯＳトランジスタのチャネルとの間で容量を形
成するため、単位面積当りの容量を比較的大きく取るこ
とができる。
【０００８】次に、図３２を参照して、ＭＯＳキャパシ
タにより形成した電源用デカップリングコンデンサの構
造について説明する。
【０００９】図の、左側は、ｎチャネルＭＯＳトランジ
スタを用いて、電源用デカップリングコンデンサを形成
した例で、図の右側は、ｐチャネルＭＯＳトランジスタ
を用いて、電源用デカップリングコンデンサを形成した
例である。
【００１０】左側のｎチャネルＭＯＳトランジスタを用
いた電源用デカップリングコンデンサは、ｐ基板２０６
の上にｐウェル２０８が形成されている。このｐウェル
２０８の表面には、ｎチャネルＭＯＳトランジスタ２１
０が形成されている。ｎチャネルＭＯＳトランジスタ２
１０のソース・ドレイン領域には、接地電位（ＶSS）が
与えられている。
【００１１】また、ｎチャネルＭＯＳトランジスタのゲ
ート電極には、外部電源電位（ＶCC）が与えられてい
る。さらに、ｐウェル２０８は、ｐ+ 不純物領域２１２
を介して内部発生負電位（ＶBB）が与えられている。
【００１２】次に、ｐチャネルＭＯＳトランジスタを用
いた電源用デカップリングコンデンサは、ｐ基板２０６
の上にｎウェル２０７が形成されている。このｎウェル
２０７の表面には、ｐチャネルＭＯＳトランジスタ２１
４が形成されている。
【００１３】このｐチャネルＭＯＳトランジスタのソー
ス・ドレイン領域には、外部電源電位（ＶCC）が与えら
れている。ｐチャネルＭＯＳトランジスタ２１４のゲー
ト電極には、接地電位（ＶSS）が与えられている。さら
に、ｎウェル２０８には、ｎ + 不純物領域２１６を介し
て外部電源電位（ＶCC）が与えられている。
【００１４】この電源用デカップリングコンデンサの動
作原理は、ＭＯＳトランジスタのソース・ドレイン領域
に電圧が加えられることにより、ＭＯＳトランジスタの
チャネル領域がオン状態となり、このチャネル領域とゲ
ート電極との間でキャパシタが形成されることになる。
【００１５】なお、一般的にＭＯＳキャパシタは、電源
用デカップリングコンデンサとして用いられているが、
周辺回路において信号を遅延させるためにも用いること
ができ、この場合には、遅延させたい信号ノードをＭＯ
Ｓキャパシタのゲート電極に接続すればよい。
【００１６】次に、図３３を参照して、ダイナミック型
ＲＡＭの構造について説明する。図３３は、電子通信情
報学会の研究会（ＳＴＭ９０−２０１−Ｐ４３，１９９
０年）で開示された、ダイナミック型ＲＡＭ（以下ＤＲ
ＡＭと称する）の断面概念図である。
【００１７】このＤＲＡＭは、ｐ基板２０６の上に、ｎ
チャネルＭＯＳトランジスタ２２６が形成されるｐウェ
ル２１８を含む周辺回路領域１０００と、ｐチャネルＭ
ＯＳトランジスタ２２８などにより、たとえばセンスア
ンプなどが形成されるｎウェル２２０を含む周辺回路領
域２０００と、ｎチャネルＭＯＳトランジスタ２３２な
どにより、メモリセルなどが形成されるｐウェル２２２
を含む記憶回路領域３０００とを有している。
【００１８】周辺回路領域１０００には、接地電位（Ｖ
SS）がｐ+ 不純物領域２２４を介してｐウェル２１８に
与えられている。
【００１９】また、周辺回路領域２０００には、外部電
源電位（ＶCC）がｎ+ 不純物領域２３０を介して、ｎウ
ェル２２０に与えられている。
【００２０】また、記憶回路領域３０００には、内部発
生負電位（ＶBB）がｐ+ 不純物領域２３４を介してｐウ
ェル２２２に与えられている。
【００２１】また、ｎウェル２２０は、ｐウェル２１８
と同電位（ＶSS）のｐ基板２０６と、ＶBB電位が与えら
れているｐウェル２２２とを分離するためにｐウェル２
２２を下方から覆うように形成されている。
【００２２】このように、ｐウェル２２２の下方にｎウ
ェル２２０を形成した構造は、一般にトリプルウェル構
造と呼ばれている。
【００２３】このトリプルウェル構造を有するＤＲＡＭ
に、電源用デカップリングコンデンサを形成する場合
は、図３４に示すように、たとえばｐウェル２１８内の
ｐ+ 不純物領域２２４の横に、ｎチャネルＭＯＳトラン
ジスタ２１０を設けることとなる。
【００２４】次に、図３５は、１９８９年Internationa
l Solid-State Circuits Conference の予稿集（ｐ２４
９）に開示されているＤＲＡＭの断面概念図である。
【００２５】この図におけるＤＲＡＭは、ｎ基板２０６
にｐチャネルＭＯＳトランジスタ２４４などによりたと
えば電圧降下回路などが形成されるｎウェル２３６を含
む周辺回路領域４０００と、ｎチャネルＭＯＳトランジ
スタ２５０などによりたとえば入力保護回路などが形成
されるｐウェル領域２３８を含む周辺回路領域５０００
と、ｐチャネルＭＯＳトランジスタ２５２などにより、
たとえばセンスアンプなどが形成されるｎウェル２４０
を含む周辺回路領域６０００と、ｎチャネルＭＯＳトラ
ンジスタ２６０などによりたとえばメモリセルなどが形
成されるｐウェル２４２を含む記憶回路領域７０００と
を有している。
【００２６】周辺回路領域４０００は、外部電源電位
（ＶCC）がｎ+ 不純物領域２４６を介してｎウェル２３
６に与えられている。
【００２７】また、周辺回路領域５０００には、接地電
位（ＶSS）がｐ+ 不純物領域２４８，２５６を介してｐ
ウェル２３８に与えられている。
【００２８】また、周辺回路領域６０００には、内部電
源電位（ＶINT ）がｎ+ 不純物領域２５４を介してｎウ
ェル２４０に与えられている。
【００２９】また、記憶回路領域７０００には、内部発
生負電位（ＶBB）が、ｐ+ 不純物領域２５８を介してｐ
ウェル２４２に与えられている。
【００３０】この図に示すＤＲＡＭにおいても、ｎウェ
ル２３６と同電位（ＶCC）のｎ基板２０６と、内部電源
電位（ＶINT ）が与えられているｎウェル２４０とを分
離するために、ｎウェル２４０を下方より覆うようにｐ
ウェル２３８が形成され、トリプルウェル構造を有して
いる。
【００３１】以上のように、従来のトリプルウェル構造
は、電位の異なる同型のウェルを分離することを目的と
して使用されている。
【００３２】また、図３５に示すＤＲＡＭに、電源用デ
カップリングコンデンサを形成する場合は、図３６に示
すように、たとえば、ｎウェル２３６内にｐチャネルＭ
ＯＳトランジスタ２１４を設けることとなる。
【００３３】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、従来のＤＲＡＭ構造にデカップリン
グコンデンサを形成する場合、図３４および図３６に示
すように、ＭＯＳトランジスタをウェル領域の表面に形
成する必要がある。
【００３４】その結果、半導体装置の面積が増大してし
まい、半導体装置の微細化の要求に応えることができな
いという問題点があった。
【００３５】また、デカップリングコンデンサの素子へ
の接続が不十分な場合には、ノイズなどを吸収すること
ができないために、半導体装置に誤動作が生じてしまう
という問題点もあった。
【００３６】この発明は、上記問題点を解決するために
なされたもので、半導体基板内部に容量素子を形成する
ことにより、半導体装置の微細化を図り、かつ、素子間
の接続の信頼性の向上を可能とする半導体装置およびそ
の製造方法を提供することを目的とする。
【００３７】
【課題を解決するための手段】この発明に基づいた請求
項１に記載の半導体装置においては、第１導電型の半導
体基板の主表面に、記憶回路領域と周辺回路領域とを備
えた半導体装置であって、上記記憶回路領域を含む第１
導電型の第１不純物領域と、上記周辺回路領域を含む第
１導電型の第２不純物領域と、上記第１不純物領域と上
記第２不純物領域とを下方より包囲する第２導電型の第
３不純物領域とを有している。
【００３８】次に、この発明に基づいた請求項２に記載
の半導体装置においては、請求項１に記載の半導体装置
であって、上記第１導電型の第１不純物領域、上記第１
導電型の第２不純物領域および上記第２導電型の第３不
純物領域の少なくとも１つの領域において、上記半導体
基板の主表面に、この主表面に沿って第１導電型の不純
物領域と第２導電型の不純物領域とを複数個交互に配置
した容量素子を有している。
【００３９】次に、この発明に基づいた請求項３に記載
の半導体装置においては、第１導電型の半導体基板の主
表面から所定の深さの領域にかけて形成された第２導電
型第ｎ不純物層（ｎは自然数）と、上記第２導電型第ｎ
不純物層の上に接するように形成された第２導電型第ｎ
不純物層と、上記第１導電型第ｎ不純物層の上に接する
ように形成され、かつ、上記第２導電型第ｎ不純物層と
電気的に接続された第２導電型第（ｎ＋１）不純物層
と、上記第２導電型第（ｎ＋１）不純物層の上に接する
ように形成され、かつ、上記第１導電型第ｎ不純物層と
電気的に接続された第１導電型第（ｎ＋１）不純物層と
を備えている。
【００４０】次に、この発明に基づいた請求項４に記載
の半導体装置においては、主表面を有する第１導電型の
半導体基板と、上記主表面から所定の深さにかけて形成
された第１導電型不純物領域と、上記第１導電型不純物
領域内にその一部を有し、上記主表面に沿って所定の間
隔を隔てて複数個配列して、各々電気的に接続された第
２導電型不純物領域とを備えている。
【００４１】次に、この発明に基づいた請求項５に記載
の半導体装置においては、主表面を有する第１導電型不
純物層と、上記主表面から所定の深さにかけて形成され
た第２導電型活性領域と、上記第２導電型活性領域から
下方に延びるように形成された上記第２導電型活性領域
よりも低濃度の第２導電型不純物層とを備えている。
【００４２】次に、この発明に基づいた請求項６に記載
の半導体装置においては、第１導電型の半導体基板の主
表面に、記憶回路領域と周辺回路領域とを備えた半導体
装置であって、上記記憶回路領域を含む第１導電型の第
１不純物領域と、上記周辺回路領域を含む第１導電型の
第２不純物領域と、上記第１不純物領域を下方より覆
い、記憶回路出力用端子を形成する第２導電型の第３不
純物領域と、上記第２不純物領域を下方より覆い、周辺
回路領域用端子を形成する第２導電型の第４不純物領域
とを有している。
【００４３】次に、この発明に基づいた請求項７に記載
の半導体装置の製造方法においては、以下の工程を備え
ている。
【００４４】まず、第１導電型半導体基板の主表面から
所定深さの領域に、第１のレジスト膜を用いて高イオン
エネルギ注入法により第２導電型のイオンを注入して、
第２導電型第ｎ不純物層（ｎは自然数）が形成される。
【００４５】次に、上記第２導電型第ｎ不純物層の上に
一部重なるように第２のレジストマスクを用いて、高イ
オンエネルギ注入法により第１導電型のイオンを注入し
て、第１導電型第ｎ不純物層が形成される。
【００４６】次に、上記第１導電型第ｎ不純物層の上
に、上記第１のレジストマスクを用いて高イオンエネル
ギ注入法により第２導電型のイオンを注入して、第２導
電型第（ｎ＋１）不純物層が形成される。
【００４７】次に、上記第２導電型第（ｎ＋１）不純物
層の上に、上記第２のレジスト膜を用いて、高イオンエ
ネルギ注入法により第１導電型のイオンを注入して、第
１導電型第（ｎ＋１）不純物層が形成される。
【００４８】
【作用】この発明に基づいた請求項１に記載の半導体装
置によれば、第１導電型の第２不純物領域が下方より第
２導電型の第３不純物領域により包囲されている。
【００４９】これにより、第２不純物領域と第３不純物
領域との間、第３不純物領域と半導体基板との間に容量
素子が形成される。
【００５０】その結果、この容量素子がデカップリング
コンデンサの役割を果たすために、従来のようにデカッ
プリングコンデンサ用のＭＯＳトランジスタを形成する
必要がない。
【００５１】したがって、デカップリングコンデンサを
形成しつつ半導体装置の微細化を図ることが可能とな
る。
【００５２】また、上記容量素子は、半導体基板内部に
形成されるために、他の素子との接触不良がなくなり、
半導体装置の信頼性を向上させることができる。
【００５３】次に、この発明に基づいた請求項２に記載
の半導体装置によれば、第１不純物領域と第２不純物領
域と第３不純物領域との少なくとも１つの領域の半導体
基板の主表面に、第１導電型の不純物領域と第２導電型
の不純物領域とが複数個交互に配置された容量素子が設
けられている。
【００５４】その結果、この容量素子がデカップリング
コンデンサの役割を果たすために、従来のようにデカッ
プリングコンデンサ用のＭＯＳトランジスタを形成する
必要がない。
【００５５】したがって、デカップリングコンデンサを
形成しつつ、半導体装置の微細化を図ることが可能とな
る。
【００５６】また、上記容量素子は、半導体基板内部に
形成されるために、他の素子との接触不良等がなくな
り、半導体装置の信頼性を向上させることが可能とな
る。
【００５７】次に、この発明に基づいた請求項３および
請求項７に記載の半導体装置およびその製造方法によれ
ば、基板の深さ方向にかけて交互に第１導電型ｎ不純物
層と第２導電型第ｎ不純物層とが形成されている。
【００５８】これにより、第１導電型第ｎ不純物層と第
２導電型第ｎ不純物層との間に容量素子が形成される。
また、基板の深さ方向に形成されるために、半導体装置
の面積を拡大することはない。
【００５９】したがって、半導体装置に容量素子が必要
な場合であっても、半導体装置の面積を拡大することな
く、容量素子を形成することが可能となる。
【００６０】次に、この発明に基づいた請求項４に記載
の半導体装置によれば、第１導電型不純物領域と複数個
の第２導電型不純物領域との間に容量素子が形成され
る。
【００６１】また、この容量素子は、基板の深さ方向に
形成されるため、半導体装置の面積を拡大することはな
い。
【００６２】したがって、半導体装置に容量素子が必要
な場合であっても、半導体装置の面積を拡大することな
く容量素子を形成することが可能となる。
【００６３】次に、この発明に基づいた請求項５に記載
の半導体装置によれば、第２導電型活性領域から下方に
延びるように形成され、第２導電型活性領域よりも低濃
度の第２導電型不純物層を設けている。
【００６４】これにより、第２導電型不純物層と第１導
電型不純物層との間に容量素子が形成される。
【００６５】その結果、第１導電型不純物層の表面に容
量素子を形成する必要がなくなり、したがって、容量素
子を形成しつつ半導体装置の微細化を図ることが可能と
なる。
【００６６】また、上記容量素子は、半導体基板内部に
形成されるため、他の素子との接触不良がなくなり、半
導体装置の信頼性を向上させることが可能となる。
【００６７】次に、この発明に基づいた請求項６に記載
の半導体装置によれば、記憶回路出力用端子を形成する
第２導電型の第３不純物領域と、周辺回路用端子を形成
する第２導電型の第４不純物領域とが設けられている。
【００６８】これにより、第３不純物領域と第４不純物
領域とを、独立した電位に設定することが可能となる。
【００６９】また、第１導電型の第１不純物領域と第２
導電型の第３不純物領域との間、および、第１導電型の
第２不純物領域と第２導電型の第４不純物領域との間に
おいて、それぞれ独立したデカップリングコンデンサを
形成することができる。
【００７０】その結果、各々の領域において、独立して
電源電圧の変動を抑えることができ、他の電源電圧の影
響を受けることはない。
【００７１】また、従来のようにデカップリングコンデ
ンサ用のＭＯＳトランジスタを形成する必要はないた
め、半導体装置の微細化を図ることが可能となる。
【００７２】また、上記デカップリングコンデンサは、
半導体基板内部に形成されるため、他の素子との接触不
良等がなくなり、半導体装置の信頼性を向上させること
が可能となる。
【００７３】
【実施例】以下、この発明に基づいた第１の実施例につ
いて図１を参照して説明する。
【００７４】図１は、この実施例に基づいたＤＲＡＭの
断面概略図である。このＤＲＡＭは、ｐ基板２に、ｎチ
ャネルＭＯＳトランジスタ１８が形成されるｐウェル６
を含む周辺領域１０００と、ｐチャネルＭＯＳトランジ
スタ２０などにより、たとえばセンスアンプなどが形成
されるｎウェル４を含む周辺回路領域２０００と、ｎチ
ャネルＭＯＳトランジスタ２２などにより、メモリセル
などが形成されるｐウェル８を含む記憶回路領域３００
０とを有している。
【００７５】周辺回路領域１０００には、接地電位（Ｖ
SS）がｐ+ 不純物領域１２を介して、ｐウェル６に与え
られている。また、周辺回路領域２０００には、外部電
源電位（ＶCC）がｎ+ 不純物領域１４を介して、ｎウェ
ル４に与えられている。
【００７６】記憶回路領域３０００には、内部発生負電
位（ＶBB）がｐ+ 不純物領域１６を介してｐウェル８に
与えられている。また、ｐ基板２には、ｐ+ 不純物領域
１０を介して接地電位（ＶSS）が与えられている。
【００７７】また、ｎウェル４は、接地電位（ＶSS）が
与えられているｐ基板２と内部発生負電位（ＶBB）が与
えられているｐウェル８とを分離するためにｐウェル８
の下部に形成されているだけではなく、ｐ基板２と同電
位（ＶSS）のｐウェル６の下部を覆うようにも形成され
ている。
【００７８】このように、ｎウェル４を、分離の必要の
ないｐウェル６の下方にも形成することにより、ｐウェ
ル６とｎウェル４との間およびｐ基板２とｎウェル４と
の間にｐｎ接合を形成することができる。
【００７９】また、ｎウェル４は、外部電源電位
（ＶCC）、ｐウェル６およびｐ基板２は接地電位
（ＶSS）であるので、周辺回路領域１０００の領域を用
いて、面積を増加させることなくＶCC−ＶSSの間に大き
なデカップリングコンデンサを形成することができる。
【００８０】例えば本実施例によれば、ｐウェル６とウ
ェル４との間には約２０ｎＦ／ｃｍ 2 程度の容量が発生
し、ｎウェル４とｐ基板２との間には約５ｎＦ／ｃｍ2
程度の容量が発生する。
【００８１】なお、図１においては、ｐ基板２を用いた
場合について示したが、図２に示すように、ｐ領域とｎ
領域とを逆転させて形成しても、同様の作用効果を得る
ことができる。
【００８２】この場合の構成は、ｎ基板３に、ｐチャネ
ルＭＯＳトランジスタ１９が形成されるｎウェル７を含
む周辺回路領域１０００と、ｎチャネルＭＯＳトランジ
スタ２１などにより、たとえばセンスアンプなどが形成
されるｐウェル５を含む周辺回路領域２０００と、ｐチ
ャネルＭＯＳトランジスタ２３などにより、メモリセル
などが形成されるｎウェル９を含む記憶回路領域３００
０とを有している。
【００８３】周辺回路領域１０００には、外部電源電位
（ＶCC）がｎ+ 不純物領域１３を介してｎウェル７に与
えられている。また、周辺回路領域２０００には、接地
電位（ＶSS）が、ｐ+ 不純物領域１５を介して、ｐウェ
ル５に与えられている。
【００８４】また、記憶回路領域３０００は、内部電源
電位（ＶINT ）が、ｎ+ 不純物領域１７を介してｎウェ
ル９に与えられている。また、ｎ基板３には、ｎ+ 不純
物領域１１を介して外部電源電位（ＶCC）が与えられて
いる。
【００８５】これによっても、周辺回路領域１０００の
下方を使って、ＶCC−ＶSSの間に面積の増加なしにデカ
ップリングコンデンサを形成することができる。
【００８６】次に、この発明に基づいた第２の実施例に
ついて図３および図４を参照して説明する。
【００８７】まず、図３はこの実施例に基づいたＤＲＡ
Ｍの断面概略図である。この図におけるＤＲＡＭは、ｐ
型基板２に、ｎチャネルＭＯＳトランジスタ１８が形成
されるｐウェル６を含む周辺回路領域１０００と、ｐチ
ャネルＭＯＳトランジスタ２０などにより、たとえばセ
ンスアンプなどが形成されるｎウェル２２０を含む周辺
回路領域２０００と、ｎチャネルＭＯＳトランジスタ２
２により、メモリセルなどが形成されるｐウェル８を含
む記憶回路領域３０００とを有している。
【００８８】ｎウェル４はｐウェル８を下方から覆うよ
うに形成されており、またｐウェル６の一部も下方から
覆うように形成されている。
【００８９】また周辺回路領域１０００においては、ｐ
ウェル６の一部を下方から覆うようにｎウェル２４が設
けられている。
【００９０】周辺回路領域１０００には、接地電位（Ｖ
SS）がｐ+ 不純物領域１２を介してｐウェル６に与えら
れている。また、ｎウェル２４には、ビット線プリチャ
ージ電位（ＶBC）などの内部基準電位（ＶR ）がｎ+ 不
純物領域２４を介して与えられている。
【００９１】周辺回路領域２０００には、外部電源電位
（ＶCC）がｎ+ 不純物領域１４を介してｎウェル４に与
えられている。記憶回路領域３０００には、内部発生電
位（ＶBB）がｐ+ 不純物領域１６を介してｐウェル８に
与えられている。
【００９２】上記実施例によれば、ＶCC−ＶSS間のデカ
ップリングコンデンサの他に、ＶR−ＶSS間のデカップ
リングコンデンサが、ｎウェル２４を設けることにより
形成することができる。
【００９３】なお、この実施例においては、ｐ基板２の
電位は、ｐウェル１からｎウェル２４とｎウェル４との
間を介して与えられている。
【００９４】なお、上述した実施例においてはｐ基板２
を用いたが、図４に示すように、ｐ領域とｎ領域とを逆
転させて形成しても同様の作用効果を得ることができ
る。
【００９５】図４に示すＤＲＡＭによれば、ｎ基板３に
は、ｐチャネルＭＯＳトランジスタ１９が形成されるｎ
ウェル７を含む周辺回路領域１０００と、ｐチャネルＭ
ＯＳトランジスタ２１などにより、たとえばセンスアン
プなどが形成されるｐウェル５を含む周辺回路領域２０
００と、ｎチャネルＭＯＳトランジスタ２３などによ
り、メモリセルなどが形成されるｎウェル９を含む記憶
回路領域３０００とを有している。
【００９６】周辺回路領域１０００には、外部電源電位
（ＶCC）がｎ+ 不純物領域１３を介してｎウェル７に与
えられている。また、ｐウェル２５には、ｐ+ 不純物領
域１５を介して内部基準電位（ＶR ）が与えられてい
る。
【００９７】周辺回路領域２０００には、接地電位（Ｖ
SS）がｐ+ 不純物領域１５を介してｐウェル５に与えら
れている。記憶回路領域３０００には、内部電源電位
（ＶIN T ）がｎ+ 不純物領域１７を介してｎウェル９に
与えられている。
【００９８】以上の構成を用いることによっても、ＶCC
−ＶSS間またはＶCC−ＶR 間にデカップリングコンデン
サを形成することが可能となる。
【００９９】次に、この発明に基づいた第３の実施例に
ついて、図５〜図９を参照して説明する。
【０１００】図５は、この実施例により形成されるキャ
パシタの断面図であり、図６〜図９は、図５に示すキャ
パシタの断面構造に沿った製造工程図である。
【０１０１】まず図５を参照して、ｐ基板２の主表面か
ら所定の深さの領域にかけて第１ｎウェル２８ａが形成
されている。
【０１０２】次に、この第１ｎウェル２８ａの上に一部
接するように第１ｐウェル３０ａが形成されている。さ
らに、この第１ｐウェル３０ａの上に一部接し、かつ、
第１ｎウェル２８ａと電気的に接続された第２ｎウェル
２８ｂが形成されている。
【０１０３】次に、この第２ｎウェル２８ｂの上に一部
接し、かつ、第１ｐウェル３０ａと電気的に接続された
第２ｐウェル３０ｂが形成されている。さらに、第２ｐ
ウェル３０ｂの上に一部接し、かつ、第２ｎウェル２８
ｂと電気的に接続された第３ｎウェル２８ｃが形成され
ている。
【０１０４】次に、第３ｎウェル２８ｃの上に一部接
し、かつ、第２ｐウェル３０ｂと電気的に接続された第
３ｐウェル３０ｃが形成されている。
【０１０５】上記第１ｎウェル２８ａと第２ｎウェル２
８ｂと第３ｎウェル２８ｃとによりｎウェル２８を形成
している。また、上記第１ｐウェル３０ａと第２ｐウェ
ル３０ｂと第３ｐウェル３０ｃとによりｐウェル３０を
構成している。
【０１０６】ｎウェル２８には、ｎ+ 不純物領域１４を
介在して外部電源電圧（ＶCC）が与えられており、ｐウ
ェル３０には、ｐ+ 不純物領域１２を介在して、接地電
位（ＶSS）が与えられている。
【０１０７】以上の構成を用いることにより、第１〜第
３ｎウェル２８ａ，２８ｂ，２８ｃと第１〜第３ｐウェ
ル３０ａ，３０ｂ，３０ｃとの単位面積当りのｐｎ接合
面積が大きく取れ、小さい面積で大きなキャパシタを得
ることが可能となる。
【０１０８】次に、上記構造よりなるキャパシタの製造
方法について図６〜図９を参照して説明する。
【０１０９】まず、図６を参照して、ｐ基板２にｎウェ
ル形成用レジストマスク３２を用いて、高イオンエネル
ギ注入法によりボロンなどのｎ型不純物を注入し、ｐ基
板２８ａ内部に第１ｎウェル２８ａを形成する。
【０１１０】次に、図７を参照して、ｐウェル形成用レ
ジストマスク３４を用いて、高イオンエネルギ注入法に
よりリンなどのｐ型不純物を注入して、第１ｎウェル２
８ａ上に一部接するように第１ｐウェル３０ａを形成す
る。
【０１１１】次に、図８を参照して、再びｎウェル形成
用レジストマスク３２を用いて、高イオンエネルギ注入
法によりボロンなどのｎ型イオンを注入して、第１ｐウ
ェル３０ａ上に一部接するように第２ｎウェル２８ｂを
形成する。
【０１１２】このとき、第１ｎウェル２８ａと第２ｎウ
ェル２８ｂとの右端側においては、第１ｐウェル３０ａ
が存在していないために、ｎ型イオンは多少上下に拡散
する。これにより、第１ｎウェル２８ａと第２ｎウェル
２８ｂとは電気的に接続されることとなる。
【０１１３】次に、図９を参照して、再びｐウェル形成
用レジストマスク３４を用いて、高イオンエネルギ注入
法によりリンなどのｐ型不純物を注入して、第２ｎウェ
ル２８ｂ上に一部接するように第２ｐウェル３０ｂを形
成する。
【０１１４】このときも、上述と同様に、第１ｐウェル
３０ａと第２ｐウェル３０ｂとの左端側においては、第
２ｎウェル２８ｂが存在していないためにｐ型イオンは
多少上下に拡散する。これにより、第１ｐウェル３０ａ
と第２ｐウェル３０ｂとは電気的に接続されることとな
る。
【０１１５】以上の操作を繰返し行なうことにより、第
３ｎウェル２８ｃおよび第３ｐウェル３０ｃを形成す
る。
【０１１６】以上のように、高イオンエネルギ注入法を
用いることにより、注入エネルギを順次変えて所定の深
さに所定の濃度の不純物層を形成することにより、ｐウ
ェルとｎウェルが基板の深さ方向に交互に存在させるこ
とが可能となる。
【０１１７】また、この高イオンエネルギ注入法を用い
ることにより不純物を熱拡散しないため、ｐウェルとｎ
ウェルの接合面の不純物濃度プロファイルを容易に設定
できることができる。
【０１１８】なお上記実施例においては高イオン注入法
を用いてｐウェルおよびｎウェルを形成する方法につい
て説明したが、熱拡散によるウェル形成法によっても同
様の構成を形成することは可能である。
【０１１９】また本実施例においてはｐ基板２を用いた
場合について説明したが、ｐ領域とｎ領域とを逆転させ
て形成しても同様の作用効果を得ることができる。
【０１２０】次に、この発明に基づいた第４の実施例に
ついて図１０を参照して説明する。この実施例によれ
ば、上述した第３の実施例で示したキャパシタをトラン
ジスタなどの素子形成領域の下の領域に形成したもので
ある。
【０１２１】まず、ｐ基板２の主表面には、素子形成領
域としてｐウェル４０とｎウェル３６，３８が形成され
ている。また、ｐ基板２の主表面には絶縁膜２６が形成
されている。
【０１２２】ｐウェル４０には、ｎチャネルＭＯＳトラ
ンジスタ１８が形成されている。また、ｐウェル４０
は、ｐ+ 不純物領域１０を介在させて接地電位（ＶSS）
が与えられている。ｎウェル３８には、ｎ+ 不純物領域
１４を介在させて、外部電源電位（ＶCC）が与えられて
いる。
【０１２３】ｐウェル４０とｎウェル３８の下方には、
実施例３で示したと同じキャパシタが形成されており、
ｎウェル２８は、ｎウェル３８と同電位に設定されてお
り、ｐウェル３０はｐウェル４０と同電位に設定されて
いる。
【０１２４】このように、この第４の実施例において
は、通常の回路素子を形成している領域の下の領域の基
板内にキャパシタを形成することにより、基板の深い位
置で不純物濃度が高いｐウェルとｎウェルとによるｐｎ
接合が得られるため、回路素子の面積を増加することな
く容量の大きいキャパシタを形成することが可能とな
る。
【０１２５】なお、本実施例においては、ｐ基板２を用
いた場合について説明しているが、ｐ領域とｎ領域とを
逆転させて形成しても同様の作用効果を得ることができ
る。次に、この発明に基づいた第５の実施例について図
１１を参照して説明する。
【０１２６】この実施例においては、第４の実施例にお
いて示した素子形成領域であるｐウェル４０とｎウェル
３８との中にキャパシタを形成するようにしたものであ
る。
【０１２７】したがって、ｎウェル４２とｎウェル４４
には、接地電位（ＶCC）がｎウェル３８を介在させて与
えられることになる。
【０１２８】これにより、ｐウェル４０の内部におい
て、図５に示すキャパシタと同等のキャパシタが構成さ
れることになる。
【０１２９】本実施例においては、ｐウェル４０にｎウ
ェル４２，４４を形成することのみでキャパシタを形成
することが可能となる。
【０１３０】また、回路素子形成領域の下の領域の基板
内部を用いていることにより、素子面積を増加させるこ
ともない。
【０１３１】なお、本実施例においてはｐ基板２を用い
た場合について説明しているが、ｐ領域とｎ領域とを逆
転させて形成しても、同様の作用効果を得ることができ
る。
【０１３２】次に、この発明に基づいた第６の実施例に
ついて図１２を参照して説明する。この実施例によれ
ば、第５の実施例に示した半導体装置のｐウェル４０が
浅く形成された場合において、ｎウェル３８を介在させ
てｐ基板２内にｎウェル４４を形成したものである。
【０１３３】この実施例の場合、ｎウェル４４には、ｎ
ウェル３８を介在させて外部電源電位（ＶCC）が与えら
れており、ｐウェル４０を介在して接地電位（ＶSS）が
与えられたｐ基板２とｎウェル４４との間でキャパシタ
が構成されることになる。
【０１３４】本実施例においては、ｐウェル４０が浅く
形成された場合、ｐ基板２にｎウェル４４を形成するこ
とで、キャパシタを形成することは可能となる。また、
回路素子形成領域の下の領域の基板内部を用いているこ
とより、素子面積を増加させることもない。
【０１３５】なお、本実施例においては、ｐ基板２を用
いた場合について説明したが、ｐ領域とｎ領域とを逆転
させて形成しても同様の作用効果が得られる。
【０１３６】次に、この発明に基づいた第７の実施例に
ついて図１３を参照して説明する。この実施例において
は、ｐウェル８とｎウェル４とにまたがるようにｐウェ
ル４６が形成されている。
【０１３７】この場合、ｐウェル４６には、ｐウェル８
を介してたとえば内部発生負電位（ＶBB）などのｐ基板
２とは異なる電位（ＶR ）が与えられている。
【０１３８】したがって、図１に示す実施例の構造と比
較した場合、図１に示す構造は、ｎウェル４を用いてキ
ャパシタの容量を形成しているため、ＶR 電位がｐ基板
２より高い電位の場合に有効な構造である。
【０１３９】これに対して、本実施例の構造の場合は、
ｐウェル４６とｐウェル８とを用いてキャパシタの容量
を形成しているため、ＶR 電位が、ｎウェル４より低い
電位の場合に有効な構造となる。
【０１４０】なお、本実施例においては、ｎウェル４に
は外部電源電位（ＶCC）が与えられているため、ＶR 電
位と外部電源電位（ＶCC）との間に容量が形成されてい
るが、ｎウェル４の電位は外部電源電位（ＶCC）以外で
あってもかまわない。
【０１４１】次に、この発明に基づいた第８の実施例に
ついて図１４を参照して説明する。この実施例において
は、先に説明した第７の実施例の構造と比較した場合、
基板にｎ基板３を用いて、ｎ型とｐ型とを反転させた構
造としている。
【０１４２】また、ｎ基板３と異なる電位ＶR と接地電
位（ＶSS）との間に容量を形成した場合を示している。
【０１４３】したがって、図２において示したｎ基板３
の実施例と異なる点は、図２に示す構造は、ＶR 電位は
ｐウェル５を用いて容量を形成しているため、ＶR 電位
がｎ基板３より低い電位の場合に有効となる構造であ
る。
【０１４４】これに対して、図１４に示す本実施例の構
造においては、ｎウェル４８とｎウェル９とを用いて容
量を形成しているため、ＶR 電位はｐウェル５より高い
電位であればよく、ｎ基板３よりも高い電位であっても
可能である。
【０１４５】また、本実施例においても、ｐウェル５が
接地電位（ＶSS）以外の電位であってもかまわない。
【０１４６】次に、この発明に基づいた第９の実施例に
ついて図１５ないし図１７を参照して説明する。
【０１４７】図１５は、この実施例におけるキャパシタ
の平面図であり、図１６は図１５中Ａ−Ａ線矢視断面図
である。
【０１４８】両図を参照して、ｐ型半導体基板２の主表
面に、この主表面に沿ってｐウェル５０ａ〜５０ｅとｎ
ウェル５２ａ〜５２ｅとが交互に配置されている。ま
た、ｐウェル５０ａ〜５０ｅとｎウェル５２ａ〜５２ｅ
とは、それぞれ一方端側において電気的に接続され、ｐ
ウェル５０ａ〜５０ｅによりｐウェル５０を形成し、ｎ
ウェル５２ａ〜５２ｅによりｎウェル５２を形成してい
る。
【０１４９】ｐウェル５２は、ｐ+ 不純物領域５４を介
在して接地電位（ＶSS）が与えられている。ｎウェル５
２には、ｎ+ 不純物領域５６を介在して、外部電源電圧
（Ｖ CC）が与えられている。
【０１５０】このようにｐウェル５０ａ〜５０ｅとｎウ
ェル５２ａ〜５２ｅとを交互に配置することにより、単
位面積当りのｐｎ接合面積が大きく取れ、小さい面積で
大きな容量のキャパシタを形成することができる。ま
た、ｐウェル５０ａ〜５０ｅとｎウェル５２ａ〜５２ｅ
とを交互に形成するには、高イオンエネルギ注入法を用
いることにより容易に実施可能である。
【０１５１】なお、図１５および図１６において、ｐ基
板２に形成した場合について説明したが、ｐ領域とｎ領
域とを逆転させて形成しても同様の作用効果が得られ
る。
【０１５２】次に、図１７は、図１５および図１６に示
したキャパシタを、図１に示したＤＲＡＭのｐウェル５
の主表面に形成した場合の断面図である。
【０１５３】このように、小さな面積で大きな容量を有
するキャパシタを用いることで、従来のようにＭＯＳト
ランジスタからなるキャパシタを形成することなくさら
にデカップリングコンデンサの容量を大きくでき、また
素子面積の増大を小さくすることが可能となる。
【０１５４】次に、この発明に基づいた第１０の実施例
について、図１８ないし図２０を参照して説明する。
【０１５５】図１８は、この実施例におけるキャパシタ
の平面図であり、図１９は、図１８中Ａ−Ａ線矢視断面
図である。
【０１５６】両図を参照して、ｐ基板２の主表面から所
定の深さにかけてｐウェル５４が形成されている。この
ｐウェル５４の内部には、ｐ基板２にまたがるように複
数のｎウェル５６ａ〜５６ｄが配置されている。
【０１５７】これらのｎウェル５６ａ〜５６ｄは、その
一方端側において、ｎウェル５６ｅに電気的に接続され
ている。このｎウェル５６ａ〜５６ｅにより、ｎウェル
５４を構成している。
【０１５８】ｐウェル５４には、ｐ+ 不純物領域６２を
介して接地電位（ＶSS）が与えられており、ｎウェル５
６には、外部電源電位（ＶCC）が与えられている。
【０１５９】このようにｐウェル内部に、ｎウェルを複
数個所定の間隙をもって配列することにより、単位面積
当りのｐｎ接合面積が大きく取れ、小さい面積で大きな
キャパシタを形成することができる。
【０１６０】次に、図２０は、上述したキャパシタを、
図３３に示すＤＲＡＭの周辺回路領域１０００のｐウェ
ルに設けたものである。
【０１６１】このように、この実施例におけるキャパシ
タによれば、トランジスタなどの素子の下部に形成する
ことが可能であるため、面積増加のないキャパシタの形
成が可能となる。
【０１６２】なお、本実施例においては、ｐ基板を用い
た場合について説明しているが、ｐ領域とｎ領域とを逆
転させて形成しても同様の作用効果を得ることができ
る。
【０１６３】次に、この発明に基づいた第１１の実施例
について図２１ないし図２３を参照して説明する。
【０１６４】図２１は、この実施例におけるキャパシタ
の平面図であり、図２２は、図２１中Ａ−Ａ線矢視断面
図である。
【０１６５】両図を参照して、ｐ基板２の主表面から所
定の深さにかけてｐウェル７０が形成されている。さら
に、このｐウェル７０の下部には、ｎウェル６８が形成
されている。
【０１６６】このｐウェル７０とｎウェル６８とにまた
がるように、ｎウェル６８ａ〜６８ｄが複数個配列され
ている。したがって、ｎウェル６８ａ〜６８ｄは、ｎウ
ェル６８により電気的に接続されることになる。
【０１６７】また、ｐウェル７２は、ｐ+ 不純物領域７
４を介在して接地電位（ＶSS）が与えられている。さら
に、ｎウェル６８には、ｎウェル７２およびｎ+ 不純物
領域７６を介在させて、外部電源電位（ＶCC）が与えら
れている。
【０１６８】この実施例においても、第１０の実施例と
同じように、単位面積当りのｐｎ接合面積が大きく取
れ、小さい面積で大きな容量を有するキャパシタを形成
することができる。
【０１６９】次に、図２３は、図３３に示すＤＲＡＭの
周辺回路領域１０００のｐウェル２１８の下方に、本実
施例におけるキャパシタを形成したものである。
【０１７０】この場合においても、トランジスタ等の素
子の下部にキャパシタを形成することが可能であるた
め、面積増加の少ないキャパシタの形成が可能となる。
【０１７１】なお、本実施例においてはｐ基板を用いた
場合について示しているが、ｎ基板を用いた場合であっ
ても同様の作用効果を得ることができる。
【０１７２】次に、この発明に基づいた第１２の実施例
について、図２４および図２５を参照して説明する。
【０１７３】図２４は、所定のＭＯＳトランジスタを有
する半導体装置の断面図であり、図２５は、図２４に示
す断面構造の等価回路図である。
【０１７４】図２４を参照して、本実施例においては、
たとえばｎチャネルＭＯＳトランジスタ８６のｎ+ 活性
領域８６ａの下に、このｎ+ 活性領域８６ａよりも不純
物濃度が低いｎウェル９６を形成している。このｎウェ
ル９６は、ｎ+ 活性領域８６ａに対し電気的に接続さ
れ、ｐウェル８０との間にキャパシタを構成している。
このキャパシタは、図２５に示す遅延用のキャパシタＣ
１と同等の役割を果たすことになる。
【０１７５】このように、本実施例によれば特定の活性
領域の下に最適な容量を備えたキャパシタを形成する。
したがって、半導体装置の面積の増加がなくキャパシタ
を形成することが可能となる。
【０１７６】なお、本実施例においては、ｐ基板を用い
た場合について説明しているが、ｐ領域とｎ領域とを逆
転させて形成しても同様の作用効果を得ることができ
る。
【０１７７】次に、この発明に基づいた第１３の実施例
について図２６ないし図２７を参照して説明する。
【０１７８】図２６は、この実施例におけるＤＲＡＭの
断面構造図である。図２７は、図２７に示すＤＲＡＭの
平面概略図である。
【０１７９】まず、図２７を参照して、この実施例によ
れば、外部電源電圧（ＶCC）が、周辺回路用外部電源電
圧（ＶCC ｐｅｒ）と出力用外部電源電圧（ＶCC ｏｕ
ｔ）に分けられている。
【０１８０】このように、ＤＲＡＭなどの半導体装置の
集積回路内においては、内部回路の動作時に、外部から
供給された電源電圧が内部で変動しノイズを発生しない
ように、デカップリングコンデンサなどが用いられてい
るが、さらに、ＤＲＡＭなどの半導体記憶装置において
は、図２８を参照して周辺回路用外部電源電圧（ＶCCｐ
ｅｒ）と出力用外部電源電圧（ＶCC ｏｕｔ）とをパッ
ドを分けて入力する場合がある。
【０１８１】また、半導体記憶装置のメモリの語構成が
多ビット化するに従って、出力部において同時に動作す
る回路数が増える。このため、出力部におけるノイズが
特に問題となっている。
【０１８２】したがって、本実施例においては、記憶回
路領域３０００に形成されたｐウェル１１０をｎウェル
１０８で覆い、ｎ+ 不純物領域１２２を介して出力用外
部電源電圧（ＶCC ｏｕｔ）を与えている。
【０１８３】よって、本実施例においては、半導体チッ
プ全体の面積の半分以上を占めている記憶回路領域３０
００の下方にデカップリングコンデンサを形成している
ため、出力用外部電源電圧（ＶCC ｏｕｔ）の変動を抑
えることができる。
【０１８４】また、周辺回路領域１０００においても、
別途デカップリングコンデンサを形成することが可能と
なる。
【０１８５】本実施例においては、ｐウェル１１０はｎ
ウェル１０８によって覆われているため、ｐウェル１や
ｐ基板２との電位は独立に設定することができる。
【０１８６】なお、本実施例においては、出力用外部電
源電圧（ＶCC ｏｕｔ）のデカップリングコンデンサを
記憶回路領域３０００の下に形成しているが、周辺回路
領域１０００，２０００でのノイズが問題となる場合に
は、記憶回路領域３０００下に形成されるデカップリン
グコンデンサを、周辺回路用外部電源電圧（ＶCC ｐｅ
ｒ）に接続してもかまわない。
【０１８７】また、本実施例においては、ｐ基板に形成
した場合について説明したが、ｐ領域とｎ領域とを逆転
させて形成しても同様の作用効果を得ることができる。
【０１８８】次に、この発明に基づいた第１４の実施例
について、図２８を参照して説明する。
【０１８９】本実施例の構成は、図２６で示した第１３
の実施例と比較した場合、第１３の実施例においては、
記憶回路領域３０００のｐウェル１１０を下方より覆う
ようにｎウェル１０８を形成していたのに対して、本実
施例においては、周辺回路領域２０００のｐウェル１２
８をｎウェル１２６により覆うように構成したものであ
る。
【０１９０】このように構成することで、ｐウェル１２
８の電位を、ｐウェル１３２やｐ基板２とは独立に設定
することが可能となる。
【０１９１】なお、本実施例においてはｐ基板２につい
て形成した場合について説明しているが、ｐ領域とｎ領
域とを逆転させて形成しても同様の作用効果を得ること
ができる。
【０１９２】次に、この発明に基づいた第１５の実施例
について図２９を参照して説明する。
【０１９３】先に説明した第１３および第１４の実施例
においては、接地電位（ＶSS）は、周辺回路用と出力用
との区別をしていなかったが、電源電圧と同様にこの接
地電位も周辺回路用と出力用とに分けることが可能であ
る。
【０１９４】図２９に示す構造によれば、ｐウェル１５
０をｎウェル１４８で囲む構成にしているため、周辺回
路用接地電位（ＶSS ｐｅｒ）と出力用接地電位（ＶSS
ｏｕｔ）を半導体装置内で独立した電位として用いる
ことができる。
【０１９５】これにより、周辺回路用接地電位（ＶSS
ｐｅｒ）と出力用接地電位（ＶSSｏｕｔ）は別々にデカ
ップリングコンデンサを形成することができ、したがっ
て、お互いのノイズの影響を抑えることが可能となる。
【０１９６】なお、本実施例においてはｐ基板を用いた
場合について説明しているが、ｐ領域とｎ領域とを逆転
させて形成しても同様の作用効果を得ることができる。
【０１９７】次に、この発明に基づいた第１６の実施例
について図３０を参照して説明する。
【０１９８】図２７に示す第１３の実施例によれば、外
部電源電圧（ＶCC）が周辺回路用外部電源電圧（ＶCC
ｐｅｒ）と出力用外部電源電圧（ＶCC ｏｕｔ）に分け
られていた。
【０１９９】本実施例においては、外部電源電圧
（ＶCC）に内部で降圧した内部降圧電源電圧（ＶINT ）
が用いられている。
【０２００】半導体装置の集積回路内においては、内部
回路の動作による消費電流電源や信頼性の問題などか
ら、外部から供給された電源電圧を内部で降圧し、それ
を一部の回路で電源電圧として用いる場合がある。
【０２０１】この場合においても、第１３実施例と同様
に基板内にデカップリングコンデンサを形成するため、
記憶回路領域３０００のｐウェル１７４をｎウェル１７
２で覆い、このｎウェル１７２に、外部電源電位
（ＶCC）をｎ+ 不純物領域１８４を介在させて与えてい
る。
【０２０２】このように、本実施例においては、半導体
装置全体の面積の半分以上を占める記憶回路領域の下に
デカップリングコンデンサを形成しているため、外部電
源電圧（ＶCC）の変動を抑えることができる。
【０２０３】また、内部降圧電源電圧（ＶINT ）につい
ても、図３０に示すように、別途デカップリングコンデ
ンサを形成することができる。
【０２０４】また、本実施例においては、ｐウェル１７
４はｎウェル１７２により覆われているため、ｐウェル
１７０やｐ基板の電位とは独立に設定することができ
る。
【０２０５】また、本実施例によれば、外部電源電圧
（ＶCC）のデカップリングコンデンサを記憶回路領域の
下に形成しているが、記憶回路領域の下に形成するデカ
ップリングコンデンサを内部降圧電源電圧（ＶINT ）に
接続してもかまわない。
【０２０６】なお、本実施例においてはｐ基板を用いた
場合について説明しているが、ＰＩ領域とｎ領域とを逆
転させて形成しても同様の作用効果を得ることができ
る。
【０２０７】
【発明の効果】この発明に基づいた請求項１に記載の半
導体装置によれば、第１導電型の第２不純物領域が下方
より第２導電型の第３不純物領域により包囲されてい
る。
【０２０８】これにより、第２不純物領域と第３不純物
領域との間、第３不純物領域と半導体基板との間に容量
素子が形成される。
【０２０９】その結果、この容量素子がデカップリング
コンデンサの役割を果たすために、従来のようにデカッ
プリングコンデンサ用のＭＯＳトランジスタを形成する
必要がない。
【０２１０】したがって、デカップリングコンデンサを
形成しつつ半導体装置の微細化を図ることが可能とな
る。
【０２１１】また、上記容量素子は、半導体基板内部に
形成されるために、他の素子との接触不良等がなくな
り、半導体装置への信頼性を向上させることができ、高
性能の半導体装置を提供することが可能となる。
【０２１２】次に、この発明に基づいた請求項２に記載
の半導体装置によれば、第１不純物領域、第２不純物領
域、第３不純物領域の少なくとも１つの領域の半導体基
板の主表面に、第１導電型の不純物領域と第２導電型の
不純物領域とが複数個交互に配置された容量素子が設け
られている。
【０２１３】その結果、この容量素子がデカップリング
コンデンサの役割を果たすために、従来のようにデカッ
プリングコンデンサ用のＭＯＳトランジスタを形成する
必要がなくなる。
【０２１４】したがって、デカップリングコンデンサを
形成しつつ、半導体装置の微細化を図ることが可能とな
る。また、上記容量素子は、半導体基板内部に形成され
るために、他の素子との接触不良等がなくなり、半導体
装置への信頼性を向上させることが可能となる。
【０２１５】次に、この発明に基づいた請求項３および
請求項７に記載の半導体装置およびその製造方法によれ
ば、基板の深さ方向にかけて交互に第１導電型第ｎ不純
物層と第２導電型第ｎ不純物層とが形成されている。
【０２１６】これにより、第１導電型第ｎ不純物層と第
２導電型第ｎ不純物層との間に容量素子が形成される。
また、基板の深さ方向に容量素子が形成されるために、
半導体装置の面積を拡大することがない。
【０２１７】したがって、半導体装置に容量素子が必要
な場合であっても、半導体装置の面積を拡大することな
く容量素子を形成することが可能となる。また、上記容
量素子は、半導体基板内部に形成されるために、他の素
子との接触不良等がなくなり、半導体装置の信頼性を向
上させることが可能となり、高性能の半導体装置を提供
することが可能となる。
【０２１８】次に、この発明に基づいた請求項４に記載
の半導体装置によれば、第１導電型不純物領域と複数個
の第２導電型不純物領域との間に容量素子が形成され
る。
【０２１９】この容量素子は、基板の深さ方向にこの容
量素子が形成されるために、半導体装置の面積を拡大す
ることがない。したがって、半導体装置に容量素子が必
要な場合であっても、半導体装置の面積を拡大すること
なく容量素子を形成することが可能となる。
【０２２０】また、上記容量素子は、半導体基板内部に
形成されるために、他の素子との接触不良等がなくな
り、半導体装置の信頼性を向上させることが可能とな
り、高性能の半導体装置を提供することが可能となる。
【０２２１】次に、この発明に基づいた請求項５に記載
の半導体装置によれば、第２導電型活性領域から下方に
延びるように形成され、第２導電型活性領域よりも低濃
度の第２導電型不純物領域が設けられている。
【０２２２】これにより、任意の活性領域に容量素子を
形成することが可能となる。その結果、第１導電型不純
物層の表面に容量素子を形成する必要がなくなるため、
容量素子を形成しつつ半導体装置の微細化を図ることが
可能となる。
【０２２３】また、この容量素子は、半導体基板内部に
形成されるために、他の素子との接触不良がなくなり、
半導体装置の信頼性を向上させることが可能となり、高
性能の半導体装置を提供することが可能となる。
【０２２４】次に、この発明に基づいた請求項６に記載
の半導体装置によれば、記憶回路出力用端子を形成する
第２導電型の第３不純物領域と、周辺回路用端子を形成
するための第２導電型の第４不純物領域とが設けられて
いる。
【０２２５】これにより、それぞれの領域を、独立した
電位に設定することが可能となる。また、第１導電型の
第１不純物領域と第２導電型の第３不純物領域との間、
および、第１導電型の第２不純物領域と第２導電型の第
４不純物領域との間において、それぞれ独立したデカッ
プリングコンデンサを形成することができる。
【０２２６】その結果、各々の領域において、独立して
電源電圧の変動を抑えることができ、他の電源電圧の影
響を受けることがない。
【０２２７】また従来のようにデカップリングコンデン
サ用のＭＯＳトランジスタを形成する必要がないため、
デカップリングコンデンサを形成しつつ、半導体装置の
微細化を図ることが可能となる。
【０２２８】また、上記容量素子は、半導体基板内部に
形成されるために、他の素子との接触不良等がなくな
り、半導体装置の信頼性を向上させることができ、高性
能の半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】この発明に基づいた第１の実施例における半導
体装置の断面構造を示す第１の図である。
【図２】この発明に基づいた第１の実施例における半導
体装置の断面構造を示す第２の図である。
【図３】この発明に基づいた第２の実施例における半導
体装置の断面構造を示す第１の図である。
【図４】この発明に基づいた第２の実施例における半導
体装置の断面構造を示す第２の図である。
【図５】この発明に基づいた第３の実施例における半導
体装置の構造を示す断面図である。
【図６】この発明に基づいた第３の実施例における半導
体装置の第１製造工程を示す断面図である。
【図７】この発明に基づいた第３の実施例における半導
体装置の第２製造工程を示す断面図である。
【図８】この発明に基づいた第３の実施例における半導
体装置の第３製造工程を示す断面図である。
【図９】この発明に基づいた第３の実施例における半導
体装置の第４製造工程を示す断面図である。
【図１０】この発明に基づいた第４の実施例における半
導体装置の構造を示す断面図である。
【図１１】この発明に基づいた第５の実施例における半
導体装置の構造を示す断面図である。
【図１２】この発明に基づいた第６の実施例における半
導体装置の構造を示す断面図である。
【図１３】この発明に基づいた第７の実施例における半
導体装置の構造を示す断面図である。
【図１４】この発明に基づいた第８の実施例における半
導体装置の構造を示す断面図である。
【図１５】この発明に基づいた第９の実施例における半
導体装置の平面構造図である。
【図１６】この発明に基づいた第９の実施例における半
導体装置の構造を示す断面図である。
【図１７】この発明に基づいた第９の実施例における半
導体装置の構造を示す第２の図である。
【図１８】この発明に基づいた第１０の実施例における
半導体装置の平面構造図である。
【図１９】この発明に基づいた第１０の実施例における
半導体装置の構造を示す断面図である。
【図２０】この発明に基づいた第１０の実施例における
半導体装置の構造を示す第２の断面図である。
【図２１】この発明に基づいた第１１の実施例における
半導体装置の平面構造図である。
【図２２】この発明に基づいた第１１の実施例における
半導体装置の構造を示す断面図である。
【図２３】この発明に基づいた第１１の実施例における
半導体装置の構造を示す第２の図である。
【図２４】この発明に基づいた第１２の実施例における
半導体装置の構造を示す断面図である。
【図２５】この発明に基づいた第１２の実施例における
半導体装置の等価回路図である。
【図２６】この発明に基づいた第１３の実施例における
半導体装置の構造を示す断面図である。
【図２７】この発明に基づいた第１３の実施例における
半導体装置の平面概略図である。
【図２８】この発明に基づいた第１４の実施例における
半導体装置の構造を示す断面図である。
【図２９】この発明に基づいた第１５の実施例における
半導体装置の構造を示す断面図である。
【図３０】この発明に基づいた第１６の実施例における
半導体装置の構造を示す断面図である。
【図３１】従来技術における半導体装置の平面構造図で
ある。
【図３２】従来技術におけるデカップリングコンデンサ
の構造を示す断面図である。
【図３３】従来技術における半導体装置の構造を示す第
１の断面図である。
【図３４】従来技術における半導体装置の構造を示す第
２の断面図である。
【図３５】従来技術における半導体装置の構造を示す第
３の断面図である。
【図３６】従来技術における半導体装置の構造を示す第
４の断面図である。
【符号の説明】
２ ｐ基板 ４ ｎウェル ６，８ ｐウェル １０，１２，１６ ｐ+ 不純物領域 １４ ｎ+ 不純物領域 １８，２２ ｎチャネルＭＯＳトランジスタ ２０ ｐチャネルＭＯＳトランジスタ １０００，２０００ 周辺回路領域 ３０００ 記憶回路領域 なお、図中同一符号は、同一または相当部分を示す。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置およびその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、半導体装置内に容量素子を形
成しつつ、半導体装置の微細化を可能とする半導体装置
およびその製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置の集積回路内に容量素
子を形成する場合、配線層を電極として対向させる容量
素子や、ＭＯＳトランジスタのソース・ドレインとゲー
ト間で形成するＭＯＳキャパシタが使われている。
【０００３】容量素子は、集積回路内の信号を遅延させ
るために使われる小さな容量のものから、集積回路の動
作時に外部から供給された電源電圧が内部で変動した際
に、ノイズを発生しないようにするデカップリングコン
デンサとして用いられる容量の大きなものまである。
【０００４】次に、図３１を参照して、半導体記憶装置
の構成概念を説明する。図において、半導体基板上は、
メモリセルアレイ領域２００と、周辺回路領域２０２
と、配線領域２０４とに分けられている。
【０００５】従来、大きな容量を必要とする電源用デカ
ップリングコンデンサなどは、配線領域２０４の配線の
下にＭＯＳキャパシタにより形成されている。
【０００６】これは、配線層を対向させて形成する容量
素子の場合は、配線層間の絶縁層が厚く、単位面積あた
りの容量が小さくなり、また、容量素子として使用して
いる配線層は信号配線として使えなくなってしまうから
である。
【０００７】一方、ＭＯＳキャパシタの場合は、ＭＯＳ
トランジスタのゲート酸化膜に対向したゲートと、オン
状態のＭＯＳトランジスタのチャネルとの間で容量を形
成するため、単位面積当りの容量を比較的大きく取るこ
とができる。
【０００８】次に、図３２を参照して、ＭＯＳキャパシ
タにより形成した電源用デカップリングコンデンサの構
造について説明する。
【０００９】図の、左側は、ｎチャネルＭＯＳトランジ
スタを用いて、電源用デカップリングコンデンサを形成
した例で、図の右側は、ｐチャネルＭＯＳトランジスタ
を用いて、電源用デカップリングコンデンサを形成した
例である。
【００１０】左側のｎチャネルＭＯＳトランジスタを用
いた電源用デカップリングコンデンサは、ｐ基板２０６
の上にｐウェル２０８が形成されている。このｐウェル
２０８の表面には、ｎチャネルＭＯＳトランジスタ２１
０が形成されている。ｎチャネルＭＯＳトランジスタ２
１０のソース・ドレイン領域には、接地電位（ＶSS）が
与えられている。
【００１１】また、ｎチャネルＭＯＳトランジスタのゲ
ート電極には、外部電源電位（ＶCC）が与えられてい
る。さらに、ｐウェル２０８は、ｐ+ 不純物領域２１２
を介して内部発生負電位（ＶBB）が与えられている。
【００１２】次に、ｐチャネルＭＯＳトランジスタを用
いた電源用デカップリングコンデンサは、ｐ基板２０６
の上にｎウェル２０７が形成されている。このｎウェル
２０７の表面には、ｐチャネルＭＯＳトランジスタ２１
４が形成されている。
【００１３】このｐチャネルＭＯＳトランジスタのソー
ス・ドレイン領域には、外部電源電位（ＶCC）が与えら
れている。ｐチャネルＭＯＳトランジスタ２１４のゲー
ト電極には、接地電位（ＶSS）が与えられている。さら
に、ｎウェル２０８には、ｎ + 不純物領域２１６を介し
て外部電源電位（ＶCC）が与えられている。
【００１４】この電源用デカップリングコンデンサの動
作原理は、ＭＯＳトランジスタのソース・ドレイン領域
に電圧が加えられることにより、ＭＯＳトランジスタの
チャネル領域がオン状態となり、このチャネル領域とゲ
ート電極との間でキャパシタが形成されることになる。
【００１５】なお、一般的にＭＯＳキャパシタは、電源
用デカップリングコンデンサとして用いられているが、
周辺回路において信号を遅延させるためにも用いること
ができ、この場合には、遅延させたい信号ノードをＭＯ
Ｓキャパシタのゲート電極に接続すればよい。
【００１６】次に、図３３を参照して、ダイナミック型
ＲＡＭの構造について説明する。図３３は、電子通信情
報学会の研究会（ＳＴＭ９０−２０１−Ｐ４３，１９９
０年）で開示された、ダイナミック型ＲＡＭ（以下ＤＲ
ＡＭと称する）の断面概念図である。
【００１７】このＤＲＡＭは、ｐ基板２０６の上に、ｎ
チャネルＭＯＳトランジスタ２２６が形成されるｐウェ
ル２１８を含む周辺回路領域１０００と、ｐチャネルＭ
ＯＳトランジスタ２２８などにより、たとえばセンスア
ンプなどが形成されるｎウェル２２０を含む周辺回路領
域２０００と、ｎチャネルＭＯＳトランジスタ２３２な
どにより、メモリセルなどが形成されるｐウェル２２２
を含む記憶回路領域３０００とを有している。
【００１８】周辺回路領域１０００には、接地電位（Ｖ
SS）がｐ+ 不純物領域２２４を介してｐウェル２１８に
与えられている。
【００１９】また、周辺回路領域２０００には、外部電
源電位（ＶCC）がｎ+ 不純物領域２３０を介して、ｎウ
ェル２２０に与えられている。
【００２０】また、記憶回路領域３０００には、内部発
生負電位（ＶBB）がｐ+ 不純物領域２３４を介してｐウ
ェル２２２に与えられている。
【００２１】また、ｎウェル２２０は、ｐウェル２１８
と同電位（ＶSS）のｐ基板２０６と、ＶBB電位が与えら
れているｐウェル２２２とを分離するためにｐウェル２
２２を下方から覆うように形成されている。
【００２２】このように、ｐウェル２２２の下方にｎウ
ェル２２０を形成した構造は、一般にトリプルウェル構
造と呼ばれている。
【００２３】このトリプルウェル構造を有するＤＲＡＭ
に、電源用デカップリングコンデンサを形成する場合
は、図３４に示すように、たとえばｐウェル２１８内の
ｐ+ 不純物領域２２４の横に、ｎチャネルＭＯＳトラン
ジスタ２１０を設けることとなる。
【００２４】次に、図３５は、１９８９年Internationa
l Solid-State Circuits Conference の予稿集（ｐ２４
９）に開示されているＤＲＡＭの断面概念図である。
【００２５】この図におけるＤＲＡＭは、ｎ基板２０６
にｐチャネルＭＯＳトランジスタ２４４などによりたと
えば電圧降下回路などが形成されるｎウェル２３６を含
む周辺回路領域４０００と、ｎチャネルＭＯＳトランジ
スタ２５０などによりたとえば入力保護回路などが形成
されるｐウェル領域２３８を含む周辺回路領域５０００
と、ｐチャネルＭＯＳトランジスタ２５２などにより、
たとえばセンスアンプなどが形成されるｎウェル２４０
を含む周辺回路領域６０００と、ｎチャネルＭＯＳトラ
ンジスタ２６０などによりたとえばメモリセルなどが形
成されるｐウェル２４２を含む記憶回路領域７０００と
を有している。
【００２６】周辺回路領域４０００は、外部電源電位
（ＶCC）がｎ+ 不純物領域２４６を介してｎウェル２３
６に与えられている。
【００２７】また、周辺回路領域５０００には、接地電
位（ＶSS）がｐ+ 不純物領域２４８，２５６を介してｐ
ウェル２３８に与えられている。
【００２８】また、周辺回路領域６０００には、内部電
源電位（ＶINT ）がｎ+ 不純物領域２５４を介してｎウ
ェル２４０に与えられている。
【００２９】また、記憶回路領域７０００には、内部発
生負電位（ＶBB）が、ｐ+ 不純物領域２５８を介してｐ
ウェル２４２に与えられている。
【００３０】この図に示すＤＲＡＭにおいても、ｎウェ
ル２３６と同電位（ＶCC）のｎ基板２０６と、内部電源
電位（ＶINT ）が与えられているｎウェル２４０とを分
離するために、ｎウェル２４０を下方より覆うようにｐ
ウェル２３８が形成され、トリプルウェル構造を有して
いる。
【００３１】以上のように、従来のトリプルウェル構造
は、電位の異なる同型のウェルを分離することを目的と
して使用されている。
【００３２】また、図３５に示すＤＲＡＭに、電源用デ
カップリングコンデンサを形成する場合は、図３６に示
すように、たとえば、ｎウェル２３６内にｐチャネルＭ
ＯＳトランジスタ２１４を設けることとなる。
【００３３】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、従来のＤＲＡＭ構造にデカップリン
グコンデンサを形成する場合、図３４および図３６に示
すように、ＭＯＳトランジスタをウェル領域の表面に形
成する必要がある。
【００３４】その結果、半導体装置の面積が増大してし
まい、半導体装置の微細化の要求に応えることができな
いという問題点があった。
【００３５】また、デカップリングコンデンサの素子へ
の接続が不十分な場合には、ノイズなどを吸収すること
ができないために、半導体装置に誤動作が生じてしまう
という問題点もあった。
【００３６】この発明は、上記問題点を解決するために
なされたもので、半導体基板内部に容量素子を形成する
ことにより、半導体装置の微細化を図り、かつ、素子間
の接続の信頼性の向上を可能とする半導体装置およびそ
の製造方法を提供することを目的とする。
【００３７】
【課題を解決するための手段】この発明に基づいた半導
体装置の１つの局面においては、第１導電型の半導体基
板と、上記半導体基板の主表面から所定の深さにかけて
形成され、第１周辺回路領域を有する第２導電型の第１
不純物領域と、上記第１不純物領域内において、上記半
導体基板の主表面から所定の深さにかけて形成され、記
憶回路領域を有する第１導電型の第２不純物領域と、上
記第１不純物領域内において、上記半導体基板の主表面
から所定の深さにかけて形成され、第２周辺回路領域を
有する第２導電型の第３不純物領域とを備え、上記半導
体基板と上記第３不純物領域とは同一の電位に設定さ
れ、上記第１不純物領域は、上記半導体基板および上記
第３不純物領域とは異なる電位に設定されている。
【００３８】好ましくは、上記半導体基板および上記第
３不純物領域は接地電位に設定され、上記第１不純物領
域は外部電源電位に設定され、上記第２不純物領域は、
内部発生負電位に設定されている。
【００３９】さらに好ましくは、上記半導体基板および
上記第３不純物領域は、外部電源電位に設定され、上記
第１不純物領域は接地電位に設定され、上記第２不純物
領域は内部電源電位に設定されている。
【００４０】次に、この発明に基づいた半導体装置の他
の局面においては、第１導電型の半導体基板と、上記半
導体基板の主表面から所定の深さにかけて形成され、第
１周辺回路領域を有する第２導電型の第１不純物領域
と、上記第１不純物領域内において、上記半導体基板の
主表面から所定の深さにかけて形成され、記憶回路領域
を有する第１導電型の第２不純物領域と、上記第１不純
物領域内に、一方の側面と底面の一部とを有し、上記半
導体基板の主表面から所定の深さにかけて形成され、第
２周辺回路領域を有する第１導電型の第３不純物領域
と、上記第３不純物領域の他の側面と底面の一部とを覆
うように、上記半導体基板の主表面から所定の深さにか
けて形成された第２導電型の第４不純物領域とを備え、
上記半導体基板と上記第３不純物領域とは同一の電位に
設定され、上記第１不純物領域と上記第４不純物領域と
は異なる電位に設定され、上記半導体基板と上記第３不
純物領域とは異なる電位に設定されている。
【００４１】好ましくは、上記半導体基板と、上記第３
不純物領域とは接地電位に設定され、上記第１不純物領
域は、外部電源電位に設定され、上記第２不純物領域
は、内部発生負電位に設定され、上記第４不純物領域
は、内部基準電位に設定されている。
【００４２】さらに好ましくは、上記半導体基板と上記
第３不純物領域とは、外部電源電位に設定され、上記第
１不純物領域は、接地電位に設定され、上記第２不純物
領域は、内部電源電位に設定され、上記第４不純物領域
は、内部基準電位に設定されている。
【００４３】次に、この発明に基づた半導体装置のさら
に他の局面においては、第１導電型の半導体基板と、上
記半導体基板の主表面から所定深さの位置に形成された
第２導電型の第１不純物層と、上記第１不純物層の上面
に接するように形成された、第１導電型の第２不純物層
と、上記第２不純物層の上面に接するように形成され、
かつ、上記第１不純物層と電気的に接続された第２導電
型の第３不純物層と、上記第３不純物層の上面に接する
ように形成され、かつ、上記第２不純物層と電気的に接
続された、第１導電型の第４不純物層とを備え、上記第
１不純物層および第３不純物層と、第２不純物層および
第４不純物層とは異なる電位に設定されている。
【００４４】好ましくは、上記第１不純物層と上記第３
不純物層とは接地電位に設定され、上記第２不純物層と
上記第４不純物層とは外部電源電位に設定されている。
【００４５】さらに好ましくは、上記半導体基板の主表
面と上記第４不純物領域との間に、半導体素子が形成さ
れる不純物活性領域を有し、上記不純物活性領域には、
上記第４不純物領域に電気的に接続された第１導電型の
第５不純物層と、上記第３不純物層に電気的に接続され
た第２導電型の第６不純物層とを含んでいる。
【００４６】次に、この発明に基づいた半導体装置のさ
らに他の局面においては、第１導電型の半導体領域と、
上記半導体領域の主表面から所定の深さの領域まで形成
された第１導電型の第１不純物領域と、上記第１不純物
領域に隣接して形成された第２導電型の第２不純物領域
と、上記第１不純物領域と上記第２不純物領域とにまた
がるように、上記半導体領域の主表面から所定の深さの
位置に形成された第２導電型の不純物層とを備え、上記
第１不純物領域と上記不純物層とは異なる電位に設定さ
れている。
【００４７】好ましくは、上記不純物層を深さ方向に異
なる位置に複数個配置している。さらに好ましくは、上
記第１不純物領域は接地電位に設定され、上記不純物層
は外部電源電位に設定されている。
【００４８】さらに好ましくは上記第１不純物領域は外
部電源電位に設定され、上記不純物層は内部基準電位に
設定されている。
【００４９】次に、この発明に基づいた半導体装置のさ
らに他の局面においては、第１導電型の半導体領域と、
上記半導体領域の主表面から第１の深さの領域まで形成
された第１導電型の第１不純物領域と、上記第１不純物
領域と隣接し、上記半導体領域の主表面から上記第１の
深さよりも深い第２の深さの領域まで形成された第２導
電型の第２不純物領域と、上記第１の深さと上記第２の
深さとの間の深さの領域において、上記半導体領域と上
記第２不純物領域との両方の領域にかけて形成された第
２導電型の第３不純物領域とを備え、上記半導体領域と
上記第３不純物領域とは異なる電位に設定されている。
【００５０】好ましくは、上記半導体領域は接地電位に
設定され、上記第３不純物領域は外部電源電位に設定さ
れている。
【００５１】次に、この発明に基づいた半導体装置のさ
らに他の局面においては、第１導電型の半導体領域と、
上記半導体領域の主表面から所定の深さにかけて、上記
主表面に平行に延びるように形成された第１導電型の第
１不純物領域と、上記第１不純物領域に隣接し、上記主
表面に平行に延びるように形成された第２導電型の第２
不純物領域と、上記第２不純物領域に隣接し、上記主表
面に平行に延びるように形成された第１導電型の第３不
純物領域と、上記第３不純物領域に隣接し、上記主表面
に平行に延びるように形成された第２導電型の第４不純
物領域とを備え、上記第１不純物領域と上記第３不純物
領域とは、それぞれが延びる方向の一方端側において、
電気的に接続し、上記第２不純物領域と上記第４不純物
領域とは、上記第１不純物領域および上記第３不純物領
域の前記一方端側とは反対側において電気的に接続し、
上記第１不純物領域および上記第３不純物領域と、上記
第２不純物領域および上記第４不純物領域とは異なる電
位に設定されている。
【００５２】好ましくは、上記第１不純物領域と上記第
３不純物領域とは接地電位に設定され、上記第２不純物
領域と上記第４不純物領域とは外部電源電位に設定され
ている。
【００５３】次に、この発明に基づいた半導体装置のさ
らに他の局面においては、第１導電型の半導体領域と、
上記半導体領域の主表面から所定の深さの領域にかけて
形成された第１導電型の第１不純物領域と、上記半導体
領域と上記第１不純物領域とにまたがり、かつ、上記半
導体領域の主表面に平行に延びるように形成された第２
導電型の第２不純物領域と、上記第１不純物領域に隣接
し、上記第２不純物領域と平行に延びるように形成され
た第２導電型の第３不純物領域とを備え、上記第２不純
物領域と上記第３不純物領域とはそれぞれの端部におい
て電気的に接続され、上記第１不純物領域と、上記第２
不純物領域および第３不純物領域とは異なる電位に設定
されている。
【００５４】好ましくは、上記第１不純物領域は接地電
位に設定され、上記第２不純物領域と上記第３不純物領
域とは外部電源電位に設定されている。
【００５５】さらに好ましくは、上記第２不純物領域を
複数個並列して配置している。次に、この発明に基づい
た半導体装置のさらに他の局面においては、第１導電型
の半導体領域と、上記半導体領域の主表面から所定の深
さの領域にかけて形成された第１導電型の第１不純物領
域と、上記第１不純物領域に隣接するように形成された
第２導電型の第２不純物領域と、上記第１不純物領域と
上記第２不純物領域との下面に接するように形成された
第２導電型の第３不純物領域と、上記第１不純物領域と
上記第３不純物領域とにまたがるように形成された第２
導電型の第４不純物領域とを備え、上記第１不純物領域
と上記第４不純物領域とは異なる電位に設定されてい
る。
【００５６】好ましくは、上記第１不純物領域は、接地
電位に設定され、上記第４不純物領域は、外部電源電位
に設定されている。
【００５７】さらに好ましくは、上記第４不純物領域を
複数個並列に配置している。次に、この発明に基づいた
半導体装置のさらに他の局面においては、主表面を有す
る第１導電型の不純物層と、上記主表面から所定の深さ
にかけて形成された第２導電型の第１活性領域と、上記
第１活性領域と電気的に接続し、上記活性領域から下方
に延びるように形成された上記第１活性領域よりも不純
物濃度が低濃度の第２導電型の第２活性領域とを備え、
上記不純物層と上記第２活性領域とは異なる電位に設定
されている。
【００５８】好ましくは、上記不純物層は接地電位に設
定され、上記第２活性領域は外部電源電位に設定されて
いる。
【００５９】次に、この発明に基づいた半導体装置のさ
らに他の局面においては、第１導電型の半導体基板と、
上記半導体基板の主表面から所定の深さにかけて形成さ
れた第２導電型の第１不純物領域と、上記第１不純物領
域の内部において、上記半導体基板の主表面から所定の
深さにかけて形成され、記憶回路領域を有する第１導電
型の第２不純物領域と、上記第１不純物領域に隣接し、
上記半導体基板の主表面から所定の深さにかけて形成さ
れ、第１周辺回路領域を有する第１導電型の第３不純物
領域と、上記第３不純物領域に隣接し、かつ、上記第３
不純物領域の底面の一部を覆うように上記半導体基板の
主表面から所定の深さにかけて形成され、第２周辺回路
領域を有する第２導電型の第４不純物領域とを備え、上
記第１不純物領域および上記第２不純物領域と、上記第
３不純物領域および上記第４不純物領域とは異なる電位
に設定されている。
【００６０】好ましくは、上記第１不純物領域は、出力
用外部電源電位に設定され、上記第４不純物領域は、周
辺回路用外部電源電位に設定され、上記第２不純物領域
は、内部発生負電位または接地電位のいずれか一方の電
位に設定され、上記第３不純物領域は、内部発生負電位
または接地電位のいずれか一方の電位に設定されてい
る。
【００６１】さらに好ましくは、上記第１不純物領域
は、出力用外部電源電位に設定され、上記第４不純物領
域は内部電源電位に設定され、上記第２不純物領域は内
部発生負電位または接地電位のいずれか一方の電位に設
定され、上記第３不純物領域は、内部発生負電位または
接地電位のいずれか一方の電位に設定されている。
【００６２】次に、この発明に基づいた半導体装置のさ
らに他の局面においては、第１導電型の半導体基板と、
上記半導体基板の主表面から所定の深さにかけて形成さ
れ、記憶回路領域を有する第１導電型の第１不純物領域
と、上記第１不純物領域に隣接し、かつ、上記第１不純
物領域の底面の一部を覆うように、上記半導体基板の主
表面から所定の深さにかけて形成された第２導電型の第
２不純物領域と、上記半導体基板の主表面から所定の深
さにかけて形成され、第１周辺回路領域を有する第２導
電型の第３不純物領域と、上記第３不純物領域の内部に
おいて、上記半導体基板の主表面から所定の深さにかけ
て形成され、第２周辺回路領域を有する第１導電型の第
４不純物領域とを備え、上記第１不純物領域と上記第２
不純物領域とは異なる電位に設定され、上記第３不純物
領域と上記第４不純物領域とは異なる電位に設定されて
いる。
【００６３】好ましくは、上記第２不純物領域は出力用
外部電源電位に設定され、上記第３不純物領域は周辺回
路用外部電源電位に設定され、上記第１不純物領域は、
内部発生負電位または接地電位のいずれか一方の電位に
設定され、上記第４不純物領域は、内部発生負電位また
は接地電位のいずれか一方の電位に設定されている。
【００６４】さらに好ましくは、上記第４不純物領域
は、周辺回路用接地電位に設定され、上記第１不純物領
域は、出力用接地電位に設定されている。
【００６５】次に、この発明に基づいた半導体装置の製
造方法においては、以下の工程を備えている。
【００６６】まず、第１導電型の半導体基板の主表面か
ら所定の深さの領域に、第１のレジスト膜を用いて高イ
オンエネルギ注入法により第２導電型のイオンを注入し
て、第２導電型の第１不純物層が形成される。その後、
上記第１不純物層の上に一部重なるように第２のレジス
ト膜を用いて、高イオンエネルギ注入法により第１導電
型のイオンを注入して、第１導電型の第２不純物層が形
成される。
【００６７】次に、上記第２不純物層の上に、上記第１
のレジスト膜を用いて高イオンエネルギ注入法により第
２導電型のイオンを注入して、第２導電型の第３不純物
層が形成される。その後、上記第３不純物層の上に、上
記第２のレジスト膜を用いて、高イオンエネルギ注入法
により第１導電型のイオンを注入して、第１導電型の第
４不純物層が形成される。
【００６８】
【作用】この発明に基づいた半導体装置の１つの局面に
よれば、第３不純物領域の周囲が第１不純物領域に覆わ
れる構造を有している。これにより、第１不純物領域と
第３不純物領域との界面の面積および第１不純物領域と
半導体基板との界面の面積の増加に伴い、接合容量が大
きくなる。その結果、素子形成領域を拡大することな
く、デカップリングコンデンサを形成することが可能と
なる。
【００６９】次に、この発明に基づいた半導体装置の他
の局面によれば、第３不純物領域の周囲の一部に第４不
純物領域が設けられている。これにより、第２不純物領
域と第４不純物領域との界面の面積および第４不純物領
域と半導体基板との界面の面積の増加に伴い接合容量が
大きくなる。その結果、素子形成領域を拡大することな
くデカップリングコンデンサを形成することが可能とな
る。
【００７０】次に、この発明に基づいた半導体装置のさ
らに他の局面およびその製造方法によれば、半導体基板
の深さ方向に向けて、第１導電型の不純物層と第２導電
型の不純物層とが交互に形成されている。これにより、
単位面積当りの接合容量が大きくなり、小さい平面面積
で大きなキャパシタを得ることが可能となる。
【００７１】次に、この発明に基づいた半導体装置のさ
らに他の局面によれば、第１不純物領域と第２不純物領
域とにまたがるように不純物層が形成されている。これ
により、半導体基板の深い位置で接合容量を形成するこ
とができる。その結果、回路素子の面積を増加すること
なく、容量の大きいキャパシタを形成することが可能と
なる。
【００７２】次に、この発明に基づいた半導体装置のさ
らに他の局面によれば、第１の深さと第２の深さとの間
の深さの領域において、半導体領域と第２不純物領域と
の両方の領域にかけて第２導電型の第３不純物領域が形
成されている。これにより、半導体領域の深い位置で接
合容量を得ることができる。その結果、回路素子の面積
を増加することなく容量の大きいキャパシタを形成する
ことが可能となる。次に、この発明に基づいた半導体装
置のさらに他の局面によれば、半導体領域の主表面に平
行に延びるように第１導電型の不純物領域と第２導電型
の不純物領域とが主表面に沿って交互に配置されてい
る。これにより、単位面積当りの接合容量を大きくする
ことができる。その結果、小さい面積で、大きな容量の
キャパシタを形成することが可能となる。
【００７３】次に、この発明に基づいた半導体装置のさ
らに他の局面によれば、半導体領域と第１不純物領域と
にまたがり、半導体領域の主表面に平行に延びるように
第２不純物領域が形成されている。これにより、半導体
領域の深い位置において、キャパシタを形成することが
可能となる。その結果、素子形成領域の面積増加のない
キャパシタの形成が可能となる。
【００７４】次に、この発明に基づいた半導体装置の他
の局面によれば、第１不純物領域と第３不純物領域とに
またがるように第４不純物領域が形成されている。これ
により、半導体領域の深い位置においてキャパシタを形
成することが可能となる。その結果、素子形成領域の面
積増加を行なうことなくキャパシタの形成が可能とな
る。
【００７５】次に、この発明に基づいた半導体装置のさ
らに他の局面によれば、第１活性領域と電気的に接続
し、この第１活性領域から下方に延びるように第１活性
領域よりも不純物濃度が低濃度の第２活性領域が形成さ
れている。これにより、不純物層と第２活性領域との界
面に接合容量を形成する。その結果、半導体素子の面積
の増加がなくキャパシタを形成することが可能となる。
【００７６】次に、この発明に基づいた半導体装置のさ
らに他の局面によれば、第２不純物領域が第１不純物領
域に覆われるように形成され、さらに第１不純物領域と
第２不純物領域および第３不純物領域と第４不純物領域
とに異なった電位が与えられている。これにより、第１
不純物領域と第２不純物領域との界面に接合容量が形成
される。その結果、素子形成領域を拡大することなくデ
カップリングコンデンサを形成することが可能となる。
また、第１不純物領域と第４不純物領域とに別々の電源
電圧を印加することで、電源電圧の変動によるノイズの
発生を未然に防止することが可能となる。
【００７７】次に、この発明に基づいた半導体装置のさ
らに他の局面によれば、第１不純物領域と第２不純物領
域および第３不純物領域と第４不純物領域とに異なっ電
位が与えられている。これにより、第１不純物領域と第
２不純物領域との界面に接合容量が形成される。その結
果、素子形成領域を拡大することなくデカップリングコ
ンデンサを形成することが可能となる。また、第１不純
物領域と第４不純物領域とに別々の電源電圧を印加する
ことで、電源電圧の変動によるノイズの発生を未然に防
止することが可能となる。
【００７８】
【実施例】以下、この発明に基づいた第１の実施例につ
いて図１を参照して説明する。
【００７９】図１は、この実施例に基づいたＤＲＡＭの
断面概略図である。このＤＲＡＭは、ｐ基板２に、ｎチ
ャネルＭＯＳトランジスタ１８が形成されるｐウェル６
を含む周辺領域１０００と、ｐチャネルＭＯＳトランジ
スタ２０などにより、たとえばセンスアンプなどが形成
されるｎウェル４を含む周辺回路領域２０００と、ｎチ
ャネルＭＯＳトランジスタ２２などにより、メモリセル
などが形成されるｐウェル８を含む記憶回路領域３００
０とを有している。
【００８０】周辺回路領域１０００には、接地電位（Ｖ
SS）がｐ+ 不純物領域１２を介して、ｐウェル６に与え
られている。また、周辺回路領域２０００には、外部電
源電位（ＶCC）がｎ+ 不純物領域１４を介して、ｎウェ
ル４に与えられている。
【００８１】記憶回路領域３０００には、内部発生負電
位（ＶBB）がｐ+ 不純物領域１６を介してｐウェル８に
与えられている。また、ｐ基板２には、ｐ+ 不純物領域
１０を介して接地電位（ＶSS）が与えられている。
【００８２】また、ｎウェル４は、接地電位（ＶSS）が
与えられているｐ基板２と内部発生負電位（ＶBB）が与
えられているｐウェル８とを分離するためにｐウェル８
の下部に形成されているだけではなく、ｐ基板２と同電
位（ＶSS）のｐウェル６の下部を覆うようにも形成され
ている。
【００８３】このように、ｎウェル４を、分離の必要の
ないｐウェル６の下方にも形成することにより、ｐウェ
ル６とｎウェル４との間およびｐ基板２とｎウェル４と
の間にｐｎ接合を形成することができる。
【００８４】また、ｎウェル４は、外部電源電位
（ＶCC）、ｐウェル６およびｐ基板２は接地電位
（ＶSS）であるので、周辺回路領域１０００の領域を用
いて、面積を増加させることなくＶCC−ＶSSの間に大き
なデカップリングコンデンサを形成することができる。
【００８５】例えば本実施例によれば、ｐウェル６とウ
ェル４との間には約２０ｎＦ／ｃｍ 2 程度の容量が発生
し、ｎウェル４とｐ基板２との間には約５ｎＦ／ｃｍ2
程度の容量が発生する。
【００８６】なお、図１においては、ｐ基板２を用いた
場合について示したが、図２に示すように、ｐ領域とｎ
領域とを逆転させて形成しても、同様の作用効果を得る
ことができる。
【００８７】この場合の構成は、ｎ基板３に、ｐチャネ
ルＭＯＳトランジスタ１９が形成されるｎウェル７を含
む周辺回路領域１０００と、ｎチャネルＭＯＳトランジ
スタ２１などにより、たとえばセンスアンプなどが形成
されるｐウェル５を含む周辺回路領域２０００と、ｐチ
ャネルＭＯＳトランジスタ２３などにより、メモリセル
などが形成されるｎウェル９を含む記憶回路領域３００
０とを有している。
【００８８】周辺回路領域１０００には、外部電源電位
（ＶCC）がｎ+ 不純物領域１３を介してｎウェル７に与
えられている。また、周辺回路領域２０００には、接地
電位（ＶSS）が、ｐ+ 不純物領域１５を介して、ｐウェ
ル５に与えられている。
【００８９】また、記憶回路領域３０００は、内部電源
電位（ＶINT ）が、ｎ+ 不純物領域１７を介してｎウェ
ル９に与えられている。また、ｎ基板３には、ｎ+ 不純
物領域１１を介して外部電源電位（ＶCC）が与えられて
いる。
【００９０】これによっても、周辺回路領域１０００の
下方を使って、ＶCC−ＶSSの間に面積の増加なしにデカ
ップリングコンデンサを形成することができる。
【００９１】次に、この発明に基づいた第２の実施例に
ついて図３および図４を参照して説明する。
【００９２】まず、図３はこの実施例に基づいたＤＲＡ
Ｍの断面概略図である。この図におけるＤＲＡＭは、ｐ
型基板２に、ｎチャネルＭＯＳトランジスタ１８が形成
されるｐウェル６を含む周辺回路領域１０００と、ｐチ
ャネルＭＯＳトランジスタ２０などにより、たとえばセ
ンスアンプなどが形成されるｎウェル２２０を含む周辺
回路領域２０００と、ｎチャネルＭＯＳトランジスタ２
２により、メモリセルなどが形成されるｐウェル８を含
む記憶回路領域３０００とを有している。
【００９３】ｎウェル４はｐウェル８を下方から覆うよ
うに形成されており、またｐウェル６の一部も下方から
覆うように形成されている。
【００９４】また周辺回路領域１０００においては、ｐ
ウェル６の一部を下方から覆うようにｎウェル２４が設
けられている。
【００９５】周辺回路領域１０００には、接地電位（Ｖ
SS）がｐ+ 不純物領域１２を介してｐウェル６に与えら
れている。また、ｎウェル２４には、ビット線プリチャ
ージ電位（ＶBC）などの内部基準電位（ＶR ）がｎ+ 不
純物領域２４を介して与えられている。
【００９６】周辺回路領域２０００には、外部電源電位
（ＶCC）がｎ+ 不純物領域１４を介してｎウェル４に与
えられている。記憶回路領域３０００には、内部発生電
位（ＶBB）がｐ+ 不純物領域１６を介してｐウェル８に
与えられている。
【００９７】上記実施例によれば、ＶCC−ＶSS間のデカ
ップリングコンデンサの他に、ＶR−ＶSS間のデカップ
リングコンデンサが、ｎウェル２４を設けることにより
形成することができる。
【００９８】なお、この実施例においては、ｐ基板２の
電位は、ｐウェル１からｎウェル２４とｎウェル４との
間を介して与えられている。
【００９９】なお、上述した実施例においてはｐ基板２
を用いたが、図４に示すように、ｐ領域とｎ領域とを逆
転させて形成しても同様の作用効果を得ることができ
る。
【０１００】図４に示すＤＲＡＭによれば、ｎ基板３に
は、ｐチャネルＭＯＳトランジスタ１９が形成されるｎ
ウェル７を含む周辺回路領域１０００と、ｐチャネルＭ
ＯＳトランジスタ２１などにより、たとえばセンスアン
プなどが形成されるｐウェル５を含む周辺回路領域２０
００と、ｎチャネルＭＯＳトランジスタ２３などによ
り、メモリセルなどが形成されるｎウェル９を含む記憶
回路領域３０００とを有している。
【０１０１】周辺回路領域１０００には、外部電源電位
（ＶCC）がｎ+ 不純物領域１３を介してｎウェル７に与
えられている。また、ｐウェル２５には、ｐ+ 不純物領
域１５を介して内部基準電位（ＶR ）が与えられてい
る。
【０１０２】周辺回路領域２０００には、接地電位（Ｖ
SS）がｐ+ 不純物領域１５を介してｐウェル５に与えら
れている。記憶回路領域３０００には、内部電源電位
（ＶIN T ）がｎ+ 不純物領域１７を介してｎウェル９に
与えられている。
【０１０３】以上の構成を用いることによっても、ＶCC
−ＶSS間またはＶCC−ＶR 間にデカップリングコンデン
サを形成することが可能となる。
【０１０４】次に、この発明に基づいた第３の実施例に
ついて、図５〜図９を参照して説明する。
【０１０５】図５は、この実施例により形成されるキャ
パシタの断面図であり、図６〜図９は、図５に示すキャ
パシタの断面構造に沿った製造工程図である。
【０１０６】まず図５を参照して、ｐ基板２の主表面か
ら所定の深さの領域にかけて第１ｎウェル２８ａが形成
されている。
【０１０７】次に、この第１ｎウェル２８ａの上に一部
接するように第１ｐウェル３０ａが形成されている。さ
らに、この第１ｐウェル３０ａの上に一部接し、かつ、
第１ｎウェル２８ａと電気的に接続された第２ｎウェル
２８ｂが形成されている。
【０１０８】次に、この第２ｎウェル２８ｂの上に一部
接し、かつ、第１ｐウェル３０ａと電気的に接続された
第２ｐウェル３０ｂが形成されている。さらに、第２ｐ
ウェル３０ｂの上に一部接し、かつ、第２ｎウェル２８
ｂと電気的に接続された第３ｎウェル２８ｃが形成され
ている。
【０１０９】次に、第３ｎウェル２８ｃの上に一部接
し、かつ、第２ｐウェル３０ｂと電気的に接続された第
３ｐウェル３０ｃが形成されている。
【０１１０】上記第１ｎウェル２８ａと第２ｎウェル２
８ｂと第３ｎウェル２８ｃとによりｎウェル２８を形成
している。また、上記第１ｐウェル３０ａと第２ｐウェ
ル３０ｂと第３ｐウェル３０ｃとによりｐウェル３０を
構成している。
【０１１１】ｎウェル２８には、ｎ+ 不純物領域１４を
介在して外部電源電圧（ＶCC）が与えられており、ｐウ
ェル３０には、ｐ+ 不純物領域１２を介在して、接地電
位（ＶSS）が与えられている。
【０１１２】以上の構成を用いることにより、第１〜第
３ｎウェル２８ａ，２８ｂ，２８ｃと第１〜第３ｐウェ
ル３０ａ，３０ｂ，３０ｃとの単位面積当りのｐｎ接合
面積が大きく取れ、小さい面積で大きなキャパシタを得
ることが可能となる。
【０１１３】次に、上記構造よりなるキャパシタの製造
方法について図６〜図９を参照して説明する。
【０１１４】まず、図６を参照して、ｐ基板２にｎウェ
ル形成用レジストマスク３２を用いて、高イオンエネル
ギ注入法によりボロンなどのｎ型不純物を注入し、ｐ基
板２８ａ内部に第１ｎウェル２８ａを形成する。
【０１１５】次に、図７を参照して、ｐウェル形成用レ
ジストマスク３４を用いて、高イオンエネルギ注入法に
よりリンなどのｐ型不純物を注入して、第１ｎウェル２
８ａ上に一部接するように第１ｐウェル３０ａを形成す
る。
【０１１６】次に、図８を参照して、再びｎウェル形成
用レジストマスク３２を用いて、高イオンエネルギ注入
法によりボロンなどのｎ型イオンを注入して、第１ｐウ
ェル３０ａ上に一部接するように第２ｎウェル２８ｂを
形成する。
【０１１７】このとき、第１ｎウェル２８ａと第２ｎウ
ェル２８ｂとの右端側においては、第１ｐウェル３０ａ
が存在していないために、ｎ型イオンは多少上下に拡散
する。これにより、第１ｎウェル２８ａと第２ｎウェル
２８ｂとは電気的に接続されることとなる。
【０１１８】次に、図９を参照して、再びｐウェル形成
用レジストマスク３４を用いて、高イオンエネルギ注入
法によりリンなどのｐ型不純物を注入して、第２ｎウェ
ル２８ｂ上に一部接するように第２ｐウェル３０ｂを形
成する。
【０１１９】このときも、上述と同様に、第１ｐウェル
３０ａと第２ｐウェル３０ｂとの左端側においては、第
２ｎウェル２８ｂが存在していないためにｐ型イオンは
多少上下に拡散する。これにより、第１ｐウェル３０ａ
と第２ｐウェル３０ｂとは電気的に接続されることとな
る。
【０１２０】以上の操作を繰返し行なうことにより、第
３ｎウェル２８ｃおよび第３ｐウェル３０ｃを形成す
る。
【０１２１】以上のように、高イオンエネルギ注入法を
用いることにより、注入エネルギを順次変えて所定の深
さに所定の濃度の不純物層を形成することにより、ｐウ
ェルとｎウェルが基板の深さ方向に交互に存在させるこ
とが可能となる。
【０１２２】また、この高イオンエネルギ注入法を用い
ることにより不純物を熱拡散しないため、ｐウェルとｎ
ウェルの接合面の不純物濃度プロファイルを容易に設定
できることができる。
【０１２３】なお上記実施例においては高イオン注入法
を用いてｐウェルおよびｎウェルを形成する方法につい
て説明したが、熱拡散によるウェル形成法によっても同
様の構成を形成することは可能である。
【０１２４】また本実施例においてはｐ基板２を用いた
場合について説明したが、ｐ領域とｎ領域とを逆転させ
て形成しても同様の作用効果を得ることができる。
【０１２５】次に、この発明に基づいた第４の実施例に
ついて図１０を参照して説明する。この実施例によれ
ば、上述した第３の実施例で示したキャパシタをトラン
ジスタなどの素子形成領域の下の領域に形成したもので
ある。
【０１２６】まず、ｐ基板２の主表面には、素子形成領
域としてｐウェル４０とｎウェル３６，３８が形成され
ている。また、ｐ基板２の主表面には絶縁膜２６が形成
されている。
【０１２７】ｐウェル４０には、ｎチャネルＭＯＳトラ
ンジスタ１８が形成されている。また、ｐウェル４０
は、ｐ+ 不純物領域１０を介在させて接地電位（ＶSS）
が与えられている。ｎウェル３８には、ｎ+ 不純物領域
１４を介在させて、外部電源電位（ＶCC）が与えられて
いる。
【０１２８】ｐウェル４０とｎウェル３８の下方には、
実施例３で示したと同じキャパシタが形成されており、
ｎウェル２８は、ｎウェル３８と同電位に設定されてお
り、ｐウェル３０はｐウェル４０と同電位に設定されて
いる。
【０１２９】このように、この第４の実施例において
は、通常の回路素子を形成している領域の下の領域の基
板内にキャパシタを形成することにより、基板の深い位
置で不純物濃度が高いｐウェルとｎウェルとによるｐｎ
接合が得られるため、回路素子の面積を増加することな
く容量の大きいキャパシタを形成することが可能とな
る。
【０１３０】なお、本実施例においては、ｐ基板２を用
いた場合について説明しているが、ｐ領域とｎ領域とを
逆転させて形成しても同様の作用効果を得ることができ
る。次に、この発明に基づいた第５の実施例について図
１１を参照して説明する。
【０１３１】この実施例においては、第４の実施例にお
いて示した素子形成領域であるｐウェル４０とｎウェル
３８との中にキャパシタを形成するようにしたものであ
る。
【０１３２】したがって、ｎウェル４２とｎウェル４４
には、接地電位（ＶCC）がｎウェル３８を介在させて与
えられることになる。
【０１３３】これにより、ｐウェル４０の内部におい
て、図５に示すキャパシタと同等のキャパシタが構成さ
れることになる。
【０１３４】本実施例においては、ｐウェル４０にｎウ
ェル４２，４４を形成することのみでキャパシタを形成
することが可能となる。
【０１３５】また、回路素子形成領域の下の領域の基板
内部を用いていることにより、素子面積を増加させるこ
ともない。
【０１３６】なお、本実施例においてはｐ基板２を用い
た場合について説明しているが、ｐ領域とｎ領域とを逆
転させて形成しても、同様の作用効果を得ることができ
る。
【０１３７】次に、この発明に基づいた第６の実施例に
ついて図１２を参照して説明する。この実施例によれ
ば、第５の実施例に示した半導体装置のｐウェル４０が
浅く形成された場合において、ｎウェル３８を介在させ
てｐ基板２内にｎウェル４４を形成したものである。
【０１３８】この実施例の場合、ｎウェル４４には、ｎ
ウェル３８を介在させて外部電源電位（ＶCC）が与えら
れており、ｐウェル４０を介在して接地電位（ＶSS）が
与えられたｐ基板２とｎウェル４４との間でキャパシタ
が構成されることになる。
【０１３９】本実施例においては、ｐウェル４０が浅く
形成された場合、ｐ基板２にｎウェル４４を形成するこ
とで、キャパシタを形成することは可能となる。また、
回路素子形成領域の下の領域の基板内部を用いているこ
とより、素子面積を増加させることもない。
【０１４０】なお、本実施例においては、ｐ基板２を用
いた場合について説明したが、ｐ領域とｎ領域とを逆転
させて形成しても同様の作用効果が得られる。
【０１４１】次に、この発明に基づいた第７の実施例に
ついて図１３を参照して説明する。この実施例において
は、ｐウェル８とｎウェル４とにまたがるようにｐウェ
ル４６が形成されている。
【０１４２】この場合、ｐウェル４６には、ｐウェル８
を介してたとえば内部発生負電位（ＶBB）などのｐ基板
２とは異なる電位（ＶR ）が与えられている。
【０１４３】したがって、図１に示す実施例の構造と比
較した場合、図１に示す構造は、ｎウェル４を用いてキ
ャパシタの容量を形成しているため、ＶR 電位がｐ基板
２より高い電位の場合に有効な構造である。
【０１４４】これに対して、本実施例の構造の場合は、
ｐウェル４６とｐウェル８とを用いてキャパシタの容量
を形成しているため、ＶR 電位が、ｎウェル４より低い
電位の場合に有効な構造となる。
【０１４５】なお、本実施例においては、ｎウェル４に
は外部電源電位（ＶCC）が与えられているため、ＶR 電
位と外部電源電位（ＶCC）との間に容量が形成されてい
るが、ｎウェル４の電位は外部電源電位（ＶCC）以外で
あってもかまわない。
【０１４６】次に、この発明に基づいた第８の実施例に
ついて図１４を参照して説明する。この実施例において
は、先に説明した第７の実施例の構造と比較した場合、
基板にｎ基板３を用いて、ｎ型とｐ型とを反転させた構
造としている。
【０１４７】また、ｎ基板３と異なる電位ＶR と接地電
位（ＶSS）との間に容量を形成した場合を示している。
【０１４８】したがって、図２において示したｎ基板３
の実施例と異なる点は、図２に示す構造は、ＶR 電位は
ｐウェル５を用いて容量を形成しているため、ＶR 電位
がｎ基板３より低い電位の場合に有効となる構造であ
る。
【０１４９】これに対して、図１４に示す本実施例の構
造においては、ｎウェル４８とｎウェル９とを用いて容
量を形成しているため、ＶR 電位はｐウェル５より高い
電位であればよく、ｎ基板３よりも高い電位であっても
可能である。
【０１５０】また、本実施例においても、ｐウェル５が
接地電位（ＶSS）以外の電位であってもかまわない。
【０１５１】次に、この発明に基づいた第９の実施例に
ついて図１５ないし図１７を参照して説明する。
【０１５２】図１５は、この実施例におけるキャパシタ
の平面図であり、図１６は図１５中Ａ−Ａ線矢視断面図
である。
【０１５３】両図を参照して、ｐ型半導体基板２の主表
面に、この主表面に沿ってｐウェル５０ａ〜５０ｅとｎ
ウェル５２ａ〜５２ｅとが交互に配置されている。ま
た、ｐウェル５０ａ〜５０ｅとｎウェル５２ａ〜５２ｅ
とは、それぞれ一方端側において電気的に接続され、ｐ
ウェル５０ａ〜５０ｅによりｐウェル５０を形成し、ｎ
ウェル５２ａ〜５２ｅによりｎウェル５２を形成してい
る。
【０１５４】ｐウェル５２は、ｐ+ 不純物領域５４を介
在して接地電位（ＶSS）が与えられている。ｎウェル５
２には、ｎ+ 不純物領域５６を介在して、外部電源電圧
（Ｖ CC）が与えられている。
【０１５５】このようにｐウェル５０ａ〜５０ｅとｎウ
ェル５２ａ〜５２ｅとを交互に配置することにより、単
位面積当りのｐｎ接合面積が大きく取れ、小さい面積で
大きな容量のキャパシタを形成することができる。
【０１５６】また、ｐウェル５０ａ〜５０ｅとｎウェル
５２ａ〜５２ｅとを交互に形成するには、高イオンエネ
ルギ注入法を用いることにより容易に実施可能である。
【０１５７】なお、図１５および図１６において、ｐ基
板２に形成した場合について説明したが、ｐ領域とｎ領
域とを逆転させて形成しても同様の作用効果が得られ
る。
【０１５８】次に、図１７は、図１５および図１６に示
したキャパシタを、図１に示したＤＲＡＭのｐウェル５
の主表面に形成した場合の断面図である。
【０１５９】このように、小さな面積で大きな容量を有
するキャパシタを用いることで、従来のようにＭＯＳト
ランジスタからなるキャパシタを形成することなくさら
にデカップリングコンデンサの容量を大きくでき、また
素子面積の増大を小さくすることが可能となる。
【０１６０】次に、この発明に基づいた第１０の実施例
について、図１８ないし図２０を参照して説明する。
【０１６１】図１８は、この実施例におけるキャパシタ
の平面図であり、図１９は、図１８中Ａ−Ａ線矢視断面
図である。
【０１６２】両図を参照して、ｐ基板２の主表面から所
定の深さにかけてｐウェル５４が形成されている。この
ｐウェル５４の内部には、ｐ基板２にまたがるように複
数のｎウェル５６ａ〜５６ｄが配置されている。
【０１６３】これらのｎウェル５６ａ〜５６ｄは、その
一方端側において、ｎウェル５６ｅに電気的に接続され
ている。このｎウェル５６ａ〜５６ｅにより、ｎウェル
５４を構成している。
【０１６４】ｐウェル５４には、ｐ+ 不純物領域６２を
介して接地電位（ＶSS）が与えられており、ｎウェル５
６には、外部電源電位（ＶCC）が与えられている。
【０１６５】このようにｐウェル内部に、ｎウェルを複
数個所定の間隙をもって配列することにより、単位面積
当りのｐｎ接合面積が大きく取れ、小さい面積で大きな
キャパシタを形成することができる。
【０１６６】次に、図２０は、上述したキャパシタを、
図３３に示すＤＲＡＭの周辺回路領域１０００のｐウェ
ルに設けたものである。
【０１６７】このように、この実施例におけるキャパシ
タによれば、トランジスタなどの素子の下部に形成する
ことが可能であるため、面積増加のないキャパシタの形
成が可能となる。
【０１６８】なお、本実施例においては、ｐ基板を用い
た場合について説明しているが、ｐ領域とｎ領域とを逆
転させて形成しても同様の作用効果を得ることができ
る。
【０１６９】次に、この発明に基づいた第１１の実施例
について図２１ないし図２３を参照して説明する。
【０１７０】図２１は、この実施例におけるキャパシタ
の平面図であり、図２２は、図２１中Ａ−Ａ線矢視断面
図である。
【０１７１】両図を参照して、ｐ基板２の主表面から所
定の深さにかけてｐウェル７０が形成されている。さら
に、このｐウェル７０の下部には、ｎウェル６８が形成
されている。
【０１７２】このｐウェル７０とｎウェル６８とにまた
がるように、ｎウェル６８ａ〜６８ｄが複数個配列され
ている。したがって、ｎウェル６８ａ〜６８ｄは、ｎウ
ェル６８により電気的に接続されることになる。
【０１７３】また、ｐウェル７２は、ｐ+ 不純物領域７
４を介在して接地電位（ＶSS）が与えられている。さら
に、ｎウェル６８には、ｎウェル７２およびｎ+ 不純物
領域７６を介在させて、外部電源電位（ＶCC）が与えら
れている。
【０１７４】この実施例においても、第１０の実施例と
同じように、単位面積当りのｐｎ接合面積が大きく取
れ、小さい面積で大きな容量を有するキャパシタを形成
することができる。
【０１７５】次に、図２３は、図３３に示すＤＲＡＭの
周辺回路領域１０００のｐウェル２１８の下方に、本実
施例におけるキャパシタを形成したものである。
【０１７６】この場合においても、トランジスタ等の素
子の下部にキャパシタを形成することが可能であるた
め、面積増加の少ないキャパシタの形成が可能となる。
【０１７７】なお、本実施例においてはｐ基板を用いた
場合について示しているが、ｎ基板を用いた場合であっ
ても同様の作用効果を得ることができる。
【０１７８】次に、この発明に基づいた第１２の実施例
について、図２４および図２５を参照して説明する。
【０１７９】図２４は、所定のＭＯＳトランジスタを有
する半導体装置の断面図であり、図２５は、図２４に示
す断面構造の等価回路図である。
【０１８０】図２４を参照して、本実施例においては、
たとえばｎチャネルＭＯＳトランジスタ８６のｎ+ 活性
領域８６ａの下に、このｎ+ 活性領域８６ａよりも不純
物濃度が低いｎウェル９６を形成している。このｎウェ
ル９６は、ｎ+ 活性領域８６ａに対し電気的に接続さ
れ、ｐウェル８０との間にキャパシタを構成している。
このキャパシタは、図２５に示す遅延用のキャパシタＣ
１と同等の役割を果たすことになる。
【０１８１】このように、本実施例によれば特定の活性
領域の下に最適な容量を備えたキャパシタを形成する。
したがって、半導体装置の面積の増加がなくキャパシタ
を形成することが可能となる。
【０１８２】なお、本実施例においては、ｐ基板を用い
た場合について説明しているが、ｐ領域とｎ領域とを逆
転させて形成しても同様の作用効果を得ることができ
る。
【０１８３】次に、この発明に基づいた第１３の実施例
について図２６ないし図２７を参照して説明する。
【０１８４】図２６は、この実施例におけるＤＲＡＭの
断面構造図である。図２７は、図２７に示すＤＲＡＭの
平面概略図である。
【０１８５】まず、図２７を参照して、この実施例によ
れば、外部電源電圧（ＶCC）が、周辺回路用外部電源電
圧（ＶCC ｐｅｒ）と出力用外部電源電圧（ＶCC ｏｕ
ｔ）に分けられている。
【０１８６】このように、ＤＲＡＭなどの半導体装置の
集積回路内においては、内部回路の動作時に、外部から
供給された電源電圧が内部で変動しノイズを発生しない
ように、デカップリングコンデンサなどが用いられてい
るが、さらに、ＤＲＡＭなどの半導体記憶装置において
は、図２８を参照して周辺回路用外部電源電圧（ＶCCｐ
ｅｒ）と出力用外部電源電圧（ＶCC ｏｕｔ）とをパッ
ドを分けて入力する場合がある。
【０１８７】また、半導体記憶装置のメモリの語構成が
多ビット化するに従って、出力部において同時に動作す
る回路数が増える。このため、出力部におけるノイズが
特に問題となっている。
【０１８８】したがって、本実施例においては、記憶回
路領域３０００に形成されたｐウェル１１０をｎウェル
１０８で覆い、ｎ+ 不純物領域１２２を介して出力用外
部電源電圧（ＶCC ｏｕｔ）を与えている。
【０１８９】よって、本実施例においては、半導体チッ
プ全体の面積の半分以上を占めている記憶回路領域３０
００の下方にデカップリングコンデンサを形成している
ため、出力用外部電源電圧（ＶCC ｏｕｔ）の変動を抑
えることができる。
【０１９０】また、周辺回路領域１０００においても、
別途デカップリングコンデンサを形成することが可能と
なる。
【０１９１】本実施例においては、ｐウェル１１０はｎ
ウェル１０８によって覆われているため、ｐウェル１や
ｐ基板２との電位は独立に設定することができる。
【０１９２】なお、本実施例においては、出力用外部電
源電圧（ＶCC ｏｕｔ）のデカップリングコンデンサを
記憶回路領域３０００の下に形成しているが、周辺回路
領域１０００，２０００でのノイズが問題となる場合に
は、記憶回路領域３０００下に形成されるデカップリン
グコンデンサを、周辺回路用外部電源電圧（ＶCC ｐｅ
ｒ）に接続してもかまわない。
【０１９３】また、本実施例においては、ｐ基板に形成
した場合について説明したが、ｐ領域とｎ領域とを逆転
させて形成しても同様の作用効果を得ることができる。
【０１９４】次に、この発明に基づいた第１４の実施例
について、図２８を参照して説明する。
【０１９５】本実施例の構成は、図２６で示した第１３
の実施例と比較した場合、第１３の実施例においては、
記憶回路領域３０００のｐウェル１１０を下方より覆う
ようにｎウェル１０８を形成していたのに対して、本実
施例においては、周辺回路領域２０００のｐウェル１２
８をｎウェル１２６により覆うように構成したものであ
る。
【０１９６】このように構成することで、ｐウェル１２
８の電位を、ｐウェル１３２やｐ基板２とは独立に設定
することが可能となる。
【０１９７】なお、本実施例においてはｐ基板２につい
て形成した場合について説明しているが、ｐ領域とｎ領
域とを逆転させて形成しても同様の作用効果を得ること
ができる。
【０１９８】次に、この発明に基づいた第１５の実施例
について図２９を参照して説明する。
【０１９９】先に説明した第１３および第１４の実施例
においては、接地電位（ＶSS）は、周辺回路用と出力用
との区別をしていなかったが、電源電圧と同様にこの接
地電位も周辺回路用と出力用とに分けることが可能であ
る。
【０２００】図２９に示す構造によれば、ｐウェル１５
０をｎウェル１４８で囲む構成にしているため、周辺回
路用接地電位（ＶSS ｐｅｒ）と出力用接地電位（ＶSS
ｏｕｔ）を半導体装置内で独立した電位として用いる
ことができる。
【０２０１】これにより、周辺回路用接地電位（ＶSS
ｐｅｒ）と出力用接地電位（ＶSSｏｕｔ）は別々にデカ
ップリングコンデンサを形成することができ、したがっ
て、お互いのノイズの影響を抑えることが可能となる。
【０２０２】なお、本実施例においてはｐ基板を用いた
場合について説明しているが、ｐ領域とｎ領域とを逆転
させて形成しても同様の作用効果を得ることができる。
【０２０３】次に、この発明に基づいた第１６の実施例
について図３０を参照して説明する。
【０２０４】図２７に示す第１３の実施例によれば、外
部電源電圧（ＶCC）が周辺回路用外部電源電圧（ＶCC
ｐｅｒ）と出力用外部電源電圧（ＶCC ｏｕｔ）に分け
られていた。
【０２０５】本実施例においては、外部電源電圧
（ＶCC）に内部で降圧した内部降圧電源電圧（ＶINT ）
が用いられている。
【０２０６】半導体装置の集積回路内においては、内部
回路の動作による消費電流電源や信頼性の問題などか
ら、外部から供給された電源電圧を内部で降圧し、それ
を一部の回路で電源電圧として用いる場合がある。
【０２０７】この場合においても、第１３実施例と同様
に基板内にデカップリングコンデンサを形成するため、
記憶回路領域３０００のｐウェル１７４をｎウェル１７
２で覆い、このｎウェル１７２に、外部電源電位
（ＶCC）をｎ+ 不純物領域１８４を介在させて与えてい
る。
【０２０８】このように、本実施例においては、半導体
装置全体の面積の半分以上を占める記憶回路領域の下に
デカップリングコンデンサを形成しているため、外部電
源電圧（ＶCC）の変動を抑えることができる。
【０２０９】また、内部降圧電源電圧（ＶINT ）につい
ても、図３０に示すように、別途デカップリングコンデ
ンサを形成することができる。
【０２１０】また、本実施例においては、ｐウェル１７
４はｎウェル１７２により覆われているため、ｐウェル
１７０やｐ基板の電位とは独立に設定することができ
る。
【０２１１】また、本実施例によれば、外部電源電圧
（ＶCC）のデカップリングコンデンサを記憶回路領域の
下に形成しているが、記憶回路領域の下に形成するデカ
ップリングコンデンサを内部降圧電源電圧（ＶINT ）に
接続してもかまわない。
【０２１２】なお、本実施例においてはｐ基板を用いた
場合について説明しているが、ＰＩ領域とｎ領域とを逆
転させて形成しても同様の作用効果を得ることができ
る。
【０２１３】
【発明の効果】この発明に基づいた請求項１に記載の半
導体装置によれば、第１導電型の第２不純物領域が下方
より第２導電型の第３不純物領域により包囲されてい
る。
【０２１４】これにより、第２不純物領域と第３不純物
領域との間、第３不純物領域と半導体基板との間に容量
素子が形成される。
【０２１５】その結果、この容量素子がデカップリング
コンデンサの役割を果たすために、従来のようにデカッ
プリングコンデンサ用のＭＯＳトランジスタを形成する
必要がない。
【０２１６】したがって、デカップリングコンデンサを
形成しつつ半導体装置の微細化を図ることが可能とな
る。
【０２１７】また、上記容量素子は、半導体基板内部に
形成されるために、他の素子との接触不良等がなくな
り、半導体装置への信頼性を向上させることができ、高
性能の半導体装置を提供することが可能となる。
【０２１８】次に、この発明に基づいた請求項２に記載
の半導体装置によれば、第１不純物領域、第２不純物領
域、第３不純物領域の少なくとも１つの領域の半導体基
板の主表面に、第１導電型の不純物領域と第２導電型の
不純物領域とが複数個交互に配置された容量素子が設け
られている。
【０２１９】その結果、この容量素子がデカップリング
コンデンサの役割を果たすために、従来のようにデカッ
プリングコンデンサ用のＭＯＳトランジスタを形成する
必要がなくなる。
【０２２０】したがって、デカップリングコンデンサを
形成しつつ、半導体装置の微細化を図ることが可能とな
る。また、上記容量素子は、半導体基板内部に形成され
るために、他の素子との接触不良等がなくなり、半導体
装置への信頼性を向上させることが可能となる。
【０２２１】次に、この発明に基づいた請求項３および
請求項７に記載の半導体装置およびその製造方法によれ
ば、基板の深さ方向にかけて交互に第１導電型第ｎ不純
物層と第２導電型第ｎ不純物層とが形成されている。
【０２２２】これにより、第１導電型第ｎ不純物層と第
２導電型第ｎ不純物層との間に容量素子が形成される。
また、基板の深さ方向に容量素子が形成されるために、
半導体装置の面積を拡大することがない。
【０２２３】したがって、半導体装置に容量素子が必要
な場合であっても、半導体装置の面積を拡大することな
く容量素子を形成することが可能となる。また、上記容
量素子は、半導体基板内部に形成されるために、他の素
子との接触不良等がなくなり、半導体装置の信頼性を向
上させることが可能となり、高性能の半導体装置を提供
することが可能となる。
【０２２４】次に、この発明に基づいた請求項４に記載
の半導体装置によれば、第１導電型不純物領域と複数個
の第２導電型不純物領域との間に容量素子が形成され
る。
【０２２５】この容量素子は、基板の深さ方向にこの容
量素子が形成されるために、半導体装置の面積を拡大す
ることがない。したがって、半導体装置に容量素子が必
要な場合であっても、半導体装置の面積を拡大すること
なく容量素子を形成することが可能となる。
【０２２６】また、上記容量素子は、半導体基板内部に
形成されるために、他の素子との接触不良等がなくな
り、半導体装置の信頼性を向上させることが可能とな
り、高性能の半導体装置を提供することが可能となる。
【０２２７】次に、この発明に基づいた請求項５に記載
の半導体装置によれば、第２導電型活性領域から下方に
延びるように形成され、第２導電型活性領域よりも低濃
度の第２導電型不純物領域が設けられている。
【０２２８】これにより、任意の活性領域に容量素子を
形成することが可能となる。その結果、第１導電型不純
物層の表面に容量素子を形成する必要がなくなるため、
容量素子を形成しつつ半導体装置の微細化を図ることが
可能となる。
【０２２９】また、この容量素子は、半導体基板内部に
形成されるために、他の素子との接触不良がなくなり、
半導体装置の信頼性を向上させることが可能となり、高
性能の半導体装置を提供することが可能となる。
【０２３０】次に、この発明に基づいた請求項６に記載
の半導体装置によれば、記憶回路出力用端子を形成する
第２導電型の第３不純物領域と、周辺回路用端子を形成
するための第２導電型の第４不純物領域とが設けられて
いる。
【０２３１】これにより、それぞれの領域を、独立した
電位に設定することが可能となる。また、第１導電型の
第１不純物領域と第２導電型の第３不純物領域との間、
および、第１導電型の第２不純物領域と第２導電型の第
４不純物領域との間において、それぞれ独立したデカッ
プリングコンデンサを形成することができる。
【０２３２】その結果、各々の領域において、独立して
電源電圧の変動を抑えることができ、他の電源電圧の影
響を受けることがない。
【０２３３】また従来のようにデカップリングコンデン
サ用のＭＯＳトランジスタを形成する必要がないため、
デカップリングコンデンサを形成しつつ、半導体装置の
微細化を図ることが可能となる。
【０２３４】また、上記容量素子は、半導体基板内部に
形成されるために、他の素子との接触不良等がなくな
り、半導体装置の信頼性を向上させることができ、高性
能の半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 この発明に基づいた第１の実施例における半
導体装置の断面構造を示す第１の図である。
【図２】 この発明に基づいた第１の実施例における半
導体装置の断面構造を示す第２の図である。
【図３】 この発明に基づいた第２の実施例における半
導体装置の断面構造を示す第１の図である。
【図４】 この発明に基づいた第２の実施例における半
導体装置の断面構造を示す第２の図である。
【図５】 この発明に基づいた第３の実施例における半
導体装置の構造を示す断面図である。
【図６】 この発明に基づいた第３の実施例における半
導体装置の第１製造工程を示す断面図である。
【図７】 この発明に基づいた第３の実施例における半
導体装置の第２製造工程を示す断面図である。
【図８】 この発明に基づいた第３の実施例における半
導体装置の第３製造工程を示す断面図である。
【図９】 この発明に基づいた第３の実施例における半
導体装置の第４製造工程を示す断面図である。
【図１０】 この発明に基づいた第４の実施例における
半導体装置の構造を示す断面図である。
【図１１】 この発明に基づいた第５の実施例における
半導体装置の構造を示す断面図である。
【図１２】 この発明に基づいた第６の実施例における
半導体装置の構造を示す断面図である。
【図１３】 この発明に基づいた第７の実施例における
半導体装置の構造を示す断面図である。
【図１４】 この発明に基づいた第８の実施例における
半導体装置の構造を示す断面図である。
【図１５】 この発明に基づいた第９の実施例における
半導体装置の平面構造図である。
【図１６】 この発明に基づいた第９の実施例における
半導体装置の構造を示す断面図である。
【図１７】 この発明に基づいた第９の実施例における
半導体装置の構造を示す第２の図である。
【図１８】 この発明に基づいた第１０の実施例におけ
る半導体装置の平面構造図である。
【図１９】 この発明に基づいた第１０の実施例におけ
る半導体装置の構造を示す断面図である。
【図２０】 この発明に基づいた第１０の実施例におけ
る半導体装置の構造を示す第２の断面図である。
【図２１】 この発明に基づいた第１１の実施例におけ
る半導体装置の平面構造図である。
【図２２】 この発明に基づいた第１１の実施例におけ
る半導体装置の構造を示す断面図である。
【図２３】 この発明に基づいた第１１の実施例におけ
る半導体装置の構造を示す第２の図である。
【図２４】 この発明に基づいた第１２の実施例におけ
る半導体装置の構造を示す断面図である。
【図２５】 この発明に基づいた第１２の実施例におけ
る半導体装置の等価回路図である。
【図２６】 この発明に基づいた第１３の実施例におけ
る半導体装置の構造を示す断面図である。
【図２７】 この発明に基づいた第１３の実施例におけ
る半導体装置の平面概略図である。
【図２８】 この発明に基づいた第１４の実施例におけ
る半導体装置の構造を示す断面図である。
【図２９】 この発明に基づいた第１５の実施例におけ
る半導体装置の構造を示す断面図である。
【図３０】 この発明に基づいた第１６の実施例におけ
る半導体装置の構造を示す断面図である。
【図３１】 従来技術における半導体装置の平面構造図
である。
【図３２】 従来技術におけるデカップリングコンデン
サの構造を示す断面図である。
【図３３】 従来技術における半導体装置の構造を示す
第１の断面図である。
【図３４】 従来技術における半導体装置の構造を示す
第２の断面図である。
【図３５】 従来技術における半導体装置の構造を示す
第３の断面図である。
【図３６】 従来技術における半導体装置の構造を示す
第４の断面図である。
【符号の説明】 ２ ｐ基板、４ ｎウェル、６，８ ｐウェル、１０，
１２，１６ ｐ+ 不純物領域、１４ ｎ+ 不純物領域、
１８，２２ ｎチャネルＭＯＳトランジスタ、２０ ｐ
チャネルＭＯＳトランジスタ、１０００，２０００周辺
回路領域、３０００ 記憶回路領域。なお、図中同一符
号は、同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 (72)発明者 諏訪 真人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板の主表面に、記
    憶回路領域と周辺回路領域とを備えた半導体装置であっ
    て、 前記記憶回路領域を含む第１導電型の第１不純物領域
    と、 前記周辺回路領域を含む第１導電型の第２不純物領域
    と、 前記第１不純物領域と前記第２不純物領域とを下方より
    包囲する第２導電型の第３不純物領域と、 を有する半導体装置。
  2. 【請求項２】 前記第１導電型の第１不純物領域、前記
    第１導電型の第２不純物領域および前記第２導電型の第
    ３不純物領域の少なくとも１つの領域において、前記半
    導体基板の主表面に、この主表面に沿って第１導電型の
    不純物領域と第２導電型の不純物領域とを複数個交互に
    配置した容量素子を有する、 請求項１に記載の半導体装置。
  3. 【請求項３】 第１導電型の半導体基板の主表面から所
    定の深さの領域にかけて形成された第２導電型第ｎ不純
    物層（ｎは自然数）と、 前記第２導電型第ｎ不純物層の上に接するように形成さ
    れた第２導電型第ｎ不純物層と、 前記第１導電型第ｎ不純物層の上に接するように形成さ
    れ、かつ、前記第２導電型第ｎ不純物層と電気的に接続
    された第２導電型第（ｎ＋１）不純物層と、 前記第２導電型第（ｎ＋１）不純物層の上に接するよう
    に形成され、かつ、前記第１導電型第ｎ不純物層と電気
    的に接続された第１導電型第（ｎ＋１）不純物層と、 を備えた半導体装置。
  4. 【請求項４】 主表面を有する第１導電型の半導体基板
    と、 前記主表面から所定の深さにかけて形成された第１導電
    型不純物領域と、 前記第１導電型不純物領域内にその一部を有し、前記主
    表面に沿って所定の間隙を隔てて複数個配置して、各々
    電気的に接続された第２導電型不純物領域と、を備えた
    半導体装置。
  5. 【請求項５】 主表面を有する第１導電型不純物層と、 前記主表面から所定の深さにかけて形成された第２導電
    型活性領域と、 前記第２導電型活性領域から下方に延びるように形成さ
    れた前記第２導電型活性領域よりも低濃度の第２導電型
    不純物層と、 を備えた半導体装置。
  6. 【請求項６】 第１導電型の半導体基板の主表面に、記
    憶回路領域と周辺回路領域とを備えた半導体装置であっ
    て、 前記記憶回路領域を含む第１導電型の第１不純物領域
    と、 前記周辺回路領域を含む第１導電型の第２不純物領域
    と、 前記第１不純物領域の下方を覆い、記憶回路出力用端子
    を形成する第２導電型の第３不純物領域と、 前記第２不純物領域を下方より覆い、周辺回路領域用端
    子を形成する第２導電型の第４不純物領域と、 を有する半導体装置。
  7. 【請求項７】 第１導電型半導体基板の主表面から所定
    深さの領域に、第１のレジスト膜を用いて高イオンエネ
    ルギ注入法により第２導電型のイオンを注入して、第２
    導電型第ｎ不純物層（ｎは１以上の自然数）を形成する
    工程と、 前記第２導電型第ｎ不純物層の上に一部重なるように第
    ２のレジスト膜を用いて、高イオンエネルギ注入法によ
    り第１導電型のイオンを注入して、第１導電型第ｎ不純
    物層を形成する工程と、 前記第１導電型第ｎ不純物層の上に、前記第１のレジス
    ト膜を用いて高イオンエネルギ注入法により第２導電型
    のイオンを注入して、第２導電型第（ｎ＋１）不純物層
    を形成する工程と、 前記第２導電型第（ｎ＋１）不純物層の上に、前記第２
    のレジスト膜を用いて、高イオンエネルギ注入法により
    第１導電型のイオンを注入して、第１導電型第（ｎ＋
    １）不純物層を形成する工程と、 を備えた半導体装置の製造方法。
JP5228985A 1993-09-14 1993-09-14 半導体装置およびその製造方法 Pending JPH0786430A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5228985A JPH0786430A (ja) 1993-09-14 1993-09-14 半導体装置およびその製造方法
KR1019940022257A KR0181348B1 (ko) 1993-09-14 1994-09-05 반도체장치 및 그 제조방법
US08/305,524 US5519243A (en) 1993-09-14 1994-09-13 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5228985A JPH0786430A (ja) 1993-09-14 1993-09-14 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH0786430A true JPH0786430A (ja) 1995-03-31

Family

ID=16884967

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5228985A Pending JPH0786430A (ja) 1993-09-14 1993-09-14 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US5519243A (ja)
JP (1) JPH0786430A (ja)
KR (1) KR0181348B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101045A (ja) * 1998-07-23 2000-04-07 Mitsubishi Electric Corp 半導体装置
US6207998B1 (en) 1998-07-23 2001-03-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with well of different conductivity types
WO2011055492A1 (ja) * 2009-11-09 2011-05-12 パナソニック株式会社 半導体記憶装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3600335B2 (ja) * 1995-03-27 2004-12-15 株式会社東芝 半導体装置
JP3267479B2 (ja) * 1995-10-11 2002-03-18 東芝マイクロエレクトロニクス株式会社 半導体集積回路装置
US5726485A (en) 1996-03-13 1998-03-10 Micron Technology, Inc. Capacitor for a semiconductor device
US5985709A (en) * 1996-04-16 1999-11-16 United Microelectronics Corp. Process for fabricating a triple-well structure for semiconductor integrated circuit devices
US5844300A (en) * 1996-09-19 1998-12-01 Intel Corporation Single poly devices for monitoring the level and polarity of process induced charging in a MOS process
JP2976912B2 (ja) * 1997-01-13 1999-11-10 日本電気株式会社 半導体記憶装置
US5929478A (en) * 1997-07-02 1999-07-27 Motorola, Inc. Single level gate nonvolatile memory device and method for accessing the same
US6107672A (en) * 1997-09-04 2000-08-22 Matsushita Electronics Corporation Semiconductor device having a plurality of buried wells
EP0911974B1 (en) * 1997-10-24 2003-04-09 STMicroelectronics S.r.l. Improved output circuit for integrated circuits
KR100275725B1 (ko) * 1997-12-27 2000-12-15 윤종용 트리플웰 구조를 갖는 반도체 메모리 장치 및 그 제조방법
US6589834B1 (en) * 1998-10-06 2003-07-08 Alliance Semiconductor Corporation Semiconductor chip that isolates DRAM cells from the peripheral circuitry and reduces the cell leakage current
KR100327660B1 (ko) * 1998-12-30 2002-05-09 박종섭 반도체소자의 디커플링 캐패시터
JP2002033397A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 半導体装置
JP4092173B2 (ja) * 2002-10-24 2008-05-28 Ｎｅｃエレクトロニクス株式会社 半導体集積回路装置
US6930930B2 (en) * 2002-11-06 2005-08-16 Infineon Technologies Ag Using isolated p-well transistor arrangements to avoid leakage caused by word line/bit line shorts
US7834400B2 (en) * 2007-05-11 2010-11-16 System General Corp. Semiconductor structure for protecting an internal integrated circuit and method for manufacturing the same
TWI714489B (zh) * 2020-03-31 2020-12-21 新唐科技股份有限公司 半導體裝置以及半導體結構
KR20210150311A (ko) 2020-06-03 2021-12-10 (주)마스윈 시로코팬 직결형 송풍기를 갖는 수직형 공조기

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1197279B (it) * 1986-09-25 1988-11-30 Sgs Microelettronica Spa Dispositivo integrato per schermare l'iniezione di cariche nel substrato, in particolare in circuiti di pilotaggio di carichi induttivi e/o capacitivi
US5136348A (en) * 1986-10-08 1992-08-04 Nippondenso Co., Ltd. Structure and manufacturing method for thin-film semiconductor diode device
EP0266205B1 (en) * 1986-10-31 1993-12-15 Nippondenso Co., Ltd. Semiconductor device constituting bipolar transistor
KR950009893B1 (ko) * 1990-06-28 1995-09-01 미쓰비시 뎅끼 가부시끼가이샤 반도체기억장치
KR950009815B1 (ko) * 1991-12-23 1995-08-28 삼성전자주식회사 트리플웰 구조를 가지는 고집적 반도체 메모리 장치
JP2825038B2 (ja) * 1992-02-27 1998-11-18 日本電気株式会社 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101045A (ja) * 1998-07-23 2000-04-07 Mitsubishi Electric Corp 半導体装置
US6207998B1 (en) 1998-07-23 2001-03-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with well of different conductivity types
WO2011055492A1 (ja) * 2009-11-09 2011-05-12 パナソニック株式会社 半導体記憶装置
CN102272918A (zh) * 2009-11-09 2011-12-07 松下电器产业株式会社 半导体存储装置
US8446751B2 (en) 2009-11-09 2013-05-21 Panasonic Corporation Semiconductor memory device
JP5462863B2 (ja) * 2009-11-09 2014-04-02 パナソニック株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US5519243A (en) 1996-05-21
KR950010051A (ko) 1995-04-26
KR0181348B1 (ko) 1999-03-20

Similar Documents

Publication Publication Date Title
JPH0786430A (ja) 半導体装置およびその製造方法
JP2950558B2 (ja) 半導体装置
JP2703970B2 (ja) Ｍｏｓ型半導体装置
JP3057661B2 (ja) 半導体装置
KR940002772B1 (ko) 반도체 집적회로 장치 및 그 제조방법
KR950009893B1 (ko) 반도체기억장치
US6118158A (en) Static random access memory device having a memory cell array region in which a unit cell is arranged in a matrix
US4849801A (en) Semiconductor memory device having increased capacitance for the storing nodes of the memory cells
JP3089570B2 (ja) 共有電極を有する複数のトランジスタ構造から成る集積回路
US6590802B2 (en) Semiconductor storage apparatus
JPH0936252A (ja) 半導体集積回路装置およびその製造方法
US6538293B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
US4524377A (en) Integrated circuit
JPH1092950A (ja) 半導体装置及びその製造方法
KR900003029B1 (ko) 칩을 갖는 집적회로 장치
EP0853343A2 (en) Semiconductor memory device having novel layout pattern
KR100536612B1 (ko) 소프트 에러율 내성 및 래치업 내성을 증진시키기 위한 웰구조를 갖는 반도체 장치 및 그 제조 방법
JP2010004019A (ja) 半導体集積回路
US6320233B1 (en) CMOS semiconductor device
JPS6386559A (ja) 半導体記憶装置
JP2550119B2 (ja) 半導体記憶装置
JP2840239B2 (ja) マスタースライス型半導体装置
JP3076248B2 (ja) 半導体記憶回路
JP2509930B2 (ja) 半導体集積回路装置
JPH0513680A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040525

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20041005