JP3600335B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3600335B2 JP3600335B2 JP33293095A JP33293095A JP3600335B2 JP 3600335 B2 JP3600335 B2 JP 3600335B2 JP 33293095 A JP33293095 A JP 33293095A JP 33293095 A JP33293095 A JP 33293095A JP 3600335 B2 JP3600335 B2 JP 3600335B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- mos transistor
- silicon oxide
- oxide layer
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 310
- 230000015654 memory Effects 0.000 claims description 270
- 230000002093 peripheral effect Effects 0.000 claims description 173
- 239000012535 impurity Substances 0.000 claims description 150
- 239000003990 capacitor Substances 0.000 claims description 127
- 229910052751 metal Inorganic materials 0.000 claims description 89
- 239000002184 metal Substances 0.000 claims description 89
- 229910021332 silicide Inorganic materials 0.000 claims description 35
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 35
- 238000002955 isolation Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 758
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 499
- 229910052814 silicon oxide Inorganic materials 0.000 description 499
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 262
- 229910052710 silicon Inorganic materials 0.000 description 262
- 239000010703 silicon Substances 0.000 description 262
- 239000000758 substrate Substances 0.000 description 175
- 238000005468 ion implantation Methods 0.000 description 74
- 238000004519 manufacturing process Methods 0.000 description 49
- 238000003860 storage Methods 0.000 description 47
- 238000000034 method Methods 0.000 description 45
- 239000011229 interlayer Substances 0.000 description 38
- 239000005380 borophosphosilicate glass Substances 0.000 description 37
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 36
- 229910052698 phosphorus Inorganic materials 0.000 description 36
- 239000011574 phosphorus Substances 0.000 description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 36
- 229920005591 polysilicon Polymers 0.000 description 36
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 27
- 229910052796 boron Inorganic materials 0.000 description 27
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 19
- 230000010354 integration Effects 0.000 description 18
- 238000000137 annealing Methods 0.000 description 17
- 230000006872 improvement Effects 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- -1 oxygen ions Chemical class 0.000 description 12
- 239000002131 composite material Substances 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 11
- 230000001133 acceleration Effects 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 10
- 229910052785 arsenic Inorganic materials 0.000 description 9
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 9
- 238000002161 passivation Methods 0.000 description 9
- 239000007789 gas Substances 0.000 description 8
- 238000002844 melting Methods 0.000 description 8
- 230000008018 melting Effects 0.000 description 8
- 239000003870 refractory metal Substances 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052776 Thorium Inorganic materials 0.000 description 3
- 229910052770 Uranium Inorganic materials 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000002285 radioactive effect Effects 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000005260 alpha ray Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、特に、SOI(シリコン・オン・インシュレ−タ)基板を用いた半導体装置に関する。
【0002】
【従来の技術】
半導体技術の分野において、素子の集積度の向上は、必須の技術的課題である。例えば、ダイナミックRAM(以下、DRAM)においては、素子の集積度を向上させ、4メガビット、16メガビット又はそれ以上のビット(容量)を有するDRAMを製造することが要求されている。
【0003】
しかし、DRAMにおいては、素子の集積度を向上させると、メモリセルのキャパシタ容量が減少する。また、メモリセルのキャパシタ容量の減少は、ソフトエラ−の発生を助長させる。
【0004】
そこで、非常に大きな容量を有するDRAMのメモリセルのキャパシタは、拡散層の面積を小さくでき、ソフトエラ−が発生し難いスタック構造を有しているものが多くなっている。
【0005】
図97及び図98は、スタック構造のキャパシタを有する従来のDRAMのメモリセル部を示すものである。また、図99及び図100は、スタック構造のキャパシタを有する従来のDRAMの周辺回路部を示すものである。
【0006】
まず、メモリセル部の構造について説明する。
【0007】
p型のシリコン基板11の表面領域には、フィ−ルド酸化膜13が形成されている。フィ−ルド酸化膜13に取り囲まれた領域は、素子領域(ソ−ス・ドレイン・ゲ−ト領域)となっている。フィ−ルド酸化膜13の直下には、チャネルストッパとしての役割を果たすp− 型の不純物領域32が形成されている。
【0008】
1つの素子領域には、2つのメモリセルが形成されている、各々のメモリセルは、1つのMOSトランジスタと、1つのキャパシタから構成されている。
【0009】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。また、1つの素子領域に形成される2つのメモリセルは、1つのドレイン領域を共有している。シリコン基板11とゲ−ト電極15との間には、ゲ−ト絶縁膜14が配置されている。
【0010】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、MOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0011】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0012】
次に、周辺回路部の構造について説明する。
【0013】
p型のシリコン基板11の表面領域には、フィ−ルド酸化膜13が形成されている。フィ−ルド酸化膜13に取り囲まれた領域は、素子領域(ソ−ス・ドレイン・ゲ−ト領域)となっている。フィ−ルド酸化膜13の直下には、チャネルストッパとしての役割を果たすp− 型の不純物領域32又はn− 型の不純物領域33が形成されている。
【0014】
1つの素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0015】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。シリコン基板11とゲ−ト電極15の間には、ゲ−ト絶縁膜14が配置されている。
【0016】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。シリコン基板11とゲ−ト電極15の間には、ゲ−ト絶縁膜14が配置されている。
【0017】
次に、図97乃至図100のDRAMに製造方法について説明する。
【0018】
まず、LOCOS法により、シリコン基板11の表面領域にフィ−ルド酸化膜13を形成する。イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン基板11に注入し、p型不純物領域39を形成する。また、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン基板11に注入し、n型不純物領域40を形成する。
【0019】
次に、ゲ−ト絶縁膜14、リンを含むポリシリコン膜及びTEOS膜を順次形成する。レジストパタ−ンをマスクにして、TEOS膜及びポリシリコン膜をエッチングすると、ゲ−ト電極15が形成される。
【0020】
イオン注入法により、レジストパタ−ン及びゲ−ト電極15をマスクにして、nチャネル型MOSトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0021】
この後、アニ−ルを行うと、低濃度のn− 型不純物領域16及び低濃度のp− 型不純物領域17が形成される。
【0022】
ゲ−ト電極15の側壁にスペ−サ18を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、nチャネル型MOSトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0023】
この後、熱酸化を行うと、n+ 型のソ−ス・ドレイン領域19及びp+ 型のソ−ス・ドレイン領域20が形成される。
【0024】
メモリセル部のnチャネル型MOSトランジスタのソ−ス領域上に、キャパシタのストレ−ジノ−ド21を形成する。ストレ−ジノ−ド21上に、キャパシタ絶縁膜(例えば酸化膜と窒化膜の複合膜)22を形成する。全面に、リンを含むポリシリコン膜を形成する。
【0025】
この後、メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極23が形成される。
【0026】
全面に、BPSG膜24を形成する。メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のBPSG膜24に、コンタクトホ−ル25を形成する。BPSG膜24上に、メモリセル部のnチャネル型MOSトランジスタのドレイン領域に接続されるビット線26を形成する。
【0027】
全面に、層間絶縁膜27を形成する。周辺回路部において、MOSトランジスタのソ−ス・ドレイン領域19,20上のBPSG膜24及び層間絶縁膜27にコンタクトホ−ル28を形成する。層間絶縁膜27上に、MOSトランジスタのソ−ス・ドレイン領域19,20に接続される金属配線29を形成する。
【0028】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、DRAMが完成する。
【0029】
【発明が解決しようとする課題】
上述のような従来のDRAMは、以下に示す欠点がある。
【0030】
第一に、素子の集積度の向上によりMOSトランジスタのソ−ス・ドレイン領域の接合容量が増大し、デ−タを高速に読み出すことが困難になる。
【0031】
第二に、素子の集積度の向上によりメモリセル部においてソフトエラ−が発生し易くなる。
【0032】
即ち、図101及び図102に示すように、半導体膜中に含まれる残留放射性元素(U、Thなど)がα破壊するとα線が発生し、このα線は、シリコン膜中に突入し、正孔−電子対を生成する。
【0033】
従って、この正孔−電子対がDRAMのキャパシタに蓄えられる電子数と同じ程度になると、デ−タ“1”(電子が蓄積されていない状態)がデ−タ“0”(電子が蓄積されている状態)に変化する。
【0034】
第三に、メモリセルを構成するMOSトランジスタ及び周辺回路の一部(センスアンプなど)を構成するMOSトランジスタに、それぞれ独立にバックゲ−トバイアスを印加したい場合があるが、上述のような従来のDRAMの構造では、それが難しい。
【0035】
即ち、バックゲ−トバイアスが印加されないMOSトランジスタは、その閾値が不安定になり、例えばセンスアンプのような2種類の電位の差を図るような回路においては、デ−タの読み出しマ−ジンが減少する(基板浮遊効果)。
【0036】
第四に、MOSトランジスタのソ−ス・ドレイン領域と金属配線(電極)の間に金属シリサイド層を形成する場合に、この金属シリサイド層がソ−ス・ドレイン領域を突き抜け、リ−ク電流が顕著となる。
【0037】
即ち、DRAMの周辺回路部においては、高速動作を実現するため、MOSトランジスタのソ−ス・ドレイン領域と金属配線(電極)の間に金属シリサイド層を形成し、コンタクト抵抗を下げる試みがなされている。
【0038】
しかし、金属シリサイド層がソ−ス・ドレイン領域を突き抜けると、リ−ク電流の発生が顕著になり、消費電力が増大する。
【0039】
本発明は、上記欠点を解決すべくなされたもので、その目的は、DRAMのメモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることである。
【0040】
また、本発明の目的は、DRAMのメモリセルを構成するMOSトランジスタ又はDRAMの周辺回路の一部を構成するMOSトランジスタに、必要に応じてバックゲ−トバイアスを印加できるようにすることである。
【0041】
また、本発明の目的は、バックゲ−トバイアスが必要であるMOSトランジスタにはバックゲ−トバイアスを印加し、バックゲ−トバイアスが必要でないMOSトランジスタにはバックゲ−トバイアスを印加せずに接合容量の低減を図ることである。
【0042】
また、本発明の目的は、MOSトランジスタのソ−ス・ドレイン領域と金属配線(電極)の間に金属シリサイド層を形成する場合に、この金属シリサイド層がソ−ス・ドレイン領域を突き抜けないようにすることである。
【0043】
また、本発明の目的は、バックゲ−トバイアスが必要でないMOSトランジスタについて接合容量の低減を図ると共に、入力保護回路について性能の向上を図ることである。
【0044】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、絶縁層と、前記絶縁層上に配置され、少なくとも第1膜厚を有する第1部分と第2膜厚を有する第2部分とから構成される半導体層と、前記半導体層の前記第1部分に形成される第1素子と、前記半導体層の前記第2部分に形成される第2素子とを備えている。
【0045】
前記絶縁層の上面は、平坦であり、前記半導体層の前記第1部分は凹となっており、前記半導体層の前記第2部分は凸となっている。又は、前記半導体層の前記第1部分直下の前記絶縁膜は、凸となっており、前記半導体層の前記第2部分直下の前記絶縁膜は、凹となっており、前記半導体層の上面は、平坦である。
【0046】
本発明の半導体装置は、少なくとも第1部分と第2部分とから構成される半導体層と、前記半導体層の前記第1部分中に形成される絶縁層と、前記半導体層の前記第1部分に形成される第1素子と、前記半導体層の前記第2部分に形成される第2素子とを備えている。
【0047】
前記半導体層の上面に形成され、少なくとも前記第1素子と前記第2素子を分離する機能を有する絶縁膜を備えており、前記絶縁膜の底面は、前記半導体層の前記第1部分において前記絶縁層に接触しており、前記半導体層の前記第2部分において前記絶縁層に接触していない。
【0048】
前記半導体層の前記第1部分における素子領域は、前記絶縁層と前記絶縁膜により完全に取り囲まれている。前記絶縁膜は、LOCOS法により形成されるフィ−ルド絶縁膜、又は前記半導体層に形成されるトレンチ内のみに配置される絶縁膜から構成される。
【0049】
前記半導体層の前記第1部分には、メモリセルが形成され、前記半導体層の前記第2部分には、少なくともセンスアンプを含む周辺回路が形成される。
【0050】
この場合、前記メモリセルは、MOSトランジスタとスタック型のキャパシタとから構成され、前記MOSトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触している。
【0051】
また、前記少なくともセンスアンプを含む周辺回路は、MOSトランジスタから構成され、前記MOSトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触していない。
【0052】
前記メモリセルは、MOSトランジスタとスタック型のキャパシタとから構成され、前記少なくともセンスアンプを含む周辺回路は、MOSトランジスタから構成され、前記メモリセルを構成するMOSトランジスタのソ−ス・ドレイン領域の深さと、前記少なくともセンスアンプを含む周辺回路を構成するMOSトランジスタのソ−ス・ドレイン領域の深さは、互いに等しい。
【0053】
前記半導体層の前記第2部分には、少なくともメモリセルとセンスアンプが形成され、前記半導体層の前記第1部分には、前記センスアンプを除く周辺回路が形成される。
【0054】
この場合、前記メモリセルは、MOSトランジスタとスタック型のキャパシタとから構成され、前記センスアンプは、MOSトランジスタから構成され、前記メモリセルを構成するMOSトランジスタのソ−ス・ドレイン領域の底面と前記センスアンプを構成するMOSトランジスタのソ−ス・ドレイン領域の底面は、共に前記絶縁層に接触していない。
【0055】
また、前記センスアンプを除く周辺回路は、MOSトランジスタから構成され、前記MOSトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触している。
【0056】
また、前記メモリセルは、MOSトランジスタとスタック型のキャパシタとから構成され、前記センスアンプは、MOSトランジスタから構成され、前記センスアンプを除く周辺回路は、MOSトランジスタから構成され、前記メモリセルを構成するMOSトランジスタのソ−ス・ドレイン領域の深さと、前記センスアンプを構成するMOSトランジスタのソ−ス・ドレイン領域の深さと、前記センスアンプを除く周辺回路を構成するMOSトランジスタのソ−ス・ドレイン領域の深さは、互いに等しい。
【0057】
前記半導体層の前記第1部分には、センスアンプを除く第1周辺回路が形成され、前記半導体層の前記第2部分には、前記センスアンプを含む第2周辺回路が形成される。
【0058】
この場合、前記第1周辺回路は、MOSトランジスタから構成され、前記MOSトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触している。前記第2周辺回路は、MOSトランジスタから構成され、前記MOSトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触していない。
【0059】
また、前記第1周辺回路及び前記第2周辺回路は、それぞれMOSトランジスタから構成され、前記第1周辺回路を構成するMOSトランジスタのソ−ス・ドレイン領域の深さと、前記第2周辺回路を構成するMOSトランジスタのソ−ス・ドレイン領域の深さは、互いに等しい。
【0060】
本発明の半導体装置は、さらに前記半導体層の前記第2部分に形成されるウェル領域を備え、前記ウェル領域は、複数の素子領域を含んでいる。この場合、前記ウェル領域に所定の電位を与える電極を設ければ、各々の素子領域のMOSトランジスタにバックゲ−トバイアスを印加できる。
【0061】
前記半導体層の前記第2部分には、入力保護回路が形成される。
【0062】
本発明の半導体装置は、さらに前記半導体層の前記第1部分に形成されるMOSトランジスタと、前記MOSトランジスタのソ−ス・ドレイン領域上に形成される金属層と、前記MOSトランジスタのソ−ス・ドレイン領域と前記金属層の間に形成される金属シリサイド層とを備え、前記MOSトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触している。
【0063】
前記MOSトランジスタは、センスアンプを除く周辺回路を構成している。
【0064】
本発明の半導体装置は、絶縁層と、前記絶縁層上に形成される半導体層と、前記半導体層上に形成され、ソ−ス・ドレイン領域の深さが異なる少なくとも第1及び第2MOSトランジスタとを備えている。
【0065】
前記半導体層の上面は、平坦であり、前記ソ−ス・ドレイン領域の底面の位置がそれぞれ異なる。
【0066】
本発明の半導体装置は、さらに前記半導体層の上面に形成され、少なくとも前記第1及び第2MOSトランジスタを分離する機能を有する絶縁膜を備え、前記絶縁膜の底面は、前記絶縁層に接触していない。
【0067】
前記絶縁膜は、LOCOS法により形成されるフィ−ルド絶縁膜、又は前記半導体層に形成されるトレンチ内のみに配置される絶縁膜から構成される。
【0068】
前記第1MOSトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触しており、前記第2MOSトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触していない。
【0069】
前記第1MOSトランジスタは、メモリセルの一部を構成し、前記第2MOSトランジスタは、周辺回路を構成している。
【0070】
前記第1MOSトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加されている。
【0071】
前記メモリセルは、スタック型のキャパシタを有している。
【0072】
前記第1MOSトランジスタは、センスアンプを含む周辺回路の一部を構成している。
【0073】
前記第1MOSトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加される。
【0074】
本発明の半導体装置は、さらに前記第1MOSトランジスタのソ−ス・ドレイン領域上に形成される金属層と、前記第1MOSトランジスタのソ−ス・ドレイン領域と前記金属層の間に形成される金属シリサイド層とを備えている。
【0075】
本発明の半導体装置は、絶縁層と、前記絶縁層上に形成される半導体層と、前記半導体層上に形成され、ソ−ス・ドレイン領域の表面が前記半導体層の凹部に存在し、前記ソ−ス・ドレイン領域の底面が前記絶縁層に接触している第1MOSトランジスタと、前記半導体層上に形成され、ソ−ス・ドレイン領域の底面が前記絶縁層に接触していない第2MOSトランジスタとを備えている。
【0076】
前記第1MOSトランジスタのゲ−ト電極直下の前記半導体層の厚さと、前記第2MOSトランジスタのゲ−ト電極直下の前記半導体層の厚さは、互いに等しい。また、前記第1MOSトランジスタのソ−ス・ドレイン領域の深さと、前記第2MOSトランジスタのソ−ス・ドレイン領域の深さは、互いに等しい。
【0077】
前記第1MOSトランジスタのソ−ス・ドレイン領域は、高い不純物濃度を有する第1部分と低い不純物濃度を有する第2部分とから構成され、前記第1部分は、前記半導体層の凹部に位置し、前記第2部分は、前記第1部分の周辺部に位置し、前記第1部分の底面が前記絶縁層に接触しており、前記第2部分の底面が前記絶縁層に接触していない。
【0078】
本発明の半導体装置は、さらに前記第1MOSトランジスタのソ−ス・ドレイン領域上に形成される金属層と、前記第1MOSトランジスタのソ−ス・ドレイン領域と前記金属層の間に形成される金属シリサイド層とを備えている。
【0079】
本発明の半導体装置は、さらに前記半導体層の上面に形成され、少なくとも前記第1及び第2MOSトランジスタを分離する機能を有する絶縁膜を備え、前記絶縁膜の底面は、前記絶縁層に接触していない。
【0080】
前記絶縁膜は、LOCOS法により形成されるフィ−ルド絶縁膜、又は前記半導体層に形成されるトレンチ内のみに配置される絶縁膜から構成される。
【0081】
前記第1MOSトランジスタは、メモリセルの一部を構成し、前記第2MOSトランジスタは、周辺回路の一部を構成している。前記第1MOSトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加される。
【0082】
前記メモリセルは、スタック型のキャパシタを有している。
【0083】
前記第1MOSトランジスタは、センスアンプを含む周辺回路の一部を構成している。前記第1MOSトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加される。
【0084】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体装置について詳細に説明する。
【0085】
[A] まず、本願の第1発明に関わる半導体装置について説明する。本願の第1発明は、SOI(シリコン・オン・インシュレ−タ)基板、即ち、絶縁層上に薄いシリコン層を有する基板を用いたDRAMに関する。
【0086】
図1乃至図6は、本願の第1発明の第1実施の形態に関わる半導体装置を示している。この実施の形態では、64メガビットの容量を有するDRAMを例として説明する。
【0087】
図1は、64メガビットの容量を有するDRAMのフロアプランを示している。図2は、図1の16メガコアブロック内のプロアプランを詳細に示している。図3は、図1及び図2のメモリセル部の構成を詳細に示している。図4は、図3のIV−IV線に沿う断面図である。図5は、図1及び図2の周辺回路部の構成を詳細に示している。図6は、図5のVI−VI線に沿う断面図である。
【0088】
半導体チップ101上は、4つのコアブロック102と周辺回路部103により占められている。周辺回路部103には、I/O(インプット・アウトプット)バッファ、バックゲ−トバイアスを発生させる回路や、入出力パッドなどが形成される。
【0089】
各々のコアブロック102は、メモリセル(冗長セルを含む)部104と周辺回路部から構成されている。周辺回路部は、ロウデコ−ダ105、カラムデコ−ダ106、センスアンプ107、DQバッファ(DQ線の駆動回路を含む)108及び冗長回路109を含んでいる。
【0090】
まず、メモリセル部の構造について説明する。
【0091】
p型のシリコン基板11内には、一定の厚さを有するプレ−ト状のシリコン酸化層12が形成されている。シリコン酸化層12上には、このシリコン酸化層に接するフィ−ルド酸化膜13が形成されている。
【0092】
フィ−ルド酸化膜13に取り囲まれた領域は、素子領域(ソ−ス・ドレイン・ゲ−ト領域)となっている。1つの素子領域には、2つのメモリセルが形成されている。各々のメモリセルは、1つのMOSトランジスタと1つのキャパシタを有している。
【0093】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。1つの素子領域に形成される2つのメモリセルは、互いにドレイン領域を共有している。
【0094】
ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面も、それぞれシリコン酸化層12に接触している。
【0095】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、MOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0096】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0097】
次に、周辺回路部の構造について説明する。
【0098】
p型のシリコン基板11内には、一定の厚さを有するプレ−ト状のシリコン酸化層12が形成されている。シリコン酸化層12上には、このシリコン酸化層に接するフィ−ルド酸化膜13が形成されている。
【0099】
フィ−ルド酸化膜13に取り囲まれた領域は、素子領域(ソ−ス・ドレイン・ゲ−ト領域)となっている。各々の素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0100】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。
【0101】
ゲ−ト電極15と半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面も、シリコン酸化層12に接触している。
【0102】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、n型の半導体領域37が設けられている。
【0103】
ゲ−ト電極15と半導体領域37の間には、ゲ−ト絶縁膜14が配置されている。半導体領域37の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域17,20の底面も、シリコン酸化層12に接触している。
【0104】
次に、図3乃至図6のDRAMに製造方法について説明する。
【0105】
まず、イオン注入法により、p型シリコン基板11中に酸素イオンを所定の条件で注入する。熱酸化を行うと、シリコン基板11中に、一定の厚さを有するプレ−ト状のシリコン酸化層12が形成される。
【0106】
LOCOS法により、シリコン酸化層12上にフィ−ルド酸化膜13を形成する。フィ−ルド酸化膜13は、その底面がシリコン酸化層12に接触するように形成される。
【0107】
イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層12上のシリコン層に注入し、p型不純物領域36,38,39を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層12上のシリコン層に注入し、n型不純物領域37,40を形成する。
【0108】
次に、ゲ−ト絶縁膜14、リンを含むポリシリコン膜及びTEOS膜を順次形成する。レジストパタ−ンをマスクにして、TEOS膜及びポリシリコン膜をエッチングすると、ゲ−ト電極15が形成される。
【0109】
イオン注入法により、レジストパタ−ン及びゲ−ト電極15をマスクにして、nチャネル型MOSトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0110】
この後、アニ−ルを行うと、低濃度のn− 型不純物領域16及び低濃度のp− 型不純物領域17が形成される。
【0111】
ゲ−ト電極15の側壁にスペ−サ18を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、nチャネル型MOSトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0112】
この後、熱酸化を行うと、n+ 型のソ−ス・ドレイン領域19及びp+ 型のソ−ス・ドレイン領域20が形成される。
【0113】
メモリセル部のnチャネル型MOSトランジスタのソ−ス領域上に、キャパシタのストレ−ジノ−ド21を形成する。ストレ−ジノ−ド21上に、キャパシタ絶縁膜(例えば酸化膜と窒化膜の複合膜)22を形成する。全面に、リンを含むポリシリコン膜を形成する。この後、メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極23が形成される。
【0114】
全面に、BPSG膜24を形成する。メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のBPSG膜24に、コンタクトホ−ル25を形成する。BPSG膜24上に、メモリセル部のnチャネル型MOSトランジスタのドレイン領域に接続されるビット線26を形成する。
【0115】
全面に、層間絶縁膜27を形成する。周辺回路部において、MOSトランジスタのソ−ス・ドレイン領域19,20上のBPSG膜24及び層間絶縁膜27にコンタクトホ−ル28を形成する。層間絶縁膜27上に、MOSトランジスタのソ−ス・ドレイン領域19,20に接続される金属配線29を形成する。
【0116】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、DRAMが完成する。
【0117】
上記構成を有するDRAMによれば、シリコン酸化層12上のシリコン膜の厚さが十分に薄く、フィ−ルド酸化膜13の底面及びメモリセルを構成するMOSトランジスタのソ−ス・ドレイン領域19の底部がそれぞれシリコン酸化層12に接触している。
【0118】
従って、本願の第1発明の第1実施の形態に関わるDRAMは、以下の効果を有する。
【0119】
第一に、メモリセル部のソ−ス・ドレイン領域の接合容量が低減され、デ−タを高速に読み出すことが可能になる。
【0120】
即ち、MOSトランジスタのスイッチング速度は、ソ−ス・ドレイン領域の接合容量に依存するが、上記DRAMのソ−ス・ドレイン領域の接合容量は、ソ−ス・ドレイン領域16,19とチャネル領域のp型不純物領域36の間にのみ生じるため、十分に小さな値となる。
【0121】
第二に、メモリセル部においてソフトエラ−が発生し難くなる。
【0122】
即ち、半導体膜中に含まれる残留放射性元素(U、Thなど)がα破壊すると、α線が発生する。このα線は、シリコン膜中に突入し、正孔−電子対を生成する。従って、この正孔−電子対がDRAMのキャパシタに蓄えられる電子数と同じ程度になると、デ−タ“1”(電子が蓄積されていない状態)がデ−タ“0”(電子が蓄積されている状態)に変化する。
【0123】
しかし、図7及び図8に示すように、シリコン酸化層12上のシリコン膜の厚さが十分に薄い場合には、α線によりシリコン膜中に生成される正孔−電子対は、DRAMのキャパシタに蓄えられる電子数よりも十分に少ないため、ソフトエラ−が防止される。
【0124】
ところで、本願の第1発明の第1実施の形態に関わるDRAMでは、メモリセル部において、シリコン酸化層12上のシリコン膜の厚さが薄いと共に、周辺回路部においても、シリコン酸化層12上のシリコン膜の厚さが薄くなっている。
【0125】
即ち、図5及び図6に示すように、周辺回路部においても、フィ−ルド酸化膜13の底面及びMOSトランジスタのソ−ス・ドレイン領域19,20の底部がそれぞれシリコン酸化層12に接触することになる。
【0126】
従って、周辺回路部のMOSトランジスタには、現実的に、バックゲ−トバイアスを与えることができなくなる。
【0127】
なぜなら、ゲ−ト電極15直下のp型半導体領域36又はn型半導体領域37は、シリコン酸化層12及びフィ−ルド酸化膜13によりそれぞれ孤立してしまうため、バックゲ−トバイアスを与えようとすると、トランジスタ毎にバックゲ−トバイアスを供給するためのコンタクトホ−ル及び電極が必要になるからである。
【0128】
図9乃至図12は、本願の第1発明の第2実施の形態に関わる半導体装置を示している。この実施の形態では、図1及び図2に示すような64メガビットの容量を有するDRAMを例として説明する。
【0129】
図9は、図1及び図2のメモリセル部の構成を詳細に示している。図10は、図9のX−X線に沿う断面図である。図11は、図1及び図2の周辺回路部の構成を詳細に示している。図12は、図11のXII−XII線に沿う断面図である。
【0130】
まず、メモリセル部の構造について説明する。
【0131】
p型のシリコン基板11内には、一定の厚さを有するプレ−ト状のシリコン酸化層12が形成されている。シリコン酸化層12上には、このシリコン酸化層に接することがないフィ−ルド酸化膜13が形成されている。
【0132】
フィ−ルド酸化膜13に取り囲まれた領域は、素子領域(ソ−ス・ドレイン・ゲ−ト領域)となっている。1つの素子領域には、2つのメモリセルが形成されている。各々のメモリセルは、1つのMOSトランジスタと1つのキャパシタを有している。
【0133】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。1つの素子領域に形成される2つのメモリセルは、互いにドレイン領域を共有している。MOSトランジスタは、p型の半導体領域38に形成されている。
【0134】
ゲ−ト電極15及び半導体領域38の間には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触していない。
【0135】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、MOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0136】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0137】
次に、周辺回路部の構造について説明する。
【0138】
p型のシリコン基板11内には、一定の厚さを有するプレ−ト状のシリコン酸化層12が形成されている。シリコン酸化層12上には、このシリコン酸化層に接することがないフィ−ルド酸化膜13が形成されている。
【0139】
フィ−ルド酸化膜13に取り囲まれた領域は、素子領域(ソ−ス・ドレイン・ゲ−ト領域)となっている。各々の素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0140】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。nチャネル型MOSトランジスタは、p型の半導体領域39に形成されている。
【0141】
ゲ−ト電極15と半導体領域39の間には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触していない。
【0142】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。pチャネル型MOSトランジスタは、n型の半導体領域40に形成されている。
【0143】
ゲ−ト電極15と半導体領域40の間には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域17,20の底面は、それぞれシリコン酸化層12に接触していない。
【0144】
なお、図9乃至図12のDRAMに製造方法は、上述の図3乃至図6のDRAMの製造方法と同じである。
【0145】
上記構成を有するDRAMによれば、シリコン酸化層12上のシリコン膜の厚さが十分に薄く、かつ、フィ−ルド酸化膜13の底面及びメモリセルを構成するMOSトランジスタのソ−ス・ドレイン領域19の底部がそれぞれシリコン酸化層12に接触していない。
【0146】
この場合、周辺回路部においては、図11及び図12に示すように、複数のnチャネル型MOSトランジスタを包含するp型ウェル領域39又は複数のpチャネル型MOSトランジスタを包含するn型ウェル領域40が存在する。
【0147】
従って、p型ウェル領域39にp+ 型不純物領域34などを設けることにより、p型ウェル領域39中に形成されるMOSトランジスタにバックゲ−トバイアスを印加することができる。同様に、n型ウェル領域39にn+ 型不純物領域35を設けることにより、n型ウェル領域40中に形成されるMOSトランジスタにバックゲ−トバイアスを印加することができる。
【0148】
また、メモリセル部においても、図9及び図10に示すように、MOSトランジスタのソ−ス・ドレイン領域16,19の底部がシリコン酸化層12に接触していない。
【0149】
従って、メモリセルを構成するMOSトランジスタにバックゲ−トバイアスを印加し、いわゆる基板浮遊効果によるMOSトランジスタの閾値の変動を防止することができる。
【0150】
また、メモリセル部においてソフトエラ−が発生し難くなる。即ち、半導体膜中に含まれる残留放射性元素(U、Thなど)がα破壊すると、α線が発生する。このα線は、シリコン膜中に突入し、正孔−電子対を生成する。正孔−電子対がDRAMのキャパシタに蓄えられる電子数と同じ程度になると、デ−タ“1”(電子が蓄積されていない状態)がデ−タ“0”(電子が蓄積されている状態)に変化する。
【0151】
しかし、図13及び図14に示すように、シリコン酸化層12上のシリコン膜の厚さが十分に薄い場合には、α線によりシリコン膜中に生成される正孔−電子対は、DRAMのキャパシタに蓄えられる電子数よりも十分に少ないため、ソフトエラ−が防止される。
【0152】
[B] 次に、本願の第2発明に関わる半導体装置について説明する。本願の第2発明は、SOI(シリコン・オン・インシュレ−タ)基板、即ち、絶縁層上に薄いシリコン層を有する基板を用いたDRAMにおいて、当該薄いシリコン層の厚さを2種類以上設けたものに関する。
【0153】
図15乃至図23は、本願の第2発明の第1実施の形態に関わる半導体装置を示している。この実施の形態では、図1及び図2に示すような64メガビットの容量を有するDRAMを例として説明する。
【0154】
図15は、図1及び図2のメモリセル部の構成を詳細に示している。図16は、図15のXVI−XVI線に沿う断面図である。図17及び図19は、図1及び図2の周辺回路部の構成を詳細に示している。図18は、図17のXVIII−XVIII線に沿う断面図である。図20は、図19のXX−XX線に沿う断面図である。図21は、メモリセル部と周辺回路部の構成を一緒に示している。図22及び図23は、周辺回路部の構成を詳細に示している。
【0155】
まず、メモリセル部MCの構造について説明する。
【0156】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。このシリコン酸化層12は、メモリセル部MCの全体に形成されている。
【0157】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0158】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化膜12に接するフィ−ルド酸化膜13が形成されている。従って、メモリセル部MCの各素子領域は、シリコン酸化層12とフィ−ルド酸化膜13により取り囲まれ、互いに孤立している状態となっている。
【0159】
各素子領域において、シリコン酸化層12上には、例えば、1つのMOSトランジスタ及び1つのキャパシタを有するメモリセルが2つ形成されている。
【0160】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0161】
なお、互いに隣接する2つのメモリセルのドレイン領域は、その2つのメモリセルに共有されている。
【0162】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、コンタクトホ−ル31を介してMOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0163】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0164】
上述のようなメモリセルのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くすることができる。
【0165】
また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【0166】
次に、周辺回路部PCの構造について説明する。
【0167】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12,12aが形成されている。
【0168】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0169】
シリコン酸化層12aの上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t4に位置している。従って、シリコン酸化層12a上のシリコン層(素子領域)の厚さは、t4になる。
【0170】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接し、シリコン酸化層12aに接しないフィ−ルド酸化膜13が形成されている。
【0171】
従って、周辺回路部PCの素子領域は、2種類存在する。
【0172】
1つ目は、シリコン酸化層12とフィ−ルド酸化膜13により完全に取り囲まれ、孤立している状態の素子領域ER1である。素子領域ER1には、バックゲ−トバイアスを必要としないMOSトランジスタが形成される。
【0173】
2つ目は、フィ−ルド酸化膜13により取り囲まれているが、複数の素子領域を含むp型ウェル領域39又はn型ウェル領域40内に形成される素子領域ER2である。
【0174】
素子領域ER2には、バックゲ−トバイアスを必要とするMOSトランジスタが形成される。センスアンプ、DQ線駆動回路やオペアンプを用いる回路などを構成するMOSトランジスタは、素子領域ER2に形成される。
【0175】
シリコン酸化層12a上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0176】
シリコン酸化層12上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0177】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0178】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、n型の半導体領域37が設けられている。ゲ−ト電極15及び半導体領域37の間には、ゲ−ト絶縁膜14が配置されている。半導体領域37の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域17,20の底面は、それぞれシリコン酸化層12に接触している。
【0179】
従って、シリコン酸化層12上の各素子領域に形成されるMOSトランジスタのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減され、MOSトランジスタの高速動作及び低消費電力化に貢献できる。
【0180】
しかし、シリコン酸化層12上の各MOSトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層12上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなMOSトランジスタが形成される。
【0181】
シリコン酸化層12a上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0182】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12aに接触していない。
【0183】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域17,20の底面は、シリコン酸化層12aに接触していない。
【0184】
従って、p型ウェル領域39は、シリコン酸化層12a上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。即ち、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0185】
同様に、n型ウェル領域40は、シリコン酸化層12a上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。即ち、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0186】
シリコン酸化層12a上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、n− 型不純物領域41は、p型ウェル領域39内に形成され、n+ 型不純物領域42は、n− 型不純物領域41内に形成される。この場合、n− 型不純物領域41の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【0187】
次に、図21乃至図23に示す半導体装置の製造方法について説明する。
【0188】
まず、図24に示すように、例えば、加速エネルギ−が約250keV、ド−ズ量が約2×1018cm−2の条件のイオン注入法により、周辺回路部PCの所定の領域に酸素イオン44を注入する。
【0189】
また、例えば、加速エネルギ−が約150keV、ド−ズ量が約2×1018cm−2の条件のイオン注入法により、メモリセル部MCの全体及び周辺回路部PCの所定の領域に酸素イオン45を注入する。この時、周辺回路部PCにおいては、所定領域の端部が、先のイオン注入における所定の領域の端部とオ−バ−ラップするようにする。
【0190】
この後、N2 ガス雰囲気中において、例えば、温度が約1350℃、時間が約30分の条件でアニ−ルを行うと、シリコン基板11中に、約0.4μmの厚さを有するプレ−ト状のシリコン酸化層12,12aが形成される。
【0191】
シリコン酸化層12上のシリコン層の厚さとシリコン酸化層12a上のシリコン層の厚さは、互いに異なっている。例えば、シリコン酸化層12上のシリコン層の厚さが約0.1μmとなり、シリコン酸化層12a上のシリコン層の厚さが約0.25μmとなるように、イオン注入の条件は、設定されている。
【0192】
次に、図25に示すように、LOCOS法により、シリコン酸化層12,12a上に厚さが約0.2μmのフィ−ルド酸化膜13を形成する。フィ−ルド酸化膜13は、その底面がシリコン酸化層12に接触し、シリコン酸化層12aに接触しないように形成される。
【0193】
次に、図26及び図27に示すように、イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層12上のシリコン層に注入し、p型不純物領域36,38,39を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層12上のシリコン層に注入し、n型不純物領域37,40を形成する。
【0194】
また、ゲ−ト絶縁膜14、リンを含むポリシリコン膜及びTEOS膜30を順次形成する。レジストパタ−ンをマスクにして、TEOS膜30及びポリシリコン膜をエッチングすると、ゲ−ト電極15が形成される。
【0195】
イオン注入法により、レジストパタ−ン及びゲ−ト電極15をマスクにして、nチャネル型MOSトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0196】
この後、アニ−ルを行うと、表面濃度が1×1018〜1×1020cm−3のn− 型不純物領域16及び低濃度のp− 型不純物領域17が形成される。
【0197】
ゲ−ト電極15の側壁にスペ−サ18を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、nチャネル型MOSトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0198】
この後、熱酸化を行うと、表面濃度が1×1019〜1×1020cm−3のn+ 型のソ−ス・ドレイン領域19及びp+ 型のソ−ス・ドレイン領域20が形成される。
【0199】
メモリセル部のnチャネル型MOSトランジスタのソ−ス領域上に、コンタクトホ−ル31を形成し、膜厚が約0.2μmのキャパシタのストレ−ジノ−ド21を形成する。ストレ−ジノ−ド21上に、膜厚が約0.01μmのキャパシタ絶縁膜(例えば酸化膜と窒化膜の複合膜)22を形成する。全面に、リンを含む厚さが約0.1μmのポリシリコン膜を形成する。この後、メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極23が形成される。
【0200】
全面に、BPSG膜24を形成する。メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のBPSG膜24に、コンタクトホ−ル25を形成する。BPSG膜24上に、メモリセル部のnチャネル型MOSトランジスタのドレイン領域に接続されるビット線26を形成する。
【0201】
全面に、層間絶縁膜27を形成する。周辺回路部において、MOSトランジスタのソ−ス・ドレイン領域19,20上のBPSG膜24及び層間絶縁膜27にコンタクトホ−ル28を形成する。層間絶縁膜27上に、MOSトランジスタのソ−ス・ドレイン領域19,20に接続される金属配線29を形成する。
【0202】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【0203】
本願の第2発明の第1実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、周辺回路部において、MOSトランジスタにバックゲ−トバイアスを印加できるような半導体装置を提供することができる。
【0204】
また、MOSトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないMOSトランジスタについては、接合容量の低減を図ることができる。
【0205】
また、バックゲ−トバイアスが必要ないMOSトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【0206】
図28乃至図30は、本願の第2発明の第2実施の形態に関わる半導体装置を示している。
【0207】
まず、メモリセル部MCの構造について説明する。
【0208】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12,12aが形成されている。このシリコン酸化層12,12aは、メモリセル部MCの全体に形成されている。シリコン酸化層12,12aは、互いに接触している。
【0209】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0210】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化膜12に接するフィ−ルド酸化膜13が形成されている。従って、メモリセル部MCの各素子領域は、シリコン酸化層12とフィ−ルド酸化膜13により取り囲まれ、互いに孤立している状態となっている。
【0211】
各素子領域において、シリコン酸化層12上には、例えば、1つのMOSトランジスタ及び1つのキャパシタを有するメモリセルが2つ形成されている。
【0212】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0213】
なお、互いに隣接する2つのメモリセルのドレイン領域は、その2つのメモリセルに共有されている。
【0214】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、コンタクトホ−ル31を介してMOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0215】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0216】
上述のようなメモリセルのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くすることができる。
【0217】
また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【0218】
次に、周辺回路部PCの構造について説明する。
【0219】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12,12aが形成されている。
【0220】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0221】
シリコン酸化層12aの上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.5μm)t4に位置している。従って、シリコン酸化層12a上のシリコン層(素子領域)の厚さは、t4(=t1+t2)になる。
【0222】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接し、シリコン酸化層12aに接しないフィ−ルド酸化膜13が形成されている。
【0223】
従って、周辺回路部PCの素子領域は、2種類存在する。
【0224】
1つ目は、シリコン酸化層12とフィ−ルド酸化膜13により完全に取り囲まれ、孤立している状態の素子領域ER1である。素子領域ER1には、バックゲ−トバイアスを必要としないMOSトランジスタが形成される。
【0225】
2つ目は、フィ−ルド酸化膜13により取り囲まれているが、複数の素子領域を含むp型ウェル領域39又はn型ウェル領域40内に形成される素子領域ER2である。
【0226】
素子領域ER2には、バックゲ−トバイアスを必要とするMOSトランジスタが形成される。センスアンプ、DQ線の駆動回路やオペアンプなどを構成するMOSトランジスタは、素子領域ER2に形成される。
【0227】
シリコン酸化層12a上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0228】
シリコン酸化層12上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0229】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0230】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、n型の半導体領域37が設けられている。ゲ−ト電極15及び半導体領域37の間には、ゲ−ト絶縁膜14が配置されている。半導体領域37の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域17,20の底面は、それぞれシリコン酸化層12に接触している。
【0231】
従って、シリコン酸化層12上の各素子領域に形成されるMOSトランジスタのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、MOSトランジスタの高速動作及び低消費電力化に貢献できる。
【0232】
しかし、シリコン酸化層12上の各MOSトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層12上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなMOSトランジスタが形成される。
【0233】
シリコン酸化層12a上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0234】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12aに接触していない。
【0235】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域17,20の底面は、シリコン酸化層12aに接触していない。
【0236】
従って、p型ウェル領域39は、シリコン酸化層12a上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。即ち、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0237】
同様に、n型ウェル領域40は、シリコン酸化層12a上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。即ち、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0238】
シリコン酸化層12a上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、n− 型不純物領域41は、p型ウェル領域39内に形成され、n+ 型不純物領域42は、n− 型不純物領域41内に形成される。この場合、n− 型不純物領域41の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【0239】
次に、図28乃至図30に示す半導体装置の製造方法について説明する。
【0240】
まず、図31に示すように、例えば、加速エネルギ−が約300keV、ド−ズ量が約2×1018cm−2の条件のイオン注入法により、メモリセル部MCの全体及び周辺回路部PCの全体に酸素イオン44を注入する。
【0241】
また、例えば、加速エネルギ−が約150keV、ド−ズ量が約2×1018cm−2の条件のイオン注入法により、メモリセル部MCの全体及び周辺回路部PCの所定の領域に酸素イオン45を注入する。
【0242】
この後、N2 ガス雰囲気中において、例えば、温度が約1350℃、時間が約30分の条件でアニ−ルを行うと、シリコン基板11中に、約0.4μmの厚さを有するプレ−ト状のシリコン酸化層12,12aが形成される。
【0243】
シリコン酸化層12上のシリコン層の厚さとシリコン酸化層12a上のシリコン層の厚さは、互いに異なっている。例えば、シリコン酸化層12上のシリコン層の厚さが約0.1μmとなり、シリコン酸化層12a上のシリコン層の厚さが約0.5μmとなるように、イオン注入の条件は、設定されている。
【0244】
なお、図31に示す工程までにおいては、図31の方法に変えて、図32及び図33に示す方法を適用することもできる。
【0245】
まず、図32に示すように、p型のシリコン基板11a上にシリコン酸化層12aを形成する。シリコン酸化層12a上に、他のp型のシリコン基板11bを貼り合わせる。この後、シリコン基板11bを研磨することにより、シリコン酸化層12上のシリコン層(シリコン基板11b)を所定の厚さt4(例えば約0.5μm)にする。
【0246】
また、図33に示すように、例えば、加速エネルギ−が約150keV、ド−ズ量が約2×1018cm−2の条件のイオン注入法により、メモリセル部MCの全体及び周辺回路部PCの所定の領域に酸素イオン45を注入する。
【0247】
この後、N2 ガス雰囲気中において、例えば、温度が約1350℃、時間が約30分の条件でアニ−ルを行うと、シリコン基板11中に、約0.4μmの厚さを有するプレ−ト状のシリコン酸化層12が形成される。なお、シリコン酸化層12は、シリコン酸化層12aに接触するように形成される。
【0248】
従って、シリコン酸化層12上のシリコン層の厚さとシリコン酸化層12a上のシリコン層の厚さは、互いに異なっている。例えば、シリコン酸化層12上のシリコン層の厚さが約0.1μmとなり、シリコン酸化層12a上のシリコン層の厚さが約0.5μmとなるように、イオン注入の条件は、設定される。
【0249】
次に、図34に示すように、LOCOS法により、シリコン酸化層12,12a上に厚さが約0.2μmのフィ−ルド酸化膜13を形成する。フィ−ルド酸化膜13は、その底面がシリコン酸化層12に接触し、シリコン酸化層12aに接触しないように形成される。
【0250】
次に、図35及び図36に示すように、イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層12上のシリコン層に注入し、p型不純物領域36,38,39を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層12上のシリコン層に注入し、n型不純物領域37,40を形成する。
【0251】
また、ゲ−ト絶縁膜14、リンを含むポリシリコン膜及びTEOS膜30を順次形成する。レジストパタ−ンをマスクにして、TEOS膜30及びポリシリコン膜をエッチングすると、ゲ−ト電極15が形成される。
【0252】
イオン注入法により、レジストパタ−ン及びゲ−ト電極15をマスクにして、nチャネル型MOSトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0253】
この後、アニ−ルを行うと、表面濃度が1×1018〜1×1020cm−3のn− 型不純物領域16及び低濃度のp− 型不純物領域17が形成される。
【0254】
ゲ−ト電極15の側壁にスペ−サ18を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、nチャネル型MOSトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0255】
この後、熱酸化を行うと、表面濃度が1×1019〜1×1020cm−3のn+ 型のソ−ス・ドレイン領域19及びp+ 型のソ−ス・ドレイン領域20が形成される。
【0256】
メモリセル部のnチャネル型MOSトランジスタのソ−ス領域上に、コンタクトホ−ル31を形成し、膜厚が約0.2μmのキャパシタのストレ−ジノ−ド21を形成する。ストレ−ジノ−ド21上に、膜厚が約0.01μmのキャパシタ絶縁膜(例えば酸化膜と窒化膜の複合膜)22を形成する。全面に、リンを含む厚さが約0.1μmのポリシリコン膜を形成する。この後、メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極23が形成される。
【0257】
全面に、BPSG膜24を形成する。メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のBPSG膜24に、コンタクトホ−ル25を形成する。BPSG膜24上に、メモリセル部のnチャネル型MOSトランジスタのドレイン領域に接続されるビット線26を形成する。
【0258】
全面に、層間絶縁膜27を形成する。周辺回路部において、MOSトランジスタのソ−ス・ドレイン領域19,20上のBPSG膜24及び層間絶縁膜27にコンタクトホ−ル28を形成する。層間絶縁膜27上に、MOSトランジスタのソ−ス・ドレイン領域19,20に接続される金属配線29を形成する。
【0259】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【0260】
本願の第2発明の第2実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、周辺回路部において、MOSトランジスタにバックゲ−トバイアスを印加できるような半導体装置を提供することができる。
【0261】
また、MOSトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないMOSトランジスタについては、接合容量の低減を図ることができる。
【0262】
また、バックゲ−トバイアスが必要ないMOSトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【0263】
図37乃至図39は、本願の第2発明の第3実施の形態に関わる半導体装置を示している。
【0264】
まず、メモリセル部MCの構造について説明する。
【0265】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。このシリコン酸化層12は、メモリセル部MCの全体に形成されている。
【0266】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0267】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化膜12に接するフィ−ルド酸化膜13が形成されている。従って、メモリセル部MCの各素子領域は、シリコン酸化層12とフィ−ルド酸化膜13により取り囲まれ、互いに孤立している状態となっている。
【0268】
各素子領域において、シリコン酸化層12上には、例えば、1つのMOSトランジスタ及び1つのキャパシタを有するメモリセルが2つ形成されている。
【0269】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0270】
なお、互いに隣接する2つのメモリセルのドレイン領域は、その2つのメモリセルに共有されている。
【0271】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、コンタクトホ−ル31を介してMOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0272】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0273】
上述のようなメモリセルのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くすることができる。
【0274】
また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【0275】
次に、周辺回路部PCの構造について説明する。
【0276】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。
【0277】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接するフィ−ルド酸化膜13が形成されている。
【0278】
従って、周辺回路部PCの素子領域は、2種類存在する。
【0279】
1つ目は、シリコン酸化層12とフィ−ルド酸化膜13により完全に取り囲まれ、孤立している状態の素子領域ER1である。素子領域ER1には、バックゲ−トバイアスを必要としないMOSトランジスタが形成される。
【0280】
2つ目は、フィ−ルド酸化膜13により取り囲まれているが、複数の素子領域を含むp型ウェル領域39又はn型ウェル領域40内に形成される素子領域ER2である。
【0281】
素子領域ER2には、バックゲ−トバイアスを必要とするMOSトランジスタが形成される。センスアンプ、DQ線の駆動回路やオペアンプなどを構成するMOSトランジスタは、素子領域ER2に形成される。
【0282】
シリコン酸化層12上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0283】
シリコン酸化層12上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0284】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0285】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、n型の半導体領域37が設けられている。ゲ−ト電極15及び半導体領域37の間には、ゲ−ト絶縁膜14が配置されている。半導体領域37の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域17,20の底面は、それぞれシリコン酸化層12に接触している。
【0286】
従って、シリコン酸化層12上の各素子領域に形成されるMOSトランジスタのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、MOSトランジスタの高速動作及び低消費電力化に貢献できる。
【0287】
しかし、シリコン酸化層12上の各MOSトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層12上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなMOSトランジスタが形成される。
【0288】
直下にシリコン酸化層12が形成されていない素子領域にも、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0289】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12aに接触していない。
【0290】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域17,20の底面は、シリコン酸化層12aに接触していない。
【0291】
従って、p型ウェル領域39は、シリコン酸化層12a上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。即ち、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0292】
同様に、n型ウェル領域40は、シリコン酸化層12a上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。即ち、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0293】
シリコン酸化層12a上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、n− 型不純物領域41は、p型ウェル領域39内に形成され、n+ 型不純物領域42は、n− 型不純物領域41内に形成される。この場合、n− 型不純物領域41の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【0294】
次に、図37乃至図39に示す半導体装置の製造方法について説明する。
【0295】
まず、図40に示すように、例えば、加速エネルギ−が約150keV、ド−ズ量が約2×1018cm−2の条件のイオン注入法により、メモリセル部MCの全体及び周辺回路部PCの所定の領域に酸素イオン45を注入する。
【0296】
この後、N2 ガス雰囲気中において、例えば、温度が約1350℃、時間が約30分の条件でアニ−ルを行うと、シリコン基板11中に、約0.4μmの厚さを有するプレ−ト状のシリコン酸化層12が形成される。シリコン酸化層12上のシリコン層の厚さは、約0.1μmである。
【0297】
次に、図41に示すように、周辺回路部PCの所定の領域にp型ウェル領域39及びn型ウェル領域40をそれぞれ形成する。LOCOS法により、シリコン酸化層12上に厚さが約0.2μmのフィ−ルド酸化膜13を形成する。フィ−ルド酸化膜13は、その底面がシリコン酸化層12に接触するようにして形成される。
【0298】
次に、図42及び図43に示すように、イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層12上のシリコン層に注入し、p型不純物領域36,38,39を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層12上のシリコン層に注入し、n型不純物領域37,40を形成する。
【0299】
また、ゲ−ト絶縁膜14、リンを含むポリシリコン膜及びTEOS膜30を順次形成する。レジストパタ−ンをマスクにして、TEOS膜30及びポリシリコン膜をエッチングすると、ゲ−ト電極15が形成される。
【0300】
イオン注入法により、レジストパタ−ン及びゲ−ト電極15をマスクにして、nチャネル型MOSトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0301】
この後、アニ−ルを行うと、表面濃度が1×1018〜1×1020cm−3のn− 型不純物領域16及び低濃度のp− 型不純物領域17が形成される。
【0302】
ゲ−ト電極15の側壁にスペ−サ18を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、nチャネル型MOSトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0303】
この後、熱酸化を行うと、表面濃度が1×1019〜1×1020cm−3のn+ 型のソ−ス・ドレイン領域19及びp+ 型のソ−ス・ドレイン領域20が形成される。
【0304】
メモリセル部のnチャネル型MOSトランジスタのソ−ス領域上に、コンタクトホ−ル31を形成し、膜厚が約0.2μmのキャパシタのストレ−ジノ−ド21を形成する。ストレ−ジノ−ド21上に、膜厚が約0.01μmのキャパシタ絶縁膜(例えば酸化膜と窒化膜の複合膜)22を形成する。全面に、リンを含む厚さが約0.1μmのポリシリコン膜を形成する。この後、メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極23が形成される。
【0305】
全面に、BPSG膜24を形成する。メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のBPSG膜24に、コンタクトホ−ル25を形成する。BPSG膜24上に、メモリセル部のnチャネル型MOSトランジスタのドレイン領域に接続されるビット線26を形成する。
【0306】
全面に、層間絶縁膜27を形成する。周辺回路部において、MOSトランジスタのソ−ス・ドレイン領域19,20上のBPSG膜24及び層間絶縁膜27にコンタクトホ−ル28を形成する。層間絶縁膜27上に、MOSトランジスタのソ−ス・ドレイン領域19,20に接続される金属配線29を形成する。
【0307】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【0308】
本願の第2発明の第3実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、周辺回路部において、MOSトランジスタにバックゲ−トバイアスを印加できるような半導体装置を提供することができる。
【0309】
また、MOSトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないMOSトランジスタについては、接合容量の低減を図ることができる。
【0310】
また、バックゲ−トバイアスが必要ないMOSトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【0311】
図44乃至図46は、本願の第2発明の第4実施の形態に関わる半導体装置を示している。
【0312】
まず、メモリセル部MCの構造について説明する。
【0313】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。このシリコン酸化層12は、メモリセル部MCの全体に形成されている。
【0314】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0315】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化膜12に接するフィ−ルド酸化膜13が形成されている。従って、メモリセル部MCの各素子領域は、シリコン酸化層12とフィ−ルド酸化膜13により取り囲まれ、互いに孤立している状態となっている。
【0316】
各素子領域において、シリコン酸化層12上には、例えば、1つのMOSトランジスタ及び1つのキャパシタを有するメモリセルが2つ形成されている。
【0317】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0318】
なお、互いに隣接する2つのメモリセルのドレイン領域は、その2つのメモリセルに共有されている。
【0319】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、コンタクトホ−ル31を介してMOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0320】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0321】
上述のようなメモリセルのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くすることができる。
【0322】
また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【0323】
次に、周辺回路部PCの構造について説明する。
【0324】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。なお、周辺回路部PCのシリコン酸化層12は、メモリセル部MCのシリコン酸化層12と同一面に形成されている。
【0325】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t4に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t4になる。
【0326】
なお、周辺回路部PCにおいて、一部のシリコン層(素子領域)の表面は、メモリセル部MCのシリコン層(素子領域)の表面よりも高い位置に存在し、他の一部のシリコン層(素子領域)の表面は、メモリセル部MCのシリコン層(素子領域)の表面と同一面に存在している。
【0327】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有するフィ−ルド酸化膜13が形成されている。フィ−ルド酸化膜13の一部は、シリコン酸化層12に接し、フィ−ルド酸化膜13の他の一部は、シリコン酸化層12aに接していない。
【0328】
従って、周辺回路部PCの素子領域は、2種類存在する。
【0329】
1つ目は、シリコン酸化層12とフィ−ルド酸化膜13により完全に取り囲まれ、孤立している状態の素子領域ER1である。素子領域ER1には、バックゲ−トバイアスを必要としないMOSトランジスタが形成される。
【0330】
2つ目は、フィ−ルド酸化膜13により取り囲まれているが、複数の素子領域を含むp型ウェル領域39又はn型ウェル領域40内に形成される素子領域ER2である。
【0331】
素子領域ER2には、バックゲ−トバイアスを必要とするMOSトランジスタが形成される。センスアンプ、DQ線の駆動回路やオペアンプなどを構成するMOSトランジスタは、素子領域ER2に形成される。
【0332】
シリコン酸化層12上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0333】
シリコン酸化層12及びフィ−ルド酸化膜13により完全に取り囲まれた各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0334】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0335】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、n型の半導体領域37が設けられている。ゲ−ト電極15及び半導体領域37の間には、ゲ−ト絶縁膜14が配置されている。半導体領域37の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域17,20の底面は、それぞれシリコン酸化層12に接触している。
【0336】
従って、シリコン酸化層12上の各素子領域に形成されるMOSトランジスタのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、MOSトランジスタの高速動作及び低消費電力化に貢献できる。
【0337】
しかし、シリコン酸化層12及びフィ−ルド酸化膜13により完全に取り囲まれた各MOSトランジスタは、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層12上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなMOSトランジスタが形成される。
【0338】
フィ−ルド酸化膜13のみに取り囲まれた各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0339】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12に接触していない。
【0340】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域17,20の底面は、シリコン酸化層12に接触していない。
【0341】
従って、p型ウェル領域39は、シリコン酸化層12上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。即ち、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0342】
同様に、n型ウェル領域40は、シリコン酸化層12上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。即ち、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0343】
フィ−ルド酸化膜13のみに取り囲まれた素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、n− 型不純物領域41は、p型ウェル領域39内に形成され、n+ 型不純物領域42は、n− 型不純物領域41内に形成される。この場合、n− 型不純物領域41の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【0344】
次に、図44乃至図46に示す半導体装置の製造方法について説明する。
【0345】
まず、図47に示すように、例えば、加速エネルギ−が約250keV、ド−ズ量が約2×1018cm−2の条件のイオン注入法により、メモリセル部MCの全体及び周辺回路部PCの全体に酸素イオン45を注入する。
【0346】
この後、N2 ガス雰囲気中において、例えば、温度が約1350℃、時間が約30分の条件でアニ−ルを行うと、シリコン基板11中に、約0.4μmの厚さを有するプレ−ト状のシリコン酸化層12が形成される。
【0347】
なお、イオン注入の条件は、シリコン酸化層12上のシリコン層の厚さt4が約0.25μmとなるように設定されている。
【0348】
図47に示す工程までにおいては、図47の方法に変えて、図48に示す方法を適用することもできる。
【0349】
即ち、図48に示すように、p型のシリコン基板11a上にシリコン酸化層12を形成する。シリコン酸化層12上に、他のp型のシリコン基板11bを貼り合わせる。この後、シリコン基板11bを研磨することにより、シリコン酸化層12上のシリコン層(シリコン基板11b)を所定の厚さt4(例えば約0.25μm)にする。
【0350】
次に、図49に示すように、LOCOS法により、シリコン酸化層12上に厚さが約0.3μmのフィ−ルド酸化膜13aを形成する。フィ−ルド酸化膜13aは、その底面がシリコン酸化層12に接触しないように形成される。
【0351】
次に、図50に示すように、ウェット処理によりフィ−ルド酸化膜13aを除去すると、シリコン酸化層12上のシリコン層(素子領域)は、t2(例えば約0.1μm)の厚さを有する部分とt4(例えば約0.25μm)の厚さを有する部分に分けられる。
【0352】
次に、図51に示すように、LOCOS法により、シリコン酸化層12上に厚さt3が約0.2μmのフィ−ルド酸化膜13を形成する。フィ−ルド酸化膜13の底面は、シリコン層の厚さがt2の部分においてはシリコン酸化層12に接触しているが、シリコン層の厚さがt4の部分においてはシリコン酸化層12に接触していない。
【0353】
次に、図52及び図53に示すように、イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層12上のシリコン層に注入し、p型不純物領域36,38,39を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層12上のシリコン層に注入し、n型不純物領域37,40を形成する。
【0354】
また、ゲ−ト絶縁膜14、リンを含むポリシリコン膜及びTEOS膜30を順次形成する。レジストパタ−ンをマスクにして、TEOS膜30及びポリシリコン膜をエッチングすると、ゲ−ト電極15が形成される。
【0355】
イオン注入法により、レジストパタ−ン及びゲ−ト電極15をマスクにして、nチャネル型MOSトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0356】
この後、アニ−ルを行うと、表面濃度が1×1018〜1×1020cm−3のn− 型不純物領域16及び低濃度のp− 型不純物領域17が形成される。
【0357】
ゲ−ト電極15の側壁にスペ−サ18を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、nチャネル型MOSトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0358】
この後、熱酸化を行うと、表面濃度が1×1019〜1×1020cm−3のn+ 型のソ−ス・ドレイン領域19及びp+ 型のソ−ス・ドレイン領域20が形成される。
【0359】
メモリセル部のnチャネル型MOSトランジスタのソ−ス領域上に、コンタクトホ−ル31を形成し、膜厚が約0.2μmのキャパシタのストレ−ジノ−ド21を形成する。ストレ−ジノ−ド21上に、膜厚が約0.01μmのキャパシタ絶縁膜(例えば酸化膜と窒化膜の複合膜)22を形成する。全面に、リンを含む厚さが約0.1μmのポリシリコン膜を形成する。
【0360】
この後、メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極23が形成される。
【0361】
全面に、BPSG膜24を形成する。メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のBPSG膜24に、コンタクトホ−ル25を形成する。BPSG膜24上に、メモリセル部のnチャネル型MOSトランジスタのドレイン領域に接続されるビット線26を形成する。
【0362】
全面に、層間絶縁膜27を形成する。周辺回路部において、MOSトランジスタのソ−ス・ドレイン領域19,20上のBPSG膜24及び層間絶縁膜27にコンタクトホ−ル28を形成する。層間絶縁膜27上に、MOSトランジスタのソ−ス・ドレイン領域19,20に接続される金属配線29を形成する。
【0363】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【0364】
本願の第2発明の第4実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、周辺回路部において、MOSトランジスタにバックゲ−トバイアスを印加できるような半導体装置を提供することができる。
【0365】
また、MOSトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないMOSトランジスタについては、接合容量の低減を図ることができる。
【0366】
また、バックゲ−トバイアスが必要ないMOSトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【0367】
[C] 次に、本願の第3発明に関わる半導体装置について説明する。本願の第3発明は、SOI(シリコン・オン・インシュレ−タ)基板、即ち、絶縁層上に薄いシリコン層を有する基板を用いたDRAMにおいて、当該薄いシリコン層の厚さを2種類以上設けたものに関する。
【0368】
図54乃至図64は、本願の第3発明の第1実施の形態に関わる半導体装置を示している。この実施の形態では、64メガビットの容量を有するDRAMを例として説明する。
【0369】
図54は、64メガビットの容量を有するDRAMのフロアプランを示している。図55は、図54の16メガコアブロック内のプロアプランを詳細に示している。
【0370】
図56は、図54及び図55のメモリセル部の構成を詳細に示している。図57は、図56のLVII−LVII線に沿う断面図である。図58は、メモリセル部にバックゲ−トバイアスを印加する場合の構成を簡略して示している。
【0371】
図59及び図61は、図54及び図55の周辺回路部の構成を詳細に示している。図60は、図59のLX−LX線に沿う断面図である。図62は、図61のLXII−LXII線に沿う断面図である。
【0372】
図63は、メモリセル部と周辺回路部の構成を一緒に示している。図64は、周辺回路部の構成を詳細に示している。
【0373】
半導体チップ101上は、4つのコアブロック102と周辺回路部103により占められている。周辺回路部103には、I/O(インプット・アウトプット)バッファ、バックゲ−トバイアスを発生させる回路や、入出力パッドなどが形成される。
【0374】
各々のコアブロック102は、メモリセル(冗長セルを含む)部104と周辺回路部から構成されている。周辺回路部は、ロウデコ−ダ105、カラムデコ−ダ106、センスアンプ107、DQバッファ(DQ線の駆動回路を含む)108及び冗長回路109を含んでいる。
【0375】
まず、メモリセル部MCの構造について説明する。
【0376】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12aが形成されている。このシリコン酸化層12aは、メモリセル部MCの全体に形成されている。
【0377】
シリコン酸化層12aの上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t4に位置している。従って、シリコン酸化層12a上のシリコン層(素子領域)の厚さは、t4になる。
【0378】
シリコン酸化層12a上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化膜12aに接することがないフィ−ルド酸化膜13が形成されている。従って、メモリセル部MCの各素子領域は、シリコン酸化層12とフィ−ルド酸化膜13により取り囲まれているが、互いに電気的に繋がっている状態となっている。
【0379】
各素子領域において、シリコン酸化層12a上には、例えば、1つのMOSトランジスタ及び1つのキャパシタを有するメモリセルが2つ形成されている。
【0380】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。MOSトランジスタは、p型の半導体領域38に形成されている。ゲ−ト電極15及び半導体領域38の間には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12aに接触していない。
【0381】
なお、互いに隣接する2つのメモリセルのドレイン領域は、その2つのメモリセルに共有されている。
【0382】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、コンタクトホ−ル31を介してMOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0383】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0384】
上述のようなメモリセルが形成される半導体層は、非常に薄いため、ソフトエラ−が発生し難くなっている。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えられる。
【0385】
次に、周辺回路部PCの構造について説明する。
【0386】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12,12aが形成されている。
【0387】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0388】
シリコン酸化層12aの上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t4に位置している。従って、シリコン酸化層12a上のシリコン層(素子領域)の厚さは、t4になる。
【0389】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接し、シリコン酸化層12aに接しないフィ−ルド酸化膜13が形成されている。
【0390】
従って、周辺回路部PCの素子領域は、2種類存在する。
【0391】
1つ目は、シリコン酸化層12とフィ−ルド酸化膜13により完全に取り囲まれ、孤立している状態の素子領域ER1である。素子領域ER1には、バックゲ−トバイアスを必要としないMOSトランジスタが形成される。
【0392】
2つ目は、フィ−ルド酸化膜13により取り囲まれているが、複数の素子領域を含むp型ウェル領域39又はn型ウェル領域40内に形成される素子領域ER2である。
【0393】
素子領域ER2には、バックゲ−トバイアスを必要とするMOSトランジスタが形成される。センスアンプ、DQ線駆動回路やオペアンプを用いる回路などを構成するMOSトランジスタは、素子領域ER2に形成される。
【0394】
シリコン酸化層12a上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0395】
シリコン酸化層12上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0396】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0397】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、n型の半導体領域37が設けられている。ゲ−ト電極15及び半導体領域37の間には、ゲ−ト絶縁膜14が配置されている。半導体領域37の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域17,20の底面は、それぞれシリコン酸化層12に接触している。
【0398】
従って、シリコン酸化層12上の各素子領域に形成されるMOSトランジスタのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減され、MOSトランジスタの高速動作及び低消費電力化に貢献できる。
【0399】
しかし、シリコン酸化層12上の各MOSトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層12上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなMOSトランジスタが形成される。
【0400】
シリコン酸化層12a上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0401】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12aに接触していない。
【0402】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域17,20の底面は、シリコン酸化層12aに接触していない。
【0403】
従って、p型ウェル領域39は、シリコン酸化層12a上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。即ち、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0404】
同様に、n型ウェル領域40は、シリコン酸化層12a上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。即ち、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0405】
シリコン酸化層12a上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、n− 型不純物領域41は、p型ウェル領域39内に形成され、n+ 型不純物領域42は、n− 型不純物領域41内に形成される。この場合、n− 型不純物領域41の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【0406】
なお、図56乃至図64に示す半導体装置は、図21乃至図23に示す半導体装置の製造方法と同じ製造方法により製造することができる。
【0407】
本願の第3発明の第1実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、メモリセルを構成するMOSトランジスタにバックゲ−トバイアスを印加することもできる。
【0408】
即ち、図58に示すように、メモリセル部の各素子領域201は、絶縁層上のp型半導体層により互いに電気的に繋がっている。従って、例えば、所定の1ヶ所で、p型半導体層にコンタクトする電極202を設けておけば、各素子領域のMOSトランジスタにバックゲ−トバイアスを容易に印加することができる。
【0409】
また、周辺回路部においても、MOSトランジスタにバックゲ−トバイアスを印加することができると共に、バックゲ−トバイアスが必要ないMOSトランジスタについては、接合容量の低減を図ることができる。
【0410】
また、バックゲ−トバイアスが必要ないMOSトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【0411】
図65及び図66は、本願の第3発明の第2実施の形態に関わる半導体装置を示している。
【0412】
まず、メモリセル部MCの構造について説明する。
【0413】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12aが形成されている。このシリコン酸化層12aは、メモリセル部MCの全体に形成されている。
【0414】
シリコン酸化層12aの上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t4に位置している。従って、シリコン酸化層12a上のシリコン層(素子領域)の厚さは、t4になる。
【0415】
シリコン酸化層12a上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化膜12aに接することがないフィ−ルド酸化膜13が形成されている。従って、メモリセル部MCの各素子領域は、フィ−ルド酸化膜13により取り囲まれているが、p型の半導体領域36により互いに電気的に繋がった状態となっている。
【0416】
各素子領域には、2つのメモリセリが形成されている。各々のメモリセルは、1つのMOSトランジスタと1つのキャパシタから構成されている。
【0417】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12aに接触していない。
【0418】
なお、互いに隣接する2つのメモリセルのドレイン領域は、その2つのメモリセルに共有されている。
【0419】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、コンタクトホ−ル31を介してMOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0420】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0421】
上述のようなメモリセルのp型半導体領域36は、非常に薄いため、ソフトエラ−が発生し難くなる。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【0422】
次に、周辺回路部PCの構造について説明する。
【0423】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12,12aが形成されている。
【0424】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0425】
シリコン酸化層12aの上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.5μm)t4に位置している。従って、シリコン酸化層12a上のシリコン層(素子領域)の厚さは、t4(=t1+t2)になる。
【0426】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接し、シリコン酸化層12aに接しないフィ−ルド酸化膜13が形成されている。
【0427】
従って、周辺回路部PCの素子領域は、2種類存在する。
【0428】
1つ目は、シリコン酸化層12とフィ−ルド酸化膜13により完全に取り囲まれ、孤立している状態の素子領域ER1である。素子領域ER1には、バックゲ−トバイアスを必要としないMOSトランジスタが形成される。
【0429】
2つ目は、フィ−ルド酸化膜13により取り囲まれているが、複数の素子領域を含むp型ウェル領域39又はn型ウェル領域40内に形成される素子領域ER2である。
【0430】
素子領域ER2には、バックゲ−トバイアスを必要とするMOSトランジスタが形成される。センスアンプ、DQ線の駆動回路やオペアンプなどを構成するMOSトランジスタは、素子領域ER2に形成される。
【0431】
シリコン酸化層12a上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0432】
シリコン酸化層12上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0433】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0434】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、n型の半導体領域37が設けられている。ゲ−ト電極15及び半導体領域37の間には、ゲ−ト絶縁膜14が配置されている。半導体領域37の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域17,20の底面は、それぞれシリコン酸化層12に接触している。
【0435】
従って、シリコン酸化層12上の各素子領域に形成されるMOSトランジスタのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、MOSトランジスタの高速動作及び低消費電力化に貢献できる。
【0436】
しかし、シリコン酸化層12上の各MOSトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層12上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなMOSトランジスタが形成される。
【0437】
シリコン酸化層12a上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0438】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12aに接触していない。
【0439】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域17,20の底面は、シリコン酸化層12aに接触していない。
【0440】
従って、p型ウェル領域39は、シリコン酸化層12a上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。即ち、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0441】
同様に、n型ウェル領域40は、シリコン酸化層12a上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。即ち、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0442】
シリコン酸化層12a上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、n− 型不純物領域41は、p型ウェル領域39内に形成され、n+ 型不純物領域42は、n− 型不純物領域41内に形成される。この場合、n− 型不純物領域41の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【0443】
なお、図65及び図66に示す半導体装置は、図28乃至図30に示す半導体装置の製造方法と同じ製造方法により製造することができる。
【0444】
本願の第3発明の第2実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上が図れると共に、メモリセルを構成するMOSトランジスタにバックゲ−トバイアスも印加することができる。
【0445】
また、周辺回路部において、MOSトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないMOSトランジスタについては、接合容量の低減を図ることができる。
【0446】
また、バックゲ−トバイアスが必要ないMOSトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【0447】
図67及び図68は、本願の第3発明の第3実施の形態に関わる半導体装置を示している。
【0448】
まず、メモリセル部MCの構造について説明する。
【0449】
p型のシリコン基板11内には、p型半導体領域(pウェル領域)39が形成されている。p型半導体領域39の深さは、例えば約0.4μmに設定されている。このp型半導体領域39は、メモリセル部MCの全体に形成されている。
【0450】
p型半導体領域39上には、一定の厚さ(例えば約0.2μm)t3を有するフィ−ルド酸化膜13が形成されている。従って、メモリセル部MCの各素子領域は、フィ−ルド酸化膜13により取り囲まれているが、p型半導体領域39により互いに電気的に繋がった状態となっている。
【0451】
各素子領域には、2つのメモリセルが形成されている。各々のメモリセルは、1つのMOSトランジスタと1つのキャパシタから構成されている。
【0452】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。なお、互いに隣接する2つのメモリセルのドレイン領域は、その2つのメモリセルに共有されている。
【0453】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、コンタクトホ−ル31を介してMOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0454】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0455】
上述のようなメモリセルのp型半導体領域39は、非常に薄いため、ソフトエラ−が発生し難くなっている。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えられる。
【0456】
次に、周辺回路部PCの構造について説明する。
【0457】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。
【0458】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接するフィ−ルド酸化膜13が形成されている。
【0459】
周辺回路部PCの素子領域は、2種類存在する。
【0460】
1つ目は、シリコン酸化層12とフィ−ルド酸化膜13により完全に取り囲まれ、孤立している状態の素子領域ER1である。素子領域ER1には、バックゲ−トバイアスを必要としないMOSトランジスタが形成される。
【0461】
2つ目は、フィ−ルド酸化膜13により取り囲まれているが、複数の素子領域を含むp型ウェル領域39又はn型ウェル領域40内に形成される素子領域ER2である。
【0462】
素子領域ER2には、バックゲ−トバイアスを必要とするMOSトランジスタが形成される。センスアンプ、DQ線の駆動回路やオペアンプなどを構成するMOSトランジスタは、素子領域ER2に形成される。
【0463】
シリコン酸化層12上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0464】
シリコン酸化層12上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0465】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0466】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、n型の半導体領域37が設けられている。ゲ−ト電極15及び半導体領域37の間には、ゲ−ト絶縁膜14が配置されている。半導体領域37の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域17,20の底面は、それぞれシリコン酸化層12に接触している。
【0467】
従って、シリコン酸化層12上の各素子領域に形成されるMOSトランジスタのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、MOSトランジスタの高速動作及び低消費電力化に貢献できる。
【0468】
しかし、シリコン酸化層12上の各MOSトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層12上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなMOSトランジスタが形成される。
【0469】
直下にシリコン酸化層12が形成されていない素子領域にも、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0470】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12aに接触していない。
【0471】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域17,20の底面は、シリコン酸化層12aに接触していない。
【0472】
従って、p型ウェル領域39は、シリコン酸化層12a上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。即ち、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0473】
同様に、n型ウェル領域40は、シリコン酸化層12a上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。即ち、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0474】
シリコン酸化層12a上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、n− 型不純物領域41は、p型ウェル領域39内に形成され、n+ 型不純物領域42は、n− 型不純物領域41内に形成される。この場合、n− 型不純物領域41の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【0475】
なお、図67及び図68に示す半導体装置は、図37乃至図39に示す半導体装置の製造方法と同じ製造方法により製造することができる。
【0476】
本願の第3発明の第3実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、メモリセルを構成するMOSトランジスタにバックゲ−トバイアスを印加することができる。
【0477】
また、周辺回路部において、MOSトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないMOSトランジスタについては、接合容量の低減を図ることができる。
【0478】
また、バックゲ−トバイアスが必要ないMOSトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【0479】
図69及び図70は、本願の第3発明の第4実施の形態に関わる半導体装置を示している。
【0480】
まず、メモリセル部MCの構造について説明する。
【0481】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。このシリコン酸化層12は、メモリセル部MCの全体に形成されている。
【0482】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t4に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t4になる。
【0483】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化膜12に接することがないフィ−ルド酸化膜13が形成されている。従って、メモリセル部MCの各素子領域は、シリコン酸化層12とフィ−ルド酸化膜13により取り囲まれているが、p型の半導体領域36により互いに電気的に繋がった状態となっている。
【0484】
各素子領域には、2つのメモリセルが形成されている。各々のメモリセルは、1つのMOSトランジスタと1つのキャパシタから構成されている。
【0485】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12に接触していない。
【0486】
なお、互いに隣接する2つのメモリセルのドレイン領域は、その2つのメモリセルに共有されている。
【0487】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、コンタクトホ−ル31を介してMOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0488】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0489】
上述のようなメモリセルのp型半導体領域36は、非常に薄いため、ソフトエラ−が発生し難くなっている。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えられる。
【0490】
次に、周辺回路部PCの構造について説明する。
【0491】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。なお、周辺回路部PCのシリコン酸化層12は、メモリセル部MCのシリコン酸化層12と同一面に形成されている。
【0492】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t4に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t4になる。
【0493】
なお、周辺回路部PCにおいて、一部のシリコン層(素子領域)の表面は、メモリセル部MCのシリコン層(素子領域)の表面よりも高い位置に存在し、他の一部のシリコン層(素子領域)の表面は、メモリセル部MCのシリコン層(素子領域)の表面と同一面に存在している。
【0494】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有するフィ−ルド酸化膜13が形成されている。フィ−ルド酸化膜13の一部は、シリコン酸化層12に接し、フィ−ルド酸化膜13の他の一部は、シリコン酸化層12aに接していない。
【0495】
従って、周辺回路部PCの素子領域は、2種類存在する。
【0496】
1つ目は、シリコン酸化層12とフィ−ルド酸化膜13により完全に取り囲まれ、孤立している状態の素子領域ER1である。素子領域ER1には、バックゲ−トバイアスを必要としないMOSトランジスタが形成される。
【0497】
2つ目は、フィ−ルド酸化膜13により取り囲まれているが、複数の素子領域を含むp型ウェル領域39又はn型ウェル領域40内に形成される素子領域ER2である。
【0498】
素子領域ER2には、バックゲ−トバイアスを必要とするMOSトランジスタが形成される。センスアンプ、DQ線の駆動回路やオペアンプなどを構成するMOSトランジスタは、素子領域ER2に形成される。
【0499】
シリコン酸化層12上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0500】
シリコン酸化層12及びフィ−ルド酸化膜13により完全に取り囲まれた各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0501】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0502】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、n型の半導体領域37が設けられている。ゲ−ト電極15及び半導体領域37の間には、ゲ−ト絶縁膜14が配置されている。半導体領域37の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域17,20の底面は、それぞれシリコン酸化層12に接触している。
【0503】
従って、シリコン酸化層12上の各素子領域に形成されるMOSトランジスタのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、MOSトランジスタの高速動作及び低消費電力化に貢献できる。
【0504】
しかし、シリコン酸化層12及びフィ−ルド酸化膜13により完全に取り囲まれた各MOSトランジスタは、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層12上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなMOSトランジスタが形成される。
【0505】
フィ−ルド酸化膜13のみに取り囲まれた各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0506】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12に接触していない。
【0507】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域17,20の底面は、シリコン酸化層12に接触していない。
【0508】
従って、p型ウェル領域39は、シリコン酸化層12上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。即ち、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0509】
同様に、n型ウェル領域40は、シリコン酸化層12上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。即ち、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0510】
フィ−ルド酸化膜13のみに取り囲まれた素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、n− 型不純物領域41は、p型ウェル領域39内に形成され、n+ 型不純物領域42は、n− 型不純物領域41内に形成される。この場合、n− 型不純物領域41の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【0511】
なお、図69及び図70の半導体装置は、図44乃至図46に示す半導体装置の製造方法と同じ方法により製造することができる。
【0512】
本願の第3発明の第4実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、メモリセルを構成するMOSトランジスタにバックゲ−トバイアスを印加することができる。
【0513】
また、周辺回路部において、MOSトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないMOSトランジスタについては、接合容量の低減を図ることができる。
【0514】
また、バックゲ−トバイアスが必要ないMOSトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【0515】
[D] 次に、本願の第4発明に関わる半導体装置について説明する。本願の第4発明は、素子を互いに分離する手段として、STI(Shallow Trench Isolation)を用いたものに関する。
【0516】
図71乃至図80は、本願の第4発明の実施の形態に関わる半導体装置を示している。この実施の形態では、64メガビットの容量を有するDRAMを例として説明する。
【0517】
図71は、64メガビットの容量を有するDRAMのフロアプランを示している。図72は、図71の16メガコアブロック内のプロアプランを詳細に示している。
【0518】
図73乃至図76は、図71及び図72のメモリセル部の構成を詳細に示している。図74は、図73のLXXIV−LXXIV線に沿う断面図である。図76は、図75のLXXVI−LXXVI線に沿う断面図である。
【0519】
図77乃至図80は、図71及び図72の周辺回路部の構成を詳細に示している。図78は、図77のLXXVIII−LXXVIII線に沿う断面図である。図80は、図79のLXXX−LXXX線に沿う断面図である。
【0520】
半導体チップ101上は、4つのコアブロック102と周辺回路部103により占められている。周辺回路部103には、I/O(インプット・アウトプット)バッファ、バックゲ−トバイアスを発生させる回路や、入出力パッドなどが形成される。
【0521】
各々のコアブロック102は、メモリセル(冗長セルを含む)部104と周辺回路部から構成されている。周辺回路部は、ロウデコ−ダ105、カラムデコ−ダ106、センスアンプ107、DQバッファ(DQ線の駆動回路を含む)108及び冗長回路109を含んでいる。
【0522】
まず、図73及び図74に示すメモリセル部の構成について説明する。
【0523】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。このシリコン酸化層12は、メモリセル部MCの全体に形成されている。
【0524】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0525】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接する酸化膜50が形成されている。従って、メモリセル部MCの各素子領域は、シリコン酸化層12と酸化膜50により完全に取り囲まれ、孤立した状態となっている。
【0526】
また、酸化膜50は、シリコン酸化層12上の半導体領域に設けられたトレンチに埋め込まれた状態となっている。即ち、酸化膜50の表面は、シリコン酸化層12上の半導体領域の表面と一致している。
【0527】
即ち、酸化膜50の表面とシリコン酸化層12上の半導体領域の表面が一致するため、シリコン基板11上の平坦化に貢献でき、メモリセルの形成も容易になる。
【0528】
なお、その他の構成については、図15及び図16に示す半導体装置と同じである。
【0529】
上述のようなメモリセルが形成される半導体層(素子領域)は、絶縁層に完全に取り囲まれている。従って、MOSトランジスタのソ−ス・ドレインの寄生容量が低下し、MOSトランジスタのスイッチングの高速化を達成することができる。
【0530】
また、半導体層(素子領域)が非常に薄いため、ソフトエラ−が発生し難くなっている。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えられる。
【0531】
次に、図75及び図76に示すメモリセル部の構成について説明する。
【0532】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。このシリコン酸化層12は、メモリセル部MCの全体に形成されている。
【0533】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t4に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t4になる。
【0534】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接することがない酸化膜50が形成されている。酸化膜50の直下には、チャネルストップとして機能するp− 型の不純物領域32が設けられている。
【0535】
従って、メモリセル部MCの各素子領域は、酸化膜50により取り囲まれているが、p型の半導体領域38により互いに電気的に繋がっている。
【0536】
また、酸化膜50は、シリコン酸化層12上のp型半導体領域38に設けられたトレンチに埋め込まれた状態となっている。即ち、酸化膜50の表面は、シリコン酸化層12上のp型の半導体領域38の表面と一致している。
【0537】
即ち、酸化膜50の表面とシリコン酸化層12上の半導体領域38の表面が一致するため、シリコン基板11上の平坦化に貢献でき、メモリセルの形成も容易になる。
【0538】
なお、その他の構成については、図56及び図57に示す半導体装置と同じである。
【0539】
上述のようなメモリセルが形成される半導体層は、非常に薄いため、ソフトエラ−が発生し難くなっている。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えられる。
【0540】
次に、図77乃至図80に示す周辺回路部PCの構造について説明する。
【0541】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12,12aが形成されている。
【0542】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0543】
シリコン酸化層12aの上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t4に位置している。従って、シリコン酸化層12a上のシリコン層(素子領域)の厚さは、t4になる。
【0544】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接し、シリコン酸化層12aに接しない酸化膜50が形成されている。
【0545】
酸化膜50は、シリコン酸化層12,12a上の半導体領域に設けられたトレンチ内に埋め込まれている。即ち、酸化膜50の表面は、シリコン酸化層12,12a上の半導体領域の表面と一致している。従って、シリコン基板11上の平坦化に貢献でき、半導体素子も形成し易くなる。
【0546】
周辺回路部PCの素子領域は、2種類存在する。
【0547】
1つ目は、シリコン酸化層12と酸化膜50により完全に取り囲まれ、孤立している状態の素子領域ER1である。素子領域ER1には、バックゲ−トバイアスを必要としないMOSトランジスタが形成される。
【0548】
2つ目は、酸化膜50により取り囲まれているが、複数の素子領域を含むp型ウェル領域39又はn型ウェル領域40内に形成される素子領域ER2である。
【0549】
素子領域ER2には、バックゲ−トバイアスを必要とするMOSトランジスタが形成される。センスアンプ、DQ線駆動回路やオペアンプを用いる回路などを構成するMOSトランジスタは、素子領域ER2に形成される。
【0550】
シリコン酸化層12a上の酸化膜50の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0551】
シリコン酸化層12上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0552】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0553】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、n型の半導体領域37が設けられている。ゲ−ト電極15及び半導体領域37の間には、ゲ−ト絶縁膜14が配置されている。半導体領域37の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域17,20の底面は、それぞれシリコン酸化層12に接触している。
【0554】
従って、シリコン酸化層12上の各素子領域に形成されるMOSトランジスタのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減され、MOSトランジスタの高速動作及び低消費電力化に貢献できる。
【0555】
しかし、シリコン酸化層12上の各MOSトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層12上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなMOSトランジスタが形成される。
【0556】
シリコン酸化層12a上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0557】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12aに接触していない。
【0558】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域17,20の底面は、シリコン酸化層12aに接触していない。
【0559】
従って、p型ウェル領域39は、シリコン酸化層12a上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。即ち、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0560】
同様に、n型ウェル領域40は、シリコン酸化層12a上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。即ち、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0561】
[E] 次に、本願の第5発明に関わる半導体装置について説明する。本願の第5発明は、周辺回路部に配置され、ソ−ス・ドレインの底面が絶縁層に接触しているMOSトランジスタの電極に関する。
【0562】
図81及び図82は、本願の第5発明の実施の形態に関わる半導体装置を示している。なお、この実施の形態に関わる半導体装置は、図71及び図72に示すようなフロアプランを有するDRAMを前提としている。また、図82は、図81のLXXXII−LXXXII線に沿う断面図である。
【0563】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。
【0564】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0565】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接するフィ−ルド酸化膜13が形成されている。従って、各々の素子領域は、シリコン酸化層12とフィ−ルド酸化膜13により完全に取り囲まれ、孤立した状態となっている。この素子領域には、バックゲ−トバイアスを必要としないMOSトランジスタが形成される。
【0566】
nチャネル型MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0567】
同様に、pチャネル型MOSトランジスタは、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、n型の半導体領域37が設けられている。ゲ−ト電極15及び半導体領域37の間には、ゲ−ト絶縁膜14が配置されている。半導体領域37の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域17,20の底面は、それぞれシリコン酸化層12に接触している。
【0568】
従って、シリコン酸化層12上の各素子領域に形成されるMOSトランジスタのソ−ス・ドレイン領域16,19は、非常に薄く、チャネル領域(p型半導体領域36)及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減され、MOSトランジスタの高速動作及び低消費電力化に貢献できる。
【0569】
また、コンタクトホ−ル28内には、高融点金属52が満たされている。MOSトランジスタのソ−ス・ドレイン領域19,20と高融点金属52の間には、コンタクト抵抗を低減する作用を有する金属シリサイド層51が形成されている。また、高融点金属52と金属配線54の間には、バリアメタル53が形成されている。
【0570】
上記構成を有する半導体装置において、コンタクト抵抗を十分に下げるためには、金属シリサイド層51の厚さを大きくすればよい。また、金属シリサイド層51の厚さを大きくしても、この金属シリサイド層51は、ソ−ス・ドレイン領域19,20を突き抜けることがない。
【0571】
従って、本願の第5発明に関わる半導体装置によれば、周辺回路部に配置されるMOSトランジスタのソ−ス・ドレイン領域19,20と金属配線54とのコンタクト抵抗を下げることができると共に、金属シリサイド層51がソ−ス・ドレイン領域19,20を突き抜けることがないため、リ−ク電流の発生も防止することができる。
【0572】
[F] 次に、本願の第6発明に関わる半導体装置について説明する。本願の第6発明は、SOI(シリコン・オン・インシュレ−タ)基板、即ち、絶縁層上に薄いシリコン層を有する基板を用いたDRAMにおいて、MOSトランジスタのソ−ス・ドレイン領域の深さを2種類以上設けたものに関する。
【0573】
図83乃至図88は、本願の第6発明の実施の形態に関わる半導体装置を示している。この実施の形態では、64メガビットの容量を有するDRAMを例として説明する。
【0574】
図83は、64メガビットの容量を有するDRAMのフロアプランを示している。図84は、図83の16メガコアブロック内のプロアプランを詳細に示している。
【0575】
図85乃至図87は、図83及び図84のメモリセル部の構成を詳細に示したものである。また、図88は、図83及び図84のメモリセル部と周辺回路部を一緒に示したものである。
【0576】
半導体チップ101上は、4つのコアブロック102と周辺回路部103により占められている。周辺回路部103には、I/O(インプット・アウトプット)バッファ、バックゲ−トバイアスを発生させる回路や、入出力パッドなどが形成される。
【0577】
各々のコアブロック102は、メモリセル(冗長セルを含む)部104と周辺回路部から構成されている。周辺回路部は、ロウデコ−ダ105、カラムデコ−ダ106、センスアンプ107、DQバッファ(DQ線の駆動回路を含む)108及び冗長回路109を含んでいる。
【0578】
まず、メモリセル部MCの構造について説明する。
【0579】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。このシリコン酸化層12は、メモリセル部MCの全体に形成されている。
【0580】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0581】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化膜12に接触しないフィ−ルド酸化膜13が形成されている。
【0582】
フィ−ルド酸化膜13により取り囲まれた各素子領域において、シリコン酸化層12上には、例えば、1つのMOSトランジスタ及び1つのキャパシタを有するメモリセルが2つ形成されている。
【0583】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0584】
なお、互いに隣接する2つのメモリセルのドレイン領域は、その2つのメモリセルに共有されている。
【0585】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、コンタクトホ−ル31を介してMOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0586】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0587】
上述のようなメモリセルのソ−ス・ドレイン領域16,19の深さは、非常に大きくなっている。即ち、DRAMにおいては、コンタクト抵抗の低減のためにメモリセルのソ−ス・ドレイン領域16,19の濃度をむやみに上昇すると、接合リ−ク電流が生じて、ポ−ズ特性が劣化することが知られている。従って、DRAMにおけるコンタクト抵抗の低減は、メモリセルのソ−ス・ドレイン領域16,19の深さを大きくすることにより達成するのが最も効果的である。
【0588】
また、メモリセルのソ−ス・ドレイン領域16,19の底部は、シリコン酸化層12に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できる。
【0589】
また、シリコン酸化層12上の半導体領域の厚さは、非常に薄くなっているため、ソフトエラ−も発生し難くなる。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【0590】
さらに、例えば図87に示すように、各々の素子領域201は、フィ−ルド酸化膜13により取り囲まれているが、シリコン酸化層上のp型の半導体領域36により互いに電気的に繋がっている。
【0591】
従って、所定の1ヶ所において、半導体領域36に所定の電位を与える電極202を形成すれば、各素子領域201のメモリセルのMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0592】
次に、周辺回路部PCの構造について説明する。
【0593】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。
【0594】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0595】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接触しないフィ−ルド酸化膜13が形成されている。
【0596】
シリコン酸化層12上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0597】
シリコン酸化層12上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0598】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域16,19の底面は、シリコン酸化層12に接触していない。
【0599】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。ソ−ス・ドレイン領域17,20の底面は、シリコン酸化層12に接触していない。
【0600】
従って、p型ウェル領域39は、シリコン酸化層12上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。即ち、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0601】
同様に、n型ウェル領域40は、シリコン酸化層12上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。即ち、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0602】
次に、図88に示す半導体装置の製造方法について説明する。
【0603】
まず、例えば、加速エネルギ−が約250keV、ド−ズ量が約2×1018cm−2の条件のイオン注入法により、周辺回路部PCの所定の領域に酸素イオンを注入する。
【0604】
次に、N2 ガス雰囲気中において、例えば、温度が約1350℃、時間が約30分の条件でアニ−ルを行うと、シリコン基板11中に、約0.4μmの厚さを有するプレ−ト状のシリコン酸化層12が形成される。なお、イオン注入の条件は、シリコン酸化層12上のシリコン層の厚さが約0.1μmとなるように設定されている。
【0605】
次に、LOCOS法により、シリコン酸化層12上に厚さが約0.2μmのフィ−ルド酸化膜13を形成する。フィ−ルド酸化膜13は、その底面がシリコン酸化層12に接触しないように形成される。
【0606】
イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層12上のシリコン層に注入し、p型不純物領域36,38,39を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層12上のシリコン層に注入し、n型不純物領域37,40を形成する。
【0607】
次に、ゲ−ト絶縁膜14、リンを含むポリシリコン膜及びTEOS膜30を順次形成する。レジストパタ−ンをマスクにして、TEOS膜30及びポリシリコン膜をエッチングすると、ゲ−ト電極15が形成される。
【0608】
イオン注入法により、レジストパタ−ン及びゲ−ト電極15をマスクにして、nチャネル型MOSトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0609】
この後、アニ−ルを行うと、表面濃度が1×1018〜1×1020cm−3のn− 型不純物領域16及び低濃度のp− 型不純物領域17が形成される。
【0610】
ゲ−ト電極15の側壁にスペ−サ18を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、nチャネル型MOSトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0611】
この後、熱酸化を行うと、表面濃度が1×1019〜1×1020cm−3のn+ 型のソ−ス・ドレイン領域19及びp+ 型のソ−ス・ドレイン領域20が形成される。
【0612】
メモリセル部のnチャネル型MOSトランジスタのソ−ス領域上に、コンタクトホ−ル31を形成し、膜厚が約0.2μmのキャパシタのストレ−ジノ−ド21を形成する。ストレ−ジノ−ド21上に、膜厚が約0.01μmのキャパシタ絶縁膜(例えば酸化膜と窒化膜の複合膜)22を形成する。
【0613】
全面に、リンを含む厚さが約0.1μmのポリシリコン膜を形成する。この後、メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極23が形成される。
【0614】
全面に、BPSG膜24を形成する。メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のBPSG膜24に、コンタクトホ−ル25を形成する。BPSG膜24上に、メモリセル部のnチャネル型MOSトランジスタのドレイン領域に接続されるビット線26を形成する。
【0615】
全面に、層間絶縁膜27を形成する。周辺回路部において、MOSトランジスタのソ−ス・ドレイン領域19,20上のBPSG膜24及び層間絶縁膜27にコンタクトホ−ル28を形成する。層間絶縁膜27上に、MOSトランジスタのソ−ス・ドレイン領域19,20に接続される金属配線29を形成する。
【0616】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【0617】
上記半導体装置及びその製造方法によれば、メモリセル部において、MOSトランジスタのソ−ス・ドレイン領域の深さが大きく、かつ、ソ−ス・ドレイン領域の底面はシリコン酸化層に接触している。従って、メモリセル部において、高集積化、低消費電力化、コンタクト抵抗の低減及びソフトエラ−耐性の向上を図ることができる。
【0618】
また、周辺回路部において、MOSトランジスタは、ウェル領域中に形成されている。従って、周辺回路部において、MOSトランジスタにバックゲ−トバイアスを印加できる。
【0619】
図89は、図88の半導体装置の変形例を示すものである。
【0620】
この半導体装置は、周辺回路部PCにおいて、MOSトランジスタのソ−ス・ドレイン領域19,20と金属配線54との接続部の構成が図1の半導体装置と異なっている。
【0621】
即ち、コンタクトホ−ル28内には、高融点金属層52が満たされ、MOSトランジスタのソ−ス・ドレイン領域19,20と高融点金属層52の間には、コンタクト抵抗の低減のために金属シリサイド層51が形成されている。また、高融点金属層52と金属配線54の間には、バリアメタル53が形成されている。
【0622】
上記構成の半導体装置において、コンタクト抵抗を十分に下げるためには、金属シリサイド層51の厚さを大きくすればよい。しかし、周辺回路部PCにおいて、MOSトランジスタのソ−ス・ドレイン領域19,20は、シリコン酸化層12に接触していない。
【0623】
従って、コンタクト抵抗の低減のために金属シリサイド層51の厚さを大きくした場合、図90に示すように、金属シリサイド層51がMOSトランジスタのソ−ス・ドレイン領域19,20を突き抜けることがある。金属シリサイド層51がMOSトランジスタのソ−ス・ドレイン領域19,20を突き抜けると、リ−ク電流が発生し、消費電力が極端に大きくなる。
【0624】
以下に示す第7発明では、コンタクト抵抗を低減できると共にリ−ク電流の発生も防止できる半導体装置を提供する。
【0625】
[G] 次に、本願の第7発明に関わる半導体装置について説明する。本願の第7発明は、SOI(シリコン・オン・インシュレ−タ)基板、即ち、絶縁層上に薄いシリコン層を有する基板を用いたDRAMにおいて、MOSトランジスタのソ−ス・ドレイン領域の底面を絶縁層に接触させたものに関する。
【0626】
図91及び図92は、本願の第7発明の第1実施の形態に関わる半導体装置を示している。
【0627】
まず、メモリセル部MCの構造について説明する。
【0628】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。このシリコン酸化層12は、メモリセル部MCの全体に形成されている。
【0629】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0630】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化膜12に接触しないフィ−ルド酸化膜13が形成されている。シリコン酸化層12上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32が形成されている。
【0631】
フィ−ルド酸化膜13により取り囲まれた各素子領域において、シリコン酸化層12上には、例えば、1つのMOSトランジスタ及び1つのキャパシタを有するメモリセルが2つ形成されている。
【0632】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。
【0633】
なお、互いに隣接する2つのメモリセルのドレイン領域は、その2つのメモリセルに共有されている。
【0634】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、コンタクトホ−ル31を介してMOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0635】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0636】
上述のようなメモリセルのソ−ス・ドレイン領域16,19の深さは、非常に大きくなっている。即ち、DRAMにおいては、コンタクト抵抗の低減のためにメモリセルのソ−ス・ドレイン領域16,19の濃度をむやみに上昇すると、接合リ−ク電流が生じて、ポ−ズ特性が劣化することが知られている。従って、DRAMにおけるコンタクト抵抗の低減は、メモリセルのソ−ス・ドレイン領域16,19の深さを大きくすることにより達成するのが最も効果的である。
【0637】
また、メモリセルのソ−ス・ドレイン領域16,19の底部は、シリコン酸化層12に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くなる。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【0638】
次に、周辺回路部PCの構造について説明する。
【0639】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。
【0640】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0641】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接触しないフィ−ルド酸化膜13が形成されている。シリコン酸化層12上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0642】
シリコン酸化層12上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0643】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。nチャネル型MOSトランジスタは、ソ−ス・ドレイン領域16,19の底面がシリコン酸化層12に接触しているものと接触していないものの2種類存在する。即ち、nチャネル型MOSトランジスタのソ−ス・ドレイン領域16,19の深さは、t2又はt4(<t2)となっている。
【0644】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。pチャネル型MOSトランジスタは、ソ−ス・ドレイン領域17,20の底面がシリコン酸化層12に接触しているものと接触していないものの2種類存在する。即ち、pチャネル型MOSトランジスタのソ−ス・ドレイン領域17,20の深さは、t2又はt4(<t2)となっている。
【0645】
ソ−ス・ドレイン領域がシリコン酸化層12に接触しているMOSトランジスタにおいて、ソ−ス・ドレイン領域19,20上のコンタクトホ−ル28内には、高融点金属層(例えばタングステン層)52が満たされている。高融点金属層52は、バリアメタル53及び金属配線54に接続されている。また、ソ−ス・ドレイン領域19,20と高融点金属層52の間には、金属シリサイド層51が形成されている。
【0646】
従って、ソ−ス・ドレイン領域がシリコン酸化層12に接触しているMOSトランジスタにおいては、コンタクト抵抗の値を十分に低くすることができる。
【0647】
また、図93に示すように、金属シリサイド層51がソ−ス・ドレイン領域の深い位置まで侵入しても、ソ−ス・ドレイン領域の底部はシリコン酸化層12に接触しているため、金属シリサイド層51がソ−ス・ドレイン領域を突き抜けてウェル領域に到達するという事態が生じることはない。つまり、リ−ク電流の発生による電力の消費を防止することができる。
【0648】
また、p型ウェル領域39は、シリコン酸化層12上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。従って、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0649】
同様に、n型ウェル領域40は、シリコン酸化層12上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。従って、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0650】
次に、図91及び図92に示す半導体装置の製造方法について説明する。
【0651】
まず、例えば、加速エネルギ−が約250keV、ド−ズ量が約2×1018cm−2の条件のイオン注入法により、周辺回路部PCの所定の領域に酸素イオンを注入する。
【0652】
次に、N2 ガス雰囲気中において、例えば、温度が約1350℃、時間が約30分の条件でアニ−ルを行うと、シリコン基板11中に、約0.4μmの厚さを有するプレ−ト状のシリコン酸化層12が形成される。なお、イオン注入の条件は、シリコン酸化層12上のシリコン層の厚さが約0.25μmとなるように設定されている。
【0653】
次に、LOCOS法により、シリコン酸化層12上に厚さが約0.2μmのフィ−ルド酸化膜13を形成する。フィ−ルド酸化膜13は、その底面がシリコン酸化層12に接触しないように形成される。
【0654】
イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層12上のシリコン層に注入し、p型不純物領域36,38,39を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層12上のシリコン層に注入し、n型不純物領域37,40を形成する。
【0655】
次に、ゲ−ト絶縁膜14、リンを含むポリシリコン膜及びTEOS膜30を順次形成する。レジストパタ−ンをマスクにして、TEOS膜30及びポリシリコン膜をエッチングすると、ゲ−ト電極15が形成される。
【0656】
イオン注入法により、レジストパタ−ン及びゲ−ト電極15をマスクにして、nチャネル型MOSトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0657】
この後、アニ−ルを行うと、表面濃度が1×1018〜1×1020cm−3のn− 型不純物領域16及び低濃度のp− 型不純物領域17が形成される。
【0658】
ゲ−ト電極15の側壁にスペ−サ18を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、nチャネル型MOSトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0659】
この後、熱酸化を行うと、表面濃度が1×1019〜1×1020cm−3のn+ 型のソ−ス・ドレイン領域19及びp+ 型のソ−ス・ドレイン領域20が形成される。
【0660】
なお、イオン注入及び熱酸化の条件は、メモリセル部の全てのMOSトランジスタ及び周辺回路部の一部のMOSトランジスタのソ−ス・ドレイン領域19,20は、シリコン酸化層12まで達するように設定されている。
【0661】
メモリセル部のnチャネル型MOSトランジスタのソ−ス領域上に、コンタクトホ−ル31を形成し、膜厚が約0.2μmのキャパシタのストレ−ジノ−ド21を形成する。ストレ−ジノ−ド21上に、膜厚が約0.01μmのキャパシタ絶縁膜(例えば酸化膜と窒化膜の複合膜)22を形成する。全面に、リンを含む厚さが約0.1μmのポリシリコン膜を形成する。この後、メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極23が形成される。
【0662】
全面に、BPSG膜24を形成する。メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のBPSG膜24に、コンタクトホ−ル25を形成する。BPSG膜24上に、メモリセル部のnチャネル型MOSトランジスタのドレイン領域に接続されるビット線26を形成する。
【0663】
全面に、層間絶縁膜27を形成する。周辺回路部において、MOSトランジスタのソ−ス・ドレイン領域19,20上のBPSG膜24及び層間絶縁膜27にコンタクトホ−ル28を形成する。
【0664】
コンタクトホ−ル28部のソ−ス・ドレイン領域19,20上に、金属シリサイド層(例えば、チタンシリサイド層)51を形成する。なお、金属シリサイド層51は、メモリセルのキャパシタを形成する前に、ソ−ス・ドレイン領域19,20上の全面に形成してもよい。
【0665】
この後、選択成長法を用いて、コンタクトホ−ル28内に高融点金属層(例えば、タングステン層)52を形成する。層間絶縁膜27上に、バリアメタル(例えば、チタンと窒化チタンの複合膜)53及び金属配線(例えば、アルミニウム)54を形成する。
【0666】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【0667】
上記半導体装置及びその製造方法によれば、メモリセル部において、MOSトランジスタのソ−ス・ドレイン領域の深さが大きく、かつ、ソ−ス・ドレイン領域の底面は、シリコン酸化層に接触している。従って、メモリセル部において、高集積化、低消費電力化、コンタクト抵抗の低減を図ることができる。
【0668】
また、シリコン酸化層上の半導体領域が非常に薄いため、ソフトエラ−が発生し難いDRAMを提供することができる。
【0669】
また、周辺回路部において、MOSトランジスタは、ウェル領域中に形成されている。従って、周辺回路部において、MOSトランジスタにバックゲ−トバイアスを印加できる。また、シリコン酸化層に接触しているソ−ス・ドレイン領域上に金属シリサイド層が形成されているため、MOSトランジスタのコンタクト抵抗が低減できると共にリ−ク電流の発生が防止できる。
【0670】
図94及び図95は、本願の第7発明の第2実施の形態に関わる半導体装置を示している。
【0671】
まず、メモリセル部MCの構造について説明する。
【0672】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。このシリコン酸化層12は、メモリセル部MCの全体に形成されている。
【0673】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0674】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化膜12に接触しないフィ−ルド酸化膜13が形成されている。シリコン酸化層12上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32が形成されている。
【0675】
フィ−ルド酸化膜13により取り囲まれた各素子領域において、シリコン酸化層12上には、例えば、1つのMOSトランジスタ及び1つのキャパシタを有するメモリセルが2つ形成されている。
【0676】
MOSトランジスタは、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、p型の半導体領域36が設けられている。ゲ−ト電極15及び半導体領域36の間には、ゲ−ト絶縁膜14が配置されている。半導体領域36の底面は、シリコン酸化層12に接触している。
【0677】
ソ−ス・ドレイン領域16,19の底面は、それぞれシリコン酸化層12に接触している。ソ−ス・ドレイン領域16,19の表面の位置は、シリコン基板11の表面の位置よりも低くなるように設定されている。従って、ソ−ス・ドレイン領域16,19の深さは、t4(例えば約0.15μm、t4<t2)である。
【0678】
なお、互いに隣接する2つのメモリセルのドレイン領域は、その2つのメモリセルに共有されている。
【0679】
キャパシタは、ストレ−ジノ−ド21、キャパシタ絶縁膜22及びプレ−ト電極23を有している。ストレ−ジノ−ド21は、コンタクトホ−ル31を介してMOSトランジスタのソ−ス領域に接触している。プレ−ト電極23は、MOSトランジスタのドレイン領域上の一部を除き、シリコン基板11上のほぼ全面を覆っている。
【0680】
ビット線26は、MOSトランジスタのドレイン領域に接続されている。ビット線26は、一直線に伸び、かつ、ワ−ド線(トランジスタのゲ−ト電極15)が伸びる方向に対して直交している。
【0681】
上述のようなメモリセルのソ−ス・ドレイン領域16,19の深さは、比較的大きくなっている。即ち、DRAMにおいては、コンタクト抵抗の低減のためにメモリセルのソ−ス・ドレイン領域16,19の濃度をむやみに上昇すると、接合リ−ク電流が生じて、ポ−ズ特性が劣化することが知られている。従って、DRAMにおけるコンタクト抵抗の低減は、メモリセルのソ−ス・ドレイン領域16,19の深さを大きくすることにより達成するのが最も効果的である。
【0682】
また、メモリセルのソ−ス・ドレイン領域16,19の底部は、シリコン酸化層12に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くなる。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【0683】
次に、周辺回路部PCの構造について説明する。
【0684】
p型のシリコン基板11内には、一定の厚さ(例えば約0.4μm)t1を有するプレ−ト状のシリコン酸化層12が形成されている。
【0685】
シリコン酸化層12の上面は、シリコン基板11の表面に平行であり、かつ、シリコン基板11の表面から一定の深さ(例えば約0.25μm)t2に位置している。従って、シリコン酸化層12上のシリコン層(素子領域)の厚さは、t2になる。
【0686】
シリコン酸化層12上には、一定の厚さ(例えば約0.2μm)t3を有し、シリコン酸化層12に接触しないフィ−ルド酸化膜13が形成されている。シリコン酸化層12上のフィ−ルド酸化膜13の底面付近には、チャネルストップ用のp− 型不純物領域32又はn− 型不純物領域33が形成されている。なお、n− 型不純物領域33は、必ずしも必要なものではない。
【0687】
シリコン酸化層12上の各素子領域には、nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0688】
nチャネル型MOSトランジスタは、p型ウェル領域39内に形成され、ゲ−ト電極15、ソ−ス・ドレイン領域16,19を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。nチャネル型MOSトランジスタは、ソ−ス・ドレイン領域16,19の底面がシリコン酸化層12に接触しているものと接触していないものの2種類存在する。
【0689】
ソ−ス・ドレイン領域の底面がシリコン酸化層に接触しているMOSトランジスタにおいては、ソ−ス・ドレイン領域16,19の表面の位置は、シリコン基板11の表面の位置よりも低くなるように設定されている。一方、ソ−ス・ドレイン領域の底面がシリコン酸化層に接触していないMOSトランジスタにおいては、ソ−ス・ドレイン領域16,19の表面の位置は、シリコン基板11の表面の位置と同じになるように設定されている。
【0690】
従って、全てのMOSトランジスタのソ−ス・ドレイン領域16,19の深さは、例えば、同じ(t4(例えば約0.15μm))か、又はほぼ同じ程度に設定することができる。
【0691】
同様に、pチャネル型MOSトランジスタは、n型ウェル領域40内に形成され、ゲ−ト電極15及びソ−ス・ドレイン領域17,20を有している。ゲ−ト電極15の直下には、ゲ−ト絶縁膜14が配置されている。pチャネル型MOSトランジスタは、ソ−ス・ドレイン領域17,20の底面がシリコン酸化層12に接触しているものと接触していないものの2種類存在する。
【0692】
ソ−ス・ドレイン領域の底面がシリコン酸化層に接触しているMOSトランジスタにおいては、ソ−ス・ドレイン領域17,20の表面の位置は、シリコン基板11の表面の位置よりも低くなるように設定されている。一方、ソ−ス・ドレイン領域の底面がシリコン酸化層に接触していないMOSトランジスタにおいては、ソ−ス・ドレイン領域17,20の表面の位置は、シリコン基板11の表面の位置と同じになるように設定されている。
【0693】
従って、全てのMOSトランジスタのソ−ス・ドレイン領域17,20の深さは、例えば、同じ(t4(例えば約0.15μm))か、又はほぼ同じ程度に設定することができる。
【0694】
ソ−ス・ドレイン領域がシリコン酸化層12に接触しているMOSトランジスタにおいて、ソ−ス・ドレイン領域19,20上のコンタクトホ−ル28内には、高融点金属層(例えばタングステン層)52が満たされている。高融点金属層52は、バリアメタル53及び金属配線54に接続されている。また、ソ−ス・ドレイン領域19,20と高融点金属層52の間には、金属シリサイド層51が形成されている。
【0695】
従って、ソ−ス・ドレイン領域がシリコン酸化層12に接触しているMOSトランジスタにおいては、コンタクト抵抗の値を十分に低くすることができる。
【0696】
また、図96に示すように、金属シリサイド層51がソ−ス・ドレイン領域の深い位置まで侵入しても、ソ−ス・ドレイン領域の底部はシリコン酸化層12に接触しているため、金属シリサイド層51がソ−ス・ドレイン領域を突き抜けてウェル領域に到達するという事態が生じることはない。つまり、リ−ク電流の発生による電力の消費を防止することができる。
【0697】
また、p型ウェル領域39は、シリコン酸化層12上の各素子領域に形成される複数のnチャネル型MOSトランジスタを有している。従って、p型ウェル領域39内にp+ 型不純物領域34を設けることにより、p型ウェル領域39内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0698】
同様に、n型ウェル領域40は、シリコン酸化層12上の各素子領域に形成される複数のpチャネル型MOSトランジスタを有している。従って、n型ウェル領域40内にn+ 型不純物領域35を設けることにより、n型ウェル領域40内のMOSトランジスタにバックゲ−トバイアスを与えることができる。
【0699】
次に、図94及び図95に示す半導体装置の製造方法について説明する。
【0700】
まず、例えば、加速エネルギ−が約250keV、ド−ズ量が約2×1018cm−2の条件のイオン注入法により、周辺回路部PCの所定の領域に酸素イオンを注入する。
【0701】
次に、N2 ガス雰囲気中において、例えば、温度が約1350℃、時間が約30分の条件でアニ−ルを行うと、シリコン基板11中に、約0.4μmの厚さを有するプレ−ト状のシリコン酸化層12が形成される。なお、イオン注入の条件は、シリコン酸化層12上のシリコン層の厚さが約0.25μmとなるように設定されている。
【0702】
次に、LOCOS法により、シリコン酸化層12上に厚さが約0.2μmのフィ−ルド酸化膜13を形成する。フィ−ルド酸化膜13は、その底面がシリコン酸化層12に接触しないように形成される。
【0703】
イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層12上のシリコン層に注入し、p型不純物領域36,38,39を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層12上のシリコン層に注入し、n型不純物領域37,40を形成する。
【0704】
次に、ゲ−ト絶縁膜14、リンを含むポリシリコン膜及びTEOS膜30を順次形成する。レジストパタ−ンをマスクにして、TEOS膜30及びポリシリコン膜をエッチングすると、ゲ−ト電極15が形成される。
【0705】
イオン注入法により、レジストパタ−ン及びゲ−ト電極15をマスクにして、nチャネル型MOSトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0706】
この後、アニ−ルを行うと、表面濃度が1×1018〜1×1020cm−3のn− 型不純物領域16及び低濃度のp− 型不純物領域17が形成される。
【0707】
ゲ−ト電極15の側壁にスペ−サ18を形成する。また、レジストをマスクにして、メモリセル部MCの全ての不純物領域16及び周辺回路部PCの一部の不純物領域16,17におけるシリコン層を約0.05μmエッチングする。その結果、メモリセル部MCの全ての不純物領域16及び周辺回路部PCの一部の不純物領域16,17の表面の位置は、シリコン基板11の表面の位置よりも約0.05μm低くなる。
【0708】
この後、イオン注入法により、レジストパタ−ンをマスクにして、所定の条件で、nチャネル型MOSトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、所定の条件で、pチャネル型MOSトランジスタを形成する領域にボロンを注入する。
【0709】
この後、熱酸化を行うと、表面濃度が1×1019〜1×1020cm−3で、深さが約0.2μmのn+ 型のソ−ス・ドレイン領域19及びp+ 型のソ−ス・ドレイン領域20が同時に形成される。
【0710】
この時、メモリセル部の全てのMOSトランジスタ及び周辺回路部の一部のMOSトランジスタのソ−ス・ドレイン領域19,20は、シリコン酸化層12まで達しているが、周辺回路部の他の一部のMOSトランジスタのソ−ス・ドレイン領域19,20は、シリコン酸化層12まで達していない。
【0711】
メモリセル部のnチャネル型MOSトランジスタのソ−ス領域上に、コンタクトホ−ル31を形成し、膜厚が約0.2μmのキャパシタのストレ−ジノ−ド21を形成する。ストレ−ジノ−ド21上に、膜厚が約0.01μmのキャパシタ絶縁膜(例えば酸化膜と窒化膜の複合膜)22を形成する。全面に、リンを含む厚さが約0.1μmのポリシリコン膜を形成する。この後、メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極23が形成される。
【0712】
全面に、BPSG膜24を形成する。メモリセル部のnチャネル型MOSトランジスタのドレイン領域上のBPSG膜24に、コンタクトホ−ル25を形成する。BPSG膜24上に、メモリセル部のnチャネル型MOSトランジスタのドレイン領域に接続されるビット線26を形成する。
【0713】
全面に、層間絶縁膜27を形成する。周辺回路部において、MOSトランジスタのソ−ス・ドレイン領域19,20上のBPSG膜24及び層間絶縁膜27にコンタクトホ−ル28を形成する。
【0714】
コンタクトホ−ル28部のソ−ス・ドレイン領域19,20上に、金属シリサイド層(例えば、チタンシリサイド層)51を形成する。なお、金属シリサイド層51は、メモリセルのキャパシタを形成する前に、ソ−ス・ドレイン領域19,20上の全面に形成してもよい。
【0715】
この後、選択成長法を用いて、コンタクトホ−ル28内に高融点金属層(例えば、タングステン層)52を形成する。層間絶縁膜27上に、バリアメタル(例えば、チタンと窒化チタンの複合膜)53及び金属配線(例えば、アルミニウム)54を形成する。
【0716】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【0717】
上記半導体装置及びその製造方法によれば、メモリセル部において、MOSトランジスタのソ−ス・ドレイン領域の深さが比較的に大きく、かつ、ソ−ス・ドレイン領域の底面はシリコン酸化層に接触している。従って、メモリセル部において、高集積化、低消費電力化、コンタクト抵抗の低減を図ることができる。
【0718】
また、シリコン酸化層上の半導体領域の厚さが非常に薄いため、ソフトエラ−が発生し難いDRAMを提供することができる。
【0719】
また、周辺回路部において、MOSトランジスタは、ウェル領域中に形成されている。従って、周辺回路部において、MOSトランジスタにバックゲ−トバイアスを印加できる。また、シリコン酸化層に接触しているソ−ス・ドレイン領域上に金属シリサイド層が形成されているため、MOSトランジスタのコンタクト抵抗が低減できると共にリ−ク電流の発生が防止できる。
【0720】
なお、上述の第1乃至第7発明に関わる半導体装置は、DRAMを例として説明してきたが、スタティックRAM、EPROM、EEPROMなどのメモリについても適用できる。
【0721】
また、上述の第1乃至第7発明に関わる半導体装置は、メモリ以外の分野における半導体装置(マイクロプロセッサやゲ−トアレイなど)にも適用することができる。
【0722】
【発明の効果】
以上、説明したように、本願の第1乃至第7発明に関わる半導体装置によれば、次のような効果を奏する。
【0723】
本願の第1発明に関わる半導体装置では、SOI基板上に例えばDRAMを形成しているので、メモリセルのソフトエラ−が発生し難くなる。また、絶縁層上のシリコン層の厚さを薄くし、MOSトランジスタのソ−ス・ドレイン領域の底面をSOI基板中の絶縁層に接触させることにより、接合容量の低下によるMOSトランジスタの高速動作化や低消費電力化に貢献できる。また、絶縁層上のシリコン層の厚さを厚くし、MOSトランジスタのソ−ス・ドレイン領域の底面をSOI基板中の絶縁層に接触させないことにより、MOSトランジスタにバックゲ−トバイアスを印加することができる。
【0724】
本願の第2発明に関わる半導体装置では、SOI基板上に例えばDRAMを形成し、かつ、メモリセル部においては、シリコン酸化層上のシリコン層の厚さを薄くし、周辺回路部においては、シリコン酸化層上のシリコン層を薄い部分と厚い部分から構成している。
【0725】
従って、メモリセル部においては、メモリセルを絶縁層により完全に取り囲むことができるため、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができる。
【0726】
また、周辺回路部においては、絶縁層により完全に取り囲まれた素子とウェル内に配置された素子をそれぞれ形成できるため、MOSトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないMOSトランジスタについては、接合容量の低減を図ることができる。
【0727】
また、周辺回路部においては、バックゲ−トバイアスが必要ないMOSトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【0728】
本願の第3発明に関わる半導体装置では、SOI基板上に例えばDRAMを形成し、かつ、メモリセル部においては、シリコン酸化層上のシリコン層の厚さを厚くし、周辺回路部においては、シリコン酸化層上のシリコン層を薄い部分と厚い部分から構成している。
【0729】
従って、メモリセル部においては、各々の素子領域を互いに電気的に繋げることが可能になり、メモリセルを構成するMOSトランジスタにバックゲ−トバイアスを印加することができる。
【0730】
また、周辺回路部においては、絶縁層により完全に取り囲まれた素子とウェル内に配置された素子をそれぞれ形成できるため、MOSトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないMOSトランジスタについては、接合容量の低減を図ることができる。
【0731】
本願の第4発明に関わる半導体装置では、SOI基板上に例えばDRAMを形成し、かつ、素子同士を互いに分離する手段として、STI(Shallow Trench Isolation)技術を用いている。従って、シリコン基板上の平坦化を達成できると共に、SOI基板の絶縁層上のシリコン層に半導体素子を形成し易くなる。
【0732】
本願の第5発明に関わる半導体装置では、第1乃至第4発明に関わるDRAMにおいて、周辺回路部のMOSトランジスタのソ−ス・ドレイン領域と金属配線との間に金属シリサイド層を形成している。従って、MOSトランジスタのソ−ス・ドレイン領域と金属配線のコンタクト抵抗が低減できると共に、リ−ク電流も抑えることができる。
【0733】
本願の第6発明に関わる半導体装置では、SOI基板上に例えばDRAMを形成し、かつ、周辺回路部のMOSトランジスタのソ−ス・ドレイン領域の深さをメモリセル部のMOSトランジスタのソ−ス・ドレイン領域の深さよりも浅くしている。
【0734】
即ち、メモリセル部においては、ソ−ス・ドレイン領域を深くすることができるため、ソ−ス・ドレイン領域の濃度を上げることなく、コンタクト抵抗を下げることができる。また、メモリセルのソ−ス・ドレイン領域の底面をシリコン酸化層に接触させれば、メモリセルを構成するMOSトランジスタの高速動作化及び低消費電力化を達成できる。
【0735】
また、メモリセル部において、SOI基板の絶縁層上のシリコン層の厚さが薄いため、ソフトエラ−が発生し難くなっている。
【0736】
また、メモリセル部において、各々の素子領域が互いに電気的に繋がっているため、メモリセル部のMOSトランジスタにバックゲ−トバイアスを印加することができる。
【0737】
また、周辺回路部においても、MOSトランジスタをウェル領域中に形成することがでるため、周辺回路部のMOSトランジスタにバックゲ−トバイアスを印加することができる。
【0738】
本願の第7発明に関わる半導体装置では、第6の発明に関わるDRAMにおいて、周辺回路部のMOSトランジスタのソ−ス・ドレイン領域と金属配線との間に金属シリサイド層を形成している。従って、MOSトランジスタのソ−ス・ドレイン領域と金属配線のコンタクト抵抗が低減できると共に、リ−ク電流も抑えることができる。
【図面の簡単な説明】
【図1】本願の第1発明に関わるDRAMを示す平面図。
【図2】図1のコアブロック102の構成を詳細に示す図。
【図3】図1及び図2のDRAMのメモリセル部を詳細に示す平面図。
【図4】図3のIV−IV線に沿う断面図。
【図5】図1及び図2のDRAMの周辺回路部を詳細に示す平面図。
【図6】図5のVI−VI線に沿う断面図。
【図7】図3及び図4のDRAMのソフトエラ−に関して示す平面図。
【図8】図7のVIII−VIII線に沿う断面図。
【図9】図1及び図2のDRAMのメモリセル部を詳細に示す平面図。
【図10】図9のX−X線に沿う断面図。
【図11】図1及び図2のDRAMの周辺回路部を詳細に示す平面図。
【図12】図11のXII−XII線に沿う断面図。
【図13】図9及び図10のDRAMのソフトエラ−に関して示す平面図。
【図14】図13のXIV−XIV線に沿う断面図。
【図15】本願の第2発明に関わるDRAMのメモリセル部を示す平面図。
【図16】図15のXVI−XVI線に沿う断面図。
【図17】本願の第2発明に関わるDRAMの周辺回路部を示す平面図。
【図18】図17のXVIII−XVIII線に沿う断面図。
【図19】本願の第2発明に関わるDRAMの周辺回路部を示す平面図。
【図20】図19のXX−XX線に沿う断面図。
【図21】本願の第2発明に関わるDRAMのメモリセル部と周辺回路部を示す断面図。
【図22】本願の第2発明に関わるDRAMの周辺回路部を示す断面図。
【図23】本願の第2発明に関わるDRAMの周辺回路部を示す断面図。
【図24】図21乃至図23のDRAMの製造方法の一工程を示す断面図。
【図25】図21乃至図23のDRAMの製造方法の一工程を示す断面図。
【図26】図21乃至図23のDRAMの製造方法の一工程を示す断面図。
【図27】図21乃至図23のDRAMの製造方法の一工程を示す断面図。
【図28】本願の第2発明に関わるDRAMのメモリセル部と周辺回路部を示す断面図。
【図29】本願の第2発明に関わるDRAMの周辺回路部を示す断面図。
【図30】本願の第2発明に関わるDRAMの周辺回路部を示す断面図。
【図31】図28乃至図30のDRAMの製造方法の一工程を示す断面図。
【図32】図28乃至図30のDRAMの製造方法の一工程を示す断面図。
【図33】図28乃至図30のDRAMの製造方法の一工程を示す断面図。
【図34】図28乃至図30のDRAMの製造方法の一工程を示す断面図。
【図35】図28乃至図30のDRAMの製造方法の一工程を示す断面図。
【図36】図28乃至図30のDRAMの製造方法の一工程を示す断面図。
【図37】本願の第2発明に関わるDRAMのメモリセル部と周辺回路部を示す断面図。
【図38】本願の第2発明に関わるDRAMの周辺回路部を示す断面図。
【図39】本願の第2発明に関わるDRAMの周辺回路部を示す断面図。
【図40】図37乃至図39のDRAMの製造方法の一工程を示す断面図。
【図41】図37乃至図39のDRAMの製造方法の一工程を示す断面図。
【図42】図37乃至図39のDRAMの製造方法の一工程を示す断面図。
【図43】図37乃至図39のDRAMの製造方法の一工程を示す断面図。
【図44】本願の第2発明に関わるDRAMのメモリセル部と周辺回路部を示す断面図。
【図45】本願の第2発明に関わるDRAMの周辺回路部を示す断面図。
【図46】本願の第2発明に関わるDRAMの周辺回路部を示す断面図。
【図47】図44乃至図46のDRAMの製造方法の一工程を示す断面図。
【図48】図44乃至図46のDRAMの製造方法の一工程を示す断面図。
【図49】図44乃至図46のDRAMの製造方法の一工程を示す断面図。
【図50】図44乃至図46のDRAMの製造方法の一工程を示す断面図。
【図51】図44乃至図46のDRAMの製造方法の一工程を示す断面図。
【図52】図44乃至図46のDRAMの製造方法の一工程を示す断面図。
【図53】図44乃至図46のDRAMの製造方法の一工程を示す断面図。
【図54】本願の第3発明に関わるDRAMを示す平面図。
【図55】図54のコアブロック102の構成を詳細に示す図。
【図56】図54及び図55のDRAMのメモリセル部を詳細に示す平面図。
【図57】図56のXLVII−XLVII線に沿う断面図。
【図58】メモリセル部にバックゲ−トバイアスを印加するしくみを示す図。
【図59】図54及び図55のDRAMの周辺回路部を詳細に示す平面図。
【図60】図59のLX−LX線に沿う断面図。
【図61】図54及び図55のDRAMの周辺回路部を詳細に示す平面図。
【図62】図61のLXII−LXII線に沿う断面図。
【図63】本願の第3発明に関わるDRAMのメモリセル部と周辺回路部を示す断面図。
【図64】本願の第3発明に関わるDRAMの周辺回路部を示す断面図。
【図65】本願の第3発明に関わるDRAMのメモリセル部と周辺回路部を示す断面図。
【図66】本願の第3発明に関わるDRAMの周辺回路部を示す断面図。
【図67】本願の第3発明に関わるDRAMのメモリセル部と周辺回路部を示す断面図。
【図68】本願の第3発明に関わるDRAMの周辺回路部を示す断面図。
【図69】本願の第3発明に関わるDRAMのメモリセル部と周辺回路部を示す断面図。
【図70】本願の第3発明に関わるDRAMの周辺回路部を示す断面図。
【図71】本願の第4発明に関わるDRAMを示す平面図。
【図72】図71のコアブロック102の構成を詳細に示す平面図。
【図73】図71及び図72のDRAMのメモリセル部を詳細に示す平面図。
【図74】図73のLXXIV−LXXIV線に沿う断面図。
【図75】図71及び図72のDRAMのメモリセル部を詳細に示す平面図。
【図76】図75のLXXVI−LXXVI線に沿う断面図。
【図77】図71及び図72のDRAMの周辺回路部を詳細に示す平面図。
【図78】図77のLXXVIII−LXXVIII線に沿う断面図。
【図79】図71及び図72のDRAMの周辺回路部を詳細に示す平面図。
【図80】図79のLXXX−LXXX線に沿う断面図。
【図81】本願の第5発明に関わるDRAMの周辺回路部を詳細に示す平面図。
【図82】図81のLXXXII−LXXXII線に沿う断面図。
【図83】本願の第6発明に関わるDRAMを示す平面図。
【図84】図83のコアブロック102の構成を詳細に示す平面図。
【図85】図83及び図84のDRAMのメモリセル部を詳細に示す平面図。
【図86】図85のLXXXVI−LXXXVI線に沿う断面図。
【図87】メモリセル部にバックゲ−トバイアスを印加するしくみを示す図。
【図88】本願の第6発明に関わるDRAMのメモリセル部と周辺回路部を示す断面図。
【図89】図88のDRAMの変形例を示す断面図。
【図90】図89のDRAMの欠点を示す断面図。
【図91】本願の第7発明に関わるDRAMのメモリセル部と周辺回路部を示す断面図。
【図92】本願の第7発明に関わるDRAMの周辺回路部を示す断面図。
【図93】図91及び図92のDRAMの周辺回路部を詳細に示す断面図。
【図94】本願の第7発明に関わるDRAMのメモリセル部と周辺回路部を示す断面図。
【図95】本願の第7発明に関わるDRAMの周辺回路部を示す断面図。
【図96】図94及び図95のDRAMの周辺回路部を詳細に示す断面図。
【図97】従来のDRAMのメモリセル部を示す平面図。
【図98】図97のXCVIII−XCVIII線に沿う断面図。
【図99】従来のDRAMの周辺回路部を示す平面図。
【図100】図99のC−C線に沿う断面図。
【図101】従来の半導体装置のソフトエラ−の発生のメカニズムを示す平面図。
【図102】図101のCII−CII線に沿う断面図。
【符号の説明】
11 …p型シリコン基板、
12,12a …シリコン酸化層、
13,13a …フィ−ルド酸化膜、
14 …ゲ−ト絶縁膜、
15 …ゲ−ト電極、
16 …n− 型不純物領域、
17 …p− 型不純物領域、
18 …スペ−サ、
19,20 …ソ−ス・ドレイン領域、
21 …ストレ−ジノ−ド、
22 …キャパシタ絶縁膜、
23 …プレ−ト電極、
24 …層間絶縁膜(BPSG膜)、
25,28,31 …コンタクトホ−ル、
26 …ビット線、
27 …層間絶縁膜、
29 …金属配線、
30 …TEOS膜、
32,33 …チャネルストップ、
34 …p+ 型不純物領域、
35 …n+ 型不純物領域、
36 …p型半導体層、
37 …n型半導体層、
39 …p型ウェル領域、
40 …n型ウェル領域、
41 …n− 型不純物領域、
42 …n+ 型不純物領域、
43 …シリコン酸化膜、
44,45 …酸素イオン、
50 …酸化膜、
51 …金属シリサイド層、
52 …高融点金属層、
53 …バリアメタル層、
54 …金属配線層。
101 …半導体チップ、
102 …コアブロック、
103 …周辺回路部、
104 …メモリセル部、
105 …ロウデコ−ダ、
106 …カラムデコ−ダ、
107 …センスアンプ、
108 …DQバッファ、
109 …冗長回路、
201 …素子領域、
202 …電極。
Claims (10)
- 絶縁層と、前記絶縁層上に形成される半導体層と、前記半導体層上に形成され、ソ−ス・ドレイン領域の底面が前記絶縁層に接触している第1MOSトランジスタと、前記半導体層上に形成され、ソ−ス・ドレイン領域の底面が前記絶縁層に接触していないバックゲートバイアスを必要とする第2MOSトランジスタとを具備し、前記第1MOSトランジスタの前記ソ−ス・ドレイン領域における前記半導体層の表面の位置は、前記第1MOSトランジスタのチャネル領域における前記半導体層の表面の位置よりも低いことを特徴とする半導体装置。
- 前記第1及び第2MOSトランジスタのチャネル領域における前記半導体層の厚さは、互いに等しいことを特徴とする請求項1に記載の半導体装置。
- 前記第1MOSトランジスタの前記ソ−ス・ドレイン領域に隣接して低濃度不純物領域が存在し、前記低濃度不純物領域における前記半導体層の表面の位置は、前記第1MOSトランジスタの前記ソ−ス・ドレイン領域における前記半導体層の表面の位置よりも高いことを特徴とする請求項1に記載の半導体装置。
- 請求項1に記載の半導体装置において、
前記第1MOSトランジスタのソ−ス・ドレイン領域上に形成される金属シリサイド層を具備することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体層の上面に形成される素子分離絶縁膜を具備し、
前記素子分離絶縁膜の底面は、前記絶縁層に接触していないことを特徴とする半導体装置。 - 前記第1MOSトランジスタは、メモリセルの一部を構成し、前記第2MOSトランジスタは、周辺回路の一部を構成していることを特徴とする請求項1に記載の半導体装置。
- 前記第2MOSトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加されていることを特徴とする請求項6に記載の半導体装置。
- 前記メモリセルは、スタック型のキャパシタを有していることを特徴とする請求項6に記載の半導体装置。
- 前記周辺回路は、センスアンプであることを特徴とする請求項6に記載の半導体装置。
- 前記第2MOSトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加されていることを特徴とする請求項9に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33293095A JP3600335B2 (ja) | 1995-03-27 | 1995-12-21 | 半導体装置 |
US08/612,456 US6252281B1 (en) | 1995-03-27 | 1996-03-07 | Semiconductor device having an SOI substrate |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9200095 | 1995-03-27 | ||
JP9200195 | 1995-03-27 | ||
JP7-92000 | 1995-03-27 | ||
JP7-92001 | 1995-03-27 | ||
JP33293095A JP3600335B2 (ja) | 1995-03-27 | 1995-12-21 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004205085A Division JP2004328009A (ja) | 1995-03-27 | 2004-07-12 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08330541A JPH08330541A (ja) | 1996-12-13 |
JP3600335B2 true JP3600335B2 (ja) | 2004-12-15 |
Family
ID=27306890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33293095A Expired - Fee Related JP3600335B2 (ja) | 1995-03-27 | 1995-12-21 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6252281B1 (ja) |
JP (1) | JP3600335B2 (ja) |
Families Citing this family (74)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7602007B2 (en) | 1997-04-28 | 2009-10-13 | Yoshihiro Kumazaki | Semiconductor device having controllable transistor threshold voltage |
JP4540146B2 (ja) | 1998-12-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4823408B2 (ja) | 2000-06-08 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
KR100363555B1 (ko) * | 2001-02-07 | 2002-12-05 | 삼성전자 주식회사 | 에스오아이 트랜지스터의 플로팅 바디효과를 제거하기위한 에스오아이 반도체 집적회로 및 그 제조방법 |
TWI230392B (en) * | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
JP2003124345A (ja) | 2001-10-11 | 2003-04-25 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP3825688B2 (ja) | 2001-12-25 | 2006-09-27 | 株式会社東芝 | 半導体装置の製造方法 |
EP1357603A3 (en) | 2002-04-18 | 2004-01-14 | Innovative Silicon SA | Semiconductor device |
EP1355316B1 (en) * | 2002-04-18 | 2007-02-21 | Innovative Silicon SA | Data storage device and refreshing method for use with such device |
US20040228168A1 (en) * | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
US7085153B2 (en) * | 2003-05-13 | 2006-08-01 | Innovative Silicon S.A. | Semiconductor memory cell, array, architecture and device, and method of operating same |
US6912150B2 (en) * | 2003-05-13 | 2005-06-28 | Lionel Portman | Reference current generator, and method of programming, adjusting and/or operating same |
JP4579512B2 (ja) * | 2003-07-15 | 2010-11-10 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
US7335934B2 (en) * | 2003-07-22 | 2008-02-26 | Innovative Silicon S.A. | Integrated circuit device, and method of fabricating same |
US7184298B2 (en) * | 2003-09-24 | 2007-02-27 | Innovative Silicon S.A. | Low power programming technique for a floating body memory transistor, memory cell, and memory array |
US7382023B2 (en) * | 2004-04-28 | 2008-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fully depleted SOI multiple threshold voltage application |
US7476939B2 (en) * | 2004-11-04 | 2009-01-13 | Innovative Silicon Isi Sa | Memory cell having an electrically floating body transistor and programming technique therefor |
US7251164B2 (en) * | 2004-11-10 | 2007-07-31 | Innovative Silicon S.A. | Circuitry for and method of improving statistical distribution of integrated circuits |
US7301838B2 (en) * | 2004-12-13 | 2007-11-27 | Innovative Silicon S.A. | Sense amplifier circuitry and architecture to write data into and/or read from memory cells |
US7301803B2 (en) * | 2004-12-22 | 2007-11-27 | Innovative Silicon S.A. | Bipolar reading technique for a memory cell having an electrically floating body transistor |
US7217978B2 (en) * | 2005-01-19 | 2007-05-15 | International Business Machines Corporation | SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same |
US20070023833A1 (en) * | 2005-07-28 | 2007-02-01 | Serguei Okhonin | Method for reading a memory cell having an electrically floating body transistor, and memory cell and array implementing same |
US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
US7355916B2 (en) * | 2005-09-19 | 2008-04-08 | Innovative Silicon S.A. | Method and circuitry to generate a reference current for reading a memory cell, and device implementing same |
US20070085140A1 (en) * | 2005-10-19 | 2007-04-19 | Cedric Bassin | One transistor memory cell having strained electrically floating body region, and method of operating same |
US7683430B2 (en) * | 2005-12-19 | 2010-03-23 | Innovative Silicon Isi Sa | Electrically floating body memory cell and array, and method of operating or controlling same |
US7492048B2 (en) * | 2006-01-10 | 2009-02-17 | International Business Machines Corporation | CMOS sensors having charge pushing regions |
US7494850B2 (en) * | 2006-02-15 | 2009-02-24 | International Business Machines Corporation | Ultra-thin logic and backgated ultra-thin SRAM |
US7542345B2 (en) * | 2006-02-16 | 2009-06-02 | Innovative Silicon Isi Sa | Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same |
US7492632B2 (en) * | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
US7606098B2 (en) | 2006-04-18 | 2009-10-20 | Innovative Silicon Isi Sa | Semiconductor memory array architecture with grouped memory cells, and method of controlling same |
WO2007128738A1 (en) | 2006-05-02 | 2007-11-15 | Innovative Silicon Sa | Semiconductor memory cell and array using punch-through to program and read same |
US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
US7542340B2 (en) * | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
KR101277402B1 (ko) | 2007-01-26 | 2013-06-20 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 dram 트랜지스터 |
KR100843234B1 (ko) * | 2007-01-26 | 2008-07-03 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
JP2008226904A (ja) * | 2007-03-08 | 2008-09-25 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
WO2009031052A2 (en) | 2007-03-29 | 2009-03-12 | Innovative Silicon S.A. | Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor |
US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
US8194487B2 (en) | 2007-09-17 | 2012-06-05 | Micron Technology, Inc. | Refreshing data of memory cells with electrically floating body transistors |
US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
US8014195B2 (en) * | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
JP2009188196A (ja) * | 2008-02-06 | 2009-08-20 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
US8213226B2 (en) * | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
WO2010102106A2 (en) | 2009-03-04 | 2010-09-10 | Innovative Silicon Isi Sa | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
WO2010114890A1 (en) | 2009-03-31 | 2010-10-07 | Innovative Silicon Isi Sa | Techniques for providing a semiconductor memory device |
US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
US8498157B2 (en) * | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8199595B2 (en) | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
US8310893B2 (en) | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
CN102812552B (zh) | 2010-03-15 | 2015-11-25 | 美光科技公司 | 半导体存储器装置及用于对半导体存储器装置进行偏置的方法 |
US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
JP2012190994A (ja) * | 2011-03-10 | 2012-10-04 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
US8946819B2 (en) * | 2013-05-08 | 2015-02-03 | Globalfoundries Singapore Pte. Ltd. | Silicon-on-insulator integrated circuits with local oxidation of silicon and methods for fabricating the same |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4489478A (en) * | 1981-09-29 | 1984-12-25 | Fujitsu Limited | Process for producing a three-dimensional semiconductor device |
JPS63175476A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | 半導体装置及びその製造方法 |
US4989057A (en) * | 1988-05-26 | 1991-01-29 | Texas Instruments Incorporated | ESD protection for SOI circuits |
JPH02222574A (ja) * | 1989-02-23 | 1990-09-05 | Nec Corp | 半導体装置 |
JP3251281B2 (ja) * | 1990-09-21 | 2002-01-28 | 株式会社日立製作所 | 半導体集積回路装置 |
US5102809A (en) * | 1990-10-11 | 1992-04-07 | Texas Instruments Incorporated | SOI BICMOS process |
EP0543361B1 (en) * | 1991-11-20 | 2002-02-27 | Canon Kabushiki Kaisha | Method of manufacturing a semiconductor device |
US5463238A (en) * | 1992-02-25 | 1995-10-31 | Seiko Instruments Inc. | CMOS structure with parasitic channel prevention |
JPH0685177A (ja) * | 1992-08-31 | 1994-03-25 | Hitachi Ltd | 半導体集積回路装置 |
JP3405364B2 (ja) * | 1993-03-08 | 2003-05-12 | セイコーインスツルメンツ株式会社 | 半導体装置 |
JPH0722517A (ja) * | 1993-06-22 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP3251778B2 (ja) * | 1993-09-27 | 2002-01-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
JPH0786430A (ja) * | 1993-09-14 | 1995-03-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH0870105A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
JP2806286B2 (ja) * | 1995-02-07 | 1998-09-30 | 日本電気株式会社 | 半導体装置 |
-
1995
- 1995-12-21 JP JP33293095A patent/JP3600335B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-07 US US08/612,456 patent/US6252281B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6252281B1 (en) | 2001-06-26 |
JPH08330541A (ja) | 1996-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3600335B2 (ja) | 半導体装置 | |
US6383860B2 (en) | Semiconductor device and method of manufacturing the same | |
US6765272B2 (en) | Semiconductor device | |
US5498564A (en) | Structure and method for reducing parasitic leakage in a memory array with merged isolation and node trench construction | |
JP4832629B2 (ja) | 半導体装置 | |
JP2004172643A5 (ja) | ||
JP2004172643A (ja) | 半導体装置 | |
JPH0810754B2 (ja) | トレンチキヤパシタの製造方法及び集積回路メモリセル | |
JP3270250B2 (ja) | 半導体記憶装置及びその製造方法 | |
US5010379A (en) | Semiconductor memory device with two storage nodes | |
JPH11284146A (ja) | 半導体記憶装置及びその製造方法 | |
US7642588B2 (en) | Memory cells with planar FETs and vertical FETs with a region only in upper region of a trench and methods of making and using same | |
JPH04278579A (ja) | スタック形キャパシタを用いるダイナミック形メモリーセルの製造方法 | |
US5917247A (en) | Static type memory cell structure with parasitic capacitor | |
US7135735B2 (en) | Semiconductor device | |
JPS61108163A (ja) | 半導体記憶装置の製造方法 | |
US6426247B1 (en) | Low bitline capacitance structure and method of making same | |
JPH06104398A (ja) | 半導体記憶装置及びその製造方法 | |
JP3070537B2 (ja) | 半導体装置およびその製造方法 | |
JP2004328009A (ja) | 半導体装置 | |
JPH11284137A (ja) | 半導体記憶装置及びその製造方法 | |
CN112670180B (zh) | 存储器、半导体器件及其制造方法 | |
JP3003170B2 (ja) | 半導体メモリ装置とその製造方法 | |
JPH0556663B2 (ja) | ||
JP3071274B2 (ja) | 半導体メモリ装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040511 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040712 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040826 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040916 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070924 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |