JP3825688B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関するもので、特にSOI(Silicon On Insulator)基板を用いたシステムLSIに用いられる技術に関するものである。
【０００２】
【従来の技術】
今日、コンピュータ、ネットワークの発達によりブロードバンド時代を迎えている。そして、ネットワーク上の大量のデータを処理するために、LSIには多様な半導体デバイスを高密度に集積する必要がある。このように高集積化が求められるLSIに、SOIを用いることが試みられている。SOIは、絶縁膜上にシリコン層を形成した構造として、従来から広く知られている。このSOI上に形成された半導体素子（SOI素子）は寄生容量が低く、高速動作が可能である。従って、SOI素子を用いることでLSIの更なる高性能化が実現できるものと期待されている。
【０００３】
例えば、SOI素子を用いたDRAM(Dynamic Random Access Memory)混載型のシステムLSIが提案されている。本提案は、例えばR.Hannonらによる、2000 Symposium on VLSI Technology Digest of Technical Papers “0.25μm Merged Bulk DRAM and SOI Logic using Patterned SOI”に為されている。
【０００４】
ところで、システムLSIにおいては、SOI素子の使用の良否は回路毎に異なる。DRAM混載型のシステムLSIでは、少なくともDRAMセルにSOI素子を用いることは望ましくない。これはSOI素子が本来的に有する基板浮遊効果の為である。従って、DRAMセルは非SOI素子によって形成し、その他のデジタル動作を行うロジック回路はSOI素子によって形成することが望ましい。より具体的には、シリコン基板上に部分的にSOI領域を設け（この構造を以下では部分SOI構造と呼ぶ）、非SOI領域（バルク領域：bulk）にDRAMセルを、SOI領域に周辺回路を形成することが望ましい。
【０００５】
上記部分SOI構造の製造方法について、図１８（ａ）乃至（ｄ）を用いて説明する。図１８（ａ）乃至（ｄ）はそれぞれSOI構造の製造工程を順次示す断面図である。
【０００６】
まず図１８（ａ）に示すように、SOI基板300上にシリコン酸化膜240を形成する。SOI基板300は、シリコン基板200、BOX（Buried Oxide）層210、及びSOI層220を有している。次に、シリコン酸化膜240上にレジスト250を塗布し、SOI領域とすべき領域にのみレジスト250を残存させる。次に図１８（ｂ）に示すように、レジスト250をマスクに用いて、バルク領域のシリコン酸化膜240、SOI層220、及びBOX層210をエッチングし、シリコン基板200を露出させる。その後レジスト250を除去する。次に図１８（ｃ）に示すように、シリコン基板200上にシリコン層230をエピタキシャル成長法により選択的に形成する。この際、SOI領域にはシリコン酸化膜240が露出しているため、シリコン層230はバルク領域のシリコン基板200上にのみ成長される。次に図１８（ｄ）に示すように、SOI領域に残存しているシリコン酸化膜240を除去する。
【０００７】
上記のような方法によって、シリコン基板上に部分的にSOIが存在する部分SOI構造が実現できる。その後は、例えばロジック回路等をSOI領域のSOI層220上に形成し、その他の例えばDRAMセル等をバルク領域のシリコン層230上に形成する。このように、半導体素子の特性によってSOI素子、非SOI素子を使い分けることで、高速・高性能なシステムLSIが実現できる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような製造方法であると、バルク領域に形成したシリコン層230の膜厚測定が非常に困難であるという問題があった。
【０００９】
半導体製造プロセスの成膜工程における成膜レートは、例え成膜条件を同一に設定したとしても必ずしも常時同じであるとは限らない。むしろ、成膜装置稼働時の微妙な外部環境（温度、気圧、湿度）、内部環境（チャンバー内部の状態、センサー等の状態）、半導体ウェハの表面状態等の影響により、成膜レートは異なってしまうことが通常である。従って、成膜時には当該成膜条件における成膜レート（膜厚）を測定する必要がある。そして、その測定結果を次の成膜時の成膜条件にフィードバックさせることにより、成膜条件を最適化する必要がある。特に、SoC（System on Chip）型の高性能システムLSIの場合には、リソグラフィ工程の精度を上げるためにも膜厚制御は非常に重要である。例えば部分SOI構造の場合には、バルク領域とSOI領域との間の段差を可能な限り小さくすることが望ましい。すなわち、バルク領域のシリコン層230上面とSOI領域のSOI層220上面とが同一面になるように、シリコン層230の成長条件を制御しなければならない。そのためにはシリコン層230の膜厚depiを測定する必要がある。そして膜厚測定は、歩留まり向上のためにも当然に非破壊検査によって行われる。例えば各層の境界における光の反射を利用した光学的手法が用いられる。
【００１０】
しかし、図１８（ｄ）に示す部分SOI構造では、膜厚を測定すべきシリコン層230が、その下地の基板200と同一材料である。すなわち、両者の間で光学定数の差が殆ど無い。そのため、シリコン層230の膜厚測定が非常に困難であった。その結果、当該成膜条件での成膜結果がその後の成膜時に反映させることが出来ず、システムLSIの製造歩留まりが悪化するという問題があった。
【００１１】
この発明は、上記事情に鑑みてなされたもので、膜厚測定を簡易化出来る半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
この発明の一態様に係る半導体装置の製造方法は、半導体基板の第１乃至第３領域上に第１絶縁膜、第１の半導体層、及び第２絶縁膜を順次形成する工程と、前記第１領域の前記第１絶縁膜、第１の半導体層、及び第２絶縁膜、並びに前記第３領域の前記第２絶縁膜を除去する工程と、前記半導体基板の前記第１領域上、及び前記第３領域内の前記第１の半導体層上に第２の半導体層を、エピタキシャル成長により選択的に形成する工程と、前記第２の半導体層を形成する工程の後、前記第２領域内の前記第２絶縁膜を除去する工程と、前記第３領域内の前記第２の半導体層の膜厚を測定する工程とを具備し、前記第２の半導体層の膜厚を測定する工程は、光学的手法により、前記第２領域内の前記第１の半導体層の膜厚を測定する工程と、光学的手法により、前記第３領域内の前記第２の半導体層及び前記第１の半導体層の積層膜厚を測定する工程と、前記積層膜厚から前記第１の半導体層の膜厚を減算することにより前記第２の半導体層の膜厚を算出する工程とを含む。
【００１７】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１８】
この発明の第１の実施形態に係る半導体装置及びその製造方法について、図１を用いて説明する。図１は、部分SOI構造を有する半導体装置の断面図である。
【００１９】
図示するように、シリコン基板10上のSOI領域にはBOX層11が設けられ、BOX層11上に例えばシリコン等の半導体層、すなわちSOI層12が設けられている。他方、SOIを設けないバルク領域のシリコン基板10上にはシリコン層13が、その上面がSOI層12の上面と略同一面に達するように設けられている。このような部分SOI構造において、SOI領域上のSOI層12上にもシリコン層13が設けられている。
【００２０】
上記構成の部分SOI構造によれば、（１）膜厚測定を簡易化出来る。より具体的には、シリコン層13の膜厚depiの測定を簡易に行うことが出来る。シリコン層13は、バルク領域においてはシリコン基板10上に形成され、SOI領域においてはSOI層13上に形成される。すなわち、各々の領域に形成されるシリコン層13の下地は互いに異なる。しかし、その材料は共にシリコンであるから、各領域に設けられるシリコン層13の膜厚は基本的には同一と考えて良い。従って、膜厚測定は、従来のようにバルク領域で行わずに、SOI領域で行うことが可能である。SOI領域には、シリコン層13の存在する領域と存在しない領域とが存在する。なお、シリコン層13の存在しない領域をSOI素子領域、存在する領域を測定領域と呼ぶことにする。すると、SOI層12の下層はBOX層11であるから、両者には光学定数に大きな差が存在する。従って、SOI素子領域において、SOI層12の膜厚が測定できる。また測定領域においてはシリコン層12とSOI層12とを足し合わせた膜厚が測定できる。よって、測定領域における測定結果からSOI素子領域における測定結果を差し引くことで、シリコン層13の膜厚が算出出来る。
【００２１】
上記のように、本実施形態に係る半導体装置によれば、膜厚測定を簡易化出来る。このように、シリコン層13の膜厚を測定出来ることにより、シリコン層13の成膜条件（成膜雰囲気、温度等）を最適化することが出来、半導体装置の製造歩留まりを向上できる。
【００２２】
次に上記部分SOI構造の製造方法について、図２乃至図６を用いて説明する。図２乃至図６は部分SOI構造の製造工程を順次示す断面図である。
【００２３】
まず図２に示すように、熱酸化法またはLP-CVD（Low Pressure-Chemical Vapor Deposition）法等により、SOI基板100上にシリコン酸化膜14を形成する。SOI基板100は、シリコン基板10、シリコン基板10上のBOX層11、及びBOX層上のSOI層12を有している。このSOI基板100は、２枚のシリコン基板を張り合わせることによって形成しても良いし、SIMOX（Separation by Implanted Oxygen）によって形成しても良い。次に、シリコン酸化膜14上にレジスト15を塗布する。そして、リソグラフィ技術によりレジスト15をパターニングして、レジスト15をSOI領域のシリコン酸化膜14上にのみ残存させる。
【００２４】
次に図３に示すように、レジスト15をマスクに用いたエッチングにより、バルク領域のシリコン酸化膜14及びSOI層12を除去する。その結果、バルク領域ではBOX層11が露出する。
【００２５】
次に図４に示すように、SOI領域に残存するレジスト15をパターニングして、測定領域となるべき領域のレジスト15を除去する。
【００２６】
次に図５に示すように、レジスト15をマスクに用いたエッチングにより、SOI領域の一部のシリコン酸化膜14、及びバルク領域のBOX層11を除去する。その結果、バルク領域ではシリコン基板10が露出される。またSOI領域では、シリコン酸化膜14が露出された領域（測定領域）とSOI層12が露出された領域（SOI素子領域）とが混在する。その後レジスト15をアッシング等により除去する。
【００２７】
次に図６に示すように、バルク領域のシリコン基板10上及びSOI領域のSOI層12上にシリコン層13をエピタキシャル成長法により形成する。この際、SOI素子領域にはシリコン酸化膜14が存在するため、シリコン層13はバルク領域のシリコン基板10上及び測定領域のSOI層12上にのみ選択的に成長する。
【００２８】
その後はSOI領域に残存するシリコン酸化膜14を除去する。そして、バルク領域及びSOI領域内に半導体素子を周知の方法により形成し、半導体装置が完成する。
【００２９】
なお、シリコン層13の膜厚を測定した後は、測定領域に存在するシリコン層13を除去しても良い。勿論、SOI領域内にシリコン層13を残しておき、シリコン層13上に半導体素子を形成しても構わない。また、シリコン酸化膜14は、シリコン層13を選択的に成長させるためのものである。すなわち、シリコン酸化膜14は、シリコン層13の堆積に対してマスク材として機能する。従って、例えばシリコン窒化膜等の他の絶縁膜や、導電膜を代わりに用いても良い。
【００３０】
次にこの発明の第２の実施形態に係る半導体装置について、図７を用いて説明する。図７は、部分SOI構造を採用したDRAM混載型のシステムLSIの断面図である。本実施形態は、上記第１の実施形態におけるバルク領域にDRAMセルアレイを形成し、SOI領域にその他のロジック回路を形成したものである。まずバルク領域に形成されたDRAMセルアレイの構造について簡単に説明する。
【００３１】
図示するように、p型シリコン層13及びp型シリコン基板10中にトレンチ16が設けられている。このトレンチ16の上部を除いた内周面上にはキャパシタ絶縁膜17が設けられている。更にトレンチ16の上部を除いた内周面上で、且つキャパシタ絶縁膜17よりも上部には、キャパシタ絶縁膜17よりも膜厚の大きいカラー酸化膜18が設けられている。また、トレンチ16内にはストレージノード電極19がトレンチ16内部を途中まで埋め込むようにして設けられ、ストレージノード電極19上に更に導電体層20が設けられている。また、トレンチ16内の開口近傍に低抵抗の導電体層21が更に設けられている。そして、シリコン基板10中にキャパシタ絶縁膜17と接するようにしてn+型不純物拡散層22が設けられている。このn+型不純物拡散層22はプレート電極として機能するものである。以上のようにして、トレンチ型のセルキャパシタが形成されている。
【００３２】
シリコン層13上には、ゲート絶縁膜23を介在してゲート電極24が設けられており、絶縁膜34がゲート電極24を取り囲むようにして設けられている。また、シリコン層13表面内にn+型ソース・ドレイン領域25、26が設けられることによりセルトランジスタが形成されている。そして、セルトランジスタのソース領域25とセルキャパシタの導電体層21とが電気的に接続されている。以上のようなセルトランジスタとセルキャパシタとを含むDRAMセルが、DRAMセルアレイ内に複数設けられている。またDRAMセルは、素子分離領域STIによって電気的に互いに分離された素子領域内に２個づつ配置され、ドレイン領域26を共有している。
【００３３】
そして、上記DRAMセルを被覆するようにして、シリコン層13上に層間絶縁膜27、28が設けられている。層間絶縁膜27、28内には、層間絶縁膜28表面からドレイン領域26に達するビット線コンタクトプラグ29が設けられている。なお、ビット線コンタクトプラグと接するドレイン領域26内には高不純物濃度のn++型コンタクト領域30が設けられている。そして層間絶縁膜28上に、ビット線コンタクトプラグ29と電気的に接続されたビット線BLが設けられている。
【００３４】
次にSOI領域に形成されたロジック回路の構成について説明する。図示するように、ロジック回路に含まれるMOSトランジスタは、セルトランジスタと同様にゲート絶縁膜23、ゲート電極24、ソース、ドレイン領域25、26を有し、更にLDD領域31を有している。SOI素子領域内のMOSトランジスタのゲート電極24は、ゲート絶縁膜23を介在してSOI層12上に設けられている。またソース・ドレイン・LDD領域25、26、31はSOI層12内に設けられている。なお、ソース・ドレイン領域25、26は、SOI層12の表面からBOX層11に達するようにして設けられている。測定領域内のMOSトランジスタのゲート電極24は、SOI層12上のシリコン層13上にゲート絶縁膜23を介在して設けられている。またソース・ドレイン・LDD領域25、26、31は、BOX層11に達しない深さを有するようにしてシリコン層13内に設けられている。以上のような構成を有するMOSトランジスタは、素子分離領域STIによって互いに電気的に分離されている。
【００３５】
そして、上記MOSトランジスタを被覆するようにして、SOI層12上に層間絶縁膜27が設けられ、層間絶縁膜27及びシリコン層13上に層間絶縁膜28が設けられている。層間絶縁膜27、28中には、MOSトランジスタのソース・ドレインに接続されたコンタクトプラグ32が設けられ、層間絶縁膜27、28上にはコンタクトプラグ32と電気的に接続された配線層33が設けられている。
【００３６】
上記構成のLSIによれば、第１の実施形態で説明した（１）の効果に加えて、（２）測定領域内のMOSトランジスタの基板浮遊効果を解消できる、（３）LSIの集積度を向上できる、という効果が得られる。
【００３７】
まず上記（２）の効果について、図８（ａ）乃至（ｄ）を用いて説明する。図８（ａ）は図７におけるSOI素子領域の平面図であり、図８（ｂ）は図８（ａ）におけるX1-X1’線方向に沿った断面図である。なお図７は図８（ａ）におけるX2-X2’線方向に沿った断面図に相当する。また図８（ｃ）は図７における測定領域の平面図であり、図８（ｄ）は図８（ｃ）におけるX3-X3’線方向に沿った断面図である。図７は図８（ｃ）におけるX4-X4’線方向に沿った断面図に相当する。
【００３８】
まずSOI素子領域について説明する。図８（ａ）に示すように、MOSトランジスタが設けられる素子領域はその周囲を素子分離領域STIによって取り囲まれている。また、ソース・ドレイン領域25、26がBOX層11に達するように形成されているため、素子分離領域STIも、図７及び図８（ｂ）に示すように、BOX層11に達するように形成されている。従って、p型SOI領域の電位、すなわちMOSトランジスタのバックゲート電位を外部から設定することが出来ず、浮遊電位となる。これが基板浮遊効果である。このように、通常のSOI構造を利用したMOSトランジスタであると、ソース・ドレイン領域25、26がBOX層11に接することにより寄生容量を低減できる。その反面、MOSトランジスタのバックゲート電位を固定に出来ない。バックゲート電位が浮遊電位であると、特にアナログ動作時におけるゲート電圧−ドレイン電流特性が悪化する。これは、例えばゲート電圧の変動のカップリングがバックゲート電位に影響を与える為である。従って、SOI領域に形成するMOSトランジスタは、デジタル動作を行うMOSトランジスタに限られる。
【００３９】
次に測定領域について説明する。図８（ｃ）に示すように、MOSトランジスタが形成される素子領域はSOI素子領域と同様に、その周囲を素子分離領域STIによって取り囲まれている。しかし、SOI素子領域と異なりソース・ドレイン領域25、26はBOX層11に達しないように形成される。そのため図８（ｄ）に示すように、素子分離領域STIはBOX層11に達するように形成する必要がない。従って、素子分離領域STIの一部をBOX層11に達しないように形成し、且つ素子分離領域STI内の一部領域にSOI層12に達するシリコン層13を形成し、このシリコン層13に電位を与えることで、バックゲート電位を所定の値に設定できる。シリコン層13に与えられた電位は、SOI層12及びp型層13を介して、MOSトランジスタのバックゲートに与えられる。
【００４０】
以上のように、本実施形態に係るLSIによれば、測定領域に形成したMOSトランジスタのバックゲートバイアスを固定に出来、基板浮遊効果を解消できる。その結果、SOI領域内部にはデジタル動作のみならずアナログ動作を行うMOSトランジスタを形成することが出来る。従って、システムLSIの設計自由度を向上できる。
【００４１】
次に上記（３）の効果について図９（ａ）、（ｂ）を用いて説明する。図９（ａ）、（ｂ）はLSIの基板部分の断面図であり、図９（ａ）は従来構造、図９（ｂ）は本実施形態に係る構造をモデル的に示している。
【００４２】
従来構造では、図９（ａ）に示すように、バルク領域とSOI領域とが混在している。バルク領域１にはDRAMセルアレイが形成され、バルク領域にはアナログ動作を行う周辺回路が形成される。またSOI領域内にはデジタル動作を行うロジック回路等が形成される。そして、バルク領域とSOI領域との間は素子分離領域STIによって電気的に分離されている。
【００４３】
ところで、従来技術で説明したように、バルク領域のシリコン層230は、シリコン基板200上への選択成長法によって形成される。この際、シリコン層230が形成される領域は、BOX層210及びSOI層220に囲まれている。すると、シリコン層230の成長時において、BOX層210及びSOI層220に接するシリコン層230はBOX層210及びSOI層220からストレスを受け、結晶性が悪化する。従って、バルク領域とSOI領域との境界部分は実際に素子を形成することは好ましくない。図９（ａ）に示す領域A1が、バルク領域とSOI領域との境界部分であり、素子を形成する領域として使用することが困難な領域である。
【００４４】
ところで、バルク領域１は例えばDRAMセルアレイが形成される領域であるから、その面積は比較的大きい。従って、バルク領域１に対する領域A1の面積比率は小さい。例えばバルク領域１の幅が1mm、領域A1の面積が10μmであるとすれば、領域A1がバルク領域１に占める割合は僅か1%に過ぎない。しかし、バルク領域２は周辺回路が形成される領域であって、場合によっては数個のMOSトランジスタを形成するために用いられる。従って、バルク領域２に対する領域A1の面積比率は非常に大きい。例えばバルク領域２の幅が20μmであるとすれば、領域A1がバルク領域２に占める割合は50%にもなる。その結果、SOI素子を用いれば用いるほど無駄な領域A1が増加して面積効率が悪化し、LSIの集積度の向上が妨げられる。
【００４５】
本実施形態によれば、アナログ動作を行う周辺回路は測定領域内に形成できる。上記第１の実施形態で説明したように、測定領域のシリコン層13は、SOI層12上への選択成長法によって形成される。この際、シリコン層13が形成される領域はシリコン酸化膜14に囲まれている。しかし、シリコン酸化膜14は、単にSOI素子領域上へのシリコン層13の成長を防止するためのものであり、その膜厚は比較的小さい。すると、シリコン層13の成長時においてシリコン層13がシリコン酸化膜14から受けるストレスも小さく済む。すなわち、ストレスによって結晶性が悪化する領域は非常に狭い。図９（ｂ）に示すように、確かにバルク領域とSOI領域との境界部分の領域A1は、従来構造と同程度の面積を有する。しかし、SOI素子領域と測定領域との間の領域A1は、バルク領域とSOI領域との境界部分の領域A1の面積に比べはるかに小さい。また、従来構造のようにバルク領域とSOI領域とを混在させるのではなく、SOI素子及びDRAMセルアレイ以外のアナログ素子をSOI領域に集積している。これにより、無駄な領域A1が全体に占める割合を大幅に低減でき、LSIの集積度を飛躍的に向上できる。
【００４６】
次にこの発明の第３の実施形態に係る半導体装置について図１０を用いて説明する。図１０は、部分SOI構造を有する半導体装置の断面図である。
【００４７】
図示するように、本実施形態に係る部分SOI構造は、上記第１の実施形態で説明した構造において、測定領域のシリコン層13の膜厚depi’を、バルク領域のシリコン層13の膜厚depiよりも小さくしたものである。図１０の構造の製造方法について図１１を用いて説明する。図１１は図１０の半導体装置の製造工程の一部を示す断面図である。
【００４８】
まず第１の実施形態で説明した工程に従って図６に示す構造を形成する。その後図１１に示すように、SOI素子領域に残存するシリコン酸化膜14をストッパーに用いたCMP（Chemical Mechanical Polishing）法により、測定領域のシリコン層13を研磨・除去する。その後、SOI素子領域のシリコン酸化膜14をエッチングにより除去して図１０の構造を得る。
【００４９】
本実施形態に係る部分SOI構造によれば、図６に示す構造を得た段階で、SOI領域のシリコン層13の膜厚を測定でき、第１の実施形態で説明した（１）の効果が得られる。更に、（４）リソグラフィ精度を向上できる、という効果を併せて得られる。図１０の構造を得た後、バルク領域及びSOI領域には半導体素子が形成され、シリコン層13及びSOI層12上には図示せぬ層間絶縁膜が形成される。そして層間絶縁膜上には半導体素子に接続する図示せぬ金属配線層が形成される。金属配線層は金属層をリソグラフィ工程によってパターニングして形成するのが通常である。ところでリソグラフィ工程によるパターニング精度は、その下地の平坦性に大きく依存する。すなわち、金属配線層の下地である層間絶縁膜表面に大きな段差があると、パターニング精度が悪化し微細加工が困難になる。そして層間絶縁膜表面に発生する段差は、その下地となるシリコン層13及びSOI層12の段差に影響を受ける。しかし本実施形態によれば、測定領域に残存するシリコン層13を研磨することで、バルク領域表面及びSOI素子領域表面との間の段差を小さくしている。従って、シリコン層13及びSOI層12上に設けられる層間絶縁膜の平坦性が確保される。その結果、層間絶縁膜上の金属配線層のパターニング精度が向上し、半導体装置の更なる微細化に寄与できる。
【００５０】
次にこの発明の第４の実施形態に係る半導体装置について図１２を用いて説明する。図１２はDRAM混載型のシステムLSIの断面図である。
【００５１】
図示するように本実施形態は、上記第３の実施形態に第２の実施形態を適用したものである。すなわち、上記第３の実施形態におけるバルク領域にDRAMセルアレイを形成し、SOI領域にその他のロジック回路を形成したものである。従って、図１２は図７における測定領域のシリコン層13の膜厚を小さくしたものであるので、説明は省略する。
【００５２】
本実施形態によれば、第１乃至第３の実施形態で説明した（１）乃至（４）の効果を得ることが出来る。
【００５３】
次にこの発明の第５の実施形態に係る半導体装置について図１３を用いて説明する。図１３はDRAM混載型のシステムLSIの断面図である。
【００５４】
図示するように、本実施形態に係るLSIは、上記第２、第４の実施形態に係るLSIにおいて、SOI領域のSOI層12の膜厚dSOI’を、上記第２、第４の実施形態におけるSOI層の膜厚dSOIよりも小さく形成し、且つ測定領域のMOSトランジスタのソース・ドレイン領域25、26をBOX層11に達するように形成したものである。そして、SOI素子領域には完全空乏型MOSトランジスタを、測定領域には部分空乏型MOSトランジスタを形成したものである。
【００５５】
本実施形態に係るLSIによれば、上記第１の実施形態で説明した（１）の効果が得られる。また、第２の実施形態で説明した（３）の効果が得られる。更に測定領域のシリコン層13の膜厚を小さくすることで、第３の実施形態で説明した（４）の効果が得られる。これら（１）、（２）、（４）の効果に加えて、（５）完全空乏型MOSトランジスタと部分空乏型MOSトランジスタを作り分けることで、LSIの高性能化を図れる、という効果が得られる。本効果について以下詳細に説明する。
【００５６】
まず、完全空乏型及び部分空乏型MOSトランジスタについて図１４（ａ）、（ｂ）を用いて説明する。図１４（ａ）は完全空乏型、図１４（ｂ）は部分空乏型MOSトランジスタの断面図である。図示するように、SOI基板はシリコン基板50、BOX層51、及びSOI層52を含むとする。そしてSOI層52内にはSOI層52表面からBOX層11に達するようにしてソース・ドレイン領域53、54が設けられている。また、SOI層52上にゲート絶縁膜55を介在してゲート電極56が設けられ、ゲート電極56側壁には絶縁膜57が設けられている。図１４（ａ）に示すように、完全空乏型MOSトランジスタは、動作時において、ソース・ドレイン領域53、54とボディ領域（p型SOI層52）とのpn接合、並びにゲート電極56、ゲート絶縁膜55及びボディ領域のMIS接合によってボディ領域の全体が空乏層で満たされる。すなわち、SOI層52におけるソース・ドレイン領域53、54以外の領域は完全空乏化する。部分空乏型MOSトランジスタの場合には、図１４（ｂ）に示すようにSOI層52内に空乏化していない領域が残存する。
【００５７】
上記完全空乏型MOSトランジスタと部分空乏型MOSトランジスタとを比較すると、完全空乏型MOSトランジスタは部分空乏型トランジスタに比して電流供給能力に優れるという特長を有している。この点について図１５を用いて説明する。図１５は完全空乏型及び部分空乏型MOSトランジスタのゲート電圧−ドレイン電流特性を示すグラフである。
【００５８】
サブスレショルド領域における、ゲート電圧に対するドレイン電流の増加率（グラフの傾き）は、S-ファクターという値で表現される。S-ファクターとは、ゲート電圧−ドレイン電流特性の傾きの逆数を示す。そして、S-ファクターが小さいほどグラフの傾きは急峻になり、MOSトランジスタの電流供給能力が高いことを示す。このS-ファクターSfacは次式で表される。
Sfac＝（kB・T／q）・ln10・（1+Cdep／Cox）
但しkBはボルツマン定数、Tは温度、qは電子電荷、Cdepは空乏層容量、Coxはゲート絶縁膜容量である。完全空乏型と部分空乏型との違いは、上式における空乏層容量Cdepである。完全空乏型MOSトランジスタであると、部分空乏型に比べてCdepが非常に小さい。従って、S-ファクターが小さくなるから、ゲート電圧−ドレイン電流特性の傾きは大きくなる。図１５にも示すように、完全空乏型の方が部分空乏型よりもドレイン電流は急峻に増加する。そのため、完全空乏型MOSトランジスタの閾値電圧Vth(FD)は、部分空乏型MOSトランジスタVth(PD)よりも低くなる。ドレイン電流は、ドレイン電圧をVDD、閾値電圧をVthとすれば、(VDD−Vth)2に比例する。すなわち、完全空乏型MOSトランジスタでは、S-ファクターが小さくなることにより閾値電圧Vthが低減され、閾値電圧Vthが低減されることによりドレイン電流が増大する。その為、MOSトランジスタの電流供給能力が高められる。
【００５９】
完全空乏型MOSトランジスタには以上のような特長がある一方で、部分空乏型に比して製造が困難であるという問題もある。前述の通り、完全空乏型ではボディ領域を完全空乏化させる必要がある。従って、BOX層上のSOI層を極めて薄く形成しなければならない。ところが、確実に完全空乏化が起こり得る程度の膜厚にSOI層を薄膜化することは、現在の半導体プロセスにおいて非常な困難であり、高い製造歩留まりを達成し難い。
【００６０】
上記のように、完全空乏型MOSトランジスタは、その高駆動能力故に広く用いることが望まれるが、製造歩留まりの観点からは用いづらいという状況にあった。しかし本実施形態に係るLSIによれば、測定領域のSOI層12上に更にシリコン層13を設けている。すなわち測定領域におけるMOSトランジスタのボディ領域の膜厚は、SOI素子領域における膜厚よりも大きくなる。換言すれば、SOI領域内に複数のボディ膜厚のMOSトランジスタを形成することが出来る。すると、予めSOI層12の膜厚dSOI’を、完全空乏化を満足させる程度に薄く形成しておくことで、SOI素子領域にのみ完全空乏型MOSトランジスタを選択的に形成することが出来る。他方、測定領域には部分空乏型MOSトランジスタを形成することが出来る。このように、SOI素子により回路を構成すべき領域内において、必要不可欠な部分にのみ完全空乏型MOSトランジスタを形成し、その他の領域は製造が容易な部分空乏型MOSトランジスタを形成することで、LSIとしての製造歩留まりの向上及び性能向上が両立出来る。
【００６１】
上記のように、この発明の第１乃至第５の実施形態によれば、（１）膜厚測定を簡易化出来る半導体装置及びその製造方法を提供出来る。更に、部分SOI構造を有する半導体装置において、（２）SOI基板上の基板浮遊効果を解消できる、（３）半導体装置の集積度を向上できる、（４）リソグラフィ精度を向上できる、及び（５）半導体装置の高性能化を図れる、という効果が得られる。
【００６２】
なお、本発明の実施形態は上記第１乃至第５の実施形態に限られるものではない。第２、第４の実施形態において、SOI素子領域に形成するMOSトランジスタについての詳細な説明は省略したが、SOI層12の膜厚が大きくい場合には部分空乏型MOSトランジスタとして動作する。しかし図１６のLSIの断面図に示すように、SOI層12の膜厚を小さくすることにより完全空乏型MOSトランジスタとしても良い。また、上記実施形態ではトレンチキャパシタを有するDRAMを例に挙げて説明したが、勿論、スタック型のキャパシタを有するDRAMであっても良く、更にはSRAM（Static RAM）、フラッシュメモリ、更にはFerroelectric RAMであっても良い。勿論、メモリ混載型のLSIに限られず、部分SOI構造を有する半導体装置一般に広く本発明は適用できる。
【００６３】
更に、上記実施形態では、バルク領域のシリコン層13底面と、SOI領域のBOX層11底面とが一致する場合を例に挙げて説明した。しかし、例えばシリコン層13底面がBOX層11底面よりも低い位置にあっても良い。この場合について図１７（ａ）、（ｂ）を用いて説明する。図１７（ａ）、（ｂ）は部分SOI構造の一部製造工程を順次示す断面図である。まず第１の実施形態で説明した工程により図４の構造を得る。その後、図１７（ａ）に示すように、バルク領域のBOX層11及びシリコン基板10の一部をエッチングする。その後、図１７（ａ）に示すように、シリコン層13をシリコン基板10上及びSOI層12上に形成する。これにより、シリコン層13の底面はSOI領域のBOX層11底面より下に位置することになる。
【００６４】
また、同一半導体基板上のSOIを複数の膜厚を有するように形成することは、SOS（Silicon On Sapphire）の場合にも適用可能である。この場合には、上記（２）、（４）、（５）の効果が得られる。
【００６５】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００６６】
【発明の効果】
以上説明したように、この発明によれば、膜厚測定を簡易化出来る半導体装置の製造方法を提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置の断面図。
【図２】この発明の第１の実施形態に係る半導体装置の第１の製造工程の断面図。
【図３】この発明の第１の実施形態に係る半導体装置の第２の製造工程の断面図。
【図４】この発明の第１の実施形態に係る半導体装置の第３の製造工程の断面図。
【図５】この発明の第１の実施形態に係る半導体装置の第４の製造工程の断面図。
【図６】この発明の第１の実施形態に係る半導体装置の第５の製造工程の断面図。
【図７】この発明の第２の実施形態に係る半導体装置の断面図。
【図８】図７に示す半導体装置の一部を示しており、（ａ）図はSOI素子領域の平面図、（ｂ）図は（ａ）図におけるX1-X1’線に沿った断面図、（ｃ）図は測定領域の平面図、（ｄ）図は（ｃ）図におけるX3-X3’線に沿った断面図。
【図９】半導体装置の断面図を示しており、（ａ）図は従来構造、（ｂ）図はこの発明の第２の実施形態に係る構造の断面図。
【図１０】この発明の第３の実施形態に係る半導体装置の断面図。
【図１１】この発明の第３の実施形態に係る半導体装置の製造工程の一部の断面図。
【図１２】この発明の第４の実施形態に係る半導体装置の断面図。
【図１３】この発明の第５の実施形態に係る半導体装置の断面図。
【図１４】半導体装置の断面図を示しており、（ａ）図は完全空乏型、（ｂ）図は部分空乏型MOSトランジスタの断面図。
【図１５】 MOSトランジスタのゲート電圧−ドレイン電流特性を示すグラフ。
【図１６】この発明の第１乃至第５の実施形態の第１変形例に係る半導体装置の断面図。
【図１７】この発明の第１乃至第５の実施形態の第２変形例に係る半導体装置の製造方法を示しており、（ａ）、（ｂ）図はそれぞれ第１、第２の製造工程の断面図。
【図１８】従来の半導体装置の製造工程を順次示す図であり、（ａ）乃至（ｄ）はそれぞれ第１乃至第４の製造工程の断面図。
【符号の説明】
10、50、200…シリコン基板
11、51、210…BOX層
12、52、220…SOI層
13、230…シリコン層
14、240…シリコン酸化膜
15、250…レジスト
16…トレンチ
17…キャパシタ絶縁膜
18…カラー酸化膜
19…ストレージノード電極
20、21…導電膜
22…プレート電極
23、55…ゲート絶縁膜
24、56…ゲート電極
25、53…ソース領域
26、54…ドレイン領域
27、28…層間絶縁膜
29、32…コンタクトプラグ
30…コンタクト領域
31…LDD領域
33…配線層
34、57…絶縁膜
58…空乏層
100、300…SOI基板

Claims (8)

  1. 半導体基板の第１乃至第３領域上に第１絶縁膜、第１の半導体層、及び第２絶縁膜を順次形成する工程と、
    前記第１領域の前記第１絶縁膜、第１の半導体層、及び第２絶縁膜、並びに前記第３領域の前記第２絶縁膜を除去する工程と、
    前記半導体基板の前記第１領域上、及び前記第３領域内の前記第１の半導体層上に第２の半導体層を、エピタキシャル成長により選択的に形成する工程と、
    前記第２の半導体層を形成する工程の後、前記第２領域内の前記第２絶縁膜を除去する工程と、
    前記第３領域内の前記第２の半導体層の膜厚を測定する工程と
    を具備し、
    前記第２の半導体層の膜厚を測定する工程は、
    光学的手法により、前記第２領域内の前記第１の半導体層の膜厚を測定する工程と、
    光学的手法により、前記第３領域内の前記第２の半導体層及び前記第１の半導体層の積層膜厚を測定する工程と、
    前記積層膜厚から前記第１の半導体層の膜厚を減算することにより前記第２の半導体層の膜厚を算出する工程とを含む
    ことを特徴とする半導体装置の製造方法。
  2. 前記第３領域内の前記第２の半導体層の膜厚を測定する工程の後であって、前記第２領域内の前記第２絶縁膜を除去する工程の前に、
    前記第２領域内の前記第２絶縁膜をストッパーに用いて、前記第３領域内の前記第２の半導体層を研磨する工程を更に備えることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第３領域内の前記第２の半導体層を研磨する工程の後、前記第１の半導体層及び前記第２の半導体層に半導体素子を形成する工程を更に備える
    ことを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記第１の半導体層に形成される前記半導体素子の少なくとも１つは完全空乏型のＭＯＳトランジスタであり、前記第３領域内の前記第２の半導体層に形成される前記半導体素子の少なくとも１つは部分空乏型のＭＯＳトランジスタである
    ことを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記第１領域内の前記第２の半導体層に形成される前記半導体素子のいずれかはＤＲＡＭセルである
    ことを特徴とする請求項３記載の半導体装置の製造方法。
  6. 前記第２の半導体層の膜厚の測定結果に基づいて、前記第２の半導体層を形成した成膜装置における次の成膜工程の成膜条件を最適化する工程
    を含むことを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記第２絶縁膜は、前記第２の半導体層の堆積に対するマスク材として機能するものであり、前記第２の半導体層の前記第２絶縁膜上への堆積を妨げる材料により形成される
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  8. 前記第２絶縁膜は、シリコン酸化膜またはシリコン窒化膜を材料として形成される
    ことを特徴とする請求項７記載の半導体装置の製造方法。
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