JPH10326837A - 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法 - Google Patents

半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法

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JPH10326837A
JPH10326837A JP9217212A JP21721297A JPH10326837A JP H10326837 A JPH10326837 A JP H10326837A JP 9217212 A JP9217212 A JP 9217212A JP 21721297 A JP21721297 A JP 21721297A JP H10326837 A JPH10326837 A JP H10326837A
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semiconductor
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Abstract

(57)【要約】 【課題】本発明は、電子回路の消費電力を低く保ちつ
つ、製造コストを増加させずに、互いに異なる膜厚のゲ
ート絶縁膜を同一半導体基板表面に形成することを可能
とする半導体集積回路装置の製造方法を提供することを
目的とする。又、互いに異なる膜厚のゲート絶縁膜を同
一半導体基板表面に具備する半導体集積回路装置を提供
することを目的とする。 【解決手段】本発明によれば、第１素子領域Ａの酸化
膜、及びこの酸化膜とは膜厚の異なる第２素子領域Ｂの
酸化膜をいずれかの素子領域の不純物濃度の調整工程に
引き続き、第１素子領域Ａ及び第２素子領域Ｂのいずれ
かの所望の素子領域に選択的に炭素含有半導体層を形成
することができる。従って、半導体層への炭素の添加工
程以外に、炭素の単一酸化膜の形成工程になんらの工程
を追加することなく第１素子領域の酸化膜と第２素子領
域の酸化膜を互いに膜厚の異なるものとできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明の第一乃至第五は、半
導体層の炭素含有量に依存して絶縁膜の形成速度が異な
る現象を利用した半導体集積回路装置の製造方法、及び
半導体集積回路装置に関する。又、本発明の第六乃至第
１２は、炭素含有量に依存して絶縁膜のエッチング速度
が異なる現象を利用した半導体装置の製造方法、及び半
導体装置に関する。
【０００２】
【従来の技術】従来、情報機器などに用いられる高速高
機能電子回路では、記憶（メモリ）機能、論理演算（ロ
ジック）機能などの、夫々独立性が高く、かつ互いに異
なる機能を果たす電子回路を、別々の半導体基板上に大
規模集積化し、さらに各半導体基板を適宜絶縁基板上に
配置し、その間を金属配線により接続する事で実現して
いた。しかしながら、絶縁基板上に形成された金属配線
の長さは、個々の半導体基板上に形成された電子素子の
寸法に比べて極めて長く、さらに、周囲の絶縁物質との
間に浮遊容量が発生するため、伝達する電気信号に大き
な遅延を生じる。従って、異なる半導体基板上の電子素
子間の高速の信号の授受には不適であった。さらに、異
なる半導体基板間を結ぶ並列情報一括伝達用信号路（Ｂ
ＵＳ）の信号線の数を増やそうとすると、ＢＵＳの負荷
容量が増大し、これを駆動するためのバッファ回路のノ
イズに対する耐性を劣化させ、誤動作しやすくなるとい
う問題があった。
【０００３】これらの問題に対処し、高速高機能電子回
路を実現するため、互いに大きく異なる機能を持つ複数
の電子回路を同一の半導体基板に形成すること（ワンチ
ップ化）への要求は時を追って増大している。例えば、
シングルチップマイクロコンピュータ等では、演算機能
を備える中央処理装置（ＣＰＵ）と記憶装置（メモ
リ）、及び周辺インターフェス装置を含んだシステムを
ワンチップ上に集積形成する。
【０００４】しかし、ワンチップ化には、互いの機能が
異なることによる不都合が存在する。つまり、記憶回路
の記憶セルを構成する金属−絶縁膜−半導体電界効果型
トランジスタ（ＭＩＳＦＥＴ）と、論理回路を構成する
ＭＩＳＦＥＴとはしきい値の設定が異なるために、製造
工程におけるゲート絶縁膜厚、及び基板不純物濃度等の
形成条件が異なるという困難が伴う。以下に、両者の機
能の相違とこれに伴う諸条件の相違を簡単に説明する。
【０００５】ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）等の記憶セルは例えば、絶縁膜に酸化膜を用い
た金属−酸化膜−半導体電界効果型トランジスタ（ＭＯ
ＳＦＥＴ）とこれに接続する容量（Capacitor ）等が基
本の構成要素である。ＭＯＳＦＥＴのしきい値電圧は、
ゲート電極に接続するワード線が非活性（オフ）の時の
リーク電流を抑制し、ＦＥＴに接続するCapacitor の蓄
積電荷を保持する必要があるために、低く設定すること
ができない。特に、同一基板上に多数の均一な素子を集
積形成することから、ゲート長に依存した短チャネル効
果の発生を効果的に抑制するには、ゲート直下のチャネ
ル部分の不純物濃度を高く設定する必要がある。
【０００６】さらに、記憶セルでは、蓄積電荷量を大き
くするために、即ち、Capacitor にかける電圧を大きく
するために、ワ−ド線にはセルアレイ電圧（充電時にソ
ース電極にかかる電圧）よりもしきい値電圧分以上の高
い電圧を印加している。上述のように、記憶セルのＭＯ
ＳＦＥＴのしきい値電圧は高く設定されているので、Ca
pacitor の充電時（書き込み時）にはゲート酸化膜に大
きな電圧が印加されることになる。この様な、高電圧の
印加によるリーク電流の発生や、ゲート酸化膜の劣化を
防ぐためには、ゲート酸化膜にかかる電界を小さく、即
ち、上述のごとくゲート酸化膜を厚くする必要がある。
ゲート長が０．３５μｍとしたときの標準的な設定で
は、セルアレイ電圧が２．５Ｖ、しきい値電圧が１．２
Ｖという設定で、ワード線には、４．０Ｖ以上の電圧を
印加することになる。これらにより生じる電界に耐性を
持つには、ゲート酸化膜の膜厚は１０ｎｍ程度が必要と
なる。
【０００７】一方、論理回路を構成するＭＯＳＦＥＴ
は、上述の記憶回路のように非活性時のリーク電流に対
して余り考慮する必要がなく、高速動作及び高駆動能力
化の実現が最優先の課題となる為に、しきい値電圧はよ
り低く設定されることが望ましい。
【０００８】又、多少の短チャネル効果は、論理回路の
性能に悪影響を与えないので、チャネル部分の基板不純
物濃度は低く保つことが好ましい。さらに、論理回路用
ＭＯＳＦＥＴのゲート酸化膜厚は、高駆動能力を得るた
めにできる限り薄くすることが求められる。実際のゲー
ト長を０．３５μｍとしたときの標準的なルールの論理
回路では、しきい値電圧０．７Ｖ程度、酸化膜厚は７ｎ
ｍ程度が採用されている。
【０００９】このように、異なるしきい値電圧、即ち、
異なるチャネル濃度、異なる酸化膜厚のＭＯＳＦＥＴを
同一基板上に形成するためには、それぞれのＭＯＳＦＥ
Ｔを形成する一連の工程を２度行わなければならず、製
造コストが増大してしまうという困難が考えられる。た
とえ、同一膜厚の酸化膜を形成した後、この一部をＨＦ
溶液の様なエッチング性の溶液で薄膜化しようとしと
も、酸化膜厚を厚く保ちたい部分を保護するための新た
なパターンの形成が必要になる。
【００１０】この様な困難を解決するため、論理回路用
ＭＯＳＦＥＴで記憶セル用ＭＯＳＦＥＴを代用し、ゲー
ト酸化膜厚を統一する方策が採られている。この結果、
記憶セル用のしきい値は低くなるが、記憶セル用ＭＯＳ
ＦＥＴにｎチャネル型を用いた場合に、ワード線が非活
性（オフ）の時のリーク電流を非活性のワード線に負電
圧を印加する事で回避する技術が知られている。（T.Ts
uruda,et al.IEEE 1996 Custom Integrated Circuit Co
nfrrence,No. 13.2 ）しかしながら、オフのワード線全
てに常に負電圧を印加するためには、大きな駆動力の電
圧源回路が必要になり、これに要する電力を常に供給し
続けなければならない。これは、データのやり取りをし
ていないオフ時も、低電圧回路を駆動するための電力が
消費されていることを意味する。ＤＲＡＭのように揮発
性の記憶回路では、最充電（リフレッシュ）に費やされ
る電力に加え、さらにこの様な電力消費が加わる事で、
低消費電力化は妨げられ、例えば、携帯用小型情報機器
等に要請される低消費電力電子回路を実現することが困
難になる。
【００１１】さらに、記憶セル用ＭＯＳＦＥＴのゲート
酸化膜を論理回路用ＭＯＳＦＥＴと同等に薄くしている
ために、従来の如く、充電時にワード線をセルアレイ電
圧よりもしきい値電圧分以上に高く昇圧する事が出来な
い。この結果、メモリーセルの蓄積電荷量が減少し頻繁
なリフレッシュによるさらなる電力消費が生じるという
問題がある。
【００１２】又、ゲート電極にボロンを添加した多結晶
シリコン膜を用いた電界効果トランジスタでは、ゲート
絶縁膜を介して、ゲート電極のボロンが半導体基板表面
或いはＳＯＩ層表面に突き抜ける現象（Boron Penetrat
ion ）が問題となっている。ボロンが半導体基板表面
や、ＳＯＩ層表面へと突き抜けることで、しきい値等を
決定するチャネル不純物濃度が変動し、機能に応じた所
望の素子特性が得られないという不都合や、集積化した
素子間にばらつきが生じる等の不都合があった。
【００１３】一方で高速高機能の電子回路を実現するた
めの大規模集積化、特に、これらの主要な構成要素であ
るＦＥＴの微細化、特にこれらの主要な構成要素である
ＦＥＴの微細に対する要求は時を追って増大している。
しかし、ＦＥＴの微細化を考えた場合、以下に示すよう
な困難が伴う。
【００１４】すなわち、微細化の要求に伴ってチャネル
長（ソース・ドレイン電極間距離）を縮少すると、短チ
ャネル効果というしきい値電圧の下降が生じる。集積回
路の設計時に意図したしきい値電圧と異なった素子が形
成されると、素子動作に不具合を起こし、集積回路全体
の機能を損なう。さらに、しきい値電圧はゲート電極の
加工寸法に依存するため、わずかな加工ずれでも、所望
の特性の素子を得る事が不可能となり、多数の略均一な
素子を必要とする半導体集積回路、の製造には、不都合
となる。尚、短チャネル効果は、ＭＯＳＦＥＴのソー
ス、及びドレイン電極部分での電界の歪みが、チャネル
長の縮小に伴い、チャネル部分にまで影響を与える事に
起因している。
【００１５】この影響は、ソース・ドレイン電極を形成
する不順物領域とこれとは異導電型の半導体基板とのｐ
ｎ接合の位置をより基板表面に近づける（即ちｐｎ接合
面を浅くする）事で回避出来る。しかし、単にｐｎ接合
を浅くすると、これにより構成されているソース・ドレ
イン電極の抵抗が増大し、素子を伝わる信号の高速伝達
を阻害する。
【００１６】一方、素子の微細化にともないシリコン基
板の不純物濃度を高くすると、ｐｎ接合面からのびる空
乏層の厚みが減少し、ｐｎ接合はリークしやすくなる。
さらに、ｐｎ接合が浅いと、上層の配線と電気的に接続
するためのコンタクトをソース・ドレイン不順物領域の
表面に設けた場合、このコンタルトを構成する金属性物
質が下方に拡散しｐｎ接合を突き抜け、接合リークを誘
起する恐れが出じる。また、ソース・ドレイン電極の低
抵抗化のために、この不順物領域の表面を、金属と化合
（例えばシリコン基板との化合はシリサイド化）させる
ことも可能だが、ｐｎ接合が浅いと、金属原子は不純物
領域を拡散し、ｐｎ接合面に到達して接合リークをもた
らす。これらの接合リークによりリーク電流が発生する
と、素子の動作が損なわれたり、ＤＲＡＭなどの記憶素
子では、書き込まれた情報が失われて、半導体本来の機
能を喪失する。
【００１７】これらの問題に対処するため、図１５に示
すようなシリコン基板１０の主表面のソース・ドレイン
予定領域に選択的にシリコン層１２ａ，１２ｂを選択エ
ピタキシャル成長法により追加形成し、この層の表面を
もともとのシリコン基板１０の表面領域（即ちチャネル
の形成される領域Ｃ）より上方に移動させ、この追加形
成された表面から下方に不純物領域１４ａ，１４ｂを形
成することで、ｐｎ接合の位置（基板と不純物領域１４
ａ，１４ｂとの界面）を浅くする方法が公知である。す
なわち、半導体物質層１２ａ，１２ｂ表面に対しては深
く、従って、ソース・ドレイン電極１５ａ，１５ｂの厚
みは確保するElevated Source Drain 型ＭＯＳＦＥＴで
ある（IEEE ELECTRON DEVICE LETTERS,VOL.11,NO.9，SE
PTEMBER1990 P365 〜P367）。
【００１８】ただし、この手法に於いて、最終的に形成
されるべきソース・ドレイン電極のｐｎ接合の位置は、
シリコン基板１０表面領域（即ちチャネルの形成される
領域Ｃ）と同等、或いは、これより若干下方に制度よく
調整されることが望まれる。なぜならば、接合が所望の
位置の上方に位置した場合、このＭＯＳＦＥＴの電流駆
動力は著しく低下するからである。また、接合が所望の
位置より大きく下方に位置すると、短チャネル効果が起
ってしまうからである。ところが、エピタキシャル成長
法は選択成長を行う表面状態に非常に敏感であり、例え
ば、形成されるシリコン層１２ａ，１２ｂの膜厚や膜質
（欠陥の有無）は、その下方にある基板１０の表面の粗
さや形状、及び結晶構造によって変わる。例えば、成長
直前の基板１０の表面の自然酸化膜や、ゲート電極加工
時に導入されるダメージなどによって、シリコン層１２
ａ，１２ｂの厚さ、及び膜質は素子ごとに異なってしま
う。
【００１９】このようにシリコン層１２ａ，１２ｂの膜
厚が不均一であると、ｐｎ接合を所望の深さに設けるこ
とが極めて困難となる。ソース・ドレイン電極を形成す
べき不純物は、追加形成されたシリコン層１２ａ，１２
ｂの表面から基板の１０表面に導入されるため、接合は
シリコン層１２ａ，１２ｂの表面から一定の位置に形成
される。一方で、膜厚が不均一であるから、接合位置が
不定となるからである。また、シリコン層１２ａ，１２
ｂの膜質が不均一である場合も、接合を所望の位置に精
度よく符合させる事は困難となる。なぜなら、膜質（即
ち結晶欠陥の有無）により、この中の不純物拡散の速度
が変調をうけ（Transient enhanced diffusion）、所定
の不純物の熱拡散を行っても、素子毎に予期せぬ拡散が
発生し、均一な接合深さが得られないからである。
【００２０】この様な困難を避けるため、シリコン層の
追加形成に先立って、シリコン基板１０の表面領域に低
加速イオン注入を行いあらかじめ、“浅い”ｐｎ接合を
実現することも考えられる。しかし、イオン注入の加速
電圧の現象に伴いイオン注入のレートは遅くなる。一
方、十分な導電性を得るためには、高濃度のイオン注入
を必要とする。この結果、接合の形成には、非常に長時
間の工程を要する事となり、製造時の生産性を損なう事
になる。また、その後に行うエピタキシャル成長もソー
ス・ドレイン電極の導電型に左右され、相補型ＭＯＳＦ
ＥＴ回路（ＣＭＯＳ回路）の製造などに際しては、異な
る特性の膜が成膜される可能性がある。さらに、こうし
て形成された浅い接合は、その後の製造工程を通じて、
高温の熱処理などの、この接合の深さを変える様な工程
が行えなくなる。加えて、イオン注入や、ゲート酸化膜
の形成時に導入された結晶欠陥は、不純物の拡散課程を
大きく増速させる事が知られており、一般的には問題と
ならない様な低温の工程でも、予期せぬ接合深さの増大
をもたらし、接合深さの制御が困難になる。イオン注入
による結晶欠陥の回復のための熱処理や、注入イオンの
電気的活性化のための熱処理、層間絶縁膜の形成及びそ
の熱処理、さらには、配線工程に渡って使用可能な熱処
理条件に非常に厳しい制約を与える事となり、製造工程
における自由度を大きく宣言するという問題がある。
【００２１】
【発明が解決しようとする課題】以上、詳しく説明した
ように、記憶機能、演算機能などの互いに異なる機能を
具備する電子回路を同一の半導体基板上に形成する（ワ
ンーチップ化）場合、各々の機能回路を構成するＭＯＳ
ＦＥＴの性能に対する要求を互いに整合させる事が困難
である。つまり、記憶回路用ＭＯＳＦＥＴはチャネル部
の不純物濃度が高く、又、ゲート酸化膜が厚くなければ
ならない。一方で、論理回路用ＭＯＳＦＥＴは、チャネ
ル部の不純物濃度は低く、又、薄いゲート酸化膜が望ま
れている。よって、異なる機能回路を同一基板上に混載
形成するためには、各機能に応じた復数種のゲート酸化
膜を形成しなければならず、酸化工程などの製造工程を
増加させ、コストが高くなってしまうという問題があっ
た。
【００２２】これを解決するために、論理回路用ＭＯＳ
ＦＥＴを非活性のワード線に常に不電圧を印加すること
により、メモリー用に転用する方策はあるものの、電子
回路の消費電力が増大してしまうという問題があった。
【００２３】本発明の第一乃至第二は、上記従来の技術
の問題を解決し、電子回路の消費電力を低く保ちつつ、
製造コストを増加させずに、互いに異なる膜厚のゲート
絶縁膜を同一半導体基板表面に形成することが可能な半
導体集積回路装置の製造方法を提供することを目的とす
る。
【００２４】又、本発明の第三は、互いに異なる膜厚の
ゲート絶縁膜のゲート絶縁膜を同一半導体基板表面に具
備し、かつ異なる機能素子が形成されていても各機能に
応じた所望の動作特性が得られる半導体集積回路装置を
提供することを目的する。
【００２５】一方で、素子の微細化に伴い、ＦＥＴのし
きい値電圧の制御性を保ちつつ、且つソース・ドレイン
電極の電気抵抗、及び接合リークを低く押えることが困
難になる。しかし、この困難を解消すべくElevated Sou
rce Drain 構造を実現するに当たっては、ソース・ドレ
イン電極の接合位置をシリコン基板表面のチャネルの形
成される領域と同等もしくはこれより下方の所望の位置
に精度よくさせる事ができなかった。さらに、これらの
接合位置を保持するために、ソース・ドレイン電極を形
成した後、施せる熱工程等に大きな制約があった。
【００２６】本発明の第五は、上記のような、従来技術
の欠点を解決し、しきい値電圧の制御性を保ちつつ、ソ
ース・ドレイン電極の電気抵抗、接合リーク等を低く抑
えた半導体装置を提供すること目的とする。
【００２７】又、本発明の第六は特別な工程を追加する
ことなく、所望の半導体装置を京成すること可能であ
り、又、ソ−ス・ドレイン電極を形成後に行う熱工程等
に大きな制約を与えない半導体装置の製造方法を提供す
ることを目的とする。
【００２８】
【課題を解決するための手段】
（概要）上記課題を解決するために、本発明の第一は、
半導体基板の主表面の第１素子領域に炭素含有半導体層
を形成する工程と、主表面に炭素含有半導体層よりも炭
素含有量の少ない半導体層を具備する第２素子領域を形
成する工程と、炭素含有半導体層及び前記半導体層を各
々の炭素含有量に依存した膜厚を備える複数のゲート絶
縁膜とする工程と、このゲート絶縁膜を備える電界効果
型トランジスタを複数個形成する工程とを具備すること
を特徴とする半導体集積回路装置の製造方法を提供す
る。
【００２９】尚、上記本発明において、炭素含有半導体
層の形成を、第１素子領域の不純物濃度調整工程に用い
たパターンを用いて行うことが、製造工程の簡略化を図
る上で好ましい。
【００３０】又、上記課題を解決するために、本発明の
第二は、半導体基板の主表面の第１素子領域及び第２素
子領域に炭素含有半導体層を形成する工程と、第２素子
領域の炭素含有半導体層の炭素含有量もしくは含有率を
変調し、第１素子領域の炭素含有半導体層よりも炭素の
含有量の少ない半導体層を第２素子領域に形成する工程
と、炭素含有半導体層及び半導体層を各々の炭素含有量
に依存した膜厚を備える複数のゲート絶縁膜とする工程
と、これらのゲート絶縁膜を備える電界効果型トランジ
スタを複数個形成する工程とを具備することを特徴とす
る半導体集積回路装置の製造方法を提供する。
【００３１】尚、上記本発明の第二において、炭素含有
量もしくは含有率を変調する工程を、第２素子領域の不
純物濃度調整工程と同一のパターンを用いて行うことに
より、製造工程を簡略なものとできる。
【００３２】又、上記本発明の第二において、炭素含有
量もしくは含有率を変調する工程は、第２素子領域の半
導体層の表面をＨＦ溶液に浸すことにより行うことが、
製造工程の簡略化を図る上で好ましい。
【００３３】又、上記本発明の第一または第二を用い
て、論理演算回路を第１素子領域の電界効果型トランジ
スタにより構成し、記憶回路を第２素子領域の電界効果
型トランジスタにより構成し、半導体基板上これらの異
なる機能回路を混載形成する。これにより、簡略な製造
工程により、記憶回路と演算機能のワンチップ化を実現
できる。
【００３４】又、上記本発明の第一または第二におい
て、半導体基板の主表面を炭素を含有するガスを用いて
生成したプラズマに露呈することにより炭素含有半導体
層を形成することが好ましい。
【００３５】又、上記課題を解決するために、本発明の
第三は、半導体基板上に第１素子領域と第２素子領域が
混成形成され、第１素子領域には、炭素含有のゲート絶
縁膜を備える電界効果型トランジスタが形成され、第２
素子領域には第１素子領域のゲート絶縁膜よりも炭素含
有量の少ないゲート絶縁膜を備える電界効果方トランジ
スタとが形成されたことを特徴とする半導体集積回路装
置を提供する。
【００３６】又、上記第三の発明において、第２素子領
域の電界効果型トランジスタは、記憶回路の構成素子で
あるとともに第１素子領域の電界トランジスタは、演算
回路の構成素子であることが好ましい。
【００３７】尚、上記本発明の第一乃至第三において、
半導体基板は、単一の半導体材料からなるバルク基板
や、半導体層（ＳＯＩ層）が絶縁膜を介して半導体基板
の主表面に形成されたＳＯＩ基板であってもよい。ＳＯ
Ｉ基板を用いた場合には、上記第１素子領域及び第２素
子領域の電界効果型トランジスタはＳＯＩ層に形成され
る。
【００３８】上記本発明の第一及び第二によれば、第１
素子領域の絶縁膜、及びこの絶縁膜とは膜厚の異なる第
２素子領域の絶縁膜を、炭素含有量を添加・調整する工
程以外に、従来の単一の絶縁膜の形成工程になんらの工
程を追加することなく形成可能である。特にいずれかの
素子領域の不純物濃度の調整工程に引き続き、第１素子
領域及び第２素子領域のいずれかの所望の素子領域に選
択的に炭素含有半導体を形成することで工程数の増大を
伴なうことなく、膜厚の異なる絶縁膜を形成できる。
【００３９】又、上記本発明の第三によれば、互いに異
なる膜厚のゲート絶縁膜を同一半導体基板表面に具備
し、かつ異なる機能素子の各機能に応じた動作特性を得
ることが可能な半導体集積回路装置を提供することが可
能となる。
【００４０】さらに又、本発明の第四は、半導体基板の
主表面に炭素を含有する第１半導体層を形成する工程
と、主表面に、第１半導体層よりも炭素含有量の少ない
第２半導体層を形成する工程と、主表面を所定雰囲気に
晒して、第１及び第２半導体層を各々の炭素含有量に依
存した膜厚を備える第１及び第２絶縁膜とする工程と具
備することを特徴とする半導体装置の製造装置の製造方
法を提供する。
【００４１】尚、上記本発明の第四において第１及び第
２絶縁膜は複数の素子を構成し、同一機能を発揮する膜
ですることができる。上述のように、異なる膜厚の絶縁
膜を半導体基板の主表面に形成する工程を、図１（ａ）
及び図１（ｂ）を用いて説明する。図１（ａ）及び図１
（ｂ）では、便宜上単一の絶縁膜を用いて説明し、素子
領域別の図示を省略した。尚、以降の説明では、絶縁膜
として酸化膜を例示して説明する。薄い酸化膜を形成す
るべき領域に開口部を有するレジストパターン１０１を
半導体基板（あるいは半導体層）１００の主表面に形成
した後、開口部に露出する半導体基板１０“の表面領域
に、選択的に薄い炭素含有半導体層１０２を形成する。
レジストパターン１０１剥離後、該半導体基板１００の
主表面を所定雰囲気及び所定の炉内温度にて熱酸化する
ことのより、炭素含有半導体層１０２の酸化膜１０２ａ
よりもレジストパターン１０１にマスクされていたため
炭素を含有しない半導体層１０３表面の酸化膜１０３ａ
の膜厚を厚く形成できる。このように、炭素含有量に依
存して領域毎に膜厚の異なる酸化膜１０２ａ，１０３ａ
を一度の酸化工程で実現することができる。
【００４２】尚、３種類以上の異なる膜厚の絶縁膜を形
成するには、炭素の含有量を互いに調整した３種の炭素
含有半導体層を所望の領域に形成することで可能であ
る。この際にも、炭素の導入工程や炭素量の調整工程を
チャネル領域の不純物濃度の調整工程等と同一のパター
ンを用いて引き続き行うことで、リソグラフィー工程数
の増加を伴うことなく、３種以上の異なる膜厚を有する
ゲート絶縁膜が得られる。
【００４３】又、選択的に薄い炭素含有半導体層を形成
するには、図１（ｂ）に示す様に、半導体層基板１００
の主表面に薄い炭素含有半導体層１０２を形成した後、
薄い酸化膜を形成するべき領域以外、つまり厚い酸化膜
を形成すべき領域１０３を、選択的にＨＦ溶液にさらす
ことで、この領域に導入された炭素を除去し、炭素含有
半導体層１０２よりも炭素の含有率を下げる。レジスト
パターン１０１剥離後、半導体基板１００の表面を酸化
すると、炭素を除去した領域１０３の酸化速度は、炭素
が除去されずに残った領域１０２よりも早くなる。よっ
て、一回の酸化工程で異なる膜厚を有する酸化膜１０２
ａ，１０３ａを形成することが出来る。
【００４４】また、厚い酸化膜を形成するべき領域１０
３を、選択的にＨＦ溶液にさらす工程を、厚い酸化膜を
形成するべき領域の不純物濃度を調整するため、基板と
同導電性を持つ不純物を導入する工程に引き続いて行う
事により、リソグラフィー工程等の増加を伴うことな
く、上記酸化膜厚の制御を行うことができる。
【００４５】又、上記課題を解決するために、本発明の
第五は、半導体装置の主表面に形成された素子分離領域
と、素子分離領域に囲まれた素子領域と、素子領域の前
記半導体基板上に形成されたゲート電極と、ゲート電極
の制御により前記半導体基板の表面領域に形成されるチ
ャネル領域と、チャネル領域を両側から挟むソース・ド
レイン電極と、ソース・ドレイン領域の下方に形成され
た炭素含有絶縁膜とからなることを特徴とする半導体装
置を提供する。
【００４６】本発明の第五の半導体装置によれば、ソー
ス・ドレイン電極と半導体基板の間に挿入された炭素含
有絶縁膜が、ソース・ドレイン中の導電性不純物の下方
への拡散を防止し、導電性不純物の移動を誘起する熱処
理等の製造工程を経てもソース・ドレイン電極の深さは
この炭素含有絶縁膜の位置に一致し、一定に保つことが
可能となる。又、その製造工程において、ソース・ドレ
イン電極を形成後、施せる熱工程等に対する制約が大き
く緩和されるという効果も備える。
【００４７】つまり、本発明の第五によれば、ソース・
ドレイン電極の深さは、炭素含有絶縁膜により、チャネ
ル領域と同程度若しくはそれより若干深い所望の位置に
精度よく保たれることから、接合深さのずれによる、短
チャネル効果を防止し、しきい値電圧の制御性を高く保
つことが可能である。
【００４８】また、本発明の第五によれば、炭素含有絶
縁膜により、ソース・ドレインと基板との間のリーク電
流は抑制される。加えて、本発明の第五によれば、ソー
ス・ドレイン電極となるべき半導体物資は必要に応じた
厚さに追加形成することが可能であり、ソース・ドレイ
ン電極の電気抵抗の上昇を防止できる。
【００４９】又、本発明の第五は、更に以下の構成を具
備することが好ましい。ソース・ドレイン電極は炭素含
有絶縁膜と接して位置する。炭素含有絶縁膜は前記ゲー
ト電極に対して自己整合している。
【００５０】ソース・ドレイン電極は前記炭素含有絶縁
膜に対して自己整合している。ソース・ドレイン電極の
表面はチャネル領域よりも上方に位置することが、ソー
ス・ドレイン電極の低抵抗化の為に好ましい。
【００５１】ソース・ドレイン電極とゲート電極との間
は絶縁膜が形成されたオフセット領域を備えることが寄
生容量の低減の為に好ましい。浅く掘ったトレンチに絶
縁物を埋め込むことにより形成する素子分離（Shallow
Trench Isolation）を用いた場合には、炭素含有絶縁膜
により素子分離、ソース・ドレイン電極、及び基板との
接合の界面を通じて流れるリーク電流も排除できる。
【００５２】ソース・ドレイン電極の表面或いは全体は
金属と半導体物質との化合物層が形成されていることが
好ましい。このようにすると、炭素含有絶縁膜により、
金属物資の基板への拡散を阻止し、また、これに起因し
たリーク電流を抑制した上で、ソース・ドレイン電極の
抵抗を効果的に抑制できる。さらに、全体を完全に化合
物層とすることも可能である。又、この部分が抵抗の低
いシリサイドで完全に置換することも可能である。同様
に、ソース・ドレイン電極に電気的接触を得るためのコ
ンタクトを設けた場合、このコンタクトを構成する金属
物質が下方に拡散し接合を突き抜ける恐れがない。
【００５３】又、上記課題を解決するために、本発明の
第七は、半導体基板の主表面に素子分離領域を形成する
工程と、素子分離領域に囲まれた前記半導体基板の素子
領域にゲート電極を形成する工程と、ゲート電極の両側
のソース・ドレイン予定領域をその底面がチャネル領域
と同等の位置もしくはそれよりも下方に位置するように
形成する工程と、ソース・ドレイン予定領域の底面に炭
素原子を含有する絶縁膜、及び前記ソース・ドレイン予
定領域の側面に絶縁膜を形成する工程と、側面の絶縁膜
をエッチングレート比を利用して選択的に除去する工程
と、ソース・ドレイン予定領域にソース・ドレイン電極
を形成する工程とを具備することを特徴とする半導体装
置の製造方法を提供する。
【００５４】又、本発明の第六は、更に以下の構成を備
えることが好ましい。ソース・ドレイン電極の形成は、
前記側面の絶縁膜を除去することにより露出した半導体
基板の露出面から半導体層をエピタキシャル成長により
形成する。これにより、均一な単結晶膜を簡便に得られ
る。加えて、半導体物質を必要に応じた厚さに追加形成
する事で、ソース・ドレイン電極の電気抵抗の上昇を防
げられる。
【００５５】ソース・ドレイン電極を形成する工程は、
半導体基板の主表面に半導体層を形成した後に、この半
導体層の表面のうち、半導体基板の基板面と略平行な表
面に選択的に炭素含有絶縁膜を形成する工程と、基板面
と略垂直な表面に炭素を含まない絶縁膜を形成する工程
と、炭素を含まない絶縁膜、及びこれに隣接する前記半
導体層を選択的に除去する工程とすることで、ゲート電
極ソース・ドレイン電極との間のオフセット領域を簡略
な方法で形成する上で好ましい。炭素含有絶縁膜と炭素
を含まない絶縁膜のエッチングレート比を利用すること
で、オフセット形状を簡便に得ることが可能である。
【００５６】炭素含有絶縁膜を形成する工程は、半導体
基板もしくは半導体層が形成された半導体基板を炭素含
有プラズマに露呈することにより行うことが好ましい。
このように行うことで、例えば、ゲート電極或いはゲー
ト側壁絶縁膜の加工に続く工程で炭素を導入することが
可能となり、製造の低コスト化が可能である。
【００５７】炭素含有プラズマに露呈する工程は、前記
ゲート電極をプラズマに晒して加工する工程に引き続き
行うことで、工程の簡略化、製造コストの低減を図るこ
とが可能である。ソース・ドレイン電極表面もしくは全
体をシリサイド化することにより、該電極の低抵抗化を
はかることが可能である。
【００５８】
【発明の実施の態形】以下、本発明の各実施の形態を図
面を参照しつつ説明する。以下の第１及び第２の実施の
形態は、本発明の第一及び第四に基づき同一の半導体基
板或いは半導体層表面に、厚い酸化膜を備える第１素子
領域と、これよりも薄い酸化膜を備える第２素子領域と
を混載形成する方法を説明する。
【００５９】（第１の実施の形態）第１の実施の形態で
は、同一基板上の第１素子領域にＤＲＡＭ、第２素子領
域に論理回路を形成する方法を図２（ａ）乃至図２
（ｃ）、図３乃至図５、及び図６（ａ）乃至図６（ｃ）
の工程別断面図を用いて説明する。尚、図２（ａ）乃至
図２（ｃ）及び図５では、便宜上第１素子領域Ａと第２
素子領域Ｂとを隣接して表示した。実際には、第１素子
領域Ａには、互いに素子分離領域により分離され、同一
膜厚のゲート酸化膜を有する複数の第１のＭＯＳＦＥＴ
が集積形成され、第２素子領域Ｂには、互いに素子分離
領域により分離され、第１のＭＯＳＦＥＴと異なる膜厚
のゲート酸化膜を有する第２のＭＯＳＦＥＴが複数個集
積形成される。尚、各素子領域に形成される素子は１種
の構造に限られず、適宜用途にあわせて他の素子構造も
形成される。
【００６０】図２（ａ）は、公知の技術の効果的な方法
でシリコン基板２００の主表面に隣接する素子間を電気
的に分離する素子分離用絶縁膜２０１、例えばシリコン
酸化膜を形成した後の断面図である。素子分離用絶縁膜
２０１には、例えば、シリコン基板２００主表面に形成
した浅い溝にシリコン酸化膜等の絶縁膜を埋め込み形成
したＳＴＩ（Shallow Trench Isolation）や、隣接する
素子間の絶縁性をさらに高めるために基板２００の主表
面に形成したより深い溝に絶縁膜を埋め込み形成したDe
ep Trench Isolation 等がある。この素子分離領域２０
１の形成後、素子領域の不純物濃度を調整するために、
イオン注入等によりウエル領域（図示せず）を形成す
る。
【００６１】次に図２（ｂ）に示すように、シリコン基
板２００の主表面に、この主表面と同導電性を持つ不純
物のイオン注入を行いＤＲＡＭ用ＭＯＳＦＥＴを構造す
べき第１素子領域Ａの表面不純物濃度を所望の値に調節
し、ＤＲＡＭ用ＭＯＳＦＥＴのチャネル不純物領域２０
２を形成する。引き続き、図２（ｂ）に示すように、論
理回路用ＭＯＳＦＥＴを形成すべき第２素子領域Ｂの不
純物濃度を論理回路用ＭＯＳＦＥＴのチャネル不純物濃
度に再調整するため、第２素子領域Ｂに開口部を有し、
第１素子領域Ａを覆うレジストマスク２０３を形成す
る。さらに、図２（ｂ）に示ように、レジストマスク２
０３を保護膜として第２素子領域Ｂの主表面に選択的に
基板主表面と逆電導性を持つ不純物イオンを注入し、論
理回路用ＭＯＳＦＥＴのチャンネル不純物領域２０４と
する。
【００６２】続いて、図２（ｃ）に示すように、レジス
トマスク２０３を残置したまま、シリコン基板２００主
表面を炭素含有プラズマに晒す。炭素含有プラズマは、
公知の技術の範囲内の効果的な方法で生成することが出
来る。炭素の供給源は、プラズマ内に炭素を供給出来る
任意の供給源で良い。例えば、炭素含有プラズマは、Ｃ
Ｆ4 ，ＣＨＦ3 ，ＣＣｌ，ＣＨ4 などのガスをプラズマ
中に供給する事で生成出来る。
【００６３】また、炭素は基板主表面上にレジストマス
ク２０３の様な炭素含有物質がある場合、このレジスト
マスク２０３へのＲＩＥによるイオン衝撃を利用して供
給させる事も出来る。
【００６４】これにより、図２（ｃ）に示すように、第
２素子領域Ｂの主表面にのみ薄い炭素含有シリコン層２
０５を形成する。従って、第１素子領域Ａのチャネル不
純物領域（シリコン層）２０２にはプロセスによる積極
的な炭素の添加はない。ＲＩＥプラズマから炭素粒子を
入射する場合、粒子は１ＫＶ以下で加速されているの
で、この炭素含有シリコン層の厚さは半導体基板２００
の主表面から数十オングストロームにとどまる。薄い炭
素含有シリコン層２０５に含まれる炭素の含有量は、公
知の技術の範囲内の効果的な方法で調整することが出来
る。例えば、プラズマに供給する炭素を含むガスの流量
や、圧力、プラズマを発生させるためのパワー、プラズ
マ中で処理する時間、など調節することで薄い炭素含有
シリコン層２０５に導入する炭素の量を制御出来る。
【００６５】これらの方法と同等の方法として、炭素含
有シリコン層の形成は、プラズマからの導入以外にも、
炭素イオンのイオン注入によって達成してもよい。ま
た、薄い炭素層をシリコン基板２００の主表面上にさら
に形成し、この上からイオン注入や、プラズマ処理を行
い、この衝撃により炭素を基板表面に導入（ノックオ
ン）しても良い。
【００６６】以下に説明するように、本発明者らは、こ
の炭素含有シリコン層２０４を酸化した場合、その酸化
速度は、炭素を含まないシリコン層２０２の酸化速度に
対して大きく遅れる事を発見した。ここで、この現象に
ついて実験事実に基いて説明する。
【００６７】図３に、この様な同一半導体基板の主表面
に形成した炭素含有シリコン層と炭素を含まないシリコ
ン層を酸化することにより得られる酸化膜厚を酸化時間
の関数で示す。酸化は基板温度１０００℃で、窒素によ
り８０％に希釈した乾燥酸素雰囲気で行った。炭素含有
シリコン層表面の酸化（図３に点線で示す。）は、通常
のシリコン層の酸化（図３に実線で示す。）と比べ速度
が遅い事が分かる。炭素含有シリコン層に含まれる炭素
濃度は５原子％程度である。
【００６８】図４に、炭素含有シリコン層酸化膜の膜厚
を、炭素含有シリコン層に含まれるシリコン原子と結合
している炭素（ＳｉＣ）濃度［原子％］の関数として示
す。酸化膜は基板温度１０００℃、５分間の乾燥酸素雰
囲気での酸化により形成した。図４に示した通り、炭素
を含まないシリコン層には、膜厚が１３０オングストロ
ーム程度の酸化膜が形成されるのに対して、炭素含有量
が約４原子％の場合の酸化膜厚は４０オングストローム
程度にとどまる。また、図４から明らかなように、導入
する炭素濃度を調整することで、最終的に得られる酸化
膜厚を変える事が出来る。
【００６９】図５は、上記の説明に基づき、図２（ｃ）
のレジストマスク２０３を酸溶液等を用いて除去した
後、所定の時間、所定の酸化雰囲気で酸化した後の断面
図を示す。第１素子領域Ａの主表面には厚い酸化膜２０
６が、第２素子領域Ｂの主表面には酸化膜２０６よりも
膜厚の薄い酸化膜２０７が形成されている。
【００７０】第１の実施の形態では、第２素子領域Ｂの
主表面への炭素導入を不純物濃度調整工程において用い
たレジストマスク２０３を用いて行うため、炭素導入工
程以外、従来の単一の酸化膜を形成するための工程にな
んらの工程を追加することなく異なる膜厚の酸化膜を同
一基板上に同時に得られた事に注目すべである。よっ
て、異なるゲート酸化膜とチャンネル濃度を持つ素子領
域が簡略な製造工程により実現され、従来の異なる膜厚
の酸化膜を別の工程で形成する方法に比べて製造コスト
が大きく低減される。
【００７１】このように形成された、第２素子領域Ｂの
薄いゲート酸化膜は第１素子領域Ａの厚いゲート酸化膜
よりも炭素含有量は多い。さらに、酸化膜内に存在する
炭素原子は、ボロン原子が酸化膜を突き抜けることを防
ぐ働きがある。従って、高速ＣＭＯＳタイプの論理回路
に用いられる、ボロンを含むゲート電極を用いたＰ型Ｍ
ＯＳＦＥＴのゲート酸化膜に本発明を適用すすれば、ボ
ロン突き抜けによるチャンネル領域の不純物濃度の変動
を抑制できる。従って、高速Dual Gate CMOS回路の形成
が簡略になる事にも注目すべきである。
【００７２】以上、説明したようなゲートの酸化膜形成
に引き続き、公知の技術を用いて、第１素子領域Ａに
は、ＭＯＳＦＥＴ、電荷蓄積用のCapacito層間絶縁膜と
これを通じた各電極へのコンタクトの形成、及び第２素
子領域ＢにはＭＯＳＦＥＴと層間絶縁膜、さらには、各
素子領域内及び各素子領域管を結ぶ配線工程、実装工程
などを経てメモリー・ロジック混載の半導体集積回路装
置を完成させる。
【００７３】図６（ａ）に本発明の第１素子領域に形成
する半導体記憶装置の一例として、スタック型キャパシ
タを有するＤＲＡＭの断面構造を示す。シリコン基板２
００主表面の素子領域には、図２（ａ）乃至図２（ｃ）
及び図３（ａ）を用いて説明したように、チャンネル不
純物領域２０２、及び厚いゲート酸化膜２０６が形成さ
れている。このゲート酸化膜２０６上には、不純物が添
加された多結晶シリコン膜等からなるゲート電極Ｇが形
成されている。尚、ゲート電極Ｇは図６（ａ）の紙面垂
直方向（ワード線方向）に伸び、図６（ａ）の断面と平
行な別の複数の断面には、図６（ａ）と同様な断面構造
を有することで複数の記憶セルがワード線方向にセルア
レイを構成している。
【００７４】ゲート電極Ｇの両側のシリコン基板２００
の主表面には、ソース・ドレイン拡散層Ｓ／Ｄが公知の
イオン注入法等により形成される。記憶セルを構成する
ＭＯＳＦＥＴは、このソース・ドレイン拡散層Ｓ／Ｄ、
ゲート電極Ｇ及びゲート酸化膜２０６により主に構成さ
れている。ソース・ドレイン拡散層Ｓ／Ｄ上には層間絶
縁膜Ｉ１が形成され、電荷蓄積用キャパシタＣ、ビット
線Ｂ．Ｌ．等はこの層間絶縁膜Ｉ１を介して、ＭＯＳＦ
ＥＴに積層形成される。キャパシタＣは誘電体膜からな
り、記憶ノードＮとプレート電極Ｐからなる一対の電極
に挟持される。記憶情報は、記憶ノードＮ、ドレイン拡
散層Ｄ、ゲート電極の制御により誘起されたチャンネ
ル、及びソース拡散層Ｓからなる電流経路を介して、読
み出し、書き込み動作が行われる。プレート電極Ｐ上に
は層間絶縁膜Ｉ２を介して、主のＷ．Ｌ．、層間絶縁膜
Ｉ３を介して、Ａ１配線等が形成されている。
【００７５】図６（ａ）及び図６（ｂ）では、１セルに
ついて符号を付した。集積化した憶装置では、紙面横方
向（ビット線方向）にも同じ構造を持つ記憶セルが複数
個形成され、セルアレイを構成するのが一般的である。
【００７６】図６（ｂ）は、第１素子領域に形成する半
導体記憶装置の一例としてのトレンチ型キャパシタを有
するＤＲＡＭの断面構造図である。シリコン基板２００
の主表面には、ＳＴＩ等の素子分離領域２０１、チャン
ネル不純物領域２０２、ゲート酸化膜２０６等が先に詳
述した本発明の方法により形成されている。トレンチ型
キャパシタ構造では、ゲート酸化膜２０６形成に先立っ
て、シリコン基板２００に予めトレンチ（溝）を形成
し、その後、キャパシタＣ用の誘電体を形成しておく。
このキャパシタＣは基板２００で構成するプレート電
極、及びトレンチ内に形成されたシリコン層等からなる
記憶ノードＮにより挟持されている。記憶ノードＮは、
ドレイン拡散層Ｄに接続されている。記憶ノードＮはド
レイン拡散層Ｄ、ゲート電極からの制御により誘起され
ているチャネル、ソース拡散層Ｓを介してビット線Ｂ．
Ｌ．に接続される。ビット線Ｂ．Ｌ．方向（紙面横方
向）、及びワ−ド横方向（紙面垂直方向）へは、スタッ
ク型ＤＲＡＭと同様にアレイ状に複数形成されるのが一
般的である。
【００７７】図６（ｃ）に、本発明の第２素子領域Ｂの
論理回路を構成する相補型(Complimentary) ＭＯＳＦＥ
Ｔの一部の断面構造を示す。ｐ型の半導体基板２００の
主表面には、すでに詳述した方法により、素子分離領域
２０１及びチャネル不純物層２０４、及び第１素子領域
のゲート酸化膜よりも薄いゲート酸化膜２０７が形成さ
れている。ゲート酸化膜２０７の表面には、ボロン等の
不純物が添加された多結晶シリコン膜等からなるゲート
電極Ｇが形成され、その両側にはシリコン窒化膜等のよ
うに層間絶縁膜Ｉ１のシリコン酸化膜と選択比のとれる
材料で構成された側壁膜が形成されている。又、基板２
００の表面にはゲ−トＧををマスクにして行うイオン注
入によりソース・ドレイン拡散層Ｓ／Ｄの不純物を導入
する。これらを形成した後に、層間絶縁膜Ｉ１を基板主
表面にＣＶＤ法等により形成し、この層間絶縁膜にソー
シ・ドレイン拡散層Ｓ／Ｄに接続するコンタクトホール
を形成する。さらに、このホール内にＡｌ，Ｗ等からな
るコンタクト配線を形成する。図６（ｃ）にはｎウェル
ＣＭＯＳＦＥＴを示した。番号を付したＭＯＳＦＥＴが
ｎＭＯＳＦＥＴであり、その横に隣接するのがｐＭＯＳ
ＦＥＴである。基板にｐ型を用いているので、ｐＭＯＳ
ＦＥＴの基板表面領域にはｎウェルＷを形成している。
ｎウェルＣＭＯＳＦＥＴの他に、いずれのＭＯＳＦＥＴ
領域にもチャネルと異導電型のウェルを形成した、ダブ
ルウェルＣＭＯＳＦＥＴ構造等がある。図６（ｃ）に
は、単一のＣＭＯＳＦＥＴを示したが、論理回路を構成
する第２素子領域Ｂには、このようなＣＭＯＳＦＥＴが
複数集積形成されているのが一般的である。尚、ソース
・ドレイン拡散層をＬＤＤ構造とするには、ゲート電極
Ｇ及び側壁膜をマスクとしたイオン注入の他に、ゲート
電極Ｇをマスクとして低ドーズ量、低加速エネルギーで
不純物のイオン注入を行う。これらのＭＯＳＦＥＴの構
造は、同一工程による製造がコスト面から好ましいの
で、極力あわせるのが一般的である。
【００７８】図７（ａ）に、第１素子領域Ａと第２素子
領域Ｂを１チップ上に混載形成した半導体集積回路装置
の平面図を示す。一例として、第１素子領域ＡにＤＲＡ
Ｍ、第２素子領域Ｂに３次元グラフィックス回路があ
る。又、第１素子領域Ａに特定機能を実現するプログラ
ムを格納したＤＲＡＭを、第２素子領域Ｂにプロセッサ
を形成する例等があげられる。この場合には、各素子領
域間でゲート酸化膜厚を変化させるとともに、第１素子
領域Ａ内においても、特定機能を実現するプログラム部
と、ＤＲＡＭのゲート酸化膜厚とを互いに異なるものに
することも可能である。尚、半導体集積回路装置が形成
されたチップは実装基板に公知の方法により実装され
る。そして、この実装基板の縁部には外部と電気的に接
続するための複数の端子が形成されている。
【００７９】又、図７（ｂ）に、第１素子領域Ａと第２
素子領域Ｂ１、Ｂ２を混載形成した半導体集積回路装置
の平面図を示す。第２素子領域Ｂ１、Ｂ２としては、第
１素子領域Ａのメモリーと接続される、システム・コン
トローラやグラフィックスコントローラ等が例示され
る。
【００８０】（第２の実施の形態）第２の実施の形態で
は、本発明の第一、第二、及び第四に基いて、同一基板
上の第１素子領域と第２素子領域で異なる膜厚の酸化膜
を形成する方法を第８（ａ）乃至図８（ｃ）、図９
（ａ）、図９（ｂ）及び図１１の工程別断面図を用いて
説明する。尚、図８（ａ）乃至図８（ｃ）、図９（ａ）
及び図９（ｂ）では、便宜上第１の領域Ａと第２の領域
Ｂとを隣接して表示した。
【００８１】まず、図８（ａ）に示す様に、ＤＲＡＭ用
ＭＯＳＦＥＴを形成すべき第１素子領域Ａ、及び論理回
路用ＭＯＳＦＥＴを形成すべき第２素子領域Ｂを含む、
シリコン基板３００の主表面に、導電性不純物のイオン
注入を行う。このイオン注入の注入量、及び加速電圧等
は、ロジック用ＭＯＳＦＥＴを形成すべき第２素子領域
Ｂの主表面の不純物濃度を、所望の値となるように調整
する。従って、この時点での、第１素子領域Ａの主表面
の不純物濃度は第２素子領域Ｂの不純物濃度と等しい。
【００８２】次に、図８（ｂ）に示すように、第１素子
領域Ａと、第２素子領域Ｂの主表面に薄い炭素含有シリ
コン層３０３を形成するため、半導体基板３００を炭素
含有プラズマに晒す。尚、炭素含有シリコン層３０３の
形成は、第１の実施形態で説明した方法を用いることが
できる。
【００８３】続いて、図８（ｃ）に示すように、第１素
子領域Ａの不純物濃度をＤＲＡＭ用ＭＯＳＦＥＴのチャ
ネル不純物濃度に再調整するため、第１素子領域Ａに開
口部を有するレジストマスク３０４を形成する。そし
て、このレジストマスク３０４を保護膜として第１素子
領域Ａに選択的にシリコン基板３００のウェルと同導電
性の不純物イオンを追加注入し、ＤＲＡＭ用ＭＯＳＦＥ
Ｔのチャネル不純物領域３０５を形成する。
【００８４】次に、図９（ａ）に示すように、シリコン
基板３００の主表面上にレジストマスク３０４を残した
まま、基板３００を純水に対してＨＦ量を１／２００に
調整したＤＨＦ溶液に浸す。このようにして、第１素子
領域Ａの主表面に形成した薄い炭素含有シリコン層３０
３を選択的にＤＨＦで処理することが可能になる。
【００８５】以下に詳しく説明するように、本発明者ら
は、炭素含有シリコン層３０３が形成されたシリコン層
３００の主表面をＤＨＦ中で処理することにより、炭素
含有シリコン層３０３の含有炭素量が減少し、その結
果、炭素含有シリコン層３０３の酸化速度が増加する事
を発見した。このような現象を、図１０の実測データを
用いて説明する。試料は、各々半導体基板の主表面に形
成した炭素含有シリコン層をＤＨＦ溶液に６０秒間浸し
た試料Ｄ１、ＤＨＦ溶液に６００秒間浸した試料Ｄ２、
ＤＨＦ溶液に浸さない試料Ｎ、及び半導体基板表面に炭
素を添加せずにある試料Ｍである。試料Ｎは６枚、試料
Ｄ１は４枚、試料Ｄ２は３枚、試料Ｍは２枚について測
定した。図１０の縦軸は、これらの試料を基板温度１０
００℃、乾燥酸素の雰囲気で５分間、酸化した時に形成
されるシリコン酸化膜の膜厚［オングストローム］を示
す。試料Ｎの炭素含有シリコン層の炭素含有量は、１．
２原子％である。この図から、ＤＨＦ中で処理した時間
の増加に従い、炭素含有シリコン層上に形成される酸化
膜厚は増加し、炭素を含まないシリコン上に形成される
酸化膜厚に近くなることが分かる。これは、炭素含有シ
リコン層をＤＨＦ中で処理した結果、含有炭素の量が減
少し酸化速度が増加したためである。
【００８６】図９（ｂ）は、上記の説明に基ずき、図９
（ａ）のレジストマスク３０４を酸溶液等を用いて除去
した後、目途の時間、目途の酸化雰囲気で酸化した後の
断面図を示している。第１素子領域Ａの基板３００表面
には厚いシリコン酸化膜３０７が、第２素子領域Ｂの基
板３００表面には酸化膜３０７よりも炭素含有量の多
い、薄いシリコン酸化膜３０８が形成されている。
【００８７】本実施の形態では、チャネル不純物濃度の
調整工程に引き続き、ＤＨＦ処理を行うため、酸化膜の
形成はレジスト剥離工程の一環として行うことが出来
る。よって、炭素導入工程以外、従来の第１及び第２素
子領域に同一の酸化膜を形成するための工程になんらの
工程を追加することなく異なる膜厚のシリコン酸化膜を
同一基板上に同時に得られた事に注目すべきである。こ
の結果、異なるゲート酸化膜とチャネル濃度をつ素子領
域が、簡略な製造工程により実現され、従来の別々に酸
化膜を形成する方法に比べて製造コストが大きく低減さ
れる。さらに、前述の様に、炭素原子を含むゲート酸化
膜をロジック部に用いる事により、ボロンの突き抜けに
対しても大きな耐性が生まれ、高速Dual Gaste CMOS 回
路の形成が容易になる事にも注目すべきである。
【００８８】これに引き続き、第１の実施の形態におい
て説明したように、公知の技術を用いて、ＭＯＳＦＥ
Ｔ、電荷蓄積用のCapacitor ，層間膜とこれを通じた各
電極へのコンタクトの形成、さらには、配線工程、実装
工程などを経て、ＤＲＡＭを構成すべき半導体領域に、
チャネル濃度が高く、ゲート酸化膜が厚いＭＯＳＦＥＴ
を、ロジック回路を構成すべき半導体領域に、チャネル
濃度が低く、ゲート酸化膜が薄いＭＯＳＦＥＴを、備え
たメモリー、ロジック混載半導体装置を完成させる。
【００８９】尚、以上の実施の形態では、ゲート絶縁膜
として酸化膜を用いて説明したが、本発明の炭素導入工
程の適用は、熱酸化膜の他に、公知の多数あるゲート絶
縁膜の場合でも、熱窒化膜、オキシナイトライド膜等に
も適用でき、その効果も上述のものと同等に得られると
考えられる。又、これらの絶縁膜上にＣＶＤ絶縁膜等を
積層形成するにあたっても、本発明を適用することによ
り、上述の優れた効果が得られる。
【００９０】又、以上の実施の形態では、半導体基板と
してシリコン基板を例示したが、他の半導体材料を用い
た基板にも適用可能である。さらに、半導体基板上に絶
縁層を介して半導体層が形成されたＳＯＩ(Semiconduct
or On Insulator)基板を用いることも可能である。
【００９１】さらに又、第１及び第２素子領域が構成す
る回路は上述の記憶回路や論理演算回路に限らず、同一
基板上に混載形成される複数の回路であって、互いに各
々の回路特性に応じた絶縁膜厚の調整が望まれる回路で
あればいずれの機能回路でも本発明を適用しうる。
【００９２】（第３の実施の形態）以下に説明する第３
の実施の形態は、本発明の第四乃至第六に基づき、ソー
ス・ドレイン電極の下部に炭素含有絶縁膜を備えたサリ
サイド型Elevated SourceDrain MOSFET、及びその製造
方法に関する。
【００９３】図１１（ａ）は第１の実施の形態にかかわ
るＭＯＳＦＥＴを説明するための断面図である。半導体
基板４００表面の素子分離領域４０１により囲まれた素
子領域にはゲート電極４０３が形成され、このゲート電
極４０３の直下チャネル領域Ｃにはゲート電極の電圧制
御によりチャネルが形成される。チャネル領域Ｃの両側
に形成された炭素含有絶縁膜４１２ａ，４１２ｂはチャ
ネル領域Ｃと同等もしくは深く形成され、その上にソー
ス・ドレイン電極４１４ａ，４１４ｂが形成されてい
る。ソース・ドレイン電極４１４ａ，４１４ｂの下部は
炭素含有絶縁膜４１２ａ，４１２ｂにより、異導電型ウ
ェル領域（図示せず）もしくは半導体基板４００と絶縁
されている。又、ソース・ドレイン電極４１４ａ，４１
４ｂは十分な厚さを有し、その表面は半導体基板表面よ
りも上方に位置する。尚、ゲート電極４０３は、側壁絶
縁膜４０６によりソース・ドレイン電極４１４ａ，４１
４ｂと絶縁されている。
【００９４】このような電界効果型トランジスタは、以
下の好ましい特性を備える。まず、炭素含有絶縁膜４１
２ａ，４１２ｂは、ソース・ドレイン電極４１４ａ，４
１４ｂと半導体基板４００間の接合リーク電流を十分抑
えることが可能である。又、ソース・ドレイン電極４１
４ａ，４１４ｂを構成する半導体層中に多少の結晶欠陥
があっても、この欠陥に基ずくリーク電流を抑制でき
る。
【００９５】又、この半導体層の膜厚や膜質に多少のば
らつきがあっても、ソース・ドレイン電極４１４ａ，４
１４ｂとシリコン基板４００との接合位置は、炭素含有
絶縁膜４１２ａにより一定の深さに規定されるため、接
合深さのばらつきによるしきい値電圧のばらつきが抑制
できる。
【００９６】さらに、浅いトレンチによる素子分離（Ｓ
ＴＩ）４０１を用いれた場合に問題となる、この素子分
離４０１とソース・ドレイン電極４１４ａ，４１４ｂと
半導体基板４００との接合界面を通じて流れるリーク電
流の発生も抑制出来る。
【００９７】加えて、ソース・ドレイン電極４１４ａ，
４１４ｂを構成する半導体層は所望の厚さに形成可能で
あり、その電気抵抗の上昇を防止できる。さらにまた、
炭素含有絶縁膜４１２ａ，４１２ｂが金属性物質の半導
体基板４００への拡散を阻止し、また、これに起因した
リーク電流を抑制するので、ソース・ドレイン電極４１
４ａ，４１４ｂの表面、さらに全体を完全に金属と半導
体物質との化合物とすることも可能である。このように
することで、更に電気抵抗を低減することが可能とな
る。同様に、炭素含有絶縁膜４１２ａ，４１２ｂによ
り、ソース・ドレイン電極４１４ａ，４１４ｂに電気的
接触を得るためのコンタクトを設けた場合、このコンタ
クトを構成する金属性物質が下方に拡散し接合を突き抜
けてリーク電流が発生する恐れがない。
【００９８】次に、図１１（ａ）乃至図１１（ｃ）、図
１２（ａ）乃至図１２（ｃ）の工程別断面図を用いて第
３の実施の形態の電界効果型トランジスタの製造方法を
説明する。
【００９９】まず、図１１（ｂ）に示すように、半導体
基板、例えばシリコン基板４００の主表面に、隣接する
素子領域間を電気的に分離する素子分離領域４０１を公
知のＬＯＣＯＳ法、深いトレンチ素子分離法、シリコン
基板に形成した浅い溝に絶縁物を埋め込み形成する埋め
込み素子分離法（上述のＳＴＩ法）等により形成する。
そして、図１１（ｂ）に示すように、熱酸化法、または
ＣＶＤ法等によりシリコン基板４００の表面に酸化シリ
コン膜等の絶縁膜４０２を形成した後、その表面に不純
物を添加した多結晶シリコン等の導電膜及び窒化シリコ
ン膜等の絶縁膜をＬＰＣＶＤ法等により堆積し、ＰＥＰ
法及びＲＩＥ等の異方性エッチングによりゲート電極４
０３とその表面の絶縁膜４０４を形成する。さらに、図
１１（ｂ）に示すように、これらが形成されたシリコン
基板４００の表面を覆うように、ゲート側壁絶縁膜を構
成すべき絶縁物質４０５、例えばシリコン窒化膜をＣＶ
Ｄ法等により形成する。
【０１００】次に、図１１（ｃ）に示すように、絶縁物
資４０５のうち、その基板表面に平行に形成された部分
をＲＩＥ等の異方性エッチングにより選択的に除去し、
同様にゲート両側壁部分を残置させることで側壁絶縁膜
４０６を形成する。このエッチングを、絶縁物質４０５
のうち基板面方向に形成された部分を除去した後もしば
らく継続（オーバーエッチング）する。下地の絶縁膜４
０２、及びシリコン基板４００の表面を、所望の深さに
エッチングし、ゲート電極４０３直下のチャネル領域Ｃ
と同等もしくはこれよりも後退した凹部領域（ソース・
ドレイン予定領域）４０８ａ，４０８ｂを形成する。こ
の際、所望の深さに到達したら、ＲＩＥのプラズマガス
中に炭素を含有させる。炭素含有プラズマは、公知の技
術の範囲内の効果的な方法で生成することが出来る。炭
素の供給源は、プラズマ内に炭素を供給出来る任意の供
給源で良い。例えば、炭素含有プラズマは、ＣＦ4 ，Ｃ
ＨＦ3 ，ＣＣｌ4 ，ＣＨ4 などのガスをプラズマ中に供
給する事で生成出来る。また、炭素は半導体基板４００
の表面に予め形成しておいたフォトストレジストマスク
の様な炭素含有物資がある場合、ここから、ＲＩＥに伴
うイオン衝撃を利用して供給させる事も出来る。オーバ
ーエッチング時のプラズマ工程条件、例えばガス圧等は
必ずしも、絶縁物資４０５のエッチング時のそれとは一
致しなくてもよい。絶縁物資の除去を感知し、この後に
プラズマ処理チェンバー内の条件を適宜、連続して変化
させてもよい。この様な連続した条件の変化は、一連の
工程として行えるので、実質的にゲート側壁の加工とと
もに一つの工程として実施出来る。一般に、プラズマ
は、その状態を維持するために、周囲の物質に対し、正
の電位を帯びる様になる。この結果、プラズマより、周
囲の物資に対して正電荷を帯びた粒子を垂直に入射させ
る方向に電界が発生する。よって、プラズマ中の正電荷
を帯びた炭素粒子は、ゲート電極４０３、及びシリコン
基板４００に垂直に衝突する。このため、ソース・ドレ
イン予定領域４０８ａ，４０８ｂの水平表面のみに炭素
粒子は注入され、垂直表面４０９ａ，４０９ｂには炭素
領域は注入されない。こうして、炭素含有シリコン膜４
１０ａ，４１０ｂが基板面に水平な表面に形成される。
通常使われるＲＩＥプラズマからの入射粒子は１ＫｅＶ
以下で加速されているので、この炭素含有シリコン膜４
１０ａ，４１０ｂの厚さは数十オングストロームにとど
まる。炭素含有シリコン膜４１０ａ，４１０ｂの炭素含
有率は１atomic％以上が好ましい。また、側壁エッチン
グの後に、薄い炭素層をシリコン基板４００上に形成
し、この上からイオン注入や、プラズマ処理を行いこの
衝撃で炭素を導入(knock-on)して、炭素含有シリコン膜
４１０ａ，４１０ｂを形成してもよい。
【０１０１】次に、図１２（ａ）に示すように、例えば
１０００℃の熱酸化により、垂直表面４０９ａ，４０９
ｂの表面に厚さ約５０オングストロームの炭素粒子を含
まない酸化シリコン膜４１１ａ，４１１ｂを形成し、同
時に炭素含有シリコン膜４１０ａ，４１０ｂを、厚さ約
５０オングストロームの炭素含有酸化シリコン膜４１２
ａ，４１２ｂに改質する。この炭素含有酸化膜４１２
ａ，４１２ｂと炭素を含有しない酸化膜４１１ａ，４１
１ｂにはそのエッチングレートに大きな差がある事を本
発明者は発見した。
【０１０２】図１３は、こうして形成された異なる２種
の酸化膜を２００：１の希ＨＦ（ＤＨＦ）溶液中に浸
し、その膜厚の時間変化を示す図である。実線は、炭素
を含まない酸化シリコン膜の膜厚の変化である。ＤＨＦ
溶液中でエッチングが滞りなく進行し、速やかに酸化膜
が除去されていることが分かる。一方、破線は、炭素含
有酸化シリコン膜の膜厚の変化を示す。酸化前の炭素含
有シリコン膜の炭素含有率は５atomic％である。ＤＨＦ
溶液中でのエッチングの進行はあるところ（10-20A）で
ほとんどとまってしまう事が分かる。よって、シリコン
基板４００をＤＨＦ溶液中に長時間浸すと酸化シリコン
膜４１１ａ，４１１ｂのみを選択的に除去出来る事が明
らかである。
【０１０３】図１２（ｂ）は、上述の現象に基ずき、シ
リコン基板４００をＤＨＦ溶液中に浸し酸化シリコン膜
４１１ａ，４１１ｂのみを選択的に除去した後の断面図
を示している。炭素シリコン基板４００の表面領域、す
なわち、チャネル領域Ｃと同程度の深さより若干深く形
成された炭素含有酸化シリコン膜４１２ａ，４１２ｂは
残存する一方、垂直表面４１３ａ，４１３ｂのシリコン
基板側面は露出している。従来行われている後処理とし
てＤＨＦ処理を用いる事によって，酸化工程以外、従来
の工程に特別な工程を追加することなくこの様な構造を
得られたことは、製造工程の簡略化及びコスト低減に寄
与すると考えられる。
【０１０４】図１２（ｃ）は、シリコン基板４００の垂
直表面４１３ａ，４１３ｂに露出したシリコン基板表面
を成長の種として、この領域上に横方向選択エピタキシ
ャル成長を行いソース・ドレイン電極となるべきシリコ
ン層４１４ａ，４１４ｂを追加形成した後の断面図を示
す。ソース・ドレイン電極４１４ａ，４１４ｂの厚さ
は、この後ＲＩＥやChemifcal Dry Etching （ＣＤＥ）
の様なエッチング工程を追加して調整しても良い。選択
エピタキシャル成長は、公知の技術の内の効果的な方法
で行える。例えば、シリコン基板４００を８００℃の高
真空雰囲気中で、ＳｉＨ2 Ｃｌ2 とＨＣｌにさらす。横
方向の成長を促すため、垂直表面４１３ａ，４１３ｂ
は、所望の面方位、例えば（１００）面であることが望
ましい。このようにエピタキシャル成長により追加形成
したソース・ドレイン電極となるべきシリコン層４１４
ａ，４１４ｂの膜厚や膜質に多少のばらつきがあって
も、接合が形成される位置は、炭素含有酸化シリコン層
４１２ａ，４１２ｂによりすでに規定されているので、
接合深さのばらつきによる上述の悪影響を与えることは
ない。よって、しきい値電圧のばらつきが抑制できる。
シリコン基板４００へのリーク現象は炭素含有酸化膜４
１２ａ，４１２ｂにより遮断される為、ソース・ドレイ
ン電極４１４ａ，４１４ｂ中の多少の結晶欠陥は素子の
性能に対して無害である。即ち、従来技術に見られた、
選択エピタキシャル成長に伴う膜厚及び膜質による困難
から解放されていることに注目すべきである。
【０１０５】これに続き、必要に応じて、ゲート電極４
０３上部の絶縁膜４０４をエッチング除去し、シリコン
と選択的に反応する金属、例えばＣｏ、Ｗ、Ｔｉ等から
なる膜（図示せず）を全面にスパッタ法等により堆積さ
せた後、これに熱処理、例えば窒素雰囲気中で５００℃
の急速熱処理（ＲＴＡ）を施す事により、シリコンとこ
の金属膜との接触面、即ち、シリコンが露出した４１４
ａ，４１４ｂ及び絶縁膜４０４の除去により露出したゲ
ート電極４０３の表面でシリサイド化を選択的に進行さ
せ、同時に不純物を半導体基板４００のチャネル領域Ｃ
の近傍に拡散させる。この後、末反応により残置した金
属をＨＮＯ3 などの溶液でエッチング除去することによ
り、図１１（ａ）に示すように、金属シリサイド層４２
０ａ，４２０ｂ，４２０ｃをゲート多結晶シリコン膜１
０３上、ソース・ドレイン電極４１４ａ，４１４ｂ上に
自己整合的に形成する。このようにして、図１１（ａ）
に示すような、構造ができる。
【０１０６】これに引き続き、公知の技術を用いて、層
間絶縁膜（図示せず）とこの膜の所定領域にコンタクト
ホールを通じて各電極へのコンタクトを形成し、さらに
上層の配線の形成、実装工程などを経て、電界効果型ト
ランジスタが完成する。ここで、炭素含有絶縁化シリコ
ン膜４１２ａ，４１２ｂが挿入されているため、ソース
・ドレイン電極に電気的接触を得るためのコンタクト
（図示せず）を設けた場合、このコンタクトを構成する
金属性物質が下方に拡散し接合を突き抜ける恐れがな
い。
【０１０７】（第４の実施の形態）以下に説明する第４
の実施の形態は、本発明の第四乃至第六に係り、ソース
・ドレイン電極の下部に絶縁膜を備え、ソース・ドレイ
ン電極がゲート電極とオフセットした領域を備えるElev
ated source drain MOSFET、及びその製造方法に関す
る。
【０１０８】図１４（ｃ）はこの第４の実施の形態のＭ
ＯＳＦＥＴを説明するための断面図である。尚、第３の
実施の形態において説明した各構成、その符号等と同一
の内容は第３の実施の形態を参照し、ここでは、この第
３の実施の形態と異なる構成、及びそれに伴う効果を中
心に説明する。この第４の実施の形態では、ソース・ド
レイン電極４２７ａ，４２７ｂはゲート電極４０３と整
合したチャネル領域Ｃと隣接し、ゲート電極４０３とは
所定距離でオフセットしている。つまり、ソース・ドレ
イン電極４２７ａ，４２７ｂはその上部にテーパ部Ｒを
有し、ゲート電極４０３との間の寄生容量の低減に適し
た構造といえる。
【０１０９】このような第４の実施の形態の製造方法の
一例を図１４（ａ）乃至図１４（ｃ）を用いて説明す
る。尚、第１の実施の形態において既に説明した形成方
法は、第１の実施の形態を参照する。
【０１１０】まず、第１の実施の形態において、図１１
（ｂ）、図１１（ｃ）、及び図１２（ａ）を用いて説明
したように、ゲート電極４０３、ソース・ドレイン電極
予定領域４０８ａ，４０８ｂ等を形成する。この後、図
１２（ｂ）に示すように、ゲート電極４０３下の両側の
垂直表面４１３ａ，４１３ｂを形成した後、図１４
（ａ）に示すように、ゲート電極４０３上部の絶縁体物
質４０４をエッチング除去し、その後、均一な膜厚のア
モルファスシリコン層４２５を基板４００の表面にＣＶ
Ｄ法等により一様に形成する。アモルファスシリコン層
４２５の堆積は、公知の技術をもって形成可能であり、
例えば、０．２Ｔｏｒｒ，４００℃の雰囲気でＳｉＨ4
ガスをチャンバー内に導入する事で形成することができ
る。この後、このアモルファスシリコン層４２５を、例
えば、窒素雰囲気中、６００℃の基板温度で熱処理する
事により、シリコン基板４００の垂直表面４１３ａ，４
１３ｂを種にして結晶化する。さらに、半導体基板４０
０を炭素を含有するガスプラズマにさらし、半導体基板
４００の主面と平行な炭素原子を導入する。その後、こ
のシリコン層４２５の表面を熱酸化した後、ＤＨＦ溶液
で処理することにより、図１４（ａ）に示す様に、シリ
コン層４２５の水平面方向の窒素含有酸化シリコン層４
２６ａ，４２６ｂ，４２６ｃを形成する。
【０１１１】引き続き、この薄い炭素含有酸化シリコン
膜４２６ａ，４２６ｂ，４２６ｃを保護膜として、酸化
膜と選択性の良い、例えば、ＣＤＥやＫＯＨ溶液による
等方性エッチングを施す事により、ゲート側壁絶縁膜４
０６に隣接する垂直面のシリコン層を選択的に除去す
る。不必要な素子分離領域４０１上のシリコン層や、水
平面上に残った薄い炭素含有酸化シリコン膜４２６ａ，
４２５ｂ，４２６ｃはＲＩＥ法等により、容易に除去で
きる。この結果、図１４（ｂ）に示すように、ソース・
ドレイン電極を形成するシリコン層４２７ａ，４２７ｂ
とゲート多結晶シリコン膜４０３上のシリコン層４２７
ｃが形成される。この時、ゲート電極４０３と、シリコ
ン層４２７ａ，４２７ｂとの間が浸食され、テ−パ−部
Ｒが形成されるので、これらの電極間の電気的な寄生容
量が削減できるという利点がある。
【０１１２】この後、ソース・ドレイン電極を形成すべ
くシリコン層４２７ａ，４２７ｂ中に導電性不純物をゲ
ート電極４０３をマスクにして、イオン注入法などによ
り導入し、これに熱処理を施し活性化すると同時に不純
物を４２７ａ，４２７ｂ内に拡散させる。この結果、ソ
ース・ドレイン電極が形成される。この時、図１４
（ｃ）に示すように、不純物は界面４１３ａ，４１３ｂ
を通じゲート電極４０３下のチャネル領域端に一部拡散
する。一方、炭素含有酸化シリコン膜４１２ａ，４１２
ｂ中におけるＰやＢの様な導電性不純物の拡散係数はシ
リコン中のそれより４桁以上小さいので、不純物の基板
４００への拡散は、炭素含有酸化シリコン膜４１２ａ，
４１２ｂにより大きく妨げられる。よって、ｐｎ接合の
位置は実質上この炭素含有坂シリコン膜４１２ａ，４１
２ｂの位置と一致する。又、上記ソース・ドレイン電極
形成後、施せる熱工程等に対する制約が大きく緩和され
る。
【０１１３】以上の工程をへた後、半導体基板４００の
表面に弗素添加酸化膜等の低誘電率絶縁膜４３０をＬＰ
ＣＶＤ法等により形成し、ソース・ドレイン電極及びゲ
ート電極と上層の配線を接続するコンタクトホールをＰ
ＥＰ及びＲＩＥ等により形成し、さらにそのコンタクト
ホールに金属配線４３１を形成することで、本実施形態
の電界効果型トランジスタが完成する。
【０１１４】尚、上記第三乃至第四の各実施の形態で
は、半導体基板及びソース・ドレイン電極を構成する半
導体層に夫々バルクシリコン基板、シリコン層等を用い
て説明したが、本発明はこれに限るものでなく、他のＳ
ＯＩ基板、ＧａＡｓ、ＩｎＧａＡｓ、ＳｉＧｅ等の化合
物半導体からなる基板や半導体層、を用いてもよい。
又、炭素を含有する絶縁膜として酸化膜を用いて説明し
たが、このほか、窒化膜、オキシナイトライド膜等の他
の絶縁膜を用いてもよい。
【０１１５】
【発明の効果】以上、詳述してきた様に、本発明の第
一、第二、及び第四によれば、単一の酸化工程で、第１
素子領域、及び第２素子領域とに互いに膜厚の異なる絶
縁膜を形成可能である。さらに、例えば、不純物濃度の
調整工程に引き続き、炭素含有半導体層を形成、あるい
は含有する炭素量を調整することで、リソグラフィー工
程の増加を伴うことなく、つまり、半導体層への炭素の
添加工程以外に、従来の単一絶縁膜の形成工程になんら
の工程を追加することなく、互いに異なる膜厚の絶縁膜
を形成可能である。又、本発明の第三によれば、領域毎
の素子特性に適した半導体集積回路装置を提供できる。
【０１１６】又、本発明の第五によれば、接合深さのば
らつきがなく、よって、しきい値電圧のばらつきが抑制
された電界効果型トランジスタが得られる。又、ソース
・ドレイン電極の半導体層にある多少の結晶欠陥は素子
の性能に対して悪影響を与えない電界効果型トランジス
タが得られる。又、ソース・ドレイン中の導電性不純物
の下方への拡散を防止し、熱処理等の導電性不純物を移
動する誘起する半導体製造工程を経てもこの接合部の深
さはこの絶縁膜の位置に一致し、一定に保たれる為、上
記構造形成後、施せる熱工程等に対する制約が大きく緩
和される。さらにまた、ソース・ドレイン電極と半導体
基板との間にあがれるリーク電流の少ない電界効果型ト
ランジスタが得られる。
【０１１７】又、本発明の第六によれば、上述の構造を
ゲートの加工工程の一連として、酸化工程以外に、従来
の工程に特に工程を追加することなく、ソース・ドレイ
ン電極の下部の所望の位置に精度よく選択的に炭素含有
絶縁体膜を形成する事ができる。又、ソース・ドレイン
電極となるべき半導体層を形成する際に、従来にない新
たな工程を追加することなく、或いは、半導体層の堆積
後、上記の過程を繰り返す簡略な工程により、ソース・
ドレイン電極の下部に絶縁膜が挿入された電界効果型ト
ランジスタを製造することが可能である。
【図面の簡単な説明】
【図１】本発明にかかる、炭素原子を用いて半導体基板
表面の酸化速度を特定の領域だけ変調する方法を示す概
念図。
【図２】本発明の第１の実施の形態に係るメモリー、ロ
ジック混載の半導体集積回路装置を製造するために、異
なる膜厚のゲート酸化膜を同一基板上に形成するまでの
簡略な製造工程の一部を示す断面図。
【図３】炭素含有シリコン層（点線）と炭素を含まない
シリコン層（実線）を酸化した時に形成されるシリコン
酸化膜の膜厚を、酸化時間の関数として示した図。
【図４】炭素含有酸化シリコン膜の膜厚を、炭素含有シ
リコン層に含まれるシリコン原子と結合している炭素濃
度（原子％）の関数として示した図。
【図５】第１の実施の形態に係る製造工程のうち、図２
に続く一部を示す断面図。
【図６】本発明の第１素子領域及び第２素子領域の素子
構造の一例を示す断面図。
【図７】本発明の第１素子領域及び第２素子領域が混載
形成された半導体集積回路装置の平面図。
【図８】本発明の第２の実施の形態に係るメモリー、ロ
ジック混載の半導体集積回路装置を製造するために、異
なる膜厚のゲート酸化膜を同一半導体基板上に形成する
までの簡略な製造工程の一部を示す断面図。
【図９】第２の実施の形態に係る製造工程のうち、図８
に続く一部を示す断面図。
【図１０】炭素含有シリコン層が形成された試料、及び
炭素含有シリコン層を２つの処理時間でＤＨＦ溶液にて
処理した試料、炭素を含まないシリコン層の試料を酸化
した時に形成されるシリコン酸化膜の膜厚を示す図。
【図１１】本発明の第３の実施形態である、ソース・ド
レイン電極の下部に炭素含有の酸化シリコン膜を備えた
サリサイド型Elevated Source Drain MOSFETの製造方法
の一部を説明する為の工程別断面図である。
【図１２】図１に続いて、第１の実施形態を説明するた
めの工程別断面図である。
【図１３】本発明における炭素含有シリコン膜上に形成
された熱酸化膜と通常の熱酸化膜のＤＨＦ溶液中でのエ
ッチングの進行を、溶液中に浸された時間と残った膜厚
との関係で示す図である。
【図１４】本発明の第２の実施形態である、ソース・ド
レイン電極の下部に炭素含有の酸化シリコンを備えたEl
evated Source Drain MOSFETの製造方法の一部を説明す
る為の工程別断面図である。
【図１５】本発明の従来の技術を説明するための素子断
面図である。
【符号の説明】
１０，１００，２００，３００，４００…シリコン基
板、 １１，２０１，３０１，４０１…素子分離領域、 １０１，２０３，３０４…レジストマスク １０２，２０５，３０３…炭素含有シリコン層、 ２０２，３０５…第１不純物領域、 ２０４，３０２…第２不純物領域、 １０３ａ，２０６，３０７…第１素子領域の厚い酸化
膜、 １０２ａ，２０７，３０８…第２素子領域の薄い酸化
膜、 Ａ…第１素子領域、 Ｂ…第２素子領域、 Ｇ、４０３…ゲート電極 ４０５…絶縁膜、 ４０６…ゲート側壁絶縁膜、 ４０７…ゲート絶縁膜、 ４０８ａ，４０８ｂ…ソース・ドレインオーバーエッチ
ング領域、 ４０９ａ，４０９ｂ…ソース・ドレインオーバーエッチ
ング領域に露出するシリコン垂直界面、 ４１０ａ，４１０ｂ…窒素含有シリコン膜、 ４１１ａ，４１１ｂ…酸化シリコン膜、 ４１２ａ，４１２ｂ，４２６ａ，４２６ｂ，４２６ｃ…
炭素含有酸化シリコン膜、 ４１３ａ，４１３ｂ…ソース・ドレイン領域に露出する
シリコン基板垂直界面、 ４１４ａ，４１４ｂ，４２７ａ，４２７ｂ…ソース・ド
レイン電極、 ４２５，４２７ｃ…（アモルファス）シリコン層、 ４２０ａ，４２０ｂ，４２０ｃ…サリサイド膜、 Ｉ１，Ｉ２，Ｉ３，４３０…層間絶縁膜、 ４３１…金属配線。

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面の第１素子領域に炭
    素含有半導体層を形成する工程と、前記炭素含有半導体
    層よりも炭素含有量の少ない半導体層を、前記主表面に
    具備する第２素子領域を形成する工程と、前記炭素含有
    半導体層、及び前記半導体層を各々の炭素含有量に依存
    した膜厚を備える複数のゲート絶縁膜とする工程と、前
    記ゲート絶縁膜を備える電界効果型トランジスタを複数
    個形成する工程とを具備することを特徴とする半導体集
    積回路装置の製造方法。
  2. 【請求項２】 前記炭素含有半導体層を、前記第１素子
    領域の不純物濃度調整工程のパターンを用いて形成する
    ことを特徴とする請求項１記載の半導体集積回路装置の
    製造方法。
  3. 【請求項３】 半導体基板の主表面の第１素子領域、及
    び第２素子領域に炭素含有半導体層を形成する工程と、
    前記第２素子領域の炭素含有半導体層の炭素含有量を変
    調し、前記第１素子領域の炭素含有半導体層よりも炭素
    含有量の少ない半導体層とする工程と、前記炭素含有半
    導体層、及び前記半導体層を各々の炭素含有量に依存し
    た膜厚を備える複数のゲート絶縁膜とする工程と、前記
    ゲ−ト絶縁膜を備える電界効果型トランジスタを複数個
    形成する工程とを具備することを特徴とする半導体集積
    回路装置の製造方法。
  4. 【請求項４】 前記炭素含有量を変調する工程を、前記
    第２素子領域の不純物濃度調整工程のパターンを用いて
    行うことを特徴とする請求項３記載の半導体集積回路装
    置の製造方法。
  5. 【請求項５】 前記炭素含有量を変調する工程は、前記
    炭素含有半導体層表面をＨＦ溶液に浸して行うことを特
    徴とする請求項３記載の半導体集積回路装置の製造方
    法。
  6. 【請求項６】 前記第１素子領域の複数の電界効果型ト
    ランジスタは論理演算回路を構成し、前記第２素子領域
    の複数の電界効果型トランジスタは記憶回路を構成し、
    前記主表面上にこれらの異なる機能回路を混載形成する
    ことを特徴とする請求項１または請求項３記載の半導体
    集積回路装置の製造方法。
  7. 【請求項７】 前記主表面を炭素をプラズマガス中に含
    有する前記プラズマに露呈することにより前記炭素含有
    半導体層を形成することを特徴とする請求項１または請
    求項３記載の半導体集積回路装置の製造方法。
  8. 【請求項８】 半導体基板の主表面に形成された第１素
    子領域及び第２素子領域と、前記第１素子領域に形成さ
    れた、炭素含有のゲート絶縁膜を備える電界効果型トラ
    ンジスタと、前記第２素子領域に形成された、前記ゲー
    ト絶縁膜よりも炭素含有量の少ないゲート絶縁膜を備え
    る電界効果型トタンジスタとを具備することを特徴とす
    る半導体集積回路装置。
  9. 【請求項９】 前記第２素子領域の電界効果型トタンジ
    スタは、記憶回路の構成素子であり、前記第１素子領域
    の電界効果型トランジスタは、論理演算回路の構成素子
    であることを特徴とする請求項８記載の半導体集積回路
    装置。
  10. 【請求項１０】 半導体基板の主表面に炭素を含有する
    第１半導体層を形成する工程と、前記主表面に、第１半
    導体層よりも炭素含有量の少ない第２半導体層を形成す
    る工程と、前記主表面を所定雰囲気に晒して、前記第１
    及び第２半導体層を各々第１及び第２絶縁膜とする工程
    とを具備することを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 前記第１及び第２絶縁膜は複数の素子
    を構成し、同一機能を発揮する膜であることを特徴とす
    る請求項１０記載の半導体装置の製造方法。
  12. 【請求項１２】 半導体基板の主表面に形成された素子
    分離領域と、前記素子分離領域に囲まれた素子領域と、
    前記素子領域の前記半導体基板上に形成されたゲート電
    極と、前記ゲート電極の制御により前記半導体基板の表
    面領域に形成されるチャネル領域と、前記チャネル領域
    を両側から挟むように前記半導体基板表面に形成された
    ソース・ドレイン電極と、前記ソース・ドレイン領域の
    下方に形成された炭素含有絶縁膜とからなることを特徴
    とする半導体装置。
  13. 【請求項１３】 前記ソース・ドレイン電極は前記炭素
    含有絶縁膜と接していることを特徴とする請求項１２記
    載の半導体装置。
  14. 【請求項１４】 前記炭素含有絶縁膜は前記ゲート電極
    に自己整合していることを特徴とする請求項１２記載の
    半導体装置。
  15. 【請求項１５】 前記ソース・ドレイン電極は前記炭素
    含有絶縁膜に自己整合していることを特徴とする請求項
    １２記載の半導体装置。
  16. 【請求項１６】 前記ソース・ドレイン電極の表面は前
    記チャネル領域よりも上方に位置することを特徴とする
    請求項１２記載の半導体装置。
  17. 【請求項１７】 前記ソース・ドレイン電極と前記ゲー
    ト電極との間には絶縁膜からなるオフセット領域を有す
    ることを特徴とする請求項１２記載の半導体装置。
  18. 【請求項１８】 前記ソース・ドレイン電極の表面もし
    くは全体には金属と半導体物質との化合物が形成されて
    いることを特徴とする請求項１２記載の半導体装置。
  19. 【請求項１９】 半導体基板の主表面に素子分離領域を
    形成する工程と、前記素子分離領域に囲まれた素子領域
    の前記主表面にゲート電極を形成する工程と、前記ゲー
    ト電極の両側に、その底面が前記ゲート電極直下のチャ
    ネル領域と同等かもしくは下方に位置するソース・ドレ
    イン予定領域を形成する工程と、前記ソース・ドレイン
    予定領域の底面に炭素を含有する絶縁膜、及び前記ソー
    ス・ドレイン予定領域の側面に炭素含有量の少ない前記
    絶縁膜を形成する工程と、前記炭素を含有する絶縁膜と
    前記炭素を含有しない絶縁膜とのエッチング比を利用し
    て、前記側面の絶縁膜を選択的に除去する工程と、前記
    ソース・ドレイン予定領域にソース・ドレイン電極を形
    成する工程とを具備することを特徴とする半導体装置の
    製造方法。
  20. 【請求項２０】 前記ソース・ドレイン電極を形成する
    工程は、前記側面の絶縁膜を除去することにより露出し
    た前記半導体基板の露出面から半導体層をエピタキシャ
    ル成長法により形成する工程を含むことを特徴とする請
    求項１９記載の半導体装置の製造方法。
  21. 【請求項２１】 前記ソース・ドレイン電極の形成にあ
    たって前記半導体基板の主表面に半導体層を形成した後
    に、この半導体層の表面のうち、前記半導体基板の基板
    面と略平行な表面に選択的に炭素含有絶縁膜を形成する
    工程と、前記半導体層の表面のうち、前記基板面と略垂
    直な表面に炭素含有量の少ない絶縁膜を形成する工程
    と、前記炭素含有量の少ない絶縁膜、及びこれに隣接す
    る前記半導体層を選択的に除去する工程を行うことを特
    徴とする請求項１９記載の半導体装置の製造方法。
  22. 【請求項２２】 前記炭素含有絶縁膜を形成する工程
    は、前記半導体基板もしくは前記半導体層が形成された
    前記半導体基板を炭素含有プラズマに晒す工程を含むこ
    とを特徴とする請求項１９または請求項２１記載の半導
    体装置の製造方法。
  23. 【請求項２３】 前記炭素含有プラズマに晒す工程は、
    前記ゲート電極をプラズマに晒して加工する工程に引き
    続き行うことを特徴とする請求項２２記載の半導体装置
    の製造方法。
  24. 【請求項２４】 前記ソース・ドレイン電極表面もしく
    は全体を金属と半導体の化合物層を形成する工程をさら
    に具備することを特徴とする請求項１９記載の半導体装
    置の製造方法。
  25. 【請求項２５】 同一のエッチング工程により、前記炭
    素含有量に依存したエッチングレートを利用して前記第
    ２絶縁膜を選択的にエッチング除去する工程を具備する
    ことを特徴とする請求項１０記載の半導体装置の製造方
    法。
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