JP4143096B2 - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents

Ｍｏｓ型半導体装置及びその製造方法 Download PDF

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Description

本発明は、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴが異なる結晶面上に形成されたＭＯＳ型半導体装置及びその製造方法に関する。
ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを単結晶Ｓｉ基板上に同時に形成した相補型ＭＯＳＦＥＴ（Ｃ−ＭＯＳＦＥＴ）の高速化を実現するには、チャネル部分を流れるキャリアの移動度を高く保たなければならない。しかし、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴでは、最も高い移動度が得られる結晶面が異なる問題がある。即ち、基板としてＳｉを用いた場合、最高の電子移動度が得られる結晶面が（１００）であるのに対し、最高の正孔移動度が得られる結晶面は（１１０）であり、これがＣ−ＭＯＳＦＥＴの高速化を妨げる要因となっている（例えば、非特許文献１参照）。
そこで最近、Ｃ−ＭＯＳＦＥＴの高速化を実現するために、単結晶Ｓｉ基板上に、極性によって最適な結晶面にそれぞれのチャネル面を形成し、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化するＤＳＢ（Direct Silicon Bonding）という手法が提案されている。この方法では、特定の表面方位を有する単結晶Ｓｉ基板上に、主表面がこれとは異なる単結晶Ｓｉ層を直接張り合わせ、一部の領域の表面単結晶Ｓｉ層をイオン注入などで非晶質化し、引き続き下層の単結晶Ｓｉ基板を参照して再結晶化させることで、当該領域の表面結晶方位を転換し、極性によって最適な結晶面にそれぞれのチャネル面を形成する（例えば、非特許文献２参照）。
一方、Ｃ−ＭＯＳＦＥＴの微細化に伴い、ソース・ドレイン領域の接合位置を浅く保ちつつ、且つソース・ドレイン領域の電気抵抗を低く抑えるためには、これをシリサイド化することが必要になる。
しかし、ＤＳＢ基板では、Ｓｉ層が直接張り合わされ、この基板接合面に付随した結晶欠陥が素子形成主表面下の極浅い位置に導入されることになるので、ＤＳＢ基板に付随した結晶欠陥の影響により、シリサイド層から放出された金属原子の拡散の速度が変調を受ける（Transient enhanced diffusion）。そして、金属原子が突出的に拡散し容易に接合面に達し、結果として、著しい接合リークを発生してしまうという困難が生じる。
この困難を解消すべく選択Ｓｉ成長によってエレベーティッド・ソース・ドレイン構造を実現しようとしても、追加形成されるＳｉ層の厚みがＭＯＳＦＥＴの極性により異なってしまったり、追加形成されるＳｉ層をゲート電極の高さに匹敵するほど厚く形成しなければならず、均一で均質な成膜が極めて難しくなる。その上、ゲート電極に隣接した領域でその膜厚が薄くなる。このため、選択Ｓｉ成長膜をいくら厚くしても、接合リークを抑制する機能は限られてしまうことになる。
H.Irie et.al, IEDM Tech. Dig. pp.225-228, 2004 C.Sung et.al, IEDM Tech. Dig. pp.235-238, 2005
このように従来、Ｃ−ＭＯＳＦＥＴの高速化をはかるためにＤＳＢ基板を用いる方法では、シリサイド層から放出された金属原子の拡散により接合リークが発生するという問題がある。さらに、これを解消すべくエレベーティッド・ソース・ドレイン構造を実現しても、均一で均質な成膜が極めて難しいため、選択Ｓｉ成長膜をいくら厚くしても接合リークを抑制する機能は限られてしまう問題があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＤＳＢ基板を用いて極性によって最適な結晶面にそれぞれのチャネル面を形成する構造において、浅いソース・ドレイン接合位置を保ちつつソース・ドレイン電極上部がシリサイド化され、且つ接合リークが低く抑えられたＭＯＳ型半導体装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、ＭＯＳ型半導体装置において、ｐＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１１０）面の第１の領域と、ｎＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１００）面の第２の領域と、を同一主面に有する基板と、前記第１の領域上及び前記第２の領域上にそれぞれ、ゲート絶縁膜を介して形成されたゲート電極と、前記第１の領域のゲート電極の両側に形成された第１のソース・ドレイン領域と、前記第２の領域のゲート電極の両側に形成された第２のソース・ドレイン領域と、前記第１のソース・ドレイン領域上に形成され、Ｎ原子の含有量が面密度で８．５×１０13ｃｍ-2以上８．５×１０14ｃｍ-2以下で、且つＦ原子の含有量が面密度で５．０×１０12ｃｍ-2より少ない第１のシリサイド層と、前記第２のソース・ドレイン領域上に形成され、Ｆ原子の含有量が面密度で５．０×１０13ｃｍ-2以上の第２のシリサイド層と、を具備したことを特徴とする。
また、本発明の一態様は、ＭＯＳ型半導体装置の製造方法において、ｐＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１１０）面の第１の領域と、ｎＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１００）面の第２の領域と、を主面に有する基板を作製する工程と、前記第１の領域及び第２の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第１の領域のゲート電極の両側に第１のソース・ドレイン領域を形成し、且つ前記第２の領域のゲート電極の両側に第２のソース・ドレイン領域を形成する工程と、前記第１のソース・ドレイン領域の上部を含む領域に１．０×１０14ｃｍ-2以上１．０×１０15ｃｍ-2以下のＮ原子を導入する工程と、前記第２のソース・ドレイン領域の上部を含み、且つ前記第１のソース・ドレイン領域を除く領域に１．０×１０14ｃｍ-2以上のＦ原子を導入する工程と、前記Ｎ原子が導入された第１のソース・ドレイン領域上及び前記Ｆ原子が導入された第２のソース・ドレイン領域上にそれぞれ金属膜を堆積する工程と、前記金属膜を熱処理してシリサイド化し、前記第１のソース・ドレイン領域及び第２のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、を含むことを特徴とする。
また、本発明の一態様は、ＭＯＳ型半導体装置の製造方法において、ｐＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１１０）面の第１の領域と、ｎＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１００）面の第２の領域と、を主面に有する基板を作製する工程と、前記第１の領域及び第２の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第１の領域のゲート電極の両側に第１のソース・ドレイン領域を形成し、且つ前記第２の領域のゲート電極の両側に第２のソース・ドレイン領域を形成する工程と、前記第１のソース・ドレイン領域及び第２のソース・ドレイン領域上にそれぞれ、Ｎ原子が５×１０19ｃｍ-3以上２．５×１０20ｃｍ-3以下含有された追加Ｓｉ層を形成する工程と、前記第２のソース・ドレイン領域上の追加Ｓｉ層を含み、且つ前記第１のソース・ドレイン領域上の追加Ｓｉ層を除く領域に１．０×１０14ｃｍ-2以上のＦ原子を導入する工程と、前記各追加Ｓｉ層上にそれぞれ金属膜を堆積する工程と、前記金属膜を熱処理してシリサイド化し、前記第１のソース・ドレイン領域及び第２のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、を含むことを特徴とする。
本発明によれば、ｐＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１１０）面の第１の領域に１．０×１０14ｃｍ-2以上１．０×１０15ｃｍ-2以下のＮ原子を導入し、ｎＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１００）面の第２の領域に１．０×１０14ｃｍ-2以上のＦ原子を導入することにより、第１のソース・ドレイン領域上の第１のシリサイド層のＮ原子の含有量を面密度で８．５×１０13ｃｍ-2以上８．５×１０14ｃｍ-2以下に設定することができ、第２のソース・ドレイン領域上の第２のシリサイド層のＦ原子の含有量を面密度で５．０×１０13ｃｍ-2以上に設定することができる。従って、シリサイド層から放出された金属原子のＤＳＢ基板側への拡散を抑制することができ、これにより浅いソース・ドレイン接合位置を保ちつつ、ソース・ドレイン電極上部がシリサイド化された構造において、接合リークを低く抑えることができる。
まず、実施形態を説明する前に、本発明の基本原理について説明する。
前述したように、Ｃ−ＭＯＳＦＥＴの高速化をはかるためにＤＳＢ基板を用いる方法では、結晶方位の異なるＳｉ層が直接張り合わされているために、この基板接合面には当然ながら、多数の格子不整合による転位などの結晶欠陥が存在することになる。また、微小な領域を局所的に精度良く非晶質化、再結晶化するためには、張り合わせる単結晶Ｓｉ層は、非常に薄く設定されなければならない。
従って、このような基板接合面に付随した結晶欠陥は、素子形成主表面下の極浅い位置に導入されることになる。勿論、Ｓｉ層は直接張り合わされているので、この基板接合面上にＭＯＳＦＥＴを形成する場合、ソース・ドレイン拡散層と、この基板接合面との間には、絶縁物質が存在しない。当然、ソース・ドレイン拡散層の形成するｐｎ接合が基板接合面と近接した場合、基板接合面近傍に存在する、或いはこれから派生した結晶欠陥により、大きな接合リークが発生することになる。
加えて、Ｓｉ層が直接張り合わされているので、ソース・ドレイン拡散層の形成するｐｎ接合から基板へ流れるリーク電流の発生に関しては、従来の単結晶基板上にＣ−ＭＯＳＦＥＴを形成する場合と同じ困難がそのまま存続することになる。
特に、ｐｎ接合のシリサイド化に伴う接合リークの発生は深刻である。一般に、チャネル電流の高速伝達を確保するためには、ソース・ドレイン電極の低抵抗化を図らなければならないが、これを実現するために、ソース・ドレインの上部を一部、金属と化合（シリサイド化）させることが行われる。シリサイドを行うための金属種としては、Ｃｏ，Ｔｉ，Ｎｉのような元素が使用されているが、このうち細線形状にしたときに電気抵抗の上昇（細線効果）がみられず、微細化ＬＳＩに対応可能なシリサイド化用の金属種はＮｉである。
ＳｉとＮｉの金属化合反応（シリサイド化反応）は、ＣｏＳｉ2 の形成温度である８００℃よりも低温の４５０℃で行うことができ、この際、低電気抵抗相であるＮｉＳｉという相が形成される。ＮｉＳｉ相は、さらに高温の熱処理を施すと、７５０℃前後で電気抵抗の高いＮｉＳｉ2 という最終相へ転移していく。ＬＳＩに利用するのは、抵抗率の小さいＮｉＳｉ相となる。
しかし、シリサイド形成時、或いはその後の熱処理に伴い、これらの金属原子がソース・ドレイン領域を形成するＳｉ中を急速に拡散し、浅いｐｎ接合を形成した場合、容易に接合部分にまで到達してしまう。このため、著しい接合リークをもたらす。低抵抗相のＮｉＳｉを形成した後、微細なＭＯＳＦＥＴの狭小なソース・ドレイン領域に形成された、ＮｉＳｉと電気配線物質との良好な電気的接続を、上記ソース・ドレイン領域より更に小さい開口部のコンタクトホールを通じて達成しようとする時には、５００℃程度の熱処理が必要になるが、ＮｉＳｉ2 への相転移温度である７５０℃よりも遙かに低いこのような熱処理に際してさえ、Ｎｉ原子は急速に拡散し、１４０ｎｍの深さにまで達してしまうほどである。
実際、図１に、接合深さを変えたＳｉ（１００）面上のｎ+／ｐ接合上に、ＮｉＳｉを３０ｎｍ形成し、５００℃，９０ｍｉｎの熱処理を施したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に示す。シリサイド膜よりずっと深い、接合深さ１４０ｎｍ付近で、既に接合リークが発生していることが分かる。これは、Ｎｉ原子が基板中に拡散した結果である。
このように、金属原子の高速な拡散は、金属とＳｉが接した面では不可避的に進行する。Ｓｉ基板の深くに侵入した金属原子により、Ｓｉの禁止帯中にリークの生成を媒介する準位が形成される。当然ソース・ドレイン領域の接合部分に準位が形成されれば、ここにリーク電流が発生してしまう。ソース・ドレイン接合部分を通じて電流が漏れ出すと、素子の動作が損なわれたり、消費電力が増大したり、ＤＲＡＭなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。
特に、ＤＳＢ基板では、Ｓｉ層が直接張り合わされ、基板接合面に付随した結晶欠陥が、素子形成主表面下の極浅い位置に導入されることになるので、このような接合リークの発生を回避することが最重要の課題となる。何故なら、これらのＤＳＢ基板に付随した結晶欠陥の影響により、シリサイド層から放出された金属原子の拡散の速度が変調を受け、金属原子が突出的に拡散し容易に接合面に達し、結果として、著しい接合リークを発生してしまう可能性があるからである。
上記のように本発明者らは、ＮｉＳｉがＮｉＳｉ2 への相転移温度である７５０℃よりも遙かに低いが、ＮｉＳｉと電気配線物質との良好な電気的接続を小さい開口部のコンタクトホールを通じて達成しようとする時には不可欠な５００℃前後の熱処理を行っただけでも、シリサイド膜よりずっと深い接合で既に接合リークを発生させることを発見した。
そこで本発明者らは、ＮｉＳｉの熱的不安定性に起因した接合リークが、Ｓｉ中の不純物の存在により、どのように変化するかをさらに詳細に調べた。その結果、接合リークが不純物の導入に依って抑制可能なこと、しかもＮｉＳｉを形成するＳｉ表面の面方位によって、接合リークを抑制するのに効果的な不純物の種類が異なることを新たに発見した。
以下、このことを、図２〜図１０を用いて詳しく説明する。
［Ｓｉ（１００）面上に形成されたＮｉＳｉの場合］
まず、本発明者らは、ＮｉＳｉの形成に先立ち、（１００）Ｓｉ基板表面にＦ、或いはＮを、加速エネルギー２ｋｅＶの条件でイオン注入した後にＮｉＳｉを形成し、これに５００℃の熱処理を９０分間施した時、接合リークがどのように変化するかを観察した（M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.44, No. 4A, pp.1673-1681 2005）。
図２には、電気的接合深さ９２ｎｍでの接合リーク電流密度を、イオン注入量の関数として示した。
Ｎイオン注入の場合、注入量が１．０×１０14ｃｍ-2では、１桁程度のリーク低減が見られるのみだが、Ｆイオン注入の場合、同じ注入量で６桁程度の著しいリーク電流の低減を達成できる。Ｎイオン注入がＦイオン注入と同程度のリーク低減効果を発揮するのは、注入量が１．０×１０15ｃｍ-2に達した時である。
さらに本発明者らは、このようなＦ或いはＮのイオン注入が、その後に形成されるＮｉＳｉ層の抵抗率にどのような影響を及ぼすかを調査した。
図３に、ＮｉＳｉの形成に先立ち、Ｓｉ基板表面にＦ，Ｎを加速エネルギー２ｋｅＶの条件でイオン注入した後、ＮｉＳｉを３０ｎｍ形成し、これに５００℃，９０分の熱処理を施したときのシート抵抗を、イオン注入量の関数としてＦ，Ｎそれぞれに対して示してある。
Ｎイオン注入の場合、十全なリーク抑制効果を期待できる注入量１．０×１０15ｃｍ-2では、シート抵抗が上昇してしまうことが見て取れる。一方、Ｆイオン注入の場合、十全なリーク抑制効果を得られる注入量１．０×１０14ｃｍ-2で、同時にシート抵抗が最も低くなっている。また、１．０×１０15ｃｍ-2という高濃度の注入を行っても、シート抵抗の上昇はＮに比べて軽微なものとなっていることが分かる。
また、詳細な実験、解析からＦイオン注入を行った場合、熱処理時間を延ばしても、接合リークは増加しないことも確認できた。即ち、Ｆイオン注入によって、Ｎｉの基板深部への拡散浸潤は完全に停止することが判明した。
これらのことから、Ｓｉ（１００）面上に形成するｎＭＯＳＦＥＴに適応可能で、Ｎｉの基板深部への拡散浸潤を阻止し、抵抗率の上昇などの副作用なしに、接合リーク抑制を効果的に達成できるのは、Ｆイオン注入であることが明確となった。
［Ｓｉ（１１０）面上に形成されたＮｉＳｉの場合］
次に、本発明者らは、ＮｉＳｉの形成に先立ち、（１１０）Ｓｉ基板表面にＦ或いはＮを、加速エネルギー２ｋｅＶの条件でイオン注入した後にＮｉＳｉを形成し、これに５００℃の熱処理を施した時、接合リークがどのように変化するかを新たに観察した。
この結果、これらの不純物による接合リーク抑制機能は、（１００）Ｓｉ基板表面にＮｉＳｉを形成する場合と大きく異なることが明らかとなった。
図４に、（１１０）Ｓｉ基板表面に注入量１．０×１０14ｃｍ-2でＦ或いはＮを注入後、ＮｉＳｉを３０ｎｍ形成し、これに５００℃，１０分の熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した。
不純物を導入することにより、接合リークは低減されるものの、（１００）面上に注入した場合と全く異なり、（１１０）面上では明らかに、Ｎを注入した方がＦを注入した場合より、リークがより低く抑制されていることが分かる。特に、浅い接合深さでは、Ｎの優位性が顕著である。（１００）面上に注入を行った場合、Ｎが十全なリーク抑制能を得るのは、１．０×１０15ｃｍ-2という高濃度の注入が必要となり、これに伴う抵抗率の上昇などの副作用が顕在化してしまった。しかし、（１１０）面上では、１．０×１０14ｃｍ-2という軽微なＮの注入量で十全なリーク抑制能が得られていることが明らかとなった。
同様に、図５に、（１１０）Ｓｉ基板表面に注入量１．０×１０14ｃｍ-2でＦ或いはＮを注入後、ＮｉＳｉを３０ｎｍ形成し、これに５００℃，９０分の熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した。
熱処理時間を延ばしても、Ｎによる接合リーク抑制機能のＦ注入に対する優位性に変化は無いことが分かる。但し、Ｆ注入の場合に、殊に浅い接合深さにおいて、５００℃，１０分の熱処理に比してリーク電流が低減されている。このことを見ると、Ｓｉ（１１０）面へのＦ注入自体によって、特異的なリーク誘起性の欠陥が表面付近で導入されていることが示唆される。しかし、このようなＦ注入自体による欠陥の導入はＳｉ（１００）面への注入では認められなかった。従って、このＦ注入自体による誘起性の欠陥導入現象は、Ｓｉ（１１０）面へＦを注入する場合に特有な、面方位に依存した現象である。一方、Ｎ注入の場合には、このような注入自体による基板表面付近への副作用は、結晶面を問わず存在しない。このことは、注目に値する。
勿論、このようなＦ注入自体によるＳｉ（１１０）表面付近での特異的欠陥を回復するためには、５００℃よりさらに高温の熱処理が必要であることは明らかである。一方、Ｓｉ表面付近に導入されたＦは、熱処理に伴い容易に表面から離脱してしまうことが知られている。従って、Ｓｉ（１１０）表面付近での特異的欠陥を回復するために、シリサイド化に先立ち、欠陥回復用の高温の熱処理を施せば、せっかく注入したＦそのものが表面から離脱し、Ｆによる接合リーク抑制機能自体が消失してしまう。依って、シリサイド化前の熱処理で、Ｆ注入自体によるＳｉ（１１０）表面付近での特異的欠陥を回復することはできない。
これに対し、Ｎは注入後に熱処理を施してもＳｉ基板表面から離脱することは無く、従って万が一、注入自体による欠陥が誘起されたとしても、その回復をシリサイド化に先立つ熱処理によって行うことも可能となる。この意味でも、ＮのＦに対する優位性はますます顕著になってくる。
図６には、（１１０）Ｓｉ基板表面に注入量１．０×１０14ｃｍ-2でＦ或いはＮを注入後、ＮｉＳｉを３０ｎｍ形成し、これに５００℃の熱処理を行った場合に、接合リーク電流密度が１．０×１０-6Ａ/ｃｍ2 を示すシリサイド層下面からの電気的接合深さを測定し、この２乗を熱処理時間の関数として示した。
Ｆ注入の場合、注入自体によるＳｉ（１１０）表面付近での特異的欠陥導入によりＳｉ基板深くまで接合リークが発生してしまうことが、短時間熱処理で顕著に示されている。５００℃，３０分の熱処理でこれらの注入自体によるリークは一旦低減するが、これ以降更に熱処理を続けた場合、再び接合リークが上昇することも分かる。特に、３０分以降、深さの２乗が熱処理時間に直線的に依存していることから、ＮｉＳｉ層から放出されたＮｉが、Ｓｉ基板内へ拡散機構に則り浸潤していることが分かる。
前述したように、Ｓｉ（１００）表面にＦを導入した場合は、ある深さ以上へのＮｉの基板深部への拡散浸潤を完全に停止できていた（M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.44, No. 4A, pp.1673-1681 2005）。これとは対照的に、Ｓｉ（１１０）面に形成されたＮｉＳｉに対するＦのリーク抑制能は極めて限定的であることが、このデータから今回初めて分かった。さらに、詳細に調査した結果、Ｆの注入によって、Ｓｉ基板［１１０］方向（Ｓｉ（１１０）面に垂直な深さ方向）へのＮｉの拡散浸潤が加速される場合さえあることも判明した。従って、Ｆ注入の場合、シリサイド化後の長時間の熱処理で、Ｓｉ（１１０）面へのＦ注入に固有の、Ｓｉ（１１０）表面付近での特異的欠陥を回復しようとしても、今度は、ＮｉＳｉ起因の接合リークが発生してしまうという本質的困難に直面することになる。
これに対し、Ｎ注入の場合、注入自体によるＳｉ（１１０）表面付近での特異的欠陥導入が無いので、非常に浅い接合まで接合リークが抑制できていることが分かる。依って、一貫してＮはＦに対して接合リーク抑制能が優れているといえる。加えて、Ｆ注入の場合は、３０分以降、ＮｉＳｉ層から放出されたＮｉがＳｉ基板内へ、拡散機構に則り無制限に浸潤を開始してしまうのに対し、Ｎ注入の場合、浸潤速度が時間と共に減少し、浸潤がある接合深さで実質的に停止することは注目に値する。従って、ＮのＦに対する優位性は、浅接合或いは長時間熱処理でより顕著となることが判明した。
このことを更に明確にするために、図７には、接合リーク電流密度を１．０×１０-6Ａ/ｃｍ2 以下に抑制するために許される５００℃での熱処理時間を、シリサイド層下面からの電気的接合深さ位置の関数として、Ｆを注入した場合、及びＮを注入した場合のそれぞれに対して示した。
まず、Ｎを導入する以外では、シリサイド層下面から２０ｎｍ〜３０ｎｍの接合深さで、接合リーク電流を抑制することはできないことが、この図から明白に示されている。Ｆ注入では、Ｓｉ（１１０）表面付近での特異的欠陥導入、及びその後のＮｉＳｉ層からのＮｉの放出、Ｓｉ基板内への拡散機構によって、このような浅い接合に対して、有効的にリークを抑制することが適わないのである。一方、Ｎ注入の場合、注入自体によるＳｉ（１１０）表面付近での特異的欠陥導入が無いので、この接合深さ範囲では、熱処理時間をシリサイド層下面からの電気的接合深さＸｊに応じて、以下の近似式（Ａ）に示す最大許容時間Ｔａ以下に制限すれば、接合リークが抑制できることが分かった。
Ｔａ＝ｃ3 ×ｌｎ｛ｃ2／（ｃ1−Ｘｊ2）｝ ［ｍｉｎ］ …（Ａ）
Ｘｊ：シリサイド層下面からの電気的接合深さ ［ｎｍ］
Ｔａ：最大許容時間 ［ｍｉｎ］
ｃ1 ＝ ９０７ ［ｎｍ2 ］
ｃ2 ＝ ５３３ ［ｎｍ2 ］
ｃ3 ＝ ３９．３ ［ｍｉｎ］
また、これより深い接合深さでは、Ｎを注入した場合、Ｎｉの浸潤が実質的に停止し、この接合深さまで及ばないので、実効的に熱処理時間に対する制約は無くなる。これに対し、Ｆを注入した場合、ＮｉがＳｉ基板内へ、拡散機構に則り無制限に浸潤を続けるので、接合リーク電流を抑制するためには、熱処理時間をシリサイド層下面からの電気的接合深さＸｊに応じて、以下の近似式（Ｂ）に示す最大許容時間Ｔｂ以下に厳しく制限しなければならない。
Ｔｂ＝（Ｘｊ2−ｃ4）／ｃ5 ［ｍｉｎ］ …（Ｂ）
Ｘｊ：シリサイド層下面からの電気的接合深さ ［ｎｍ］
Ｔｂ：最大許容時間 ［ｍｉｎ］
ｃ4 ＝ ６３３ ［ｎｍ2 ］
ｃ5 ＝ ７．３６ ［ｍｉｎ］
最後に、シリサイド層下面から２０ｎｍ以内の接合深さで、リーク電流密度を１．０×１０-6ｃｍ-2Ａ以下に抑制することができないのは、シリサイド化そのものに起因するＮｉの浸潤によるものと考えられる。即ち、２０ｎｍが、ＮｉＳｉ層を形成した場合に、リークの発生なしに実現できる最も浅い接合のシリサイド層下面からの深さということになる。
さらに、図８には、（１１０）Ｓｉ基板表面に注入量１．０×１０13ｃｍ-2で、Ｆ或いはＮを注入後、ＮｉＳｉを３０ｎｍ形成し、これに５００℃，９０分の熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した。
Ｆ，Ｎ何れの場合でも、注入量１．０×１０13ｃｍ-2では顕著なリーク抑制効果は望めないことが理解できる。従って、（１１０）Ｓｉ面に形成されたＮｉＳｉ層起因の接合リークを抑制するためには、Ｎを１．０×１０13ｃｍ-2以上、十全な効果を発揮するためには１．０×１０14ｃｍ-2以上の面密度で導入することが必要となる。
一方、Ｎ注入の場合、前記図３に示したように、高濃度に注入を行うと、ＮｉＳｉの抵抗率の上昇が顕著になる。従って、抵抗率の上昇を回避しつつ、且つ（１１０）Ｓｉ面に形成されたＮｉＳｉ層起因の接合リークを十全に抑制するためには、Ｎを１．０×１０14ｃｍ-2以上１．０×１０15ｃｍ-2以下、望ましくは５．０×１０14ｃｍ-2以下の面密度で導入すればよいことになる。
最後に本発明者らは、Ｓｉ（１００）面上に形成されたＮｉＳｉの熱的安定性を確保し、ＮｉのＳｉ基板への拡散浸潤を阻止し、接合リークの発生を効果的に抑止するＦ原子、及びＳｉ（１１０）面上に形成されたＮｉＳｉの熱的安定性を確保し、ＮｉのＳｉ基板への拡散浸潤を阻止し、接合リークの発生を効果的に抑止するＮ原子が、それぞれＮｉＳｉ膜中にどのように取り込まれているかを分析した。
図９に、ＦをＳｉ（１００）面に、及びＮをＳｉ（１１０）面に、それぞれ１×１０14ｃｍ-2注入した後、ＮｉＳｉを３０ｎｍ形成したときに、ＮｉＳｉ層内、及びＳｉ基板表面付近に存在するＦ、及びＮの分布をＳＩＭＳ分析した結果を示す。
Ｓｉ（１００）面上に形成されたＮｉＳｉ膜中に取り込まれたＦの総量（面密度）は５．０×１０13ｃｍ-2であった。また、Ｆの分布はＮｉＳｉ／Ｓｉ界面にピークを持ち、その濃度は６．０×１０19ｃｍ-3となった。
また、Ｓｉ（１１０）面上に形成されたＮｉＳｉ膜中に取り込まれたＮの総量（面密度）は８．５×１０13ｃｍ-2であった。Ｎの注入量を１×１０15ｃｍ-2とした場合は、ＮｉＳｉ膜中に取り込まれたＮの総量（面密度）は８．５×１０14ｃｍ-2であった。さらに、Ｎの分布はＮｉＳｉ膜中にピークを持ち、その濃度は５．０×１０19ｃｍ-3、ＮｉＳｉ／Ｓｉ界面濃度は１．０×１０19ｃｍ-3となった。なお、Ｎが基板深くにまで導入されているのは、Ｓｉ（１１０）面にイオン注入したことにより、一部のＮがチャネリング現象を起こして深く注入されたためである。
即ち、これらの量と分布を持ったＦ，Ｎ原子がＮｉＳｉ層中に取り込まれることで、Ｓｉ（１００）面上に形成されたＮｉＳｉ膜、及びＳｉ（１１０）面上に形成されたＮｉＳｉ膜の熱的安定性は劇的に向上し、Ｎｉ原子がＳｉ基板内に遊離、拡散浸潤することを食い止めていることが明らかとなった。
以上のように、シリサイド化工程に先立ち、Ｆ原子を１×１０14ｃｍ-2程度以上Ｓｉ（１００）基板に導入すれば、シリサイド化に伴い、ＦはＮｉＳｉ膜中に取り込まれ、この膜の耐熱性を著しく向上させることになる。
同様に、シリサイド化工程に先立ち、Ｎ原子を１×１０14ｃｍ-2程度以上Ｓｉ（１１０）基板に導入し、副作用のあるＦ原子の導入を避けすれば、シリサイド化に伴い、ＮはＮｉＳｉ膜中に取り込まれ、この膜の耐熱性を著しく向上させることになる。
従って、ＤＳＢ基板を構成するｎＭＯＳＦＥＴ形成用のＳｉ（１００）面ソース・ドレイン領域にはＦ原子を、ｐＭＯＳＦＥＴ形成用のＳｉ（１１０）面ソース・ドレイン領域にはＮ原子をそれぞれ、シリサイド化に先立ち導入することで、それぞれの極性のＭＯＳＦＥＴのリーク電流を抑制しつつ、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化できるので、Ｃ−ＭＯＳＦＥＴ回路の動作を高速化することができる。
その上、シリサイドの耐熱性が向上しているので、微細なソース・ドレイン領域上に形成されたシＮｉＳｉ層と、これにコンタクトホールの開口部を通じて接触する金属物質とを、５００℃前後の温度に保持し、良好な電気的接触を確保することが容易となる。
この結果、浅いソース、ドレイン接合位置を保ちつつ、リークを発生させないシリサイド層がＤＳＢ基板上に形成でき、短チャネル効果のない、高速、高駆動力の微細化Ｃ−ＭＯＳＦＥＴを実現できる。
以下、本発明の実施形態を図面を参照して説明する。
（第１の実施形態）
本実施形態は、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化できるＤＳＢ基板を用いたＣ−ＭＯＳＦＥＴ構造の製造に係り、ＤＳＢ基板を構成するｎＭＯＳＦＥＴ形成用のＳｉ（１００）面ソース・ドレイン領域にはＦ原子を、ｐＭＯＳＦＥＴ形成用のＳｉ（１１０）面ソース・ドレイン領域にはＮ原子をそれぞれ、シリサイド化に先立ち導入することで、それぞれの極性のＭＯＳＦＥＴのリーク電流を抑制しつつ、且つＮｉＳｉ層の熱的安定性の向上により配線金属との良好な電気的接触を確保し、浅いソース・ドレイン拡散層を有した、Ｃ−ＭＯＳＦＥＴ構造とその簡略な製造工程を具現する。
図１１は、本発明の第１の実施形態に係わるＭＯＳ型半導体装置の概略構成を示す断面図である。
図中の１０はｐ型（１１０）の単結晶Ｓｉ基板であり、この基板１０の表面部は素子分離絶縁膜１３により、ｐＭＯＳＦＥＴを形成するための面方位が（１１０）面の第１の領域１００とｎＭＯＳＦＥＴを形成するための面方位が（１００）面の第２の領域２００とに分離されている。第１の領域１００にはｎウェル１０１が形成され、第２の領域２００にはｐウェル２０１が形成されている。
ｎウェル１０１上には、ゲート絶縁膜１０２を介して第１のゲート電極１０３が形成され、ゲート部の側面には側壁絶縁膜１０５が形成されている。ｎウェル領域１０１の表面部には、ゲート部を挟むようにソース・ドレイン・エクステンション層１０４（１０４ａ，１０４ｂ）が形成され、その外側にソース・ドレイン拡散層（ソース・ドレイン領域）１０６（１０６ａ，１０６ｂ）が形成されている。そして、ソース・ドレイン拡散層１０６ａ，１０６ｂ上にはシリサイド層１１５（１１５ａ，１１５ｂ）が形成され、ゲート電極１０３上にはシリサイド層１１６が形成されている。
ｐウェル２０１上には、ゲート絶縁膜２０２を介して第２のゲート電極２０３が形成され、ゲート部の側面には側壁絶縁膜２０５が形成されている。ｐウェル領域２０１の表面部には、ゲート部を挟むようにソース・ドレイン・エクステンション層２０４（２０４ａ，２０４ｂ）が形成され、その外側にソース・ドレイン拡散層（ソース・ドレイン領域）２０６（２０６ａ，２０６ｂ）が形成されている。そして、ソース・ドレイン拡散層２０６ａ，２０６ｂ上にはシリサイド層２１５（２１５ａ，２１５ｂ）が形成され、ゲート電極２０３上にはシリサイド層２１６が形成されている。
これらを形成した基板表面には、シリコン窒化膜３１が形成され、その上に層間絶縁膜３２が形成され平坦化されている。層間絶縁膜３２には、ｐＭＯＳ領域及びｎＭＯＳ領域のそれぞれに、ソース・ドレインとの接続のためのコンタクトホールが形成されている。ｐＭＯＳ領域では、コンタクトホール内にバリア金属層１２２を介してＷプラグ１２３が埋め込み形成されている。ｎＭＯＳ領域では、コンタクトホール内にバリア金属層２２２を介してＷプラグ２２３が埋め込み形成されている。
これらを形成した基板表面には、層間絶縁膜３５が形成され、この層間絶縁膜３５に設けたコンタクトホール内にＣｕ膜１２５，２２５が埋め込み形成されている。そして、その表面には、シリコン窒化膜３７が形成されている。
次に、本実施形態のＭＯＳ型半導体装置の製造方法について、図１２〜図１４を用いて説明する。
まず、図１２（ａ）に示すように、（１１０）面を主表面とするｐ型単結晶Ｓｉ基板１０の表面に、（１００）面を主表面とするｐ型単結晶Ｓｉ基板１１を直接貼り付ける。単結晶Ｓｉ基板１０，１１を直接接合するには、まず単結晶Ｓｉ基板１０と単結晶Ｓｉ基板１１のそれぞれの表面を希釈されたＨＦ溶液などで処理した後、この表面同士を密着させて、例えばＡｒ雰囲気中で熱処理することで、これらの表面に存在する一部のＳｉ原子間の化学結合を形成させて接合する。
ここで、接合面でのそれぞれの表面の結晶性、原子配列が異なっているため、接合面の双方の全てのＳｉ原子がこのような化学結合に与れるわけではないことは言うまでもない。また、化学結合を形成した場合でも、異なる配列の原子同士が結合するためには、必ず他方の基板の結晶性を乱さなければならず、結果として、転位や終端されないＳｉなどの多くの結晶欠陥が、この接合面に発生することに注目すべきである。
次いで、図１２（ｂ）に示すように、単結晶Ｓｉ基板１０の表面に直接貼り付けられた単結晶Ｓｉ基板１１をＣＭＰ（Chemical Mechanical Polishing）法などの公知の手法を用いて薄膜化して、単結晶Ｓｉ層１２を形成する。続いて、単結晶Ｓｉ層１２を貫き単結晶Ｓｉ基板１０に達する浅い溝（shallow trench）と、それを基板表面まで埋める絶縁物質（素子分離絶縁膜）１３、例えばシリコン酸化膜を形成する。そして、素子分離絶縁膜１３によって区画された、ｐＭＯＳＦＥＴ形成予定領域（第１の領域）１００と、ｎＭＯＳＦＥＴ形成予定領域（第２の領域）２００を形成する。このような素子分離領域を備える半導体基板は、リソグラフィ工程やＲＩＥ工程等により基板表面に溝を形成した後、ＣＶＤ（Chemical Vapor Diposition）法による絶縁膜堆積、更にはＣＭＰ法による平坦化等の公知の技術の効果的な方法により達成できる。
次いで、図１２（ｃ）に示すように、第１の領域１００のみに、リソグラフィ工程やイオン注入工程などの公知の技術の効果的な方法により、例えばＡｒをイオン注入することで、この部分の単結晶Ｓｉ層１２を完全に非晶質化する。続いて、これを再結晶化する。再結晶化は、非晶質化したＳｉ層に接している単結晶Ｓｉ基板１０の結晶性を参照して進行するので、第１の領域１００の単結晶Ｓｉ層１２は単結晶Ｓｉ基板１０と一体の単結晶領域となり、その表面方位も（１１０）に変換される。一方、第２の領域２００の単結晶Ｓｉ層１２はそのまま保持されることは言うまでもない。このようにして、ＤＳＢ基板が完成する。
上記の工程では、単結晶Ｓｉ層１２の膜厚が重要となる。第２の領域２００の単結晶Ｓｉ層１２をそのまま保持しながら、これに隣接した微細な第１の領域１００の単結晶Ｓｉ層１２のみを完全に非晶質化し、微小な領域を局所的に精度良く再結晶化するためには、単結晶Ｓｉ層１２は素子分離用絶縁膜１３の深さより薄く加工されていなければならない。従って、ＤＳＢ基板の基板接合面に付随した結晶欠陥は、素子形成主表面下の極浅い位置に導入されることになる。当然、この後形成されるべきソース・ドレイン拡散層の形成するｐｎ接合が基板接合面と近接した場合、基板接合面近傍に存在する、或いは、これから派生、伝播した結晶欠陥により、大きな接合リークが発生することになる。
また、一般にＣ−ＭＯＳＦＥＴ構造を含む半導体装置においては、周辺回路を含めるとｐＭＯＳＦＥＴよりもｎＭＯＳＦＥＴの数及び領域が大きくなる。再結晶化過程では、常に必ずしも完全な結晶性が得られるわけではなく、ある確率で表面に至るような致命的結晶欠陥が発生する。一度、このような致命的欠陥が発生した場合は、この部分への正常な素子形成が不可能となる。従って、本実施形態のように、ＤＳＢ基板の形成に当たって、数及び領域の小さいｐＭＯＳＦＥＴ形成予定領域１００において、非晶質化／再結晶化による表面方位の転換を行うことで、ｎＭＯＳＦＥＴ形成予定領域２００においてこれを行うよりも、このような致命的結晶欠陥が発生する確率を低減させ、製造歩留まりを向上させることができることに注目すべきである。
次いで、図１３（ｄ）に示すように、ＤＳＢ基板上にＣ−ＭＯＳＦＥＴを形成するために、ＤＳＢ基板内に、ｎ型ウェル領域１０１とｐ型ウェル領域２０１を、イオン注入法及び熱処理等公知の技術の効果的な方法により形成する。続いて、ＤＳＢ基板上の全面にゲート絶縁膜構成物質１５として、例えば熱酸窒化法などの公知の技術の効果的な方法を用いて、例えば酸窒化膜を５ｎｍの厚さに形成する。これに引き続き、ゲート電極構成物質１６として、例えばＣＶＤ法などの公知の技術の効果的な方法を用いて、例えばポリＳｉ膜を２００ｎｍの厚さに堆積する。この後、リソグラフィ法によりマスク材、例えばフォトレジストを形成し、ＲＩＥ工程等により、その形状をゲート絶縁膜１０２，２０２と第１のゲート電極１０３，第２のゲート電極２０３に加工形成する。
続いて、第１のゲート電極１０３及び第２の領域２００上を覆うフォトレジスト（図示せず）をマスクとして、第１のゲート電極１０３の左右に、ソース・ドレイン・エクステンション領域となるウェル領域１０１と逆の導電性を有した浅い拡散層１０４（１０４ａ，１０４ｂ）を、ｐ型導電性を有する不純物をイオン注入することで形成する。同様に、第２のゲート電極２０３及び第１の領域１００上を覆うフォトレジスト（図示せず）をマスクとして、第２のゲート電極２０３の左右に、ソース・ドレイン・エクステンション領域となるウェル領域２０１と逆の導電性を有した浅い拡散層２０４（２０４ａ，２０４ｂ）を、ｎ型導電性を有する不純物をイオン注入することで形成する。
次いで、図１３（ｅ）に示すように、例えばＣＶＤ法により、例えばシリコン窒化膜を２０ｎｍの厚さに一面に被覆堆積した後、ＲＩＥ工程等の異方性エッチングを加え、ゲート電極１０３，２０３の左右にシリコン窒化膜を選択的に残存させる。これにより、第１のゲート電極１０３の側部にゲート側壁絶縁膜１０５を形成し、第２のゲート電極２０３の側部にゲート側壁絶縁膜２０５を形成する。
続いて、第１のゲート電極１０３、ゲート側壁絶縁膜１０５、及び第２のウェル領域２０１上を覆うフォトレジスト（図示せず）をマスクとして、第１のゲート電極１０３の左右に、第１のソース・ドレイン領域となるウェル領域１０１と逆の導電性を有した拡散層１０６（１０６ａ，１０６ｂ）を、ｐ型導電性を有する不純物をイオン注入することで、それぞれ形成する。このとき、第１のゲート電極１０３にもｐ型導電性の不純物が注入される。
同様に、第２のゲート電極２０３、ゲート側壁絶縁膜２０５、及び第１のウェル領域１０１上を覆うフォトレジスト（図示せず）をマスクとして、第２のゲート電極２０３の左右に、第２のソース・ドレイン領域となるウェル領域２０１と逆の導電性を有した拡散層２０６（２０６ａ，２０６ｂ）を、ｎ型導電性を有する不純物をイオン注入することで、それぞれ形成する。このとき、第２のゲート電極２０３にもｎ型導電性の不純物が注入される。
そして、これらに急速昇降温熱処理を施すことで、不純物を活性化しておく。ソース・ドレイン拡散層１０６，２０６は、Ｓｉ基板表面より、例えば５０ｎｍの深さまで形成される。
次いで、図１３（ｆ）に示すように、第２のウェル領域２０１上にフォトレジスト２１を形成し、これをマスクとして第１のウェル領域１０１上にＮ原子を加速エネルギー２ｋｅＶ、注入量１×１０14ｃｍ-2でイオン注入する。このとき、（１１０）面からの注入で顕著となるチャネリング効果を避けるため、イオン注入方向を法線方向から、例えば３０度程度、傾けて実施することが効果的である。こうすれば、Ｓｉ基板に注入されるＮ原子の飛程は１０ｎｍ以下にとどまる。
この結果、拡散層１０６及びゲート電極１０３上に、１０ｎｍ程度の薄さの高濃度Ｎ含有領域１１１ａ，１１１ｂ，１１２が形成される。ここで、Ｎイオンが注入される深さは、その後のシリサイド化反応で消費されるＳｉの膜厚以下にとどめることが望ましい。実際、３０ｎｍのＮｉＳｉを形成する場合、消費されるＳｉは２４ｎｍとなる。よって、これらのＮ含有領域は、その後のシリサイド化反応で完全に消費されることに注意すべきである。
勿論、Ｆと異なり、Ｎは注入後に熱処理を施してもＳｉ基板表面から離脱することがないので、Ｎの導入を、拡散層１０６の形成のためのイオン注入の際に同時に行うことができることはいうまでもない。こうすることで、改めてＮ注入用にフォトレジスト２１を形成する必要がなくなり、工程が簡略化できる。且つ、拡散層形成用のイオン注入によって、拡散層１０６の表面が非晶質化している場合は、Ｎのチャネリングを抑制効果が期待でき、より簡便に浅い高濃度Ｎ含有領域を形成することができる。
次いで、図１４（ｇ）に示すように、第１のウェル領域１０１上にフォトレジスト２２を形成し、これをマスクとして第２のウェル領域２０１上にＦ原子を加速エネルギー２ｋｅＶ、注入量１×１０14ｃｍ-2でイオン注入する。この結果、拡散層２０６及びゲート電極２０３上に、１０ｎｍ程度の薄さの高濃度Ｆ含有領域２１１ａ，２１１ｂ，２１２が形成される。
ここにおいて、Ｆイオンの注入を基板法線方向から行えば、Ｆの一部が、チャネリング効果によって基板深部にまで達することになる。前述したように、第２の領域２００では基板表面下の極浅い位置には、ＤＳＢ基板接合面に付随した転位や終端されないＳｉなどの多くの結晶欠陥が導入されている。Ｆはこのような不安定な化学結合状態にあるＳｉ原子と積極的に結合し、これを安定化させ、電気的に不活性化する作用がある。従って、ＤＳＢ基板接合面に付随した結晶欠陥から２次的な欠陥がさらに派生伝播したり、不純物を捕獲して電気的活性を増加させたりすることを防止できる。
さらに、Ｓｉ（１００）面へのＦ注入では、Ｓｉ（１１０）面で観測された、注入自体に付随した特異的リーク生成源が発生しない。この結果、第２の領域２００上にＦ原子を選択的に導入することで、ＤＳＢ基板を使用する場合の大きな問題であった、「基板接合面と近接した、ソース・ドレイン拡散層の形成するｐｎ接合からの大きな接合リークの発生」を効果的に回避できることになる。ここで、注入したＦ原子のうち、その後ＮｉＳｉ膜中に取り込まれるのは、面密度５．０×１０13ｃｍ-2程度であるので、残りの５．０×１０13ｃｍ-2程度は、Ｓｉ基板深部に残存し、ＤＳＢ基板接合面の安定化に寄与することになる。
勿論、前述したように、Ｓｉ（１００）面にこのようにＦを導入することにより、この後に形成されるＮｉＳｉの熱的安定性が向上し、５００℃の熱処理を施しても、Ｆを注入しない場合に比べ、６桁程度の著しいリーク電流の低減を達成できることはいうまでもない。前述したようにＳｉ（１００）面にこのようにＦを導入しても、表面に注入自体によるリーク源が発生することもない。
加えて、ここでは、第１の領域１００上にはＦの注入を行わないことが効果的である。Ｆの注入を行わないことにより、Ｓｉ（１１０）面に対してＦを導入することによる不必要な特異的副作用、即ちＦ注入そのものに起因するＳｉ（１１０）面特有の接合リーク発生、及びＮ導入の効果を打ち消して、Ｎｉの拡散浸潤を加速させる危険性を回避できるからである。
また、Ｆの導入は、ここで示すように、シリサイド化直前に行うことが望ましい。これは、Ｓｉ表面付近に導入されたＦは、熱処理に伴い容易に表面から離脱してしまうことが知られているので、Ｆの導入を、拡散層２０６の形成のためのイオン注入の際に同時に行ってしまうと、その後の急速昇降温熱処理による不純物活性化工程により、せっかく注入したＦそのものが表面から離脱し、ＦによるＳｉ（１００）面での接合リーク抑制機能自体が消失してしまうからである。
次いで、Ｎｉ膜を公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で全面に堆積する。必要に応じてこの上に更に、キャップとなる金属物質、例えばＴｉ，ＴｉＮのような物質を堆積形成しても良い。続いて、この半導体基板を、例えば４５０℃，３０ｓｅｃ窒素中で急速熱処理し、Ｎｉと直接接しているＳｉとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
この結果、図１４（ｈ）に示すように、第１のソース・ドレイン領域１０６上にＮｉＳｉ膜１１５（１１５ａ，１１５ｂ）が、第１のゲート電極１０３上にＮｉＳｉ膜１１６が形成される。さらに、第２のソース・ドレイン領域２０６上にＮｉＳｉ膜２１５（２１５ａ，２１５ｂ）が、第２のゲート電極２０３上にＮｉＳｉ膜２１６が形成される。このとき、ＮｉＳｉ膜１１５，１１６，２１５，２１６の膜厚は２８〜３０ｎｍとなる。
このシリサイド化に伴い、ｐＭＯＳＦＥＴ形成領域１００上のＮ含有領域１１１，１１２に導入されたＮの一部は、ＮｉＳｉ膜中及びＮｉＳｉ／Ｓｉ界面に取り込まれる。この場合のＮｉＳｉ膜中のＮ面密度は８．５×１０13ｃｍ-2、ＮｉＳｉ膜中のＮ最大濃度は５．０×１０19ｃｍ-3、ＮｉＳｉ／Ｓｉ界面Ｎ濃度は１．０×１０19ｃｍ-3となる。このように取り込まれたＮにより、Ｓｉ（１１０）面上に形成されたＮｉＳｉの熱的安定性が向上し、５００℃の熱処理を加えてもリークは発生しないことになる。例えば、拡散層１０６の深さを５０ｎｍとすると、シリサイド下層からの接合深さは２６ｎｍ程度になるので、前記近似式（Ａ）によって、５００℃，３０ｍｉｎの熱処理が可能となる。
さらに、もし、ここにＦを注入量１×１０14ｃｍ-2で同時に注入を行ってしまった場合、Ｎを導入した場合に比べて、Ｆ注入そのものに起因するＳｉ（１１０）面特有の接合リーク発生により、リークが１桁以上大きくなってしまう。従って、Ｆ注入そのものに起因する副作用を無視できるために、Ｓｉ（１１０）面上のＮ含有領域１１１，１１２に許容できるＦの最大注入量は、１×１０13ｃｍ-2であるといえる。勿論この注入量のＦでは、リークを抑制する効果は全く期待できないので、Ｓｉ（１１０）面拡散層１０６に敢えてＦを注入することは、不利益こそあれ、何らメリットはないことになる。因みに、この最大許容注入量に対応する、ＮｉＳｉ膜中の最大許容Ｆ面密度は５．０×１０12ｃｍ-2、ＮｉＳｉ／Ｓｉ界面の最大Ｆ濃度は６．０×１０18ｃｍ-3となる。
一方、シリサイド化に伴い、ｎＭＯＳＦＥＴ形成領域２００上のＦ含有領域２１１，２１２のＦの一部は、ＮｉＳｉ膜中及びＮｉＳｉ／Ｓｉ界面に取り込まれる。この場合のＮｉＳｉ膜中のＦ面密度は５．０×１０13ｃｍ-2、ＮｉＳｉ／Ｓｉ界面のＦ最大濃度は６．０×１０19ｃｍ-3となる。このように取り込まれたＦにより、ＮｉＳｉの熱的安定性が向上し、５００℃の熱処理を施しても、Ｆを注入しない場合に比べ、６桁程度の著しいリーク電流の低減を達成できることは言うまでもない。
次いで、図１４（ｉ）に示すように、ＮｉＳｉ膜１１５，１１６，２１５，２１６を覆うように、シリコン窒化膜３１を、例えば２０ｎｍの厚さで、基板の表面に一様に堆積させる。低温でのシリコン窒化膜の一様な堆積は、Ｓｉ2Ｃｌ6 とＮＨ3 を供給ガスとしたＣＶＤ法、或いはＳｉＨ2Ｃｌ4 とＮＨ3 を用いた原子層堆積法（ＡＬＤ：Atomic Layer Deposition）によって実現できる。
このシリコン窒化膜３１は、その後の層間絶縁膜形成、これを貫くコンタクトホール形成時に、バリア層、エッチングストップ層、即ちライナー層として機能することになる。このようなライナー層を素子分離領域を含む基板の表面に一様に設けることで、コンタクトホールの形成は必ずしもＮｉＳｉ領域と精密に位置整合せずに行うことができる（Boarderless Contact 形成）。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
ここで、ライナー層として機能するシリコン窒化膜は、緻密で、微細な形状の外表面に対し一様均一に整合して形成されることが望ましい。緻密でなければ、バリア層、エッチングストップ層として機能できないし、一様均一でなければ微細な素子の形成に適応できないからである。このような、緻密で均一なシリコン窒化膜を得るためには、プラズマを利用した、ＰＥＣＶＤ法（Plasma Enhanced ＣＶＤ）よりも、前述のＣＶＤ法やＡＬＤ法を用いる方が好都合である。本発明者らは、このように形成された膜の緻密性の指標となる膜の光学的屈折率（屈折率が大きい方が膜が緻密）が、成膜温度に強く依存することを見出した。
図１０に、シリコン窒化膜の成膜温度と光学的屈折率との関係を、ＣＶＤ法とＡＬＤ法の二つの場合に対して示した。何れの場合も、成膜温度を上げると、膜の緻密性が向上し、屈折率が上昇していることが分かる。特に、成膜温度を５００℃以上にした場合、成膜の手法に依らず、屈折率が１．８９以上になる。本実施形態の場合、Ｎ及びＦの導入によって、シリサイドの耐熱性が向上しているため、５００℃の熱処理が可能となっている。従って、本手法を用いることによって、バリア層、エッチングストップ層に適した、屈折率が１．８９以上の緻密なシリコン窒化膜を形成することができるようになる。
さらに、シリコン窒化膜ライナー層３１上に層間絶縁膜となるシリコン酸化膜３２を堆積する。低温で、表面平坦性を示すシリコン酸化膜は、例えば４００℃でＯ3 ，Ｓｉ（ＯＣ2Ｈ5）4 （ＴＥＯＳ）ガスを供給することで実現することが可能である。また、ＳＯＧ（Spin on Glass、珪素化合物ＲｎＳｉ（ＯＨ）４−ｎ，Ｒ：有機分子及び添加材）のような流動性を示すシリコン酸化膜の材料物質を含む材質を、例えばスピンナーを用いて回転塗布し、この後、例えば窒素雰囲気中で、例えば３００℃，３０分で熱処理することで、シリコン酸化膜の材料物質以外の成分を除去し、シリコン酸化膜３２を形成してもよい。
この後、公知の手法、例えばリソグラフィ法やＲＩＥ法等を用いて、シリコン酸化膜３２を穿ち、ｎＭＯＳＦＥＴソース／ドレイン上ＮｉＳｉ膜２１５ａ、ｐＭＯＳＦＥＴソース／ドレイン上ＮｉＳｉ膜１１５ｂに至るコンタクトホール１２１，２２１を形成する。この時、ＲＩＥは２段階に分けて行うのが好ましい。まず、シリコン窒化膜に対して選択性のある酸化膜エッチングを行い、シリコン窒化膜ライナー層３１をＲＩＥのエッチングストッパーとして利用する。引き続き、コンタクト底部に残存する薄いシリコン窒化膜ライナー層３１を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地のＮｉＳｉ領域に対するプラズマダメージ等を軽減でき、コンタクト底部が一部、素子分離領域に重なった場合でもこの部分での、コンタクトホールの素子分離領域内への突貫を防ぐことが可能となる。
次いで、コンタクト底部に露出したＮｉＳｉ領域１１５，２１５を、例えばＮＦ3 を含むプラズマに短時間暴露して、この表面を洗浄し、続いて半導体基板の全面にバリア性を持つ金属物質３３（１２２，２２２）、例えばＴｉを例えば５ｎｍの厚さで、例えばスパッタ法により形成する。
この後、バリア性を持つ金属物質３３とＮｉＳｉ領域１１５，２１５との電気的接触を良好にするために、例えば５００℃、窒素雰囲気中で熱処理を行う。この熱処理で、ＮｉＳｉ領域１１５，２１５上部に形成された薄い酸化物がＴｉによって還元除去され、良好な電気的接触が確保される。
一般に、微細なＭＯＳＦＥＴの狭小なソース・ドレイン領域に形成された、ＮｉＳｉと電気配線物質との良好な電気的接続を、上記ソース・ドレイン領域よりさらに小さい開口部のコンタクトホールを通じて達成しようとする時には、５００℃前後の熱処理は欠かせない。何故ならば、これ以下の温度では、ＮｉＳｉと配線金属との間に僅かに形成される酸化物起因の絶縁性物質を、十分に融解除去することが適わなくなる。Ｎｉ原子のＳｉ基板への拡散浸潤を阻止するために、熱処理温度を厳しく制限すると、結果的に、ソース、ドレインとの接触抵抗が上昇する。この結果、電気配線の歩留まりが低下し、シリサイドを形成した利点が完全に損なわれてしまうという困難に直面することになる。
次いで、例えばＷ膜３４（１２３，２２３）を、ＷＦ6 とＨ2 を供給ガスとしたＣＶＤ法によって、コンタクトホール１２１，２２１に充填する。このとき、バリア性を持つ金属物質１２２，２２２の表面は、５００℃の熱処理により既に十分緻密な構造に変化している。この後、更に層間絶縁膜であるシリコン酸化膜３５を堆積し、これにリソグラフィ法、ＲＩＥ法等の公知の手法を用いて、配線物質を埋め込むべき溝を形成する。この溝の中に金属物質、例えばＣｕ膜１２５，２２５を充填形成する（Damascene法）。引き続き、配線物質上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜３７を堆積する。これにより、前記図１１に示す構造が得られる。
これ以降は、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
以上説明した本実施形態によれば、次のような効果により、高駆動力のＣ−ＭＯＳＦＥＴが得られる。
（１）極性によって最適な結晶面にそれぞれのチャネル面を形成することにより、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化することができる。これに加えて、非常に浅いソース・ドレイン拡散層を備えながら、ＤＳＢ基板を構成するｎＭＯＳＦＥＴ形成用のＳｉ（１００）面ソース・ドレイン領域にはＦ原子を、ｐＭＯＳＦＥＴ形成用のＳｉ（１１０）面ソース・ドレイン領域にはＮ原子をそれぞれ、シリサイド化に先立ち導入することで、金属原子の拡散を抑制でき、これにより接合リークを極めて低く抑えることができる。
（２）同時に、ＤＳＢ基板接合面にＦ原子を導入することにより、付随した結晶欠陥から２次的な欠陥がさらに派生伝播したり、不純物を捕獲して電気的活性を増加させたりすることを回避できる。
（３）ＮｉＳｉの熱的安定性が向上したため、５００℃での熱処理が可能となり、バリア層、エッチングストップ層に適した、緻密なシリコン窒化膜を形成することが可能となる。
（４）ＮｉＳｉの熱的安定性が向上したため、５００℃で熱処理が可能となり、配線金属との、良好な電気的接触が確保される。
（５）ＤＳＢ基板の形成に当たって、数、領域の小さいｐＭＯＳＦＥＴ形成予定領域において、非晶質化／再結晶化による表面結晶方位の転換を行うことで、ｎＭＯＳＦＥＴ形成予定領域においてこれを行うよりも、致命的結晶欠陥が発生する確率を低減させ、製造歩留まりを向上させることができる。
なお、上記の実施形態は、一組のＣ−ＭＯＳＦＥＴを例にして説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、更に半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。また、上記実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極を全てシリサイド化する場合（Fully-Silicidated Gate）に対しても、同様に適応可能である。
加えて本実施形態では、Ｎの導入を拡散層形成時、或いはシリサイド直前のイオン注入としてきたが、ＮをＤＳＢ基板形成時の張り合わせ基板中に既に導入しておくこと、或いはｐＭＯＳＦＥＴ形成予定領域を非晶質化するためのイオン注入工程の際に合わせてＮを注入することができることは言うまでもない。Ｓｉ中のＮは、結晶転位などに積極的に配位してこれを不動化する作用を持っている。従って、このようにすれば、ＤＳＢ基板接合面や、再結晶化に付随して発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥が伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止するというメリットがある。また、張り合わせ基板中に既にＮを導入しておくことにより、これを熱酸化することにより、容易に窒化酸化膜が得られるようになる。
また、本手法が、エピタキシャル選択成長法を用いたエレベーティッド・ソース・ドレイン構造のシリサイド化に対しても全く同様に適応可能であることはいうまでもない。さらに、本手法は、Ｆ及びＮの含有が熱的安定性を向上させる如何なるシリサイド化金属に対しても有効である。
（第２の実施形態）
図１５は、本発明の第２の実施形態に係わるＭＯＳ型半導体装置の概略構成を示す断面図である。なお、図１１と同一部分には、同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、素子分離領域上に一部延在したエレベーティッド・ソース・ドレイン構造を具備し、さらに自己整合的にＮｉＳｉ層をソース，ドレイン，ゲート電極上に形成し、またＮｉＳｉ層よりなる局所的配線を有することにある。
各々のソース・ドレイン拡散層上にはＮｉＳｉ層６１が形成されている。即ち、第１のソース・ドレイン拡散層の一方１０６ｂ上にはＮｉＳｉ層１６１が形成され、第２のソース・ドレイン拡散層の一方２０６ａ上にはＮｉＳｉ層２６１が形成されている。さらに、第１のソース・ドレイン拡散層の他方１０６ａと第２のソース・ドレイン拡散層の他方２０６ｂ上にはＮｉＳｉ層６１が形成され、このＮｉＳｉ層６１は素子分離絶縁膜１３上に延在して１０６ｂと２０６ａを電気的に接続している。
次に、本実施形態の製造工程を図１６及び図１７を参照して説明する。
まず、第１の実施形態に説明した工程に基づき、前記図１３（ｅ）に示す構造を形成する。但し、このときのソース・ドレイン拡散層１０６，２０６の深さは３０ｎｍとなるようにする。
次いで、図１６（ａ）に示すように、Ｎ含有アモルファスＳｉ層４０を、公知の技術のうちの効果的な方法、例えばＣＶＤ法などを用いて、例えば２０ｎｍの膜厚で全面に堆積する。該Ｓｉ層４０の堆積は、例えば０．２Ｔｏｒｒ，４００℃でＳｉＨ4 ガスにＮＨ3 を混入させを使用することで容易に形成することができる。さらに、素子分離上に延在させてしたエレベーティッド・ソース・ドレインとして利用する部分４０１，４０３、素子間の局所的配線として利用する部分４０２等を除いて、不要部分のＮ含有アモルファスＳｉ層４０を、リソグラフィ法やＲＩＥ工程等により除去する。
アモルファスＳｉ層４０に含有されるＮ濃度は、ここにＮを注入量１×１０14ｃｍ-2から５×１０14ｃｍ-2の範囲で注入した場合に相当する、５×１０19ｃｍ-3から２．５×１０20ｃｍ-3に調整されていることが望ましい。
また、このように、イオン注入に依らずＮを導入することにより、イオン注入時に付随する基板結晶へのダメージの発生を回避することができる。さらに、Ｓｉ（１１０）面へのイオン注入の場合にさらに懸念される、「チャネリング現象による基板深部までのＮの注入」が避けられることは言うまでもない。
勿論、Ｎの導入法として、アモルファスＳｉ層４０の追加形成後のイオン注入を利用してもよいことには変わりがない。加えて、Ｓｉ中のＮは、結晶転位などに積極的に配位してこれを不動化する作用を持っている。従って、このように追加形成したＳｉ層４０にＮを含有させることによって、下層のＤＳＢ基板との界面に発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥がＤＳＢ基板下方へと伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止することができる。
また、ＣＶＤ法によるＳｉ膜の堆積は、均一に行うことができ、エピタキシャル成長技法に見られるような、ＤＳＢ基板の結晶性の違いによる、追加Ｓｉ層の膜厚、膜質の不均一性を回避できる。従って、膜厚、膜質の不均一性に由来するシリサイド化金属の突出が阻止され、安定したシリサイド層の成膜が可能となる。さらに、ソース、ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となる。
この後、この基板を炭素含有プラズマに晒す。炭素含有プラズマは、公知の技術の範囲内の効果的な方法で生成することができる。炭素の供給源は、プラズマ内に炭素を供給できる任意の供給源で良い。例えば、炭素含有プラズマは、ＣＦ4 ，ＣＨＦ3 ，ＣＣｌ，ＣＨ4 などのガスをプラズマ中に供給することで生成できる。また、炭素は基板にフォトレジストマスクの様な炭素含有物質がある場合、ここから、ＲＩＥに伴うイオン衝撃を利用して供給させることもできる。
一般に、プラズマは、その状態を維持するために、周囲の物質に対し、正の電位を帯びる様になる。この結果、プラズマより、周囲の物質に対して正電荷を帯びた粒子を垂直に入射させる方向に電界が発生する。よって、プラズマ中の正電荷を帯びた炭素粒子は、Ｓｉ層４０に垂直に衝突する。このため、水平表面のみに炭素粒子は注入され、垂直表面には炭素粒子は注入されない。こうして、炭素含有Ｓｉ層が水平表面に形成される。通常使われるＲＩＥプラズマからの入射粒子は１ＫＶ以下で加速されているので、この炭素含有Ｓｉ層の厚さは数ｎｍにとどまる。炭素含有Ｓｉ層の炭素含有率は１ａｔｏｍｉｃ％以上あれば良い。
次いで、USP 6,271,566 B1（M.Tsuchiaki, Toshiba）に開示してある原理により、この炭素含有Ｓｉ層を熱酸化すると、ＨＦ溶液中でエッチングされない酸化膜が形成される。一方、Ｓｉ層４０の垂直部には通常の酸化膜が形成される。このため、熱酸化後、ＨＦ溶液中に浸すことで、Ｓｉ層４０の水平表面のみに酸化膜を選択的に残存させることが可能となる。この間、Ｓｉ層４０はアモルファス状態から、下層の結晶性を反映した結晶状態となる。即ち、Ｓｉ（１００）に接しているアモルファスＳｉは、表面が（１００）に配向した結晶状態となり、Ｓｉ（１１０）に接しているアモルファスＳｉは、表面が（１１０）に配向した結晶状態となる。さらに、水平表面の酸化膜をマスクとして、酸化膜に対して選択性を有するＳｉの等方的エッチング工程、例えばＣＤＥのようなエッチング工程により、Ｓｉ層４０の垂直部のみを除去することができる。この後、Ｓｉ層４０の水平表面に残存する酸化膜を、例えばＲＩＥ法によって剥離する。結局、一部素子分離領域に延在する追加ソース・ドレイン−Ｓｉ層１４１（１４１ａ，１４１ｂ），２４１（２４１ａ，２４１ｂ）、及びゲート電極１０３，２０３上の追加Ｓｉ層１４２，２４２が形成される。ソース・ドレイン−Ｓｉ層１４１ａ，２４１ｂは素子間の局所的配線を形成すべきＳｉ層となる。この段階の素子断面図を、図１６（ｂ）に示す。
ここで、この後のシリサイド層の形成は、このように追加形成されたＳｉ層上面より行うことになるので、シリサイド工程を行う上で、実効的な接合深さは２０ｎｍ＋３０ｎｍ＝５０ｎｍとなる。
次いで、図１６（ｃ）に示すように、ｐＭＯＳＦＥＴ形成領域１００上にフォトレジスト５１を形成し、これをマスクとしてｎＭＯＳＦＥＴ形成領域２００上にＦ原子を加速エネルギー２ｋｅＶ、注入量１×１０14ｃｍ-2でイオン注入する。この結果、一部素子分離領域に延在する追加ソース・ドレイン−Ｓｉ層２４１ａ、素子間の局所的配線を形成すべきＳｉ層２４１ｂ、及びゲート電極２０３上の追加Ｓｉ層２４２上に、１０ｎｍ程度の薄さの高濃度Ｆ含有領域２５１ａ，２５１ｂ，２５２がそれぞれ形成される。
前述したように、Ｆイオンの注入を基板法線方向から行えば、Ｆの一部がチャネリング効果によって基板深部にまで達することになる。勿論、ｎＭＯＳＦＥＴ形成領域下の極浅い位置には、ＤＳＢ基板接合面に付随した転位や終端されないＳｉなどの多くの結晶欠陥が導入されている。Ｆはこのような不安定な化学結合状態にあるＳｉ原子と積極的に結合し、これを安定化させ、電気的に不活性化する作用がある。従って、ＤＳＢ基板接合面に付随した結晶欠陥から２次的な欠陥がさらに派生伝播したり、不純物を捕獲して電気的活性を増加させたりすることを防止できる。
さらに、Ｓｉ（１００）面へのＦ注入では、Ｓｉ（１１０）面で観測された、注入自体に付随した特異的リーク生成源が発生しない。この結果、ｎＭＯＳＦＥＴ形成領域上にＦ原子を選択的に導入することで、ＤＳＢ基板を使用する場合の大きな問題であった、「基板接合面と近接した、ソース、ドレイン拡散層の形成するｐｎ接合からの大きな接合リークの発生」を効果的に回避できることになる。
当然、Ｓｉ（１００）面にこのようにＦを導入することにより、この後形成されるＮｉＳｉの熱的安定性が向上し、５００℃の熱処理を施しても、Ｆを注入しない場合に比べ、６桁程度の著しいリーク電流の低減を達成できることは言うまでもない。前述したようにＳｉ（１００）面にこのようにＦを導入しても、表面に注入自体によるリーク源が発生することもない。
加えて、ｐＭＯＳＦＥＴ形成領域１００上にはＦの注入を行わないことが効果的である。Ｆの注入を行わないことにより、Ｓｉ（１１０）面に対してＦを導入することによる不必要な特異的副作用、即ちＦ注入そのものに起因するＳｉ（１１０）面特有の接合リーク発生、及びＮ導入の効果を打ち消して、Ｎｉの拡散浸潤を加速させる危険性を回避できるからである。
さらに、一部素子分離領域に延在する追加ソース・ドレイン−Ｓｉ層１４１ｂ，２４１ａ、素子間の局所的配線を形成すべきＳｉ層１４１ａ，２４１ｂは、拡散層１０６，２０６に接する素子分離領域内の酸化膜が、その後のＨＦ処理などでエッチングされ、後退することを妨げている。もし、拡散層に隣接する素子分離膜が後退すると、この部分からもシリサイド化反応が進行してしまう。素子分離酸化膜が後退すれば、その分、実効的に接合が浅くなり、接合リークを誘起しやすくなる。しかしながら、本実施形態のように、追加Ｓｉ層４０を形成した上、更にこれらによって、拡散層に隣接した素子分離酸化膜部分を保護すれば、上記のように接合が実効的に浅くなることを防ぎ、逆に、追加したＳｉ層４０の分だけ、着実に接合深さを増すことができる。
次いで、Ｎｉ膜を公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で全面に堆積する。必要に応じてこの上に更に、キャップとなる金属物質、例えばＴｉ，ＴｉＮのような物質を堆積形成しても良い。続いて、この半導体基板を、例えば４５０℃，３０ｓｅｃの条件で窒素中で急速熱処理し、Ｎｉと直接接しているＳｉとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
この結果、図１７（ｄ）に示すように、ＮｉＳｉ領域１６１，２６１、６１が、一部素子分離領域に延在する追加ソース・ドレイン−Ｓｉ層１４１ｂ，２４１ａ、素子間の局所的配線を形成すべきＳｉ層１４１ａ，２４１ｂ上に、またＮｉＳｉ領域１６２，２６２が、ｐＭＯＳＦＥＴゲート電極１０３上、ｎＭＯＳＦＥＴゲート電極２０３上にそれぞれ形成される。この時、ＮｉＳｉの膜厚は２８ｎｍ乃至３０ｎｍとなる。なお、図では追加Ｓｉ層が全てシリサイド化しているものとして示している。
このシリサイド化に伴い、ソース・ドレイン−Ｓｉ層１４１ｂ，２４１ａ、素子間の局所的配線を形成すべきＳｉ層１４１ａ，２４１ｂに導入されていたＮは、一部、ＮｉＳｉ膜中及びＮｉＳｉ／Ｓｉ界面に取り込まれる。この場合のＮｉＳｉ膜中Ｎ面密度は８．５×１０13ｃｍ-2、ＮｉＳｉ膜中のＮ最大濃度は５．０×１０19ｃｍ-3、ＮｉＳｉ／Ｓｉ界面Ｎ濃度は１．０×１０19ｃｍ-3となる。このように取り込まれたＮにより、Ｓｉ（１１０）面上に形成されたＮｉＳｉの熱的安定性が向上し、５００℃の熱処理を加えても、リークは発生しないことになる。例えば、ソース・ドレイン拡散層１０６，２０６の深さを３０ｎｍとすると、シリサイド下層からの接合深さは２６ｎｍ程度になるので、近似式（Ａ）によって、５００℃，３０ｍｉｎの熱処理が可能となる。
一方、シリサイド化に伴い、ｎＭＯＳＦＥＴ形成領域２００上の高濃度Ｆ含有領域２５１，２５２のＦは一部、ＮｉＳｉ膜中、及びＮｉＳｉ／Ｓｉ界面に取り込まれる。この場合のＮｉＳｉ膜中のＦの面密度は５．０×１０13ｃｍ-2、ＮｉＳｉ／Ｓｉ界面のＦ最大濃度は６．０×１０19ｃｍ-3となる。このように取り込まれたＦにより、Ｓｉ（１００）面上に形成されたＮｉＳｉの熱的安定性が向上し、５００℃の熱処理を施しても、Ｆを注入しない場合に比べ、６桁程度の著しいリーク電流の低減を達成できることは言うまでもない。
また、ｎＭＯＳＦＥＴ形成領域２００上に導入されたＮは、これだけではＳｉ（１００）面上に形成されたＮｉＳｉの熱的安定性を確保するに至らないが、Ｆの場合と異なり、イオン注入自体に付随するリーク発生というような副作用も無い。従って、Ｎ導入の特段の不利益は存在せず、追加形成したＳｉ層下のＤＳＢ基板との界面に発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥がＤＳＢ基板下方へと伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止するというメリットがある。
また、ゲート電極１０３，２０３上に形成されたＮｉＳｉ層１６２，２６２は、ＭＯＳＦＥＴの極性によらず、導電性不純物を含まない。ｎ型、ｐ型両方の導電性不純物を含むＳｉをシリサイド化して得られたＮｉＳｉの抵抗率は、一方のみを含むＳｉをシリサイド化して得られたＮｉＳｉに比して、高くなることが知られている。
従来のＣ−ＭＯＳ形成法では、ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴを連結するゲートポリＳｉ電極の一部には、両方の導電性不純物が導入されることがあるが、本実施形態の場合は、本来のゲートポリＳｉ電極の上部に、Ｎ，Ｆのみを含有するＳｉ層１４２，２４２を形成し、これをシリサイド化しているので、導電性不純物に起因するＮｉＳｉの抵抗率の上昇は回避できる。従って、ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴを連結する細線形状のゲート電極の電気抵抗を効率よく低減することが可能となる。勿論、局所配線がシリサイド化と同時に完成するので、素子製造工程が簡略化されるのは言うまでもない。
次いで、図１７（ｅ）に示すように、ＮｉＳｉ領域１６１，１６２，２６１，２６２，６１を覆うように、シリコン窒化膜３１を、例えば２０ｎｍの厚さで、基板の表面に一様に堆積させる。低温でのシリコン窒化膜３１の一様な堆積は、Ｓｉ2Ｃｌ6 とＮＨ3 を供給ガスとしたＣＶＤ法、或いは、ＳｉＨ2Ｃｌ4 とＮＨ3 を用いたＡＬＤ法によって実現できる。
このシリコン窒化膜３１は、その後の層間絶縁膜形成、これを貫くコンタクトホール形成時に、バリア層、エッチングストップ層、即ちライナー層として機能することになる。このようなライナー層を素子分離領域を含む基板の表面に一様に設けることで、コンタクトホールの形成は必ずしもＮｉＳｉ領域と精密に位置整合せずに行うことができる（Boarderless Contact 形成）。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
本実施形態の場合、Ｎ及びＦの導入によって、シリサイドの耐熱性が向上しているため、５００℃の熱処理が可能となっている。従って、本手法を用いることによって、バリア層、エッチングストップ層に適した、屈折率が１．８９以上の緻密なシリコン窒化膜を形成することができるようになる。
続いて、第１の実施形態と同様に、シリコン窒化膜ライナー層３１上に層間絶縁膜となるシリコン酸化膜を３２を堆積する。低温で、表面平坦性を示すシリコン酸化膜は、例えば４００℃でＯ3 ，Ｓｉ（ＯＣ2Ｈ5）4 （ＴＥＯＳ）ガスを供給することで実現することが可能である。また、ＳＯＧ（Spin on Glass、珪素化合物ＲｎＳｉ（ＯＨ）４−ｎ，Ｒ：有機分子及び添加材）のような流動性を示すシリコン酸化膜の材料物質を含む材質を、例えばスピンナーを用いて回転塗布し、この後、例えば窒素雰囲気中で、例えば３００℃，３０分で熱処理することで、シリコン酸化膜の材料物質以外の成分を除去し、シリコン酸化膜３２を形成してもよい。
この後、第１の実施形態と同様に、シリコン酸化膜３２を穿ち、ｐＭＯＳＦＥＴソース／ドレイン上ＮｉＳｉ領域１６１、ｎＭＯＳＦＥＴソース／ドレイン上ＮｉＳｉ領域２６１に至るコンタクトホール１２１，２２１を形成する。この時、ＲＩＥは２段階に分けて行うのが好ましい。まず、シリコン窒化膜３１に対して選択性のある酸化膜エッチングを行い、シリコン窒化膜ライナー層３１をＲＩＥのエッチングストッパーとして利用する。引き続き、コンタクト底部に残存する薄いシリコン窒化膜ライナー層３１を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地のＮｉＳｉ領域に対するプラズマダメージ等を軽減でき、コンタクト底部が一部、素子分離領域に重なった場合でもこの部分での、コンタクトホールの素子分離領域内への突貫を防ぐことが可能となる。
次いで、コンタクト底部に露出したＮｉＳｉ領域１６１，２６１を、例えばＮＦ3 を含むプラズマに短時間暴露して、この表面を洗浄し、続いて、半導体基板の全面にバリア性を持つ金属物質３３（１２２，２２２）、例えばＴｉを例えば５ｎｍの厚さで、例えばスパッタ法により形成する。
この後、バリア性を持つ金属物質３３とＮｉＳｉ領域１６１，２６１との電気的接触を良好にするために、例えば５００℃、窒素雰囲気中で熱処理を行う。この熱処理で、ＮｉＳｉ領域１６１，２６１上部に形成された薄い酸化物がＴｉによって還元除去され、良好な電気的接触が確保される。
次いで、例えばＷ膜３４（１２３，２２３）を、ＷＦ6 とＨ2 を供給ガスとしたＣＶＤ法によって、コンタクトホール１２１，２２１に充填する。このとき、バリア性を持つ金属物質１２２，２２２の表面は、５００℃の熱処理によりすでに十分緻密な構造に変化している。この後、更に層間絶縁膜であるシリコン酸化膜３５を堆積し、これにリソグラフィ法、ＲＩＥ法等の公知の手法を用いて、配線物質を埋め込むべき溝を形成する。この溝の中に金属物質、例えばＣｕ膜１２５，２２５を充填形成する（Damascene法）。引き続き、配線物質上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜３７を堆積する。これにより、前記図１５に示す構造が得られる。
これ以降は、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
このように本実施形態によれば、第１の実施形態と同様の効果（１）〜（５）が得られるのは勿論のこと、それらに加えて、次のような効果が得られる。
（６）ＣＶＤ法による堆積Ｓｉ膜をシリサイド化しているので、エピタキシャル成長技法に見られるような、ＤＳＢ基板の結晶性の違いによる、追加Ｓｉ層の膜厚、膜質の不均一性を回避できる。従って、膜厚、膜質の不均一性に由来するシリサイド化金属の突出が阻止され、安定したシリサイド層の成膜が可能となる。
（７）追加形成したＳｉ層にＮを含有させることによって、下層のＤＳＢ基板との界面に発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥がＤＳＢ基板下方へと伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止できる。
（８）イオン注入に依らず、Ｎを導入することにより、イオン注入時に付随する基板結晶へのダメージの発生を回避できる。また、Ｓｉ（１１０）面へのイオン注入の場合にさらに懸念される、「チャネリング現象による基板深部までのＮの注入」が避けられる。
（９）また、ソース、ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となる。
（10）ゲート上に形成されたＮｉＳｉ層の導電性不純物に起因する抵抗率の上昇を回避できる。従って、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴを連結する細線形状のゲートポリＳｉ電極の電気抵抗を効率良く低減することが可能となる。
（11）一部素子分離領域に延在する追加ソース・ドレイン−Ｓｉ層、及び素子間の局所的配線を形成すべきＳｉ層によって、素子分離領域を形成する酸化膜が、その後のＨＦ処理などでエッチングされるのを阻止できる。拡散層に隣接した素子分離酸化膜を保護すれば、接合が実効的に浅くなることを防ぎ、逆に、追加したＳｉ層分だけ着実に接合深さを増すことができる。
（12）さらに、局所配線がシリサイド化と同時に完成するので、素子製造工程が簡略化される。
なお、上記の実施形態は、一組の相補型ＭＯＳＦＥＴを用いて説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、更に半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。また、上記実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極を全てシリサイド化する場合（Fully-Silicidated Gate）に対しても、同様に適応可能である。
また、本手法は、Ｆ及びＮの含有が熱的安定性を向上させる如何なるシリサイド化金属に対しても有効である。例えば、Ｎｉの代わりにＣｏやＴｉを用いたシリサイド化金属に適用することも可能である。
また、ＭＯＳＦＥＴの構造は必ずしも前記図１１や図１５に限るものではなく、仕様に応じて適宜変更可能である。実施形態では、ゲート側壁絶縁膜及びソース・ドレイン・エクステンション層を形成した例について説明したが、これらを省略した構造に適用することも可能である。さらに、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたＭＯＳＦＥＴ（いわゆるＭＩＳＦＥＴ）に適用することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
接合深さを変えたｎ＋／ｐ接合上にＮｉＳｉを形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に接合深さの関数として示した図。 電気的接合深さ９２ｎｍでの接合リーク電流密度を、Ｓｉ（１００）面へのイオン注入量の関数として示した図。 ＮｉＳｉ形成に先立ち、Ｓｉ基板表面にＦ，Ｎをイオン注入した後にＮｉＳｉを形成し、これに熱処理を施したときのシート抵抗をイオン注入量の関数として示す図。 （１１０）Ｓｉ基板表面にＦ或いはＮを注入後、ＮｉＳｉを形成し、これに熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した図。 （１１０）Ｓｉ基板表面にＦ或いはＮを注入後、ＮｉＳｉを形成し、これに熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した図。 （１１０）Ｓｉ基板表面にＦ或いはＮを注入後、ＮｉＳｉを形成し、これに熱処理を行った場合に、接合リーク電流密度が１．０×１０-6ｃｍ-2Ａを示すシリサイド層下面からの電気的接合深さの２乗を、熱処理時間の関数として示した図。 接合リーク電流密度を１．０×１０-6ｃｍ-2Ａ以下に抑制するために許される５００℃での熱処理時間を、シリサイド層下面からの電気的接合深さの関数として、Ｆを注入した場合、及びＮを注入した場合のそれぞれに対して示した図。 （１１０）Ｓｉ基板表面にＦ或いはＮを注入後、ＮｉＳｉを形成し、これに熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した図。 ＦをＳｉ（１００）面に、及びＮをＳｉ（１１０）面に注入した後、ＮｉＳｉを形成したときに、ＮｉＳｉ層内及びＳｉ基板表面付近に存在するＦ及びＮの分布を示す図。 シリコン窒化膜の成膜温度と、光学的屈折率の関係を、ＣＶＤ法、ＡＬＤ法の二つの場合に対して示した図。 第１の実施形態に係わるＭＯＳ型半導体装置の概略構成を示す断面図。 第１の実施形態に係わるＭＯＳ型半導体装置の製造工程を示す断面図。 第１の実施形態に係わるＭＯＳ型半導体装置の製造工程を示す断面図。 第１の実施形態に係わるＭＯＳ型半導体装置の製造工程を示す断面図。 第２の実施形態に係わるＭＯＳ型半導体装置の概略構成を示す断面図。 第２の実施形態に係わるＭＯＳ型半導体装置の製造工程を示す断面図。 第２の実施形態に係わるＭＯＳ型半導体装置の製造工程を示す断面図。
符号の説明
１０…ｐ型（１１０）単結晶Ｓｉ基板
１１…ｐ型（１００）単結晶Ｓｉ基板
１２…ｐ型（１００）単結晶Ｓｉ層
１３…素子分離絶縁膜
１５…ゲート絶縁膜構成物質（酸窒化膜）
１６…ゲート電極構成物質（ポリＳｉ膜）
２１，２２，５１，５２…フォトレジスト
３１，３７…シリコン窒化膜
３２，３５…層間絶縁膜
４０…アモルファスＳｉ層
６１，１６１，２６１…ＮｉＳｉ層
１００…ｐＭＯＳＦＥＴ形成領域（第１の領域）
１０２，２０２…ゲート絶縁膜
１０３，２０３…ゲート電極
２００…ｎＭＯＳＦＥＴ形成領域（第２の領域）
１０１…ｎ型ウェル領域
２０１…ｐ型ウェル領域
１０３，２０３…ゲート電極
１０４，２０４…ソース・ドレイン・エクステンション領域
１０５，２０５…ゲート側壁絶縁膜
１０６，２０６…ソース・ドレイン拡散層（ソース・ドレイン領域）
１１５，１１６，２１５，２１６…シリサイド層
１２１，２２１…コンタクトホール
１２２，２２２…バリア金属層
１２３，２２３…Ｗプラグ
１２５，２２５…Ｃｕ膜

Claims (20)

  1. ｐＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１１０）面の第１の領域と、ｎＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１００）面の第２の領域と、を同一主面に有する基板と、
    前記第１の領域上及び前記第２の領域上にそれぞれ、ゲート絶縁膜を介して形成されたゲート電極と、
    前記第１の領域のゲート電極の両側に形成された第１のソース・ドレイン領域と、
    前記第２の領域のゲート電極の両側に形成された第２のソース・ドレイン領域と、
    前記第１のソース・ドレイン領域上に形成され、Ｎ原子の含有量が面密度で８．５×１０13ｃｍ-2以上８．５×１０14ｃｍ-2以下で、且つＦ原子の含有量が面密度で５．０×１０12ｃｍ-2より少ない第１のシリサイド層と、
    前記第２のソース・ドレイン領域上に形成され、Ｆ原子の含有量が面密度で５．０×１０13ｃｍ-2以上の第２のシリサイド層と、
    を具備したことを特徴とするＭＯＳ型半導体装置。
  2. 前記第１のシリサイド層及び第２のシリサイド層は、ＮｉＳｉであることを特徴とする請求項１記載のＭＯＳ型半導体装置。
  3. 前記第２の領域の下部に、水平面の面方位が（１１０）面である単結晶Ｓｉ基板が直接接合されていることを特徴とする請求項１記載のＭＯＳ型半導体装置。
  4. 前記第１のソース・ドレイン領域の前記第１のシリサイド層の下面からの前記基板内への深さが２０ｎｍ以上３０ｎｍ以下であり、リーク電流密度が１．０×１０-6ｃｍ-2Ａ以下であることを特徴とする請求項１記載のＭＯＳ型半導体装置。
  5. 前記第１のシリサイド層及び第２のシリサイド層の上部にそれぞれ、光学的屈折率が１．８９以上のシリコン窒化膜及びシリコン酸化膜が積層され、これらのシリコン窒化膜及びシリコン酸化膜に設けられた前記シリサイド層に至るコンタクトホール内に金属物質が充填されていることを特徴とする請求項１記載のＭＯＳ型半導体装置。
  6. 前記第１のシリサイド層及び第２のシリサイド層の一部は、前記第１の領域と第２の領域を島状に分離するための素子分離用絶縁膜の上に延在していることを特徴とする請求項１記載の半導体装置。
  7. 前記第１のシリサイド層及び第２のシリサイド層の一部は、前記第１のソース・ドレイン領域の一方と前記第２のソース・ドレイン領域の一方とを直接電気的に接続していることを特徴とする請求項１記載ＭＯＳ型半導体装置。
  8. 前記第１の領域のゲート電極の上部に、前記第１のシリサイド層と同様のシリサイド層が形成され、前記第２の領域のゲート電極の上部に、前記第２のシリサイド層と同様のシリサイド層が形成されていることを特徴とする請求項１記載のＭＯＳ型半導体装置。
  9. 前記第１の領域のゲート電極は、前記第１のシリサイド層と同様のシリサイドで形成され、前記第２の領域のゲート電極は、前記第２のシリサイド層と同様のシリサイドで形成されていることを特徴とする請求項１記載のＭＯＳ型半導体装置。
  10. 前記第２のシリサイド層の下層に、Ｆ原子が面密度で５．０×１０13ｃｍ-2以上含有されていることを特徴とする請求項１記載のＭＯＳ型半導体装置。
  11. ｐＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１１０）面の第１の領域と、ｎＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１００）面の第２の領域と、を主面に有する基板を作製する工程と、
    前記第１の領域及び第２の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第１の領域のゲート電極の両側に第１のソース・ドレイン領域を形成し、且つ前記第２の領域のゲート電極の両側に第２のソース・ドレイン領域を形成する工程と、
    前記第１のソース・ドレイン領域の上部を含む領域に１．０×１０14ｃｍ-2以上１．０×１０15ｃｍ-2以下のＮ原子を導入する工程と、
    前記第２のソース・ドレイン領域の上部を含み、且つ前記第１のソース・ドレイン領域を除く領域に１．０×１０14ｃｍ-2以上のＦ原子を導入する工程と、
    前記Ｎ原子が導入された第１のソース・ドレイン領域上及び前記Ｆ原子が導入された第２のソース・ドレイン領域上にそれぞれ金属膜を堆積する工程と、
    前記金属膜を熱処理してシリサイド化し、前記第１のソース・ドレイン領域及び第２のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、
    を含むことを特徴とするＭＯＳ型半導体装置の製造方法。
  12. 前記金属膜はＮｉであり、前記シリサイド層はＮｉＳｉであることを特徴とする請求項１１記載のＭＯＳ型半導体装置の製造方法。
  13. 前記基板を作製する工程として、
    主面が（１１０）面の単結晶Ｓｉ基板上に、主面が（１００）面の単結晶Ｓｉ層を直接接合し、前記第１の領域において前記単結晶Ｓｉ層を非晶質化した後、再び結晶化することで前記第１の領域の主面の面方位を（１１０）にすることを特徴とする請求項１１記載のＭＯＳ型半導体装置の製造方法。
  14. 前記Ｆ原子の導入をイオン注入で行い、且つＦイオン注入の飛程を、前記単結晶Ｓｉ層と単結晶Ｓｉ基板との接合面より深くしたことを特徴とする請求項１３記載のＭＯＳ型半導体装置の製造方法。
  15. 前記第１のソース・ドレイン領域の前記第１のシリサイド層の下面からの前記基板内の深さが２０ｎｍ以上３０ｎｍ以下であり、前記第１のシリサイド層の形成後にこれに加える５００℃以上の熱処理時間が、次の近似式に規定される最大許容時間以内であることを特徴とする請求項１１記載のＭＯＳ型半導体装置の製造方法。
    Ｔａ＝ｃ3 ×ｌｎ｛ｃ2 ／（ｃ1−Ｘｊ2 ）｝ ［ｍｉｎ］
    Ｘｊ：シリサイド層下面からの電気的接合深さ ［ｎｍ］
    Ｔａ：最大許容時間 ［ｍｉｎ］
    ｃ1 ＝ ９０７ ［ｎｍ2 ］
    ｃ2 ＝ ５３３ ［ｎｍ2 ］
    ｃ3 ＝ ３９．３ ［ｍｉｎ］
  16. 前記Ｎ原子を導入する工程を、前記第１のソース・ドレイン領域を形成するための導電性不純物の注入工程の直後に行うことを特徴とする請求項１１記載のＭＯＳ型半導体装置の製造方法。
  17. 前記Ｎ原子を導入する工程を、前記単結晶Ｓｉ層を非晶質化する工程と同時、又はその直後に行うことを特徴とする請求項１３記載のＭＯＳ型半導体装置の製造方法。
  18. ｐＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１１０）面の第１の領域と、ｎＭＯＳＦＥＴを形成するためのＳｉの表面方位が（１００）面の第２の領域と、を主面に有する基板を作製する工程と、
    前記第１の領域及び第２の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第１の領域のゲート電極の両側に第１のソース・ドレイン領域を形成し、且つ前記第２の領域のゲート電極の両側に第２のソース・ドレイン領域を形成する工程と、
    前記第１のソース・ドレイン領域及び第２のソース・ドレイン領域上にそれぞれ、Ｎ原子が５×１０19ｃｍ-3以上２．５×１０20ｃｍ-3以下含有された追加Ｓｉ層を形成する工程と、
    前記第２のソース・ドレイン領域上の追加Ｓｉ層を含み、且つ前記第１のソース・ドレイン領域上の追加Ｓｉ層を除く領域に１．０×１０14ｃｍ-2以上のＦ原子を導入する工程と、
    前記各追加Ｓｉ層上にそれぞれ金属膜を堆積する工程と、
    前記金属膜を熱処理してシリサイド化し、前記第１のソース・ドレイン領域及び第２のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、
    を含むことを特徴とするＭＯＳ型半導体装置の製造方法。
  19. 前記追加Ｓｉ層を形成する工程として、
    前記第１のソース・ドレイン領域及び第２のソース・ドレイン領域を形成した後に、窒素含有Ｓｉ膜を化学気相成長法により追加形成し、次いで前記窒素含有Ｓｉ膜の水平面上に炭素を選択的に導入して炭素含有Ｓｉ層を形成し、次いで熱酸化処理を施した後にフッ化水素溶液に浸すことにより、前記窒素含有Ｓｉ膜の垂直部を選択的に除去することを特徴とする請求項１８記載のＭＯＳ型半導体装置の製造方法。
  20. 前記シリサイド層の上部に、光学的屈折率が１．８９以上のシリコン窒化膜を形成する工程を更に有することを特徴とする請求項１１又は１８記載のＭＯＳ型半導体装置の製造方法。
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