JP2009021463A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】短チャネル効果の発生を防止しつつ、かつシリサイド層端部でのリーク電流の発生を防止した半導体装置を提供する。
【解決手段】シリコン基板上に、ゲート金属、ハードマスク、および第1スペーサを形成する工程と、第1スペーサの両側のシリコン基板に拡散層を形成する工程と、シリコン基板の温度を500℃以下に保持しながら、シリコン基板を窒化シリコン層で覆う工程と、窒化シリコン層に窒素プラズマを照射し窒素濃度を高くする工程と、窒化シリコン層をエッチングして、第1スペーサを覆う第2スペーサを形成する工程と、第2スペーサの両側のシリコン基板にソース/ドレイン領域を形成する工程と、フッ化水素酸を用いてシリコン基板の表面をエッチングする工程と、シリコン基板上に金属層を形成し、熱処理によりソース/ドレイン領域中に金属シリサイド層を形成する工程とを含む。
【選択図】図1
【解決手段】シリコン基板上に、ゲート金属、ハードマスク、および第1スペーサを形成する工程と、第1スペーサの両側のシリコン基板に拡散層を形成する工程と、シリコン基板の温度を500℃以下に保持しながら、シリコン基板を窒化シリコン層で覆う工程と、窒化シリコン層に窒素プラズマを照射し窒素濃度を高くする工程と、窒化シリコン層をエッチングして、第1スペーサを覆う第2スペーサを形成する工程と、第2スペーサの両側のシリコン基板にソース/ドレイン領域を形成する工程と、フッ化水素酸を用いてシリコン基板の表面をエッチングする工程と、シリコン基板上に金属層を形成し、熱処理によりソース/ドレイン領域中に金属シリサイド層を形成する工程とを含む。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、特に、短ゲート長のMOS型半導体装置およびその製造方法に関する。
従来のMOSFETの製造方法では、シリコン基板上にゲート電極を形成した後、イオン注入によりエクステンション領域やHalo領域を形成した。次に、ゲート電極の側面を窒化シリコンのスペーサ(サイドウォール)で覆い、再度イオン注入によりソース/ドレイン領域を形成した。次に、シリコン基板の表面をフッ化水素酸でエッチングして清浄なシリコン基板の表面を露出させた後、金属層を形成して、熱処理によりソース/ドレイン領域に金属シリサイド層を形成した。
Bijan Davari et al., "A High-Performance 0.25-μm CMOS Technology : II-Technology", IEEE Transactions on Electron Devices, Vol. 39, No.4, pp.967-975 (1992)
Bijan Davari et al., "A High-Performance 0.25-μm CMOS Technology : II-Technology", IEEE Transactions on Electron Devices, Vol. 39, No.4, pp.967-975 (1992)
しかしながら、窒化シリコンのスペーサを形成工程では、600℃以上の温度で数10分〜数100分の熱処理が行われるため、エクステンション領域に含まれるドーパントが熱拡散し、MOSFETの短チャネル効果が顕著になるという問題があった。また、イオン注入されたドーパントが結晶の格子位置から格子間に移動し、不活性化するという問題もあった。
これに対して、スペーサ形成温度を、ドーパントの熱拡散が発生しにくい500℃以下に設定することも考えられるが、低温で作製した窒化シリコンではフッ化水素酸に対するエッチング速度が大きくなり、フッ化水素酸を用いたシリコン基板のエッチング工程においてスペーサもエッチングされた。この結果、スペーサ層をマスクとして形成する金属シリサイド層とソース/ドレインのチャネル側端部との距離が小さくなり、電界集中によるリーク電流が発生するという問題があった。
そこで、本発明は、短チャネル効果の発生を防止しつつ、かつシリサイド層端部でのリーク電流の発生を防止した半導体装置の製造方法の提供を目的とする。
本発明は、シリコン基板を準備する工程と、シリコン基板上に、ゲート絶縁膜を介して、ゲート金属、ゲート金属上のハードマスク、およびゲート金属の両側面を覆う第1スペーサを形成する工程と、第1スペーサの両側のシリコン基板に拡散層を形成する工程と、シリコン基板の温度を500℃以下に保持しながら、シリコン基板を窒化シリコン層で覆う堆積工程と、窒化シリコン層に窒素プラズマを照射し、窒化シリコン層の窒素濃度を高くする窒化工程と、窒化シリコン層をエッチングして、第1スペーサを覆う第2スペーサを形成する工程と、第2スペーサの両側のシリコン基板にソース/ドレイン領域を形成する工程と、フッ化水素酸を用いてシリコン基板の表面をエッチングする工程と、シリコン基板上に金属層を形成し、熱処理によりソース/ドレイン領域中に金属シリサイド層を形成した後、金属層を除去する工程とを含むことを特徴とする半導体装置の製造方法である。
また、本発明は、シリコン基板と、シリコン基板上に、ゲート絶縁膜を介して設けられたゲート金属と、ゲート金属の両側面を覆う第1スペーサ、および第1スペーサを覆う窒化シリコンの第2スペーサと、第2スペーサの両側のシリコン基板に形成されたソース/ドレイン領域と、ソース/ドレイン領域中に形成された金属シリサイド層とを含み、第2スペーサ層の窒素濃度が、表面部分においてゲート金属に隣接する部分より高いことを特徴とする半導体装置でもある。
本発明にかかる製造方法によれば、短チャネル効果の発生、およびシリサイド層端部でのリーク電流の発生を防止し、短ゲート長の半導体装置の提供が可能となる。
また、本発明にかかる半導体装置では、しきい値電圧を低下させず、ゲート長を短くすることができる。
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
図1は、全体が100で表される、本実施の形態にかかるpチャネルMOSFETの断面図である。MOSFET100は、例えばシリコンからなる半導体基板1を含む。半導体基板1の上には、例えば、いわゆるhigh−k材料である酸化ハフニウムからなるゲート絶縁膜2が設けられている。ゲート絶縁膜2の上には、仕事関数制御用として、例えばTaSiNからなる第1ゲート金属3が形成され、その上に例えばタングステンからなる第2ゲート金属4、例えば窒化シリコンからなるハードマスク5が形成されている。第1、第2ゲート電極3、4及びハードマスク5の側面に、例えば、酸化シリコンからなる第1スペーサ6、窒化シリコンからなる第2スペーサ19が設けられている。半導体基板1には、第1ゲート金属3を挟んでその両側にソース/ドレイン領域12、エクステンション領域7、およびパンチスルーストッパ用のHalo領域8がそれぞれ設けられている。
次に、図2A〜2Iを用いて、本実施の形態にかかるMOSFET100の製造方法について説明する。図2A〜2Iは、MOSFET100の製造工程の断面図であり、図中、図1と同一符号は同一又は相当箇所を示す。MOSFET100の製造工程は、以下の工程1〜9を含む。
工程1:図2Aに示すように、例えばシリコンからなるn型の半導体基板1を準備する。半導体基板1は、n型のウエル領域を有する基板でも構わない。半導体基板1の上には、例えば、酸化ハフニウムからなるゲート絶縁膜2を原子層成長法で形成する。
次に、例えばTaSiNからなる第1ゲート金属層、タングステンからなる第2ゲート金属層をCVD法で形成し、更にその上に窒化シリコンからなるハードマスク5を形成する。
続いて、ハードマスク5をマスクに用いたエッチングにより第1ゲート電極層、第2ゲート金属層をエッチングし、図2Aに示すような第1ゲート電極3、第2ゲート電極4、およびハードマスク5の積層構造を作製する。
次に、例えばTaSiNからなる第1ゲート金属層、タングステンからなる第2ゲート金属層をCVD法で形成し、更にその上に窒化シリコンからなるハードマスク5を形成する。
続いて、ハードマスク5をマスクに用いたエッチングにより第1ゲート電極層、第2ゲート金属層をエッチングし、図2Aに示すような第1ゲート電極3、第2ゲート電極4、およびハードマスク5の積層構造を作製する。
工程2:図2Bに示すように、膜厚10nm程度の酸化シリコン膜を全面に形成した後、異方性エッチングにより第1スペーサ6を形成する。続いて、第1スペーサ6をマスクに用いたイオン注入法で、ホウ素等のp型イオンを注入し、エクステンション領域(拡散層)10を形成する。イオンの注入量は例えば1×1015/cm2程度である。更に、ヒ素等のn型イオンを注入し、パンチスルーストッパ用のHalo領域(拡散層)8を形成する。イオンの注入量は例えば4×1013/cm2程度である。
工程3:図2Cに示すように、500℃以下の基板温度で、CVD法等により窒化シリコン膜9全面に形成する。基板温度は、400℃以上で500℃以下が好ましく、好ましくは450℃である。窒化シリコン膜9の膜厚は、例えば50nmである。
工程4:図2Dに示すように、窒素プラズマ10を照射し、窒化シリコン膜9の表面部分の窒素濃度を高くする。図3は、窒化シリコン膜9の深さ方向の窒素濃度分布であり、横軸が深さ方向、縦軸が窒素濃度を示す。例えば、窒化シリコン膜9の表面近傍の窒素濃度は1022/cm3程度であり、窒素が導入される膜厚は、窒化シリコン膜9の膜厚50nmに対して30nm程度である。かかる工程では、窒化シリコン膜9の表面から5分の3程度の深さまで窒素を導入し、窒化シリコン膜9の下部の半導体基板1には窒素が到達しないようにする。これにより、ゲート絶縁膜2に窒素が導入され、高温負バイアス時にしきい値電圧が変動する負バイアス温度不安定性(NBTI:Negative Bias Temperature Instability)を抑制できる。
工程5:図2Eに示すように、プラズマエッチング等により窒化シリコン膜9をエッチバックし、第1スペーサ6の外側に、窒化シリコンからなる第2スペーサ19を形成する。この場合の第2スペーサ19の表面部分の窒素濃度は、1021/cm3程度である。
工程6:図2Fに示すように、第2スペーサ19等を注入マスクに用いたイオン注入により、半導体基板1にソース/ドレイン領域12を形成する。注入イオンには、例えばホウ素が用いられる。イオン注入後、アニール炉を用いて約1000℃で熱処理を行い、注入イオンを活性化する。なお、かかる熱処理工程に換えて、可視光を1msec程度照射するランプアニールを用いても構わない。
工程7:図2Gに示すように、半導体基板1の表面を、例えばフッ化水素酸を用いてエッチングする。かかる工程で、半導体基板1の表面に形成された例えば酸化シリコンのような表面酸化膜が除去され、清浄な半導体基板1の表面が露出する。
上述のように、500℃以下の温度で作製した窒化シリコン膜は、フッ化水素酸によってエッチングされやすい。しかしながら、本実施の形態では、窒化シリコンからなる第2スペーサ19中の窒素濃度が、表面部分で高くなり1021/cm3程度となっている。このため、フッ化水素酸を用いたエッチング工程においても、第2スペーサ19は殆どエッチングされず、エッチングされても非常に少量(例えば5nm以下)となる。
上述のように、500℃以下の温度で作製した窒化シリコン膜は、フッ化水素酸によってエッチングされやすい。しかしながら、本実施の形態では、窒化シリコンからなる第2スペーサ19中の窒素濃度が、表面部分で高くなり1021/cm3程度となっている。このため、フッ化水素酸を用いたエッチング工程においても、第2スペーサ19は殆どエッチングされず、エッチングされても非常に少量(例えば5nm以下)となる。
工程8:例えばCVD法を用いてニッケル層を全面に堆積させた後、熱処理を行いソース/ドレイン領域12をシリサイド化する。続いて、残ったニッケル層を除去することにより、図2Hに示すように、例えばNiSiからなるシリサイド層13を形成する。
シリサイド層13と、ソース/ドレイン領域12のチャネル側端部との距離は、第2スペーサ19の厚み(図2Hでは、半導体基板1の表面における横方向の厚み)により決定される。本実施の形態にかかる方法では、フッ化水素酸を用いたエッチング工程において第2スペーサ19は殆どエッチングされないため、シリサイド層13とソース/ドレイン領域12のチャネル側端部との距離を設計通りに制御できる。この結果、シリサイド層13と、ソース/ドレイン領域12のチャネル側端部との間での電界集中を緩和し、リーク電流の発生を防止できる。
工程9:最後に、図2Iに示すように、必要に応じて、酸化シリコン等の層間絶縁層14、シリサイド層13と電気的に接続されたTiN等のバリアメタル層15、タングステン等の埋め込み層16や、アルミニウム等からなる配線層17を形成する。
以上の工程で、本実施の形態にかかるpチャネルMOSFET100が完成する。
以上の工程で、本実施の形態にかかるpチャネルMOSFET100が完成する。
図4は、本実施の形態にかかる製造方法(窒化シリコン層の作製温度:450℃)と、従来の製造方法(窒化シリコン層の作製温度:600℃)で作製したMOSFETのゲート特性である。図4において、横軸がMOSFETのゲート長、縦軸がしきい値電圧を表す。
図4からわかるように、MOSFETの小型化が進みゲート長が短くなると、しきい値電圧が低下する。この傾向は、本発明(○で表示)より従来例(△で表示)で顕著となる。
図5は、全体が200で表される、従来のMOSFETの断面図であり、図5中、図1と同一符号は、同一又は相当箇所を示す。MOSFET200では、エクステンション領域7等に含まれるドーパントの熱拡散を防止するために、第2スペーサ6は500℃以下の温度で形成される。このため、フッ化水素酸によって第2スペーサ6はエッチングされやすい。この結果、上述の工程7において第2スペーサ6の膜厚が薄くなり、シリサイド層23とソース/ドレイン領域12のチャネル側端部との距離が短くなる。この結果、図5中に矢印Aで示した方向にリーク電流が発生する。特に、ゲート長が短くなると、シリサイド層23とソース/ドレイン領域12のチャネル側端部との距離がより短くなり、リーク電流が発生しやすくなり、しきい値電圧の低下を招くこととなる。
このように、本実施の形態にかかるMOSFET100では、しきい値電圧を低下させることなく従来構造のMOSFET200よりゲート長を短くすることが可能となる。
なお、本実施の形態では、pチャネルMOSFETについて説明したが、本実施の形態にかかる製造方法は、nチャネルMOSFETや、例えばMISFET等の他の構造の半導体装置にも適用可能である。
また、半導体基板は、例えばシリコンから形成したが、例えば炭化シリコンのようなシリコンを含む他の半導体材料から形成しても良い。
1 半導体基板、2 ゲート絶縁膜、3 第1ゲート金属、4 第2ゲート金属、5 ハードマスク、6 第1スペーサ、7 エクステンション領域、8 Halo領域、12 ソース/ドレイン領域、13 シリサイド層、19 第2スペーサ、100 MOSFET。
Claims (6)
- シリコン基板を準備する工程と、
該シリコン基板上に、ゲート絶縁膜を介して、ゲート金属、該ゲート金属上のハードマスク、および該ゲート金属の両側面を覆う第1スペーサを形成する工程と、
該第1スペーサの両側の該シリコン基板に拡散層を形成する工程と、
該シリコン基板の温度を500℃以下に保持しながら、該シリコン基板を窒化シリコン層で覆う堆積工程と、
該窒化シリコン層に窒素プラズマを照射し、該窒化シリコン層の窒素濃度を高くする窒化工程と、
該窒化シリコン層をエッチングして、該第1スペーサを覆う第2スペーサを形成する工程と、
該第2スペーサの両側の該シリコン基板にソース/ドレイン領域を形成する工程と、
フッ化水素酸を用いて該シリコン基板の表面をエッチングする工程と、
該シリコン基板上に金属層を形成し、熱処理によりソース/ドレイン領域中に金属シリサイド層を形成した後、該金属層を除去する工程とを含むことを特徴とする半導体装置の製造方法。 - 上記堆積工程が、400℃以上450℃以下の温度で行われることを特徴とする請求項1に記載の半導体装置の製造方法。
- 上記窒化工程が、上記窒化シリコン層の表面部分の窒素濃度を高くする工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 上記窒化工程後の上記窒化シリコン層の表面部分の窒素濃度が1022/cm3のオーダーであり、上記第2スペーサの表面部分の窒素濃度が1021/cm3のオーダーであることを特徴とする請求項1に記載の半導体装置の製造方法。
- シリコン基板と、
該シリコン基板上に、ゲート絶縁膜を介して設けられたゲート金属と、
該ゲート金属の両側面を覆う第1スペーサ、および該第1スペーサを覆う窒化シリコンの第2スペーサと、
該第2スペーサの両側の該シリコン基板に形成されたソース/ドレイン領域と、
該ソース/ドレイン領域中に形成された金属シリサイド層とを含み、
該第2スペーサ層の窒素濃度が、表面部分において該ゲート金属に隣接する部分より高いことを特徴とする半導体装置。 - 上記表面部分の窒素濃度が、1021/cm3のオーダーであることを特徴とする請求項5に記載の半導体装置。
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JP2007183940A JP2009021463A (ja) | 2007-07-13 | 2007-07-13 | 半導体装置およびその製造方法 |
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CN102446970A (zh) * | 2011-08-29 | 2012-05-09 | 上海华力微电子有限公司 | 一种防止酸槽清洗空洞形成的半导体器件及其制备方法 |
-
2007
- 2007-07-13 JP JP2007183940A patent/JP2009021463A/ja active Pending
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CN102446970A (zh) * | 2011-08-29 | 2012-05-09 | 上海华力微电子有限公司 | 一种防止酸槽清洗空洞形成的半导体器件及其制备方法 |
CN102446970B (zh) * | 2011-08-29 | 2014-05-28 | 上海华力微电子有限公司 | 一种防止酸槽清洗空洞形成的半导体器件及其制备方法 |
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