JP4469677B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置の製造技術に関し、特に、ゲート長が０．１μｍ以下の世代のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor ）を有する半導体装置に適用した場合に有効な技術に関する。
短チャネル効果を抑制するＭＩＳＦＥＴとして、例えば特許文献１には、ゲート電極下の基板不純物濃度分布に２つのピークを有するＭＩＳＦＥＴが記載されている。
図８は、従来のＭＩＳＦＥＴ、具体的には０．１μｍ以下のゲート長を有する従来のｐチャネル型ＭＩＳＦＥＴの断面図である。図８に示す従来のＭＩＳＦＥＴの形成方法は次の通りである。
まず、半導体基板１にｎ型ウェル２を形成した後、ｎ型ウェル２の表面部に第１のｎ型不純物層９を形成すると共にｎ型ウェル２における第１のｎ型不純物層９の下側に第２のｎ型不純物層１０を形成する。ここで、第１のｎ型不純物層９の深さ方向の不純物濃度分布は第１のピークを有し、第２のｎ型不純物層１０の深さ方向の不純物濃度分布は第２のピークを有する。
次に、半導体基板１上にゲート絶縁膜３を介してゲート電極４を形成した後、半導体基板１におけるゲート電極４の両側にｐ型のソース・ドレイン拡張領域（エクステンション領域）７を形成する。
次に、ゲート電極４の側壁上に、酸化シリコン膜５と窒化シリコン膜６との積層構造を持つ絶縁性のサイドウォールスペーサを形成した後、半導体基板１におけるゲート電極４の両側にｐ型のソース・ドレイン拡散領域８を形成する。
尚、第１のｎ型不純物層９及び第２のｎ型不純物層１０は、ソース・ドレイン拡散領域８の接合深さよりも浅い領域に形成されている。また、第１のｎ型不純物層９の深さ方向の不純物濃度分布における第１のピークは、半導体基板１におけるチャネルが形成される領域（チャネル領域）よりも深くに位置する。さらに、第２のｎ型不純物層１０の不純物濃度分布における第２のピークの不純物濃度は、第１のｎ型不純物層９の不純物濃度分布における第１のピークの不純物濃度よりも大きい。
以上に述べた従来のＭＩＳＦＥＴ構造、つまり、第１のｎ型不純物層９の不純物濃度分布における第１のピーク及び第２のｎ型不純物層１０の不純物濃度分布における第２のピークの２つのピークを有し且つ第２のピークの不純物濃度が第１のピークの不純物濃度よりも大きいＭＩＳＦＥＴ構造によると、制御可能な空乏層の幅が大きくなるので、サブスレッショルド係数を小さくすることができる。これにより、しきい値電圧の低下を防止できるため、ＭＩＳＦＥＴのスイッチング速度を向上させることができる。また、以上の説明においては、ｐチャネル型ＭＩＳＦＥＴを対象としたが、ｎチャネル型ＭＩＳＦＥＴの場合も同様である。
特開２００２−１９８５２９号公報
しかしながら、前述の従来のＭＩＳＦＥＴにおいては、ｐチャネル型ＭＩＳＦＥＴ及びｎチャネル型ＭＩＳＦＥＴのいずれの場合であっても、オフリーク電流の増加に起因して半導体装置の低消費電力化を実現できないという問題がある。
当該問題に対して、本発明は、ＭＩＳＦＥＴ、特に０．１μｍ程度以下のゲート長を有する短チャネルＭＩＳＦＥＴにおいて低消費電力化を確実に図ることを目的とする。
前記の目的を達成するために、本願発明者らが、ゲート電極下の不純物層における不純物濃度分布に第１のピーク（浅い位置）及び第２のピーク（深い位置）の２つのピークを有し且つ第２のピークの不純物濃度が第１のピークの不純物濃度よりも大きい従来のＭＩＳＦＥＴにおいてオフリーク電流が増加する原因について検討したところ、以下のような知見を得た。
一般に、半導体装置の低消費電力化を図るためには、ゲート電極下の基板不純物濃度を上昇させてオフリーク電流を小さくすることが必要とされている。しかし、ｐチャネル型ＭＩＳＦＥＴの場合を例として述べると、上層である第１のｎ型不純物層９における不純物濃度分布の第１のピーク及び下層である第２のｎ型不純物層１０における不純物濃度分布の第２のピークの２つのピークを有し且つ第２のピークの不純物濃度が第１のピークの不純物濃度よりも大きい従来のＭＩＳＦＥＴにおいて、オフリーク電流を小さくするために、不純物濃度分布に第１のピークを有する第１のｎ型不純物層９の不純物濃度を上昇させると、第２のピークの不純物濃度を第１のピークの不純物濃度よりも大きくする必要があるため、不純物濃度分布に第２のピークを有する第２のｎ型不純物層１０の不純物濃度も上昇させる必要がある。このため、第２のｎ型不純物層１０とｐ型のソース・ドレイン拡散領域８との接合位置付近の不純物濃度も高くなり、その結果、動作電圧印加時に発生する電界が大きくなるので、オフリーク電流が増加して半導体装置の低消費電力化を実現することができない。ｎチャネル型ＭＩＳＦＥＴの場合も同様である。尚、本願におけるオフリーク電流とは、ソース・ドレイン間に動作電圧が印加され且つゲート電極に電圧が印加されていないときにソース・ドレイン間に流れる電流を意味する。
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る半導体装置は、半導体基板上に形成されたゲート電極と、半導体基板におけるゲート電極の両側に形成されたソース・ドレイン領域と、半導体基板におけるゲート電極の下側に形成され、ソース・ドレイン領域と異なる導電型を持つ第１の不純物層と、半導体基板における第１の不純物層の下側に形成され、ソース・ドレイン領域と異なる導電型を持つ第２の不純物層とを備え、第１の不純物層は深さ方向の不純物濃度分布に第１のピークを持つと共に、第１のピークはソース・ドレイン領域の接合深さよりも浅い領域に位置しており、第２の不純物層は深さ方向の不純物濃度分布に第２のピークを持つと共に、第２のピークは第１のピークよりも深く且つソース・ドレイン領域の接合深さよりも浅い領域に位置しており、第１のピークの不純物濃度は第２のピークの不純物濃度よりも高い。ここで、不純物濃度分布に第１のピークを持つ第１の不純物層は、エクステンション領域間のパンチスルーを防止する機能を有し、不純物濃度分布に第２のピークを持つ第２の不純物層は、ソース・ドレイン領域間のパンチスルーを防止する機能を有する。
本発明の半導体装置によると、ゲート電極下側の半導体基板に形成された第１の不純物層の不純物濃度分布における第１のピークの不純物濃度を、第１の不純物層の下側に形成された第２の不純物層の不純物濃度分布における第２のピークの不純物濃度よりも高くするため、次のような効果が得られる。すなわち、オフリーク電流を小さくするために、不純物濃度分布に第１のピークを有する第１の不純物層の不純物濃度を上昇させた場合にも、従来の半導体装置と異なり第２のピークの不純物濃度を第１のピークの不純物濃度よりも大きくする必要がないため、不純物濃度分布に第２のピークを有する第２の不純物層の不純物濃度を上昇させる必要がない。このため、第２の不純物層の不純物濃度を低く保つことができるので、閾値電圧が同等で且つ第２のピークの不純物濃度が第１のピークの不純物濃度よりも高い従来の半導体装置と比較して、ソース・ドレイン領域と該ソース・ドレイン領域の反対導電型を持つ第２の不純物層との接合位置付近の不純物濃度が小さくなる。その結果、動作電圧印加時に発生する電界が小さくなるので、オフリーク電流が減少し、それにより半導体装置の低消費電力化を実現することができる。
本発明の半導体装置において、第１のピークが、半導体基板におけるチャネルが形成される領域よりも深くに位置すると、前述の効果を確実に得ることができる。
本発明に係る第１の半導体装置の製造方法は、半導体基板の表面部に第１導電型の第１の不純物層を形成する第１の工程と、第１の工程よりも後に、半導体基板上にゲート電極を形成する第２の工程と、ゲート電極をマスクとして半導体基板に第２導電型の不純物を導入することにより、エクステンション領域を形成する第３の工程と、第３の工程よりも後に、ゲート電極をマスクとして半導体基板に第１導電型の不純物を導入することにより、半導体基板におけるエクステンション領域及び第１の不純物層の下側に第２の不純物層を形成する第４の工程と、第４の工程よりも後に、ゲート電極の側壁上に絶縁性サイドウォールを形成する第５の工程と、ゲート電極及び絶縁性サイドウォールをマスクとして半導体基板に第２導電型の不純物を導入することにより、ソース・ドレイン領域を形成する第６の工程とを備え、第１の不純物層は深さ方向の不純物濃度分布に第１のピークを持つと共に、第１のピークはソース・ドレイン領域の接合深さよりも浅い領域に位置しており、第２の不純物層は深さ方向の不純物濃度分布に第２のピークを持つと共に、第２のピークは第１のピークよりも深く且つソース・ドレイン領域の接合深さよりも浅い領域に位置しており、第１のピークの不純物濃度は第２のピークの不純物濃度よりも高い。
本発明に係る第２の半導体装置の製造方法は、半導体基板の表面部に第１導電型の第１の不純物層を形成すると共に半導体基板における第１の不純物層の下側に第２の不純物層を形成する第１の工程と、第１の工程よりも後に、半導体基板上にゲート電極を形成する第２の工程と、ゲート電極をマスクとして半導体基板に第２導電型の不純物を導入することにより、エクステンション領域を形成する第３の工程と、第３の工程よりも後に、ゲート電極の側壁上に絶縁性サイドウォールを形成する第４の工程と、ゲート電極及び絶縁性サイドウォールをマスクとして半導体基板に第２導電型の不純物を導入することにより、ソース・ドレイン領域を形成する第５の工程とを備え、第１の不純物層は深さ方向の不純物濃度分布に第１のピークを持つと共に、第１のピークはソース・ドレイン領域の接合深さよりも浅い領域に位置しており、第２の不純物層は深さ方向の不純物濃度分布に第２のピークを持つと共に、第２のピークは第１のピークよりも深く且つソース・ドレイン領域の接合深さよりも浅い領域に位置しており、第１のピークの不純物濃度は第２のピークの不純物濃度よりも高い。尚、第２の半導体装置の製造方法において、第１の不純物層を形成した後に第２の不純物層を形成してもよいし、又は第１の不純物層を形成する前に第２の不純物層を形成してもよい。
すなわち、第１及び第２の半導体装置の製造方法はいずれも前述の本発明の半導体装置を製造するための方法であるので、前述の本発明の半導体装置と同様の効果が得られる。
本発明によると、従来の半導体装置と異なりゲート電極下側の半導体基板に形成された第１の不純物層の不純物濃度分布における第１のピークの不純物濃度を、第１の不純物層の下側に形成された第２の不純物層の不純物濃度分布における第２のピークの不純物濃度よりも高く設定している。このため、オフリーク電流を小さくするために、第１の不純物層の不純物濃度を上昇させた場合にも第２の不純物層を上昇させる必要がないので、第２の不純物層の不純物濃度を低く保つことができる。従って、ソース・ドレイン領域と該ソース・ドレイン領域の反対導電型を持つ第２の不純物層との接合位置付近の不純物濃度が小さくなる結果、動作電圧印加時に発生する電界が小さくなるので、オフリーク電流が減少し、それにより半導体装置の低消費電力化を実現することができる。特に、０．１μｍ程度以下のゲート長を有するＭＩＳＦＥＴつまり短チャネルＭＩＳＦＥＴにおいて従来技術と比べてさらなる消費電力の低下を図ることができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図１は、第１の実施形態に係る半導体装置、具体的には０．１μｍ以下のゲート長を有するｐチャネル型ＭＯＳ（metal oxide semiconductor ）デバイスの断面図である。
図１に示すように、例えばｐ型の単結晶シリコンからなる基板１０１におけるｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型のウェル１０２が形成されている。また、基板１０１におけるｐチャネル型ＭＩＳＦＥＴ形成領域の上にはゲート絶縁膜１０３を介して例えばｐ型の多結晶シリコン膜からなるゲート電極１０４が形成されている。ゲート電極１０４の側壁上には、例えば酸化シリコン膜１０５と窒化シリコン膜１０６との積層構造を持つ絶縁性のサイドウォールスペーサが形成されている。ウェル１０２の表面部におけるゲート電極１０４の側部の下側にはｐ型のソース・ドレイン拡張領域（エクステンション領域）１０７が形成されている。また、ウェル１０２におけるゲート電極１０４から見てエクステンション領域１０７の外側には、エクステンション領域１０７の接合深さ（例えば基板表面から０．０４μｍ程度の深さ）よりも深い位置に接合深さ（例えば基板表面から０．１１μｍ程度の深さ）を有するソース・ドレイン拡散領域１０８が形成されている。また、ウェル１０２の表面部におけるゲート電極１０４の下側には、例えばｎ型の第１の不純物層１０９がエクステンション領域１０７に挟まれるように形成されている。さらに、ウェル１０２におけるエクステンション領域１０７及び第１の不純物層１０９の下側には、ポケット領域となるｎ型の第２の不純物層１１０がソース・ドレイン拡散領域１０８と接するように形成されている。尚、本実施形態においては、第１の不純物層１０９及び第２の不純物層１１０はいずれも、ソース・ドレイン拡散領域１０８の接合深さよりも浅い領域に形成されている。
以下、図１に示す本実施形態のｐチャネル型ＭＩＳＦＥＴの諸特性について図２（ａ）及び（ｂ）を参照しながら説明する。図２（ａ）は、図１のａ−ａ’線における不純物濃度分布を示し、図２（ｂ）は、図１のｂ−ｂ’線における不純物濃度分布を示している。尚、図２（ａ）及び（ｂ）においては、比較のため、従来のｐチャネル型ＭＩＳＦＥＴの不純物濃度分布も合わせて示している。
図２（ａ）に示すように、第１の不純物層１０９は、深さ方向の不純物濃度分布に第１のピークＰ１（不純物濃度は例えば５×１０18（ions／ｃｍ3 ）以上で且つ８×１０18（ions／ｃｍ3 ）以下）を有している。ここで、第１のピークＰ１は、基板表面からの深さが５ｎｍ以上で且つ１５ｎｍ以下の領域に位置している。すなわち、第１のピークＰ１は、基板１０１におけるチャネルが形成される領域（基板表面からの深さが例えば２ｎｍ程度以下の領域）よりも深く且つソース・ドレイン拡散領域１０８の接合深さ（例えば基板表面から０.１μｍ程度の深さ）よりも浅い領域に位置する。
また、図２（ｂ）に示すように、第２の不純物層１１０は、深さ方向の不純物濃度分布に第２のピークＰ２（不純物濃度は例えば１×１０18（ions／ｃｍ3 ）以上で且つ５×１０18（ions／ｃｍ3 ）未満）を有している。ここで、第２のピークＰ２は、基板表面からの深さが２０ｎｍ以上で且つ９０ｎｍ以下の領域に位置している。すなわち、第２のピークＰ２は、第１のピークＰ１よりも深く且つソース・ドレイン拡散領域１０８の接合深さ（例えば基板表面から０.１μｍ程度の深さ）よりも浅い領域に位置する。
また、図２（ａ）及び（ｂ）に示すように、本実施形態のｐチャネル型ＭＩＳＦＥＴにおいては、第１のピークＰ１の不純物濃度は第２のピークＰ２の不純物濃度よりも高いのに対して、従来のｐチャネル型ＭＩＳＦＥＴにおいては、浅い位置のピーク（本実施形態の第１のピークＰ１に相当する）の不純物濃度は、深い位置のピーク（本実施形態の第２のピークＰ２に相当する）の不純物濃度よりも低い。
以上のような特徴を有する本実施形態の半導体装置によると、従来の半導体装置と異なりゲート電極１０４の下側の基板１０１に形成された第１の不純物層１０９の不純物濃度分布における第１のピークＰ１の不純物濃度を、第１の不純物層１０９の下側に形成された第２の不純物層１１０の不純物濃度分布における第２のピークＰ２の不純物濃度よりも高く設定している。このため、オフリーク電流を小さくするために、第１の不純物層１０９の不純物濃度を上昇させた場合にも、従来の半導体装置と異なり第２のピークＰ２の不純物濃度を第１のピークＰ１の不純物濃度よりも大きくする必要がないため、第２の不純物層１１０の不純物濃度を上昇させる必要がない。従って、第２の不純物層１１０の不純物濃度を低く保つことができるので、閾値電圧が同等で且つ第２のピークの不純物濃度が第１のピークの不純物濃度よりも高い従来の半導体装置と比較して、ソース・ドレイン領域１０８と該ソース・ドレイン領域１０８の反対導電型を持つ第２の不純物層１１０との接合位置付近の不純物濃度が小さくなる。その結果、動作電圧印加時に発生する電界が小さくなるので、オフリーク電流が減少し、それにより半導体装置の低消費電力化を実現することができる。
図３は、本実施形態のｐチャネル型ＭＩＳＦＥＴにおけるオフリーク電流と閾値電圧との関係を、従来のｐチャネル型ＭＩＳＦＥＴにおけるオフリーク電流と閾値電圧との関係と比較して示している。
図３に示すように、本実施形態によると、従来の半導体装置と比較して、オフリーク電流を減少させて半導体装置の消費電力を低減させることができる。
以下、図１に示す本実施形態のｐチャネル型ＭＩＳＦＥＴの製造方法について図面を参照しながら説明する。
図４（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図４（ａ）に示すように、例えばｐ型の単結晶シリコンからなる基板１０１を用意して、基板１０１のｐチャネル型ＭＩＳＦＥＴ形成領域に例えばｎ型のウェル１０２を形成するために、ｎ型不純物、例えばリン（Ｐ）を複数回に亘って異なる注入エネルギーで基板１０１にイオン注入する。ここで、Ｐのイオン注入条件は、注入エネルギーが例えば５００ｋｅＶ及び２００ｋｅＶであり、ドーズ量が例えば１×１０13ｃｍ-2（一定）である。
続いて、基板１０１のｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型不純物、例えばヒ素（Ａｓ）をイオン注入し、それによって、深さ方向の不純物濃度分布に第１のピークＰ１を有する例えばｎ型の第１の不純物層１０９を形成する。ここで、Ａｓのイオン注入条件は、注入エネルギーが例えば５０ｅＶであり、ドーズ量が例えば５×１０12ｃｍ-2である。第１の不純物層１０９は、ソースドレイン拡張領域（エクステンション領域）１０７（図４（ｃ）参照）間のパンチスルーを防止する機能を有する。また、第１のピークＰ１は、基板表面からの深さが例えば５ｎｍ以上で且つ１５ｎｍ以下の領域に位置し、第１のピークＰ１の不純物濃度は例えば５×１０18（ions／ｃｍ3 ）以上で且つ８×１０18（ions／ｃｍ3 ）以下である。
次に、図４（ｂ）に示すように、基板１０１に対して熱酸化を行なって、基板１０１の表面上に例えば厚さ２ｎｍ程度のゲート絶縁膜１０３を形成した後、例えば厚さ２００ｎｍ程度のｐ型の多結晶シリコン膜を例えばＣＶＤ（chemical vapor deposition ）法により基板１０１上に堆積する。次に、ゲート電極形成領域を覆うレジストパターン（図示省略）をマスクとして、前記の多結晶シリコン膜に対してエッチングを行なって、基板１０１のｐチャネル型ＭＩＳＦＥＴ形成領域の上にゲート絶縁膜１０３を介して、ｐ型多結晶シリコン膜から構成され且つ０．１μｍ程度のゲート長を有するゲート電極１０４を形成する。
次に、図４（ｃ）に示すように、ｐチャネル型ＭＩＳＦＥＴのゲート電極１０４をマスクとして、ｎ型のウェル１０２にｐ型不純物、例えばフッ化ボロン（ＢＦ2 ）をイオン注入し、それによってｐチャネル型ＭＩＳＦＥＴのソース・ドレイン拡張領域（エクステンション領域）１０７を形成する。ここで、ＢＦ2 のイオン注入条件は、注入エネルギーが例えば３ｋｅＶであり、ドーズ量が例えば１×１０15ｃｍ-2である。また、エクステンション領域１０７の接合深さは例えば０.０４μｍ程度である。
続いて、ｐチャネル型ＭＩＳＦＥＴのゲート電極１０４をマスクとして、ｎ型ウェル１０２にｎ型不純物、例えばヒ素（Ａｓ）を基板表面の法線方向に対して例えば１０〜２５°程度の角度でイオン注入し、それによって、ｎ型ウェル１０２におけるエクステンション領域１０７及び第１の不純物層１０９の下側に、ｐチャネル型ＭＩＳＦＥＴのポケット領域となる第２の不純物層１１０を形成する。ここで、Ａｓのイオン注入条件は、注入エネルギーが例えば８０ｋｅＶであり、ドーズ量が例えば１×１０13ｃｍ-2である。第２の不純物層１１０は、ソース・ドレイン拡散領域１０８（図４（ｅ）参照）間のパンチスルーを防止する機能を有する。また、第２のピークＰ２は、基板表面からの深さが例えば２０ｎｍ以上で且つ９０ｎｍ以下の領域に位置し、第２のピークＰ２の不純物濃度は例えば１×１０18（ions／ｃｍ3 ）以上で且つ５×１０18（ions／ｃｍ3 ）未満である。すなわち、第２の不純物層１１０の第２のピークＰ２の基板１０１の表面からの深さは、第１のｎ型不純物層１０９の第１のピークＰ１の基板１０１の表面からの深さよりも相対的に大きく、第２の不純物層１１０の第２のピークＰ２の不純物濃度は、第１のｎ型不純物層１０９の第１のピークＰ１の不純物濃度よりも低い。尚、本実施形態では、エクステンション領域１０７の接合深さと、第１のｎ型不純物層１０９と第２の不純物層１１０との境界の深さとはほぼ同程度である。
次に、図４（ｄ）に示すように、基板１０１上に例えば酸化シリコン膜１０５及び窒化シリコン膜１０６をＣＶＤ法によって順次堆積した後、窒化シリコン膜１０６に対して例えばＲＩＥ（reactive ion etching）法によって異方性エッチングを行ない、その後、酸化シリコン膜１０５に対してエッチングを行なう。これにより、ｐチャネル型ＭＩＳＦＥＴのゲート電極１０４の各側壁上に、酸化シリコン膜１０５及び窒化シリコン膜１０６からなるサイドウォールスペーサが形成される。
次に、図４（ｅ）に示すように、ｐチャネル型ＭＩＳＦＥＴのゲート電極１０４及びサイドウォールスペーサ（酸化シリコン膜１０５及び窒化シリコン膜１０６）をマスクとして、ｎ型のウェル１０２にｐ型不純物、例えばＢＦ2 をイオン注入し、それによって、接合深さが第２の不純物層１１０の第２のピークＰ２よりも深くに位置するソース・ドレイン拡散領域１０８を形成する。ここで、ＢＦ2 のイオン注入条件は、注入エネルギーが例えば２５ｋｅＶであり、ドーズ量が例えば２×１０15ｃｍ-2である。また、ソース・ドレイン拡散領域１０８の接合深さは例えば０．１μｍ程度である。
以上のような工程によって、図４（ｆ）に示すように、ｐチャネル型ＭＩＳＦＥＴが形成される。
尚、第１の実施形態において、ｐチャネル型ＭＩＳＦＥＴを例として説明したが、ｎチャネル型ＭＩＳＦＥＴについても同様である。
また、第１の実施形態において、第１の不純物層１０９の深さ方向の不純物濃度分布における第１のピークＰ１は、基板１０１におけるチャネルが形成される領域よりも深くに位置することが好ましい。このようにすると、前述のオフリーク電流の低減による半導体装置の低消費電力化の効果が確実に得られる。
また、第１の実施形態において、０．１μｍ程度以下のゲート長を有するＭＩＳＦＥＴ、つまり短チャネルＭＩＳＦＥＴであると、従来技術と比べて消費電力の低減を顕著に図ることができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図５は、第２の実施形態に係る半導体装置、具体的には０．１μｍ以下のゲート長を有するｐチャネル型ＭＯＳデバイスの断面図である。
図５に示すように、例えばｐ型の単結晶シリコンからなる基板２０１におけるｐチャネル型ＭＩＳＦＥＴ形成領域に例えばｎ型のウェル２０２が形成されている。また、基板２０１におけるｐチャネル型ＭＩＳＦＥＴ形成領域の上にはゲート絶縁膜２０３を介して例えばｐ型の多結晶シリコン膜からなるゲート電極２０４が形成されている。ゲート電極２０４の側壁上には、例えば酸化シリコン膜２０５と窒化シリコン膜２０６との積層構造を持つ絶縁性のサイドウォールスペーサが形成されている。ウェル２０２の表面部におけるゲート電極２０４の側部の下側には例えばｐ型のソース・ドレイン拡張領域（エクステンション領域）２０７が形成されている。また、ウェル２０２におけるゲート電極２０４から見てエクステンション領域２０７の外側には、エクステンション領域２０７の接合深さ（例えば基板表面から０.０４μｍ程度の深さ）よりも深い位置に接合深さ（例えば基板表面から０．１μｍ程度の深さ）を有するソース・ドレイン拡散領域２０８が形成されている。また、ウェル２０２の表面部におけるゲート電極２０４の下側には、例えばｎ型の第１の不純物層２０９がエクステンション領域２０７に挟まれるように形成されている。さらに、ウェル２０２におけるエクステンション領域２０７及び第１の不純物層２０９の下側には、例えばｎ型の第２の不純物層２１０がソース・ドレイン拡散領域２０８に挟まれるように形成されている。尚、本実施形態においては、第１の不純物層２０９及び第２の不純物層２１０はいずれも、ソース・ドレイン拡散領域２０８の接合深さよりも浅い領域に形成されている。
以下、図５に示す本実施形態のｐチャネル型ＭＩＳＦＥＴの諸特性について図６を参照しながら説明する。図６は、図５のｃ−ｃ’線における不純物濃度分布を示している。尚、図６においては、比較のため、従来のｐチャネル型ＭＩＳＦＥＴの不純物濃度分布も合わせて示している。
図６に示すように、第１の不純物層２０９は、深さ方向の不純物濃度分布に第１のピークＰ１（不純物濃度は例えば５×１０18（ions／ｃｍ3 ）以上で且つ８×１０18（ions／ｃｍ3 ）以下）を有している。ここで、第１のピークＰ１は、基板表面からの深さが５ｎｍ以上で且つ１５ｎｍ以下の領域に位置している。すなわち、第１のピークＰ１は、基板２０１におけるチャネルが形成される領域（基板表面からの深さが例えば２ｎｍ程度以下の領域）よりも深く且つソース・ドレイン拡散領域２０８の接合深さ（例えば基板表面から０.１μｍ程度の深さ）よりも浅い領域に位置する。
また、図６に示すように、第２の不純物層２１０は、深さ方向の不純物濃度分布に第２のピークＰ２（不純物濃度は例えば１×１０18（ions／ｃｍ3 ）以上で且つ５×１０18（ions／ｃｍ3 ）未満）を有している。ここで、第２のピークＰ２は、基板表面からの深さが２０ｎｍ以上で且つ９０ｎｍ以下の領域に位置している。すなわち、第２のピークＰ２は、第１のピークＰ１よりも深く且つソース・ドレイン拡散領域２０８の接合深さ（例えば基板表面から０.１μｍ程度の深さ）よりも浅い領域に位置する。
また、図６に示すように、本実施形態のｐチャネル型ＭＩＳＦＥＴにおいては、第１のピークＰ１の不純物濃度は第２のピークＰ２の不純物濃度よりも高いのに対して、従来のｐチャネル型ＭＩＳＦＥＴにおいては、浅い位置のピーク（本実施形態の第１のピークＰ１に相当する）の不純物濃度は、深い位置のピーク（本実施形態の第２のピークＰ２に相当する）の不純物濃度よりも低い。
以上のような特徴を有する本実施形態の半導体装置によると、従来の半導体装置と異なりゲート電極２０４の下側の基板２０１に形成された第１の不純物層２０９の不純物濃度分布における第１のピークＰ１の不純物濃度を、第１の不純物層２０９の下側に形成された第２の不純物層２１０の不純物濃度分布における第２のピークＰ２の不純物濃度よりも高く設定している。このため、オフリーク電流を小さくするために、第１の不純物層２０９の不純物濃度を上昇させた場合にも、従来の半導体装置と異なり第２のピークＰ２の不純物濃度を第１のピークＰ１の不純物濃度よりも大きくする必要がないため、第２の不純物層２１０の不純物濃度を上昇させる必要がない。従って、第２の不純物層２１０の不純物濃度を低く保つことができるので、閾値電圧が同等で且つ第２のピークの不純物濃度が第１のピークの不純物濃度よりも高い従来の半導体装置と比較して、ソース・ドレイン領域２０８と該ソース・ドレイン領域２０８の反対導電型を持つ第２の不純物層２１０との接合位置付近の不純物濃度が小さくなる。その結果、動作電圧印加時に発生する電界が小さくなるので、オフリーク電流が減少し、それにより半導体装置の低消費電力化を実現することができる。
以下、図５に示す本実施形態のｐチャネル型ＭＩＳＦＥＴの製造方法について図面を参照しながら説明する。
図７（ａ）〜（ｆ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図７（ａ）に示すように、例えばｐ型の単結晶シリコンからなる基板２０１を用意して、基板２０１のｐチャネル型ＭＩＳＦＥＴ形成領域に例えばｎ型のウェル２０２を形成するために、ｎ型不純物、例えばリン（Ｐ）を複数回に亘って異なる注入エネルギーで基板２０１にイオン注入する。ここで、Ｐのイオン注入条件は、注入エネルギーが例えば５００ｋｅＶ及び２００ｋｅＶであり、ドーズ量が例えば１×１０13ｃｍ-2（一定）である。
続いて、基板２０１のｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型不純物、例えばヒ素（Ａｓ）をイオン注入し、それによって、深さ方向の不純物濃度分布に第１のピークＰ１を有する例えばｎ型の第１の不純物層２０９を形成する。ここで、Ａｓのイオン注入条件は、注入エネルギーが例えば５０ｅＶであり、ドーズ量が例えば５×１０12ｃｍ-2である。第１の不純物層２０９は、ソースドレイン拡張領域（エクステンション領域）２０７（図７（ｃ）参照）間のパンチスルーを防止する機能を有する。また、第１のピークＰ１は、基板表面からの深さが例えば５ｎｍ以上で且つ１５ｎｍ以下の領域に位置し、第１のピークＰ１の不純物濃度は例えば５×１０18（ions／ｃｍ3 ）以上で且つ８×１０18（ions／ｃｍ3 ）以下である。
続いて、ｎ型ウェル２０２にｎ型不純物、例えばヒ素（Ａｓ）をイオン注入し、それによって、ｎ型ウェル２０２における第１の不純物層２０９の下側に第２の不純物層２１０を形成する。ここで、Ａｓのイオン注入条件は、注入エネルギーが例えば８０ｋｅＶであり、ドーズ量が例えば１×１０13ｃｍ-2である。第２の不純物層２１０は、ソース・ドレイン拡散領域２０８（図７（ｅ）参照）間のパンチスルーを防止する機能を有する。また、第２のピークＰ２は、基板表面からの深さが例えば２０ｎｍ以上で且つ９０ｎｍ以下の領域に位置し、第２のピークＰ２の不純物濃度は例えば１×１０18（ions／ｃｍ3 ）以上で且つ５×１０18（ions／ｃｍ3 ）未満である。すなわち、第２の不純物層２１０の第２のピークＰ２の基板２０１の表面からの深さは、第１のｎ型不純物層２０９の第１のピークＰ１の基板２０１の表面からの深さよりも相対的に大きく、第２の不純物層２１０の第２のピークＰ２の不純物濃度は、第１のｎ型不純物層２０９の第１のピークＰ１の不純物濃度よりも低い。
尚、本実施形態において、第１の不純物層２０９を形成する前に第２の不純物層２１０を形成してもよい。
次に、図７（ｂ）に示すように、基板２０１に対して熱酸化を行なって、基板２０１の表面上に例えば厚さ２ｎｍ程度のゲート絶縁膜２０３を形成した後、例えば厚さ２００ｎｍ程度のｐ型の多結晶シリコン膜を例えばＣＶＤ法により基板２０１上に堆積する。次に、ゲート電極形成領域を覆うレジストパターン（図示省略）をマスクとして、前記の多結晶シリコン膜に対してエッチングを行なって、基板２０１のｐチャネル型ＭＩＳＦＥＴ形成領域の上にゲート絶縁膜２０３を介して、ｐ型多結晶シリコン膜から構成され且つ０．１μｍ程度のゲート長を有するゲート電極２０４を形成する。
次に、図７（ｃ）に示すように、ｐチャネル型ＭＩＳＦＥＴのゲート電極２０４をマスクとして、ｎ型のウェル２０２にｐ型不純物、例えばフッ化ボロン（ＢＦ2 ）をイオン注入し、それによってｐチャネル型ＭＩＳＦＥＴのソース・ドレイン拡張領域（エクステンション領域）２０７を形成する。ここで、ＢＦ2 のイオン注入条件は、注入エネルギーが例えば３ｋｅＶであり、ドーズ量が例えば１×１０15ｃｍ-2である。また、エクステンション領域２０７の接合深さは例えば０.０４μｍ程度である。尚、本実施形態では、エクステンション領域２０７の接合深さと、第１のｎ型不純物層２０９と第２の不純物層２１０との境界の深さとはほぼ同程度である。
次に、図７（ｄ）に示すように、基板２０１上に例えば酸化シリコン膜２０５及び窒化シリコン膜２０６をＣＶＤ法によって順次堆積した後、窒化シリコン膜２０６に対して例えばＲＩＥ法によって異方性エッチングを行ない、その後、酸化シリコン膜２０５に対してエッチングを行なう。これにより、ｐチャネル型ＭＩＳＦＥＴのゲート電極２０４の各側壁上に、酸化シリコン膜２０５及び窒化シリコン膜２０６からなるサイドウォールスペーサが形成される。
次に、図７（ｅ）に示すように、ｐチャネル型ＭＩＳＦＥＴのゲート電極２０４及びサイドウォールスペーサ（酸化シリコン膜２０５及び窒化シリコン膜２０６）をマスクとして、ｎ型のウェル２０２にｐ型不純物、例えばＢＦ2 をイオン注入し、それによって、接合深さが第２の不純物層２１０の第２のピークＰ２よりも深くに位置するソース・ドレイン拡散領域２０８を形成する。ここで、ＢＦ2 のイオン注入条件は、注入エネルギーが例えば２５ｋｅＶであり、ドーズ量が例えば２×１０15ｃｍ-2である。また、ソース・ドレイン拡散領域２０８の接合深さは例えば０．１μｍ程度である。
以上のような工程によって、図７（ｆ）に示すように、ｐチャネル型ＭＩＳＦＥＴが形成される。
尚、第２の実施形態において、ｐチャネル型ＭＩＳＦＥＴを例として説明したが、ｎチャネル型ＭＩＳＦＥＴについても同様である。
また、第２の実施形態において、第１の不純物層２０９の深さ方向の不純物濃度分布における第１のピークＰ１は、基板２０１におけるチャネルが形成される領域よりも深くに位置することが好ましい。このようにすると、前述のオフリーク電流の低減による半導体装置の低消費電力化の効果が確実に得られる。
また、第２の実施形態の半導体装置が、０．１μｍ程度以下のゲート長を有するＭＩＳＦＥＴ、つまり短チャネルＭＩＳＦＥＴであると、従来技術と比べて消費電力の低減を顕著に図ることができる。
本発明は、半導体装置の製造技術に関し、特に、ゲート長が０．１μｍ以下の世代のＭＩＳＦＥＴを有する半導体装置に適用した場合にオフリーク電流の低減による半導体装置の低消費電力化の効果が確実に得られ有用である。
本発明の第１の実施形態に係る半導体装置の断面図である。 （ａ）は図１のａ−ａ’線における不純物濃度分布を示す図であり、（ｂ）は図１のｂ−ｂ’線における不純物濃度分布を示す図である。 本発明の第１の実施形態に係る半導体装置におけるオフリーク電流と閾値電圧との関係を示す図である。 （ａ）〜（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の断面図である。 図５のｃ−ｃ’線における不純物濃度分布を示す図である。 （ａ）〜（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 従来の半導体装置の断面図である。
符号の説明
１０１、２０１ 基板
１０２、２０２ ウェル
１０３、２０３ ゲート絶縁膜
１０４、２０４ ゲート電極
１０５、２０５ 酸化シリコン膜
１０６、２０６ 窒化シリコン膜
１０７、２０７ エクステンション領域
１０８、２０８ ソース・ドレイン拡散領域
１０９、２０９ 第１の不純物層
１１０、２１０ 第２の不純物層

Claims (5)

  1. 半導体基板中に形成された第１導電型のウェルと、
    前記半導体基板上に形成された第２導電型のゲート電極と、
    前記ゲート電極の側壁上に形成された絶縁性サイドウォールスペーサと、
    前記ウェルの表面部における前記ゲート電極の両側に形成された第２導電型のソース・ドレイン領域と、
    前記ウェルの表面部における前記ゲート電極の下側に形成された前記第１導電型の第１の不純物層と、
    前記ウェルにおける前記第１の不純物層の下側に形成された前記第１導電型の第２の不純物層と、
    前記ウェルの表面部における前記ゲート電極の両側部のそれぞれの下側に形成された前記第２導電型のエクステンション領域とを備え、
    前記第１の不純物層は深さ方向の不純物濃度分布に第１のピークを持つと共に、前記第１のピークは前記ソース・ドレイン領域の接合深さよりも浅い領域に位置しており、
    前記第２の不純物層は深さ方向の不純物濃度分布に第２のピークを持つと共に、前記第２のピークは前記第１のピークよりも深く且つ前記ソース・ドレイン領域の接合深さよりも浅い領域に位置しており、
    前記第１のピークの不純物濃度は前記第２のピークの不純物濃度よりも高く、
    前記第１のピークは、前記半導体基板表面からの深さが５ｎｍ以上で且つ１５ｎｍ以下の領域に位置しており、
    前記第２のピークは、前記半導体基板表面からの深さが２０ｎｍ以上で且つ９０ｎｍ以下の領域に位置しており、
    前記第１のピークの不純物濃度は、５×１０18ions/cm3 以上で且つ８×１０18ions/cm3 以下であり、
    前記第２のピークの不純物濃度は、１×１０18ions/cm3 以上で且つ５×１０18ions/cm3 未満であり、
    前記ソース・ドレイン領域は、前記ゲート電極から見て前記エクステンション領域の外側に形成されていると共に前記エクステンション領域の接合深さよりも深い位置に接合深さを有しており、
    前記エクステンション領域の接合深さは、前記第１の不純物層と前記第２の不純物層との境界の深さと同程度であることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２の不純物層は、前記エクステンション領域のそれぞれの下側に分離して形成され且つ前記ソース・ドレイン領域と接するポケット領域であることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第２の不純物層は、前記エクステンション領域及び前記第１の不純物層の下側に前記ソース・ドレイン領域に挟まれるように形成されていることを特徴とする半導体装置。
  4. 半導体基板中に第１導電型のウェルを形成する第１の工程と、
    前記ウェルの表面部に前記第１導電型の第１の不純物層を形成する第２の工程と、
    前記第２の工程よりも後に、前記半導体基板上に第２導電型のゲート電極を形成する第３の工程と、
    前記ゲート電極をマスクとして前記ウェルに第２導電型の不純物を導入することにより、エクステンション領域を形成する第４の工程と、
    前記第４の工程よりも後に、前記ゲート電極をマスクとして前記ウェルに前記第１導電型の不純物を導入することにより、前記ウェルにおける前記エクステンション領域及び前記第１の不純物層の下側に前記第１導電型の第２の不純物層を形成する第５の工程と、
    前記第５の工程よりも後に、前記ゲート電極の側壁上に絶縁性サイドウォールを形成する第６の工程と、
    前記ゲート電極及び前記絶縁性サイドウォールをマスクとして前記ウェルに前記第２導電型の不純物を導入することにより、ソース・ドレイン領域を形成する第７の工程とを備え、
    前記第１の不純物層は深さ方向の不純物濃度分布に第１のピークを持つと共に、前記第１のピークは前記ソース・ドレイン領域の接合深さよりも浅い領域に位置しており、
    前記第２の不純物層は深さ方向の不純物濃度分布に第２のピークを持つと共に、前記第２のピークは前記第１のピークよりも深く且つ前記ソース・ドレイン領域の接合深さよりも浅い領域に位置しており、
    前記第１のピークの不純物濃度は前記第２のピークの不純物濃度よりも高く、
    前記第１のピークは、前記半導体基板表面からの深さが５ｎｍ以上で且つ１５ｎｍ以下の領域に位置しており、
    前記第２のピークは、前記半導体基板表面からの深さが２０ｎｍ以上で且つ９０ｎｍ以下の領域に位置しており、
    前記第１のピークの不純物濃度は、５×１０18ions/cm3 以上で且つ８×１０18ions/cm3 以下であり、
    前記第２のピークの不純物濃度は、１×１０18ions/cm3 以上で且つ５×１０18ions/cm3 未満であることを特徴とする半導体装置の製造方法。
  5. 半導体基板中に第１導電型のウェルを形成する第１の工程と、
    前記ウェルの表面部に前記第１導電型の第１の不純物層を形成すると共に前記ウェルにおける前記第１の不純物層の下側に前記第１導電型の第２の不純物層を形成する第２の工程と、
    前記第２の工程よりも後に、前記半導体基板上に第２導電型のゲート電極を形成する第３の工程と、
    前記ゲート電極をマスクとして前記ウェルに第２導電型の不純物を導入することにより、エクステンション領域を形成する第４の工程と、
    前記第４の工程よりも後に、前記ゲート電極の側壁上に絶縁性サイドウォールを形成する第５の工程と、
    前記ゲート電極及び前記絶縁性サイドウォールをマスクとして前記ウェルに前記第２導電型の不純物を導入することにより、ソース・ドレイン領域を形成する第６の工程とを備え、
    前記第１の不純物層は深さ方向の不純物濃度分布に第１のピークを持つと共に、前記第１のピークは前記ソース・ドレイン領域の接合深さよりも浅い領域に位置しており、
    前記第２の不純物層は深さ方向の不純物濃度分布に第２のピークを持つと共に、前記第２のピークは前記第１のピークよりも深く且つ前記ソース・ドレイン領域の接合深さよりも浅い領域に位置しており、
    前記第１のピークの不純物濃度は前記第２のピークの不純物濃度よりも高く、
    前記第１のピークは、前記半導体基板表面からの深さが５ｎｍ以上で且つ１５ｎｍ以下の領域に位置しており、
    前記第２のピークは、前記半導体基板表面からの深さが２０ｎｍ以上で且つ９０ｎｍ以下の領域に位置しており、
    前記第１のピークの不純物濃度は、５×１０18ions/cm3 以上で且つ８×１０18ions/cm3 以下であり、
    前記第２のピークの不純物濃度は、１×１０18ions/cm3 以上で且つ５×１０18ions/cm3 未満であり、
    前記第２の不純物層は、前記エクステンション領域の下側に形成されていることを特徴とする半導体装置の製造方法。
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