JP2023024184A - 半導体装置 - Google Patents

Abstract

【課題】アイソレーションエリアを縮小可能な構造を有する横型構造の半導体装置を提供する。【解決手段】半導体装置１１では、トレンチ絶縁構造１３が、基板２５の主面２５ａにおいて第２導電型ウエル１５を囲み、素子エリア２５ｃを規定する。第２導電型ウエル１５は、第１導電型半導体領域２５ｂにｐｎ接合３９を成す底部１５ａを有する。第２導電型ウエル１５の縦方向分離及び横方向分離は、それぞれ、ｐｎ接合３９及びトレンチ絶縁構造１３によって為される。低濃度領域２９が、ドレイン領域１９からソース領域１７への方向にゲート絶縁膜２７に沿って延びる。低濃度領域２９は、低濃度ドレイン領域３１と一緒になって、ドレイン近傍における電界の大きな曲がりを避けながら、ゲート絶縁膜２７下においてチャネル領域３３からのキャリアにドレイン領域１９への経路を提供する。【選択図】図１

Description

本発明は、半導体装置に関し、特に横型構造の半導体装置に関する。

特許文献１は、中耐圧であって低オン抵抗のｐ型ＭＯＳトランジスタを有する半導体装置を開示する。半導体装置は、ｐ型半導体基板に形成された深いｎ型ウエル、及びこのｎ型ウエル内に設けられたｐ型ウエルを含む。ｐ型ＭＯＳトランジスタは、ｐ型ウエル内に設けられる。

特開２０１４－１９２３６１号公報

特許文献１によれば、ｎ型ウエル及びｐ型ウエルを順に形成する。これらのウエルは、ドーパントの高エネルギーイオン注入及び長時間の熱拡散を用いて半導体基板内にドーパントを拡散させることによって形成される。深いウエル形成には、熱拡散のための長時間の熱処理が必要になる。

長時間の熱拡散は、縦拡散による深いウエル形成を可能にする一方で、横拡散を引き起こす。横拡散は、結果として、半導体装置のウエルに大きな横広がりをもたらす。

具体的には、半導体装置のための素子エリアは、例えばＭＯＳトランジスタでは、該トランジスタの実体的構成物（例えば、ソース領域、ドレイン領域、及びゲート電極）を配置するアクティブエリアと、該ＭＯＳトランジスタの実体的構成物を他の素子から電気的に分離するアイソレーションエリアとを含む。ウエルの横広がりは、半導体装置の耐圧特性から要求される寸法の下限とは別に、深いウエル形成に起因する寸法の下限を、素子エリアにおけるアイソレーションエリアに強いる。

横型構造の半導体装置に深いウエルを採用することは、アイソレーションエリアを縮小することを妨げることになる。本発明は、上述した課題に鑑み、横型構造の半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の第１態様に係る半導体装置は、横型構造を有する半導体装置であって、該半導体装置は、素子エリアを含む主面を有しており第１導電型半導体領域を備える基板と、前記主面において前記素子エリアを囲むように前記基板に設けられたトレンチ絶縁構造と、前記素子エリア内において前記第１導電型半導体領域にｐｎ接合を成す底部を有し前記トレンチ絶縁構造に囲まれた第２導電型ウエルと、前記第２導電型ウエルに設けられた第１導電型半導体のソース領域と、前記第２導電型ウエルに設けられた第１導電型半導体のドレイン領域と、前記素子エリアに設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ドレイン領域から前記ソース領域への方向に、前記ゲート絶縁膜に沿って前記ゲート絶縁膜下に延びる第１導電型半導体の低濃度領域と、前記ドレイン領域の側部と前記低濃度領域との間に設けられた第１導電型半導体の低濃度ドレイン領域と、前記ソース領域の側部と前記低濃度領域との間において前記ゲート絶縁膜下に設けられた第２導電型半導体のチャネル領域と、を備え、前記低濃度ドレイン領域のドーパント濃度は、前記ドレイン領域のドーパント濃度より低い。

本発明の第２態様に係る半導体装置は、第１態様に従う半導体装置であって、前記低濃度ドレイン領域の深さは、前記ドレイン領域の深さより小さい。

本発明の第３態様に係る半導体装置は、第１態様又は第２態様に従う半導体装置であって、前記低濃度領域の深さは、前記低濃度ドレイン領域の深さより小さい。

本発明の第４態様に係る半導体装置は、第１態様から第３態様のいずれか一態様に従う半導体装置であって、前記ゲート電極は、前記ドレイン領域より前記ソース領域により近い第１側面及び前記ソース領域より前記ドレイン領域により近い第２側面を有し、前記ゲート絶縁膜は、前記ソース領域から前記ドレイン領域への方向に延びており、また前記第１側面の直下及び前記第２側面の直下に位置する。

本発明の第５態様に係る半導体装置は、第１態様から第４態様のいずれか一態様に従う半導体装置であって、前記ドレイン領域は、前記ゲート電極から離れており、前記低濃度ドレイン領域は、前記ゲート電極に自己整合的に設けられる。

本発明の第１態様に係る半導体装置によれば、トレンチ絶縁構造が、基板内に設けられ主面において第２導電型ウエルを囲んで、素子エリアを規定する。第２導電型ウエルは、基板の第１導電型半導体領域にｐｎ接合を成す底部を有する。第２導電型ウエルの横方向に関する分離は、トレンチ絶縁構造によって為される。

また、低濃度領域が、ドレイン領域からソース領域への方向に、ゲート絶縁膜下においてゲート絶縁膜に沿って延びる。この低濃度領域は、ソース領域から離れている。低濃度領域は、低濃度ドレイン領域と一緒になってドレイン近傍における電界の大きな曲がりを避けながら、ゲート絶縁膜下においてチャネル領域からのキャリアにドレイン領域への経路を提供する。

さらに、第２導電型ウエルの縦方向に係る分離は、第２導電型ウエルと第１導電型半導体領域とのｐｎ接合によって為される。

本発明の第２態様に係る半導体装置によれば、低濃度ドレイン領域は、ドレイン領域からの空乏層の広がりを容易にする。また、ドレイン領域より浅い低濃度ドレイン領域は、ドレイン領域の側部における電界の大きな曲がり避けて電界集中を弱めることができる。

本発明の第３態様に係る半導体装置によれば、低濃度領域と低濃度ドレイン領域との接合領域において、電界の大きな曲がり避けることができる。また、低濃度領域は、ゲート絶縁膜に沿った伝搬経路をキャリアに提供して、該キャリアは、第１導電型低濃度ドレイン領域に到達する。

本発明の第４態様に係る半導体装置によれば、ゲート電極は、第１側面から第２側面までゲート絶縁膜上を延びる。ソース領域からのキャリアは、ゲート絶縁膜下のチャネル領域及び低濃度領域を走行すると共に低濃度ドレイン領域を走行して、ドレイン領域に至る。これ故に、ＬＯＣＯＳを用いることなく、ドレイン領域近傍における所望の絶縁耐圧を得ることができる。

本発明の第５態様に係る半導体装置によれば、低濃度領域が低濃度ドレイン領域に接合を成すことができる。ゲート絶縁膜は、低濃度領域と共にゲート電極に沿ってゲート電極の一側面の直下に到達する。これ故に、ドレインには、ゲート絶縁膜より厚いＬＯＣＯＳが設けられない。

図１は、本発明の一実施の形態に係る半導体装置の構造の断面を示す図面である。 図２は、本発明の一実施の形態に係る半導体装置の構造の断面を示す図面である。 図３は、本発明の一実施の形態に係る半導体装置の構造を示す平面図である。 図４は、本発明の一実施の形態に係る製造方法における主要な工程を示す図面である。 図５は、本発明の一実施の形態に係る製造方法における主要な工程を示す図面である。 図６は、本発明の一実施の形態に係る製造方法における主要な工程を示す図面である。 図７は、本発明の一実施の形態に係る製造方法における主要な工程を示す図面である。

以下、図面を参照して本発明を実施するための実施の形態について説明する。

図１は、実施の形態に係る半導体装置における主要な構成物を示す断面図である。図２は、実施の形態に係る半導体装置における主要な構成物を示す断面図である。図３は、実施の形態に係る横型構造を有する半導体装置における主要な構成物を示す平面図である。図１に示された断面は、図３におけるＩ－Ｉ線に沿って取られている。図２に示された断面は、図３におけるＩＩ－ＩＩ線に沿って取られている。図３においては、ゲート電極及び厚膜絶縁領域が実線で示される一方で、厚膜絶縁領域の下の基板内に設けられる構成物（例えば、トレンチ絶縁構造）が破線で示される。

図１から図３を参照しながら、半導体装置１１の説明が、引き続いて為される。半導体装置１１は、一実施例では、ＭＩＳ型トランジスタといった電界効果トランジスタを含むことができる。引き続く実施例の説明では、電界効果トランジスタの一例としてＭＯＳ型電界効果トランジスタを説明する。

半導体装置１１は、トレンチ絶縁構造１３と、トレンチ絶縁構造１３に囲まれた第２導電型ウエル１５と、第２導電型ウエル１５のソース領域１７及びドレイン領域１９と、ゲート絶縁膜２７と、ゲート絶縁膜２７上に設けられたゲート電極２３と、を備える。

半導体装置１１は、基板２５を更に備え、トレンチ絶縁構造１３は、基板２５に設けられる。具体的には、基板２５は、主面２５ａを有しており、また第１導電型半導体領域２５ｂ（第１導電型はｐ型及びｎ型の一方の導電型、例えばｐ型）を備える。第１導電型半導体領域２５ｂは、例えばシリコンを含むことができ、更には、炭化ケイ素、シリコンゲルマニウムといったＩＶ族半導体を含むことができる。主面２５ａは、半導体装置１１のための素子エリア２５ｃを含む。本実施例では、素子エリア２５ｃは、トレンチ絶縁構造１３に囲まれる。基板２５は、例えばシリコンを含むことができ、更には、炭化ケイ素、シリコンゲルマニウムといったＩＶ族半導体、又はガリウムひ素といったＩＩＩ－Ｖ族半導体など化合物半導体を含むことができる。

トレンチ絶縁構造１３は、主面２５ａにおいて素子エリア２５ｃを囲むように設けられる。具体的には、トレンチ絶縁構造１３は、例えば、基板２５に設けられた溝１３ａと、該溝１３ａ内に設けられた絶縁体１３ｂとを含むことができる。

第２導電型ウエル１５は、第２導電型（第２導電型はｐ型及びｎ型の他方の導電型、例えばｎ型）の半導体を含み、また底部１５ａ及び側部１５ｂを有する。第２導電型ウエル１５は、トレンチ絶縁構造１３に囲まれている。具体的には、底部１５ａは、素子エリア２５ｃ内において第１導電型半導体領域２５ｂにｐｎ接合３９を成し、また側部１５ｂは、トレンチ絶縁構造１３に到達している。トレンチ絶縁構造１３によれば、第２導電型ウエル１５がデバイス構造から外れた位置にｐｎ接合を形成することを防ぐ。

ソース領域１７及びドレイン領域１９の各々は、第２導電型ウエル１５に設けられた第１導電型半導体を含む。

ゲート絶縁膜２７は、素子エリア２５ｃに設けられる。半導体装置１１は、ゲート絶縁膜２７下に設けられた低濃度領域２９と、ドレイン領域１９と低濃度領域２９との間に設けられた低濃度ドレイン領域３１と、ゲート絶縁膜２７下に設けられたチャネル領域３３と、を更に備えることができる。

低濃度領域２９は、第１導電型半導体を含み、またドレイン領域１９からソース領域１７への方向に、ゲート絶縁膜２７に沿ってゲート絶縁膜２７下に延びる。低濃度ドレイン領域３１は、第１導電型半導体を含み、またドレイン領域１９と低濃度領域２９との間に設けられる。詳細には、低濃度ドレイン領域３１は、ドレイン領域１９の側部１９ａに沿ってドレイン領域１９を囲むように設けられる。ドレイン領域１９は、第２導電型ウエル１５とｐｎ接合を成す。チャネル領域３３は、第２導電型半導体を含み、またソース領域１７の側部１７ａと低濃度領域２９との間においてゲート絶縁膜２７下に設けられる。

半導体装置１１では、ゲート電極２３は、チャネル領域３３とゲート絶縁膜２７との界面に電界を生成する。この界面電界は、チャネル領域３３のチャネル生成を制御することができる。チャネル領域３３は、界面電界に応答して表面反転層を形成する。チャネル領域３３は、そのドーパント濃度に応じた閾値を半導体装置１１に与える。チャネル領域３３は、ソース領域１７が第２導電型ウエル１５とｐｎ接合を成すことを妨げている。

半導体装置１１によれば、トレンチ絶縁構造１３が、基板２５内に設けられ主面２５ａにおいて第２導電型ウエル１５を囲んで、素子エリア２５ｃを規定する。第２導電型ウエル１５の横方向に関する分離は、トレンチ絶縁構造１３によって為される。本実施例では、第２導電型ウエル１５は、基板２５の第１導電型半導体領域２５ｂにｐｎ接合３９を成す底部１５ａを有する。第２導電型ウエルの縦方向に関する分離は、ｐｎ接合３９によって為される。

また、低濃度領域２９が、ドレイン領域１９からソース領域１７への方向に、ゲート絶縁膜２７下においてゲート絶縁膜２７に沿って延びる。この低濃度領域２９は、ソース領域１７から離れている。低濃度領域２９は、低濃度ドレイン領域３１と一緒になってドレイン近傍における電界の大きな曲がりを避けながら、ゲート絶縁膜２７下においてチャネル領域３３からのキャリアにドレイン領域１９への経路を提供する。

半導体装置１１では、図１を参照すると、ソース領域１７、チャネル領域３３、低濃度領域２９、低濃度ドレイン領域３１、ドレイン領域１９、及び低濃度ドレイン領域３１が、この順に、基準面ＲＥＦに沿って配列されている。この配列は、半導体装置１１に横型構造を与える。基準面ＲＥＦは、主面２５ａに直交する方向に延在する法線軸Ｎｘに交差する。

チャネル領域３３は、第２導電型の半導体を含み、またソース領域１７の側部１７ａ及び底部１７ｂを囲むと共に低濃度ドレイン領域３１から離れている。本実施例では、低濃度領域２９は、チャネル領域３３と低濃度ドレイン領域３１との間に設けられる。

半導体装置１１では、低濃度ドレイン領域３１の深さＤ１は、ドレイン領域１９の深さＤ２より小さい。この半導体装置１１によれば、低濃度ドレイン領域３１は、ドレイン領域１９からの空乏層の広がりを容易にする。また、ドレイン領域１９より浅い低濃度ドレイン領域３１は、ドレイン領域１９の側部１９ａにおける電界の大きな曲がりを避けて電界集中を弱めることができる。

半導体装置１１では、低濃度領域２９の深さＤ３は、低濃度ドレイン領域３１の深さＤ１より小さい。半導体装置１１によれば、低濃度領域２９と低濃度ドレイン領域３１との接合領域において、電界の大きな曲がりを避けることができる。また、低濃度領域２９は、ゲート絶縁膜２７に沿った伝搬経路をキャリアに提供して、該キャリアは、低濃度ドレイン領域３１に到達する。

半導体装置１１は、素子エリア２５ｃに設けられた厚膜絶縁領域３７を含む。厚膜絶縁領域３７は、ゲート絶縁膜２７の厚さより大きい膜厚を有する。図３に示された平面図を参照すると、厚膜絶縁領域３７は、電界効果トランジスタのアクティブ領域（例えば、ソース領域１７、ドレイン領域１９、ゲート電極２３、ゲート絶縁膜２７、低濃度ドレイン領域３１、及びチャネル領域３３）を囲む。本実施例では、厚膜絶縁領域３７は、素子エリア２５ｃを規定するトレンチ絶縁構造１３上に設けられる。アクティブ領域が素子エリア２５ｃの内側に設けられる。

半導体装置１１では、ゲート電極２３は、ソース領域１７及びドレイン領域１９の一方から他方への方向に向かう電流軸Ｄｓｄと法線軸Ｎｘとに交差するゲート軸Ｄｇの方向に延在する。ゲート電極２３により、ドレイン領域１９がソース領域１７から隔てられる。

ゲート電極２３は、ゲート軸Ｄｇの方向に延在する第１側面２３ａ及び第２側面２３ｂを有する。第１側面２３ａは、ドレイン領域１９よりソース領域１７により近く、また第２側面２３ｂは、ソース領域１７よりドレイン領域１９により近い。ゲート絶縁膜２７は、ソース領域１７からドレイン領域１９への方向に延びており、また第１側面２３ａの直下及び第２側面２３ｂの直下に位置する。

この半導体装置１１によれば、ゲート電極２３は、第１側面２３ａから第２側面２３ｂまでゲート絶縁膜２７上を延びる。ソース領域１７からのキャリアは、ゲート絶縁膜２７下のチャネル領域３３及び低濃度領域２９を走行すると共に低濃度ドレイン領域３１を走行して、ドレイン領域１９に至る。これ故に、厚膜絶縁領域３７（例えば、ＬＯＣＯＳ）を用いることなく、ドレイン領域１９近傍における所望の絶縁耐圧を得ることができる。

半導体装置１１では、ドレイン領域１９は、ゲート電極２３から離れており、低濃度ドレイン領域３１は、ゲート電極２３に自己整合的に設けられることができる。

半導体装置１１によれば、低濃度領域２９が低濃度ドレイン領域３１に接合を成すことができる。ゲート絶縁膜２７は、低濃度領域２９と一緒にゲート電極２３に沿ってゲート電極２３の一側面の直下に到達する。これ故に、半導体装置１１のドレインには、ゲート絶縁膜２７より厚いＬＯＣＯＳが設けられない。

半導体装置１１は、ソース領域１７とチャネル領域３３との間に設けられた低濃度ソース領域４５を更に備えることができる。ソース領域１７は、ゲート電極２３から離れており、低濃度ソース領域４５は、ゲート電極２３に自己整合的に設けられることができる。

低濃度ソース領域４５のドーパント濃度は、ソース領域１７のドーパント濃度より低いことができる。低濃度ソース領域４５は、ゲート電極２３に自己整合的に設けられることができる。この半導体装置１１によれば、第２導電型半導体のチャネル領域３３が、ソース領域１７のドーパント濃度より低い低濃度ソース領域４５に接合を成す。

半導体装置１１では、チャネル領域３３は第２導電型ウエル１５に接合を成す。チャネル領域３３のドーパント濃度は、第２導電型ウエル１５のドーパント濃度より大きく、ソース領域１７のドーパント濃度より小さい。ゲート絶縁膜２７は、ゲート電極２３とチャネル領域３３との間に設けられる。

この半導体装置１１によれば、チャネル領域３３が、ソース領域１７からドレイン領域１９への方向に規定されたチャネル長ＣＬを有し、チャネル領域３３の横広がりが、半導体装置１１のチャネル長ＣＬを規定する。ゲート電極２３は、その電界によってゲート絶縁膜２７とチャネル領域３３との界面におけるキャリア濃度を変化させることができる。チャネル領域３３のチャネルは、該界面における反転によって生成され、ソース領域１７からのキャリアは、チャネル、及びゲート電極２３の直下の経路を介してドレイン領域１９に向かってドリフトする。

チャネル領域３３は、ゲート軸Ｄｇの方向に関して、厚膜絶縁領域３７の下側にも設けられ、この結果、ゲート絶縁膜２７上のゲート電極２３の延在長（以下、図３に示されるゲート幅Ｗとして参照する）が厚膜絶縁領域３７の間のゲート絶縁膜２７の長さによって規定される。チャネル領域３３の横広がりは、厚膜絶縁領域３７下のトレンチ絶縁構造１３を超えることはない。

半導体装置１１では、第２導電型ウエル１５の深さは、トレンチ絶縁構造１３の深さより浅い。この半導体装置１１によれば、第２導電型ウエル１５より深いトレンチ絶縁構造１３が、半導体装置１１における縦方向に関する空乏層の広がり方向をガイドできる。

図１を参照すると、半導体装置１１は、第２導電型ウエル１５に接合を成す給電コンタクト領域４１を更に備えることができる。この半導体装置１１によれば、給電コンタクト領域４１は、第２導電型ウエルに電位を安定させることができる。

図３に示されるように、半導体装置１１では、低濃度ドレイン領域３１は、ドレイン領域１９の側部１９ａにその全周にわたって接合を成している。低濃度ドレイン領域３１は、トレンチ絶縁構造１３から離れている。低濃度ドレイン領域３１は、ゲート電極２３及び厚膜絶縁領域３７に関して自己整合的に設けられる。

この半導体装置１１によれば、例えばソース領域１７からドレイン領域１９への方向にトレンチ絶縁構造１３から低濃度ドレイン領域３１を離すことは、低濃度ドレイン領域３１と第２導電型ウエル１５との間のｐｎ接合における空乏層の広がりを攪乱しない。また、トレンチ絶縁構造１３に突き当たる側部１５ａによって、第２導電型ウエル１５の横広がりを規定できる。

ドレイン領域１９は、法線軸Ｎｘに交差する電流軸Ｄｓｄの方向（具体的には、ソース領域１７からドレイン領域１９への方向）にトレンチ絶縁構造１３及び厚膜絶縁領域３７から離れており、また、電流軸Ｄｓｄ及び法線軸Ｎｘに交差するゲート軸Ｄｇの方向にトレンチ絶縁構造１３及び厚膜絶縁領域３７から離れている。

また、ソース領域１７は、ゲート軸Ｄｇ及び法線軸Ｎｘに交差する電流軸Ｄｓｄの方向（具体的には、ドレイン領域１９からソース領域１７への方向）にトレンチ絶縁構造１３から離れている。

この半導体装置１１によれば、ソース領域１７、ドレイン領域１９といった比較的高いドーパント濃度の半導体領域が、トレンチ絶縁構造１３に突き当たることを避ける。

低濃度領域２９のドーパント濃度は、ドレイン領域１９のドーパント濃度より低い。低濃度ドレイン領域３１のドーパント濃度は、ドレイン領域１９のドーパント濃度より低い。低濃度領域２９のドーパント濃度は、低濃度ドレイン領域３１のドーパント濃度より低い。

表面近傍におけるドーパント濃度。
第２導電型ウエル１５：１×１０^１５から１×１０^１６ｃｍ^－３。
ソース領域１７及びドレイン領域１９：１×１０^１９から１×１０^２１ｃｍ^－３。
低濃度領域２９：１×１０^１４から８×１０^１５ｃｍ^－３。
低濃度ドレイン領域３１：２×１０^１５から２×１０^１６ｃｍ^－３。
チャネル領域３３：１×１０^１６から５×１０^１７ｃｍ^－３。
低濃度ソース領域４５：２×１０^１５から２×１０^１６ｃｍ^－３。

半導体領域の深さ。
第２導電型ウエル１５：４から８μｍ。
ソース領域１７及びドレイン領域１９：０．５から１．０μｍ。
低濃度領域２９：０．１から０．５μｍ。
低濃度ドレイン領域３１：０．３から０．６μｍ。
チャネル領域３３：０．８から１．５μｍ。
低濃度ソース領域４５：０．３から０．６μｍ。

図４、図５及び図６を参照しながら、半導体装置１１の一例としてｐ型ＭＯＳトランジスタを作製する方法を説明する。引き続く説明では、本実施の形態に係る一例として単一のｐ型ＭＯＳトランジスタの製造を説明する。必要な場合には、当業者は、本実施の形態に係る一例に、追加のｐ型ＭＯＳトランジスタを同様に作製することができ、またｎ型ＭＯＳトランジスタの製造を組み合わせることができる。本実施例では、基板２５のためのウエハ５１としてｐ型シリコンウエハ上にｐ型ＭＯＳトランジスタを作製する。製造方法においては、図１から図３には描かれていない金属電極及び被覆絶縁膜を作製する工程も説明される。図４、図５及び図６の各々は、製造工程の進捗を示す断面を示す。

図４（ａ）に示されるように、準備されたウエハ５１にトレンチ溝５３を形成する。具体的には、準備されたウエハ５１上に、トレンチ溝５３の開口を規定するマスク５５（例えば、レジストマスク）を形成する。マスク５５におけるトレンチ溝５３のための開口５５ａの幅ＴＷは、例えば０．５から１．５マイクロメートルであることができる。マスク５５を用いたエッチングにより、トレンチ絶縁構造１３のためのトレンチ溝５３を形成する。エッチングとしては、例えばドライエッチングを用いることができ、エッチャントとしてはＳＦ_６、ＣＨＦ_３，ＣＦ_４などを用いることができる。トレンチ溝５３の深さＴＤは、例えば５から２０であることができる。

図４（ｂ）に示されるように、次いで、トレンチ溝５３内に絶縁物を形成して、トレンチ絶縁構造１３のための絶縁構造物５７を得る。本実施例では、マスク５５を除去した後に、ウエハ５１の表面に酸化物を、酸化炉を用いて形成する。酸化雰囲気としては酸素、水蒸気などを用いることができる。絶縁構造物５７は、素子エリア２５ｃを囲む。

図４（ｃ）に示されるように、次いで、絶縁構造物５７を形成した後に、第２導電型ウエル１５のためのｎ型ウエル（図４（ｄ）における５９）のためのイオン注入エリアを規定するマスク６１（例えば、レジストマスク）を形成する。マスク６１は、絶縁構造物５７によって規定される素子エリア２５ｃ内に位置する開口６１ａを有する。開口６１ａの縁は、絶縁構造物５７から例えば５から５０マイクロメートルの距離Ｇ１で離れていることができる。マスク６１を用いたイオン注入により、ｎ型ウエル５９のためのｎ型ドーパントＤＰの導入を行う。イオン注入の条件としては１００ｋｅＶ程度でリンを用いることができる。イオン注入の後に、マスク６１を除去する。

図４（ｄ）に示されるように、次いで、マスク６１を除去した後に、熱処理炉を用いてウエハ５１を熱処理する。熱処理の時間、温度、及び雰囲気としては３～１５時間、１０００～１３００℃、窒素雰囲気を用いることができる。熱処理により、ドーパント注入のイオン種（ドーパント）が、深さ方向及び横方向に拡散される。ウエハ５１において横方向の拡散したｎ型ウエル５９は、絶縁構造物５７を超えない。

図５（ａ）に示されるように、ｎ型ウエル５９を形成した後に、厚膜絶縁領域３７のための酸化膜６３（例えば、ＬＯＣＯＳ）を形成する。一例を示せば、トランジスタのソース、ゲート及びドレインが形成されるべきエリアを抗酸化の無機絶縁膜（例えば、シリコン窒化膜）のマスクをフォトリソグラフィ及びエッチングによって形成すると共に、この無機絶縁膜マスクを用いてウエハ５１の表面を酸化して、酸化膜６３を形成する。酸化膜６３を形成した後に、無機絶縁膜のマスクを除去する。これに限定されることなく、厚膜絶縁領域３７の形成プロセスとして、シャロートレンチアイソレーション（ＳＴＩ、ボックスアイソレーションとも呼ばれる）を用いることができる。

図５（ｂ）に示されるように、酸化膜６３を形成した後に、低濃度領域２９のための不純物導入を行う。本実施例では、低濃度領域２９のための軽注入領域６５のエリアを規定するマスク６７（例えば、レジストマスク）を形成する。マスク６７は、絶縁構造物５７によって規定される素子エリア２５ｃ内においてトランジスタのソース、ゲート及びドレインが形成されるべきエリア上に位置する開口６７ａを有する。開口６７ａの縁は、絶縁構造物５７上に位置することができ、これにより、絶縁構造物５７に対して自己整合的にイオン注入される。マスク６７を用いたイオン注入により、軽注入領域６５のためのドーパント注入を行う。イオン注入の条件としては６０ｋｅＶ １×１０^１３ｃｍ^－２、ボロンを用いることができる。イオン注入の後に、マスク６７を除去する。

図５（ｃ）に示されるように、軽注入領域６５を形成した後に、ゲート絶縁膜２７のための酸化膜６９を形成する。一例を示せば、酸化処理雰囲気としては酸素、水蒸気などを用いることができる。酸化膜６９（ゲート絶縁膜２７）は、例えば５から３０ナノメートルであることができる。

図５（ｄ）に示されるように、酸化膜６９を形成した後に、ゲート電極２３のための導電体７１を形成する。一例を示せば、化学的気相成長（ＣＶＤ）法により、非結晶性シリコン膜（例えば、ポリシリコン又は非晶質シリコン）を成長すると共に、導電性の付与のためにドーパント拡散を行うことができる。ドーパント拡散されたシリコン膜をフォトリソグラフィ及びエッチングにより加工して、ゲート電極２３のための導電体７１を形成する。導電体７１の長さＬ（ゲート長）は、例えば０．３５マイクロメートルであることができる。

導電体７１を形成した後に、チャネル領域３３のためのｎ型チャネル領域７３を形成する。

図６（ａ）に示されるように、本実施例では、ｎ型チャネル領域７３のエリアを規定するマスク７５（例えば、レジストマスク）を形成する。マスク７５は、導電体７１のソース側に設けられるエリア（以下、「ソース側エリア」と記す）の外側に位置する縁を有する開口７５ａを備えることができる。開口７５ａの縁は、酸化膜６３及び導電体７１上に位置することができ、これにより酸化膜６３及び導電体７１に対して自己整合的にイオン注入される。マスク７５を用いたイオン注入により、ｎ型チャネル領域７３のためのドーパントの導入を行う。イオン注入の条件としては６０ｋｅＶ、１×１０^１３ｃｍ^－２、リンを用いることができる。

図６（ｂ）に示されるように、イオン注入の後にマスク７５を除去すると共に、除去の後に、熱処理炉を用いてウエハ５１を熱処理する。熱処理の時間、温度、及び雰囲気としては６０分、１１００℃、窒素を用いることができる。熱処理により、ドーパント注入のイオン種（ドーパント）が、深さ方向及び横方向に拡散される。横方向の拡散により、ソース側エリアにおいて酸化膜６３及び導電体７１の下に延在するｎ型チャネル領域７３が形成される。ｎ型チャネル領域７３は、ｎ型ウエル５９のドーパント濃度より大きなドーパント濃度を有する。

ｎ型チャネル領域７３を形成した後に、軽注入ソース・ドレイン領域７７及びソース・ドレイン領域７９を形成する。一例として以下の順序が採用されることができる。

図６（ｃ）に示されるように、軽注入ソース・ドレイン領域７７のエリアを規定するマスク８１（例えば、レジストマスク）を形成する。マスク８１は、酸化膜６３によって規定されるトランジスタのソース、ゲート及びドレインが形成されるべきエリア上に位置する開口８１ａを有する。開口８１ａの縁は、酸化膜６３上に位置することができ、これにより酸化膜６３及び導電体７１に対して自己整合的にイオン注入される。マスク８１を用いたイオン注入により、軽注入ソース・ドレイン領域７７のためのドーパント注入を行う。イオン注入の条件としては３０ｋｅＶ、ボロン、１×１０^１３ｃｍ^－２を用いることができる。

図６（ｄ）に示されるように、ソース・ドレイン領域７９のエリアを規定するマスク８３（例えば、レジストマスク）を形成する。マスク８３は、ソース側エリアにおいて導電体７１から離れた第１開口８３ａを有すると共に、導電体７１のドレイン側に設けられるドレイン側エリアにおいて酸化膜６３及び導電体７１から離れた第２開口８３ｂを有する。マスク８３を用いた高ドーズのイオン注入により、ソース・ドレイン領域７９のためのドーパント注入を行う。イオン注入の条件としては６０ｋｅＶ、ボロン、１×１０^１５ｃｍ^－２を用いることができる。イオン注入の後に、マスク８３を除去する。

図７（ａ）に示されるように、同様に、給電コンタクト領域４１のためのエリアを規定するマスク８５（例えば、レジストマスク）を形成する。マスク８５は、ソース側エリアの近くにソース・ドレイン領域７９から離れた開口８５ａを有する。マスク８５を用いた高ドーズのイオン注入により、給電領域７９のためのドーパント注入を行う。イオン注入の条件としては６０ｋｅＶ、ボロン、１×１０^１５ｃｍ^－２を用いることができる。イオン注入の後に、マスク８５を除去する。給電コンタクト領域４１の形成が、ソース・ドレイン領域７９の形成に先立って行われることができる。

図７（ｂ）に示されるように、マスク８５を除去した後に、層間絶縁構造８７を形成する。層間絶縁構造８７は、一又は複数の絶縁層を含むことができる、具体的には、層間絶縁構造８７は、無機絶縁膜及び／又は有機絶縁膜を含むことができ、無機絶縁膜は、シリコン系無機絶縁膜、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜を含むことができる。シリコン系無機絶縁膜は、例えば化学的気相成長（ＣＶＤ）法によって形成される。

図７（ｃ）に示されるように、層間絶縁構造８７を形成した後に、層間絶縁構造８７にコンタクト孔を形成する。コンタクト孔の形成は、例えばフォトリソグラフィ及びエッチングによって行われる。具体的には、コンタクト開口を規定するマスク８９（例えば、レジストマスク）を形成する。マスク８９は、ドレイン領域１９のためのコンタクト開口８９ａ、ソース領域１７のためのコンタクト開口８９ｂ及び給電コンタクト領域４１のためのコンタクト開口８９ｃを有する。マスク８９を用い層間絶縁構造８７をエッチングして、ドレイン領域１９、ソース領域１７及び給電コンタクト領域４１に到達するコンタクト孔８７ａ、８７ｂ、８７ｃを形成する。本実施例では、コンタクト孔８７ａ、８７ｂ、８７ｃは、それぞれ、ドレイン領域１９、ソース領域１７及び給電コンタクト領域４１上に位置することができる。エッチングの後に、マスク８９を除去する。

図７（ｄ）に示されるように、コンタクト孔８７ａ、８７ｂ、８７ｃを層間絶縁構造８７を形成した後に、ドレイン領域１９、ソース領域１７及び給電コンタクト領域４１のための金属電極９１ａ、９１ｂ、９１ｃを形成する。金属電極の形成には、スパッタリング、フォトリソグラフィ及びエッチングといった半導体プロセスを用いることができる。

以上説明したように、ｎ型ウエル５９の横方向の拡散は、形成されたウエハ５１において絶縁構造物５７を超えない。これ故に、ｎ型ウエル５９のサイズを絶縁構造物５７の位置によって規定できる。

絶縁構造物５７及びｎ型ウエル５９により、高い耐圧の半導体装置１１に関して、素子構造の簡素化、素子分離サイズの低減、及びウエルの数の低減を可能にする。

また、ゲート電極２７の直下のキャリア経路のドレイン近傍にドレインの耐圧向上のための厚膜絶縁領域３７を設けないことにより、横型素子構造の簡素化を可能にする。

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

１１・・・半導体装置、１３・・・トレンチ絶縁構造、１５・・・第２導電型ウエル、１５ａ・・・底部、１５ｂ・・・側部、１７・・・ソース領域、１９・・・ドレイン領域、２１・・・ドレイン領域、２３・・・ゲート電極、２３ａ・・・第１側面、２３ｂ・・・第２側面、２５・・・基板、２５ａ・・・主面、２５ｂ・・・第１導電型半導体領域、２５ｃ・・・素子エリア、２７・・・ゲート絶縁膜、２９・・・低濃度領域、３１・・・低濃度ドレイン領域、３３・・・チャネル領域、３７・・・厚膜絶縁領域、３９・・・接合、４１・・・給電コンタクト領域、４５・・・低濃度ソース領域、Ｄｇ・・・ゲート軸、Ｄｓｄ・・・電流軸、Ｎｘ・・・法線軸、ＲＥＦ・・・基準面。

Claims (5)

1. 横型構造を有する半導体装置であって、
   素子エリアを含む主面を有しており第１導電型半導体領域を備える基板と、
   前記主面において前記素子エリアを囲むように前記基板に設けられたトレンチ絶縁構造と、
   前記素子エリア内において前記第１導電型半導体領域にｐｎ接合を成す底部を有し前記トレンチ絶縁構造に囲まれた第２導電型ウエルと、
   前記第２導電型ウエルに設けられた第１導電型半導体のソース領域と、
   前記第２導電型ウエルに設けられた第１導電型半導体のドレイン領域と、
   前記素子エリアに設けられたゲート絶縁膜と、
   前記ゲート絶縁膜の上に設けられたゲート電極と、
   前記ドレイン領域から前記ソース領域への方向に、前記ゲート絶縁膜に沿って前記ゲート絶縁膜の下に延びる第１導電型半導体の低濃度領域と、
   前記ドレイン領域の側部と前記低濃度領域との間に設けられた第１導電型半導体の低濃度ドレイン領域と、
   前記ソース領域の側部と前記低濃度領域との間において前記ゲート絶縁膜の下に設けられた第２導電型半導体のチャネル領域と、
   を備え、
   前記低濃度ドレイン領域のドーパント濃度は、前記ドレイン領域のドーパント濃度より低い、
   半導体装置。
2. 前記低濃度ドレイン領域の深さは、前記ドレイン領域の深さより小さい、
   請求項１に記載された半導体装置。
3. 前記低濃度領域の深さは、前記低濃度ドレイン領域の深さより小さい、
   請求項１又は請求項２に記載された半導体装置。
4. 前記ゲート電極は、前記ドレイン領域より前記ソース領域により近い第１側面及び前記ソース領域より前記ドレイン領域により近い第２側面を有し、
   前記ゲート絶縁膜は、前記ソース領域から前記ドレイン領域への方向に延びており、また前記第１側面の直下及び前記第２側面の直下に位置する、
   請求項１から請求項３のいずれか一項に記載された半導体装置。
5. 前記ドレイン領域は、前記ゲート電極から離れており、
   前記低濃度ドレイン領域は、前記ゲート電極に自己整合的に設けられる、
   請求項１から請求項４のいずれか一項に記載された半導体装置。
   

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