JP2006100579A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 従来の半導体装置の製造方法では、ゲート酸化膜の膜厚が異なる素子を形成する際に、犠牲酸化膜を用いていたため、製造コストが掛かるという問題があった。
【解決手段】 本発明の半導体装置の製造方法では、高耐圧ＭＯＳトランジスタが形成される領域のエピタキシャル層５上面にシリコン酸化膜１１を堆積する。その後、エピタキシャル層５上面に、低耐圧ＭＯＳトランジスタのゲート酸化膜の膜厚に合わせたシリコン酸化膜１２を堆積する。その後、高耐圧ＭＯＳトランジスタ上面のシリコン酸化膜１２の膜厚をエッチングにより調整し、Ｐ型の拡散層２４、２５をイオン注入法により形成する。この製造方法により、ゲート酸化膜の膜厚の異なる素子を低コストで製造することができる。
【選択図】 図６

Description

本発明は、ゲート酸化膜の膜厚を調整することで、高耐圧の半導体装置と低耐圧の半導体装置とを形成する技術に関する。
従来の半導体装置の製造方法では、シリコン基板表面に素子分離絶縁膜を形成する。素子分離絶縁膜で囲まれた素子形成領域内に、膜厚１００ｎｍのゲート酸化膜を形成する。そして、ゲート酸化膜上面に選択的に多結晶シリコン層を形成し、ゲート電極を形成する。その後、ゲート酸化膜上面からゲート電極をマスクとして、不純物をイオン注入する。そして、ドレイン領域及びソース領域となる拡散層を形成する技術が知られている（例えば、特許文献１参照。）。
従来の半導体装置の製造方法では、同一基板に高耐圧回路と低耐圧回路とを形成する際に、先ず、基板上面に１００ｎｍ程度の犠牲酸化膜を形成する。高耐圧回路が形成される領域では、犠牲酸化膜上面から加速電圧１５０ｋｅＶ程度で不純物をイオン注入する。そして、高耐圧回路のＰＭＯＳトランジスタ等が形成される領域にウェル領域を形成する。その後、犠牲酸化膜を除去し、両回路が形成される領域の基板上面に１３ｎｍ程度の第１のゲート酸化膜を形成する。そして、低耐圧回路のＰＭＯＳトランジスタ等が形成される領域にウェル領域を形成する。更に、両回路が形成される領域の基板上面に８ｎｍ程度の第２のゲート酸化膜を形成し、両回路のＰＭＯＳトランジスタ等を形成する技術が知られている（例えば、特許文献２参照。）。
特開２００４−３９６８１号公報（第４−５頁、第２−３図） 特開２００４−１０４１４１号公報（第６−９頁、第１、６−１１図）
上述したように、従来の半導体装置の製造方法では、シリコン基板表面に形成された素子分離絶縁膜に囲まれた領域に、膜厚１００ｎｍのゲート酸化膜を堆積する。このとき、ゲート酸化膜は、ドレイン領域及びソース領域が形成される領域の上面にも、上記膜厚で堆積される。そして、ゲート酸化膜上面に形成されたゲート電極に対して自己整合的に、ドレイン領域及びソース領域となる拡散層を形成する。この製造方法により、ゲート酸化膜の膜厚に応じて、ドレイン領域及びソース領域上面の酸化膜の膜厚が決定する。そして、その膜厚に応じて、不純物をイオン注入する時の加速電圧が決定する。そのため、イオン注入時の加速電圧が大きくなると、不純物がゲート電極を突き抜け、ドレイン領域及びソース領域を区分して形成出来なくなるという問題がある。その一方で、不純物がゲート電極を突き抜けることを防ぐためには、加速電圧を一定値以下とする必要がある。この場合には、ゲート酸化膜の膜厚に上限が設けられ、特に、所望の耐圧特性を必要とする高耐圧ＭＯＳトランジスタが形成できない場合があるという問題がある。
また、従来の半導体装置の製造方法では、高耐圧回路及び低耐圧回路が形成する領域の基板上面に犠牲酸化膜を堆積する。犠牲酸化膜は、高耐圧回路を形成する領域にウェル領域を形成する際の酸化膜として用いられる。そして、高耐圧回路及び低耐圧回路に素子分離絶縁膜を形成した後、犠牲酸化膜を除去する。その後、高耐圧回路及び低耐圧回路を形成する領域には、所望の膜厚のゲート酸化膜をそれぞれ堆積する。この製造方法により、素子分離絶縁膜が形成されるまで犠牲酸化膜を形成する必要が有る。そのため、製造コストが掛かり、また、製造工程が複雑となる問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体層を準備し、前記半導体層に形成された分離領域により区画された複数の素子形成領域に、第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタよりゲート酸化膜の膜厚の薄い第２のＭＯＳトランジスタとを形成する半導体装置の製造方法において、前記第１のＭＯＳトランジスタの形成領域の前記半導体層表面に、第１の絶縁膜を選択的に形成した後、前記第１及び第２のＭＯＳトランジスタの形成領域の前記半導体層表面に、第２の絶縁膜を形成する工程と、前記第１のＭＯＳトランジスタの形成領域にゲート電極を形成し、前記ゲート電極近傍に位置するドレイン領域及びソース領域の形成領域上面の前記第１及び第２の絶縁膜の膜厚を薄くする工程と、前記半導体層上方から不純物をイオン注入し、前記半導体層にドレイン領域及びソース領域を形成する工程とを有することを特徴とする。従って、本発明では、ゲート酸化膜の膜厚に合わせて、半導体層表面に第１及び第２の絶縁膜を堆積する工程を有する。そして、第１のＭＯＳトランジスタのイオン注入条件により、第１及び第２の絶縁膜を選択的に除去する。この製造方法により、ゲート酸化膜の膜厚の異なる第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとをモノリシックに形成することができる。
また、本発明の半導体装置の製造方法では、前記第１及び第２の絶縁膜の膜厚を薄くする工程では、前記第２のＭＯＳトランジスタの形成領域の前記第２の絶縁膜を同一工程で除去することを特徴とする。従って、本発明では、第１のＭＯＳトランジスタの第１及び第２の絶縁膜を選択的に除去する際に、第２のＭＯＳトランジスタの第２の絶縁膜も除去する。この製造方法により、マスク枚数を減らすことが出来るので、製造コストを低減し、また、製造工程を簡略化することができる。
また、本発明の半導体装置の製造方法では、前記ドレイン領域及びソース領域を形成する工程では、前記ゲート電極を用いて前記第１及び第２の絶縁膜を薄くした後、前記ゲート電極上方からイオン注入を行うことを特徴とする。従って、本発明では、ゲート電極をマスクとして用い、自己整合技術によりドレイン領域及びソース領域を形成する。この製造方法により、ドレイン領域及びソース領域をゲート電極に対して位置精度良く形成することができる。
また、本発明の半導体装置の製造方法では、前記ゲート電極を形成する工程では、前記第２の絶縁膜上面に、フィールド酸化膜が形成される領域に開口部が設けられるように第１のシリコン膜及びシリコン窒化膜を形成し、前記第１のシリコン膜及びシリコン窒化膜をマスクとして用い前記半導体層にフィールド酸化膜を形成した後、前記シリコン窒化膜を除去し、前記第１のシリコン膜上面に第２のシリコン膜を堆積し、前記第１及び第２のシリコン膜を選択的に除去することを特徴とする。従って、本発明では、ゲート酸化膜として用いる第１及び第２の絶縁膜をゲート電極として用いる第１のシリコン膜で被覆した状態でフィールド酸化膜を形成する。この製造方法により、ゲート酸化膜として用いる第１及び第２の絶縁膜の成長を抑制でき、所望の膜厚のゲート酸化膜を形成することができる。
本発明では、高耐圧ＭＯＳトランジスタのドレイン領域及びソース領域上面の酸化膜を選択的に薄くする工程を有する。この製造方法により、ゲート酸化膜の膜厚の異なる高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に形成する際に、マスク枚数を低減し、製造コストを抑えることができる。
また、本発明では、高耐圧ＭＯＳトランジスタにおいて、ゲート電極を用いて自己整合技術により、ドレイン領域及びソース領域上面の酸化膜を選択的に除去する。また、ゲート電極を用いて自己整合技術により、ドレイン領域及びソース領域を形成する。この製造方法により、ゲート電極に対して、ドレイン領域及びソース領域を位置精度良く形成できる。
また、本発明では、高耐圧ＭＯＳトランジスタのドレイン領域及びソース領域上面の酸化膜の膜厚を調整する。この製造方法により、不純物がゲート電極を突き抜けない加速電圧でイオン注入を行うことができる。また、高耐圧ＭＯＳトランジスタのゲート酸化膜の膜厚を所望の範囲で設計することができる。
また、本発明では、ゲート酸化膜及びゲート電極をフィールド酸化膜形成時のマスクとして兼用する。この製造方法により、フィールド酸化膜を形成する為の酸化膜等を堆積する工程を省略できる。そして、製造工程を簡略化することができ、また、製造コストを抑えることができる。
また、本発明では、ゲート酸化膜を堆積した後、その上面にゲート電極の一部であるシリコン膜を堆積した状態で、フィールド酸化膜形成時のマスクとして用いる。この製造方法により、半導体層表面に、予め、堆積したゲート酸化膜が、所望の膜厚以上に成長することを抑止できる。
以下に、本発明の一実施の形態である半導体装置の製造方法について、図１から図８を参照し、詳細に説明する。
図１から図８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された素子形成領域に、例えば、高耐圧のＰチャネル型のＭＯＳトランジスタと低耐圧のＮチャネル型のＭＯＳトランジスタを形成する場合に関し説明する。しかしながら、この組み合わせの場合に限定するものではなく、例えば、その他の素子形成領域に、ＮＰＮ型のトランジスタ、縦型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
先ず、図１に示す如く、Ｐ型の単結晶シリコン基板１を準備する。基板１の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の埋込拡散層２、３を形成する。次に、基板１の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の埋込拡散層４を形成する。その後、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板１上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ０．５〜１．５μｍ程度のエピタキシャル層５を成長させる。
尚、本実施の形態での基板１及びエピタキシャル層５が本発明の「半導体層」に対応する。そして、本実施の形態では、基板１上に１層のエピタキシャル層５が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
次に、図２に示す如く、エピタキシャル層５の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層６を形成する。エピタキシャル層５の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層７を形成する。そして、Ｐ型の埋込拡散層４と拡散層７とが連結することで、分離領域８が形成される。上述したように、分離領域８により、基板１及びエピタキシャル層５は、複数の素子形成領域に区分される。本実施の形態では、第１の素子形成領域９に低耐圧のＮチャネル型ＭＯＳトランジスタが形成され、第２の素子形成領域１０に高耐圧のＰチャネル型トランジスタが形成される。
尚、本実施の形態での高耐圧のＰチャネル型のＭＯＳトランジスタが本発明の「第１のＭＯＳトランジスタ」に対応し、本実施の形態での低耐圧のＮチャネル型のＭＯＳトランジスタが本発明の「第２のＭＯＳトランジスタ」に対応する。そして、本発明の「第１のＭＯＳトランジスタ」及び「第２のＭＯＳトランジスタ」は、両者のゲート酸化膜の膜厚が異なる場合であれば良い。
次に、エピタキシャル層５表面に、例えば、８００〜１２００Å程度のシリコン酸化膜１１を堆積する。そして、第２の素子形成領域１０には高耐圧のＰチャネル型ＭＯＳトランジスタが形成されるので、耐圧の高いゲート酸化膜を形成する必要がある。そのため、第２の素子形成領域１０表面にシリコン酸化膜１１が残存するように、シリコン酸化膜１１を選択的に除去する。その後、第１の素子形成領域９の低耐圧のＮチャネル型ＭＯＳトランジスタのゲート酸化膜の膜厚が考慮され、エピタキシャル層５表面に、例えば、１５０〜３５０Å程度のシリコン酸化膜１２を堆積する。そして、シリコン酸化膜１２上面にポリシリコン膜１３、シリコン窒化膜１４を、順次、堆積する。
尚、本実施の形態でのシリコン酸化膜１１が本発明の「第１の絶縁膜」に対応し、本実施の形態でのシリコン酸化膜１２が本発明の「第２の絶縁膜」に対応する。そして、本発明の「第１の絶縁膜」及び「第２の絶縁膜」としては、ゲート酸化膜として用いることができる膜であれば良い。また、本実施の形態でのポリシリコン膜１３が本発明の「第１のシリコン膜」に対応する。そして、本発明の「第１のシリコン膜」としては、ゲート電極を構成する膜であれば良い。
次に、図３に示す如く、ＬＯＣＯＳ酸化膜１８（図４参照）を形成する部分に開口部が設けられるように、ポリシリコン膜１３及びシリコン窒化膜１４を選択的に除去する。このとき、図示していないが、スクライブライン領域には、Ｎ型の埋込拡散層２形成時に、基板１表面に段差が形成される。そして、この段差をアライメントマークとして利用し、ポリシリコン膜１３及びシリコン窒化膜１４を、選択的に除去する。
その後、ドレイン領域として用いられるＮ型の拡散層１５を形成するためのフォトレジスト１６をエピタキシャル層５表面に形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１５が形成される領域上面のフォトレジスト１６に開口部１７を形成する。
このとき、既に、エピタキシャル層５表面に配置されているポリシリコン膜１３及びシリコン窒化膜１４の段差をアライメントマークとして利用することができる。そして、フォトレジスト１６をマスクとして、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層１５を形成する。この製造方法により、ＬＯＣＯＳ酸化膜１８の形状、例えば、バーズビークの厚み、バーズビークの形状等に左右されることなく、Ｎ型の拡散層１５を形成することができる。
尚、本実施の形態でのＬＯＣＯＳ酸化膜１８が本発明の「フィールド酸化膜」に対応するが、ＬＯＣＯＳ法により形成する場合に限定するものではない。本発明の「フィールド酸化膜」は、厚い熱酸化膜を形成できる製造方法により形成される場合でも良い。
次に、図４に示す如く、ポリシリコン膜１３及びシリコン窒化膜１４をマスクとして用い、シリコン酸化膜１１、１２上から、例えば、８００〜１２００℃程度でスチーム酸化により、酸化膜付けを行う。そして、同時に、基板１全体に熱処理を与えＬＯＣＯＳ酸化膜１８を形成する。このとき、ポリシリコン膜１３及びシリコン窒化膜１４が形成された部分の一部には、バーズビークが形成される。尚、ＬＯＣＯＳ酸化膜１８の平坦部では、例えば、厚さ３０００〜５０００Å程度に形成される。特に、分離領域８上では、ＬＯＣＯＳ酸化膜１８が形成されることで、より素子間分離が成される。その後、シリコン窒化膜１４を除去する。
次に、図５に示す如く、ポリシリコン膜１３、あるいは、ＬＯＣＯＳ酸化膜１８上面に、ポリシリコン膜１９、タングステンシリコン膜２０及びシリコン酸化膜２１を、順次、堆積する。このとき、第１の素子形成領域９では、エピタキシャル層５表面に残存したシリコン酸化膜１２がゲート酸化膜として用いられる。同様に、第２の素子形成領域１０では、エピタキシャル層５表面に残存したシリコン酸化膜１１、１２がゲート酸化膜として用いられる。また、シリコン酸化膜１２上面に残存したポリシリコン膜１３上面に、更に、ポリシリコン膜１９及びタングステンシリコン膜２０を堆積する。そして、ゲート電極２２、２３（図６参照）として用いるための所望の膜厚とする。尚、本実施の形態でのポリシリコン膜１９及びタングステンシリコン膜２０が本発明の「第２のシリコン膜」に対応する。そして、本発明の「第２のシリコン膜」としては、ゲート電極を構成する膜であれば良い。
このとき、図２を用いて上述したように、シリコン酸化膜１２を堆積した後にポリシリコン膜１３を堆積する。そして、ＬＯＣＯＳ酸化膜１８を形成し、ポリシリコン膜１９を堆積するまでの間、シリコン酸化膜１２はポリシリコン膜１３で被覆されている。この製造方法により、シリコン酸化膜１１、１２が酸化し、成長する量を大幅に低減することができる。そして、Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタのゲート酸化膜の膜厚は、適した範囲内で維持される。
また、ゲート酸化膜として用いるシリコン酸化膜１１、１２及びゲート電極２２、２３として用いるポリシリコン膜１３をＬＯＣＯＳ酸化膜１８形成時のマスクとして兼用する。この製造方法により、ＬＯＣＯＳ酸化膜１８形成用のシリコン酸化膜を堆積し、除去する工程を省略でき、製造工程を簡略化し、製造コストを抑制できる。
尚、本実施の形態では、ポリシリコン膜１３、１９は、２回の堆積工程により、所望の膜厚となるように形成される。この製造方法により、ポリシリコン膜１３の膜厚を薄くすることができる。そして、ＬＯＣＯＳ酸化膜１８を形成する際のパターニングを容易にすることができる。しかしながら、本実施の形態では、シリコン酸化膜１２表面にゲート電極２２、２３の膜厚に適したポリシリコン膜を１回の堆積工程で、形成する場合でも良い。
次に、図６に示す如く、第１及び第２の素子形成領域９、１０において、ポリシリコン膜１９、タングステンシリコン膜２０及びシリコン酸化膜２１を選択的に除去する。そして、ゲート電極２２、２３等を形成し、ゲート電極２２、２３をマスクとして、同一のエッチング工程で、シリコン酸化膜１１、１２を選択的に除去する。
上述したように、第１の素子形成領域９では、エピタキシャル層５表面にシリコン酸化膜１２のみが堆積している。一方、第２の素子形成領域１０では、エピタキシャル層５表面にシリコン酸化膜１１（図２参照）、１２が堆積している。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層２４、２５を形成する。Ｐ型の拡散層２４、２５は、Ｐチャネル型のＭＯＳトランジスタのドレイン領域、ソース領域となる。尚、図６以降では、第２の素子形成領域でのシリコン酸化膜１１、１２は、一体にシリコン酸化膜１２として図示している。また、第１及び第２の素子形成領域でのポリシリコン膜１３、１９は、一体にポリシリコン膜１９として図示している。
このとき、第２の素子形成領域１０では、ゲート電極２２を用いて、自己整合技術によりＰ型の拡散層２４、２５を形成する。そして、ホウ素（Ｂ）がゲート電極２２を突き抜けてしまうと、ドレイン領域とソース領域とを区分して形成出来なくなってしまう。そのため、ホウ素（Ｂ）を加速電圧３０〜６０ｋｅＶ程度でイオン注入するためには、エピタキシャル層５上面のシリコン酸化膜の膜厚が、例えば、４００〜８００Å程度である必要がある。つまり、ドレイン領域及びソース領域を形成する工程では、不純物がゲート電極２２を突き抜けない加速電圧で行われる。そして、その加速電圧で、不純物がシリコン酸化膜１１、１２を突き抜けるように、シリコン酸化膜１１、１２の膜厚がエッチングされる。
一方、Ｐ型の拡散層２４、２５が形成される領域の上面では、シリコン酸化膜１１、１２は、例えば、１０００Å〜１４００Å程度堆積されている。そのため、エッチングにより、Ｐ型の拡散層２４、２５が形成される領域のシリコン酸化膜１１、１２を選択的に除去する必要がある。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層２４、２５が形成される領域のみのシリコン酸化膜１１、１２を除去する場合には、マスク枚数が増加する。マスク枚数の増加により、製造コストが掛かる。そこで、パターンニングされたフォトレジストを形成しない状態でエッチングを行うこともできる。この場合には、シリコン酸化膜１２のみが堆積されている領域では、エピタキシャル層５表面が、例えば、１００Å程度オーバーエッチングされる領域も存在する。
しかしながら、低耐圧のＮチャネル型のＭＯＳトランジスタは、エピタキシャル層５が、若干、オーバーエッチングされても、耐圧特性等への影響は少ない。これは、図８に点線で示すように、空乏層が、不純物濃度の低いエピタキシャル層５の深部へと広がる。そして、オーバーエッチングされた領域が、空乏層の形成領域内に存在し難い構造となるからである。この構造により、オーバーエッチングされた領域で電界集中を起こすこともなく、耐圧特性を劣化させることはないと考えられる。つまり、本実施の形態では、Ｐ型の拡散層２４、２５が形成される領域上面のシリコン酸化膜１１、１２を選択的に除去する際に、エピタキシャル層５全面に対して、エッチングを行う。この製造方法により、マスク枚数を低減でき、製造コストを低減できる。また、製造工程を簡略化することができる。
尚、上述したように、エピタキシャル層５表面には、予め、シリコン酸化膜１１、１２が堆積されている。そして、ゲート電極２２を用いて自己整合技術により、シリコン酸化膜１１、１２をドライエッチングする。この製造方法により、ゲート電極２２下部のシリコン酸化膜１１、１２のサイドエッチングにより、耐圧特性が劣化することはない。
その後、エピタキシャル層５上面にＴＥＯＳ膜２６を堆積し、ＴＥＯＳ膜２６上面にフォトレジスト２７を堆積する。公知のフォトリソグラフィ技術を用い、第１の素子形成領域９では、フォトレジスト２７の、Ｐ型の拡散層２８が形成される領域に開口部を形成する。第２の素子形成領域１０では、フォトレジスト２７の、Ｐ型の拡散層２４、２５が形成される領域に開口部を形成する。そして、フォトレジスト２７をマスクとして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層２４、２５、２８を形成する。このとき、図示したように、ゲート電極２２、２３を用い、自己整合技術によりＰ型の拡散層２４、２５、２８を形成する。
次に、図７に示す如く、エピタキシャル層５の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層２９、３０、３１を形成する。Ｎ型の拡散層２９はドレイン取り出し領域として用いられる。Ｎ型の拡散層３０はソース領域として用いられる。図示したように、Ｎ型の拡散層２９、３０、３１は、ＬＯＣＯＳ酸化膜１８を用いて、自己整合技術により形成される。
その後、エピタキシャル層５上面に、例えば、絶縁層３２としてＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングにより、絶縁層３２にコンタクトホール３３、３４、３５、３６、３７を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、フッ化ホウ素（ＢＦ）をイオン注入し、Ｐ型の拡散層３８、３９を形成する。このとき、Ｐ型の拡散層３８、３９は、コンタクトホール３６、３７を用い、自己整合技術により形成される。この製造方法により、Ｐ型の拡散層３８、３９は、Ｐ型の拡散層２４、２５に対して位置精度良く形成される。
次に、図８に示す如く、コンタクトホール３３、３４、３５、３６、３７内壁等にバリアメタル膜４０を形成する。そして、コンタクトホール３３、３４、３５、３６、３７内をタングステン（Ｗ）膜４１で埋設する。Ｗ膜４１上面に、ＣＶＤ法により、アルミ銅（ＡｌＣｕ）膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術を用い、ＡｌＣｕ膜及びバリアメタル膜を選択的に除去する。そして、Ｐチャネル型のＭＯＳトランジスタのドレイン電極４２及びソース電極４３を形成する。また、Ｎチャネル型のＭＯＳトランジスタのドレイン電極４４及びソース電極４５を形成する。尚、図８に示した断面では、ゲート電極２２、２３への配線層は図示していないが、その他の領域で配線層と接続している。
上述したように、本実施の形態では、ＭＯＳトランジスタが形成される領域に、予め、ゲート酸化膜としてのシリコン酸化膜を形成した後にＬＯＣＯＳ酸化膜を形成する場合について説明したが、この場合に限定するものではない。ＬＯＣＯＳ酸化膜を形成した後に、ゲート酸化膜としてのシリコン酸化膜を形成する場合でも、同様な製造方法を用いることもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
符号の説明
１ Ｐ型の単結晶シリコン基板
５ Ｎ型のエピタキシャル層
９ 第１の素子形成領域
１０ 第２の素子形成領域
１１ シリコン酸化膜
１２ シリコン酸化膜
１３ ポリシリコン膜
１４ シリコン窒化膜
１８ ＬＯＣＯＳ酸化膜
１９ ポリシリコン膜
２０ タングステンシリコン膜
２１ シリコン酸化膜
２２ ゲート電極
２３ ゲート電極
２４ Ｐ型の拡散層
２５ Ｐ型の拡散層

Claims (4)

  1. 半導体層を準備し、前記半導体層に形成された分離領域により区画された複数の素子形成領域に、第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタよりゲート酸化膜の膜厚の薄い第２のＭＯＳトランジスタとを形成する半導体装置の製造方法において、
    前記第１のＭＯＳトランジスタの形成領域の前記半導体層表面に、第１の絶縁膜を選択的に形成した後、前記第１及び第２のＭＯＳトランジスタの形成領域の前記半導体層表面に、第２の絶縁膜を形成する工程と、
    前記第１のＭＯＳトランジスタの形成領域にゲート電極を形成し、前記ゲート電極近傍に位置するドレイン領域及びソース領域の形成領域上面の前記第１及び第２の絶縁膜の膜厚を薄くする工程と、
    前記半導体層上方から不純物をイオン注入し、前記半導体層にドレイン領域及びソース領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記第１及び第２の絶縁膜の膜厚を薄くする工程では、前記第２のＭＯＳトランジスタの形成領域の前記第２の絶縁膜を同一工程で除去することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ドレイン領域及びソース領域を形成する工程では、前記ゲート電極を用いて自己整合技術により前記第１及び第２の絶縁膜を薄くした後、前記ゲート電極上方から前記ゲート電極を用いて自己整合技術によりイオン注入を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記ゲート電極を形成する工程では、前記第２の絶縁膜上面に、フィールド酸化膜が形成される領域に開口部が設けられるように第１のシリコン膜及びシリコン窒化膜を形成し、前記第１のシリコン膜及びシリコン窒化膜をマスクとして用い前記半導体層にフィールド酸化膜を形成した後、前記シリコン窒化膜を除去し、前記第１のシリコン膜上面に第２のシリコン膜を堆積し、前記第１及び第２のシリコン膜を選択的に除去することを特徴とする請求項１に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397171B2 (en) 2014-02-24 2016-07-19 Seiko Epson Corporation Semiconductor device and manufacturing method for the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7309636B2 (en) * 2005-11-07 2007-12-18 United Microelectronics Corp. High-voltage metal-oxide-semiconductor device and method of manufacturing the same
CN104037171B (zh) * 2013-03-04 2016-09-28 旺宏电子股份有限公司 半导体元件及其制造方法与操作方法
US9349830B2 (en) * 2013-03-05 2016-05-24 Macronix International Co., Ltd. Semiconductor element and manufacturing method and operating method of the same
US10418281B2 (en) * 2016-06-30 2019-09-17 Mitsubishi Electric Corporation Method for manufacturing semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049113A (ja) * 1998-07-30 2000-02-18 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003092362A (ja) * 2001-09-17 2003-03-28 Sanyo Electric Co Ltd 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897364A (en) * 1989-02-27 1990-01-30 Motorola, Inc. Method for locos isolation using a framed oxidation mask and a polysilicon buffer layer
US5039625A (en) * 1990-04-27 1991-08-13 Mcnc Maximum areal density recessed oxide isolation (MADROX) process
US5439842A (en) * 1992-09-21 1995-08-08 Siliconix Incorporated Low temperature oxide layer over field implant mask
US5977607A (en) * 1994-09-12 1999-11-02 Stmicroelectronics, Inc. Method of forming isolated regions of oxide
JP2833581B2 (ja) * 1996-04-25 1998-12-09 日本電気株式会社 半導体装置の製造方法
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4931267B2 (ja) * 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2002009168A (ja) * 2000-06-19 2002-01-11 Nec Corp 半導体装置及びその製造方法
JP2002057330A (ja) * 2000-08-10 2002-02-22 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置及びその製造方法
JP2004039681A (ja) 2002-06-28 2004-02-05 Fuji Film Microdevices Co Ltd 半導体装置およびその製造方法
JP4098208B2 (ja) 2003-10-01 2008-06-11 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049113A (ja) * 1998-07-30 2000-02-18 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003092362A (ja) * 2001-09-17 2003-03-28 Sanyo Electric Co Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397171B2 (en) 2014-02-24 2016-07-19 Seiko Epson Corporation Semiconductor device and manufacturing method for the same

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