KR100751642B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

종래의 반도체 장치의 제조 방법에서는, 게이트 산화막을 얇게 하고, 드레인 영역을 DDD 구조로 형성하는 경우, 드레인 영역에서의 전계 완화를 도모하기 어렵다고 하는 문제가 있었다. 본 발명의 반도체 장치의 제조 방법에서는, 백 게이트 영역으로서 이용하는 P형의 확산층(7, 17)을 형성할 때에, 각각의 불순물 농도의 피크를 어긋하게 하여 형성한다. 그리고, 백 게이트 영역에서는, N형의 확산층(25)이 형성되는 영역의 농도 프로파일을 완만하게 형성한다. 그리고, N형의 확산층(25)을 형성하는 불순물을 이온 주입한 후, 열 처리에 의해, N형의 확산층(25)을 게이트 전극(22) 하방에서, γ 형상으로 확산한다. 이 제조 방법에 의해, 드레인 영역에서의 전계 완화를 실현할 수 있다.
백 게이트 영역, 이온 주입, 포토리소그래피, 드레인 영역

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 9의 (A)는 본 발명의 실시예에서의 반도체 장치의 드레인 영역 및 그 근방 영역을 설명하기 위한 단면도이고, 도 9의 (B)는 종래의 실시예에서의 반도체 장치의 드레인 영역 및 그 근방 영역을 설명하기 위한 단면도.
도 10의 (A)는 본 발명 및 종래의 실시예에서의 반도체 장치의 백 게이트 영역의 농도 프로파일을 설명하기 위한 도면이고, 도 10의 (B)는 본 발명 및 종래의 실시예에서의 반도체 장치의 드레인 영역의 농도 프로파일을 설명하기 위한 도면.
도 11은 본 발명 및 종래의 실시예에서의 반도체 장치에 관한 것으로, 도 9의 (A) 및 도 9의 (B)에 도시하는 A-A 단면 및 B-B 단면의 농도 프로파일을 설명하기 위한 도면.
도 12의 (A)는 본 발명의 실시예에서의 반도체 장치의 드레인-소스간의 전류값과 내압 특성과의 관계를 설명하기 위한 도면이고, 도 12의 (B)는 종래의 실시예에서의 반도체 장치의 드레인-소스간의 전류값과 내압 특성과의 관계를 설명하기 위한 도면.
도 13은 본 발명 및 종래의 실시예에서의 전류 능력을 설명하기 위한 도면.
<도면의 주요부분에 대한 부호의 설명>
1 : P형의 단결정 실리콘 기판
4 : N형의 에피택셜층
7, 17 : P형의 확산층
10, 21 : 실리콘 산화막
11, 19 : 폴리실리콘막
12 : 실리콘 질화막
20 : 텅스텐 실리콘막
22 : 게이트 전극
24, 25 : N형의 확산층
[특허 문헌1] 일본 특개평11-2890188호 공보(제8-10페이지, 도 1)
[특허 문헌2] 일본 특개2001-250941호 공보(제6-7페이지, 도 3)
[특허 문헌3] 일본 특개2004-104141호 공보(제6-7, 9페이지, 도 1-3, 도 11)
본 발명은, 게이트 산화막의 막 두께를 얇게 하고, 드레인 영역에서의 전계를 완화시키는 반도체 장치의 제조 방법에 관한 것이다.
종래의 반도체 장치에서는, 예를 들면, 하기의 기술이 알려져 있다. P형의 실리콘 기판 상에는 게이트 산화막을 형상한다. 게이트 산화막 상에 폴리실리콘으로 이루어지는 게이트 전극을 형성한다. 그리고, 게이트 전극을 이용하여 자기 정합 기술에 의해 비소를 기판에 이온 주입하고, LDD(Lightly Doped Drain) 구조의 저농도 확산층을 형성한다. 그 후, 게이트 전극의 측면에 사이드월 스페이서를 형성하고, LDD 구조의 고농도 확산층을 형성한다. 이 제조 방법에 의해, 높은 절연성 및 신뢰성을 갖는 게이트 산화막을 구비한 반도체 장치를 형성한다(예를 들면, 특허 문헌1 참조).
종래의 반도체 장치의 제조에서는, 예를 들면, 하기의 기술이 알려져 있다. 반도체 상에 게이트 산화막을 형성하고, 게이트 산화막 상에 폴리실리콘막을 적층한다. 그리고, 폴리실리콘막을 선택적으로 제거하고, 게이트 산화막 상에 게이트 전극을 형성한다. 다음으로, 게이트 전극을 마스터로서 이용하여, 에칭에 의해, 게이트 산화막을 선택적으로 제거한다. 이때, 게이트 전극의 단부측은, 그 하측까지 에칭액이 들어가, 게이트 산화막이 제거된다. 그리고, 열 산화를 행하여, 반도체층의 노출 부분에 산화막을 형성한다. 그 후, 게이트 전극을 이용하여, 자기 정합 기술에 의해, DDD(Double Diffusion Drain) 구조의 소스 영역 및 드레인 영역을 형성한다. 이 제조 방법에 의해, 드레인 영역에서의 전계 완화를 실현할 수 있는 반도체 장치를 형성한다(예를 들면, 특허 문헌2 참조).
종래의 반도체 장치의 제조에서는, 예를 들면, 하기의 기술이 알려져 있다. 동일 기판에 고내압 회로와 저내압 회로를 형성할 때, 먼저, 기판 상면에 100㎚ 정도의 희생 산화막을 형성한다. 고내압 회로가 형성되는 영역에서는, 희생 산화막 상면으로부터 가속 전압 150keV 정도로 불순물을 이온 주입한다. 그리고, 고내압 회로의 PMOS 트랜지스터 등이 형성되는 영역에 웰 영역을 형성한다. 그 후, 희생 산화막을 제거하고, 양 회로가 형성되는 영역의 기판 상면에 13㎚ 정도의 제1 게이트 산화막을 형성한다. 다음으로, 저내압 회로의 PMOS 트랜지스터 등이 형성되는 영역에 웰 영역을 형성한다. 그 후, 양 회로가 형성되는 영역의 기판 상면에 8㎚ 정도의 제2 게이트 산화막을 형성하고, 양 회로의 PMOS 트랜지스터 등을 형성한다( 예를 들면, 특허 문헌3 참조).
전술한 바와 같이, 종래의 반도체 장치의 제조 방법에서는, 드레인 영역을 LDD 구조로 함으로써, 드레인 영역에서의 전계 완화를 실현한다. 이것을 위해, 먼저, 게이트 전극을 이용하여 자기 정합 기술에 의해, 드레인 영역을 구성하는 저농도 드레인 영역을 형성한다. 다음으로, 게이트 전극의 측면에 사이드월 스페이서를 형성한다. 그리고, 사이드월 스페이서를 이용하여 자기 정합 기술에 의해 고농도 드레인 영역을 형성한다. 그러나, 이 제조 방법에서는, LDD 구조를 형성하기 위해, 사이드월 스페이서를 형성하는 공정이 필요하게 된다. 그 때문에, 마스크 매수 및 제조 공정이 증가하고, 제조 코스트가 든다고 하는 문제가 있다. 또한, 제조 프로세스가 복잡하게 된다는 문제가 있다.
또한, 종래의 반도체 장치의 제조 방법에서는, 드레인 영역이 DDD 구조로 형성되는 경우에는, 게이트 전극과 드레인 영역 사이에 위치하는 게이트 산화막을 두껍게 형성한다. 이 제조 방법에서는, 반도체층 상에 게이트 산화막 및 게이트 전극을 형성한 후, 게이트 전극을 마스크로서 이용하여, 게이트 산화막을 에칭에 의해 제거한다. 그 후, 게이트 전극과 드레인 영역 사이의 게이트 산화막의 막 두께가 두껍게 되도록, 열 산화 공정이 필요하게 된다. 그러나, 이 제조 방법에서는, 제조 공정이 증가하고, 제조 코스트가 든다고 하는 문제가 있다. 또한, 제조 프로세스가 복잡하게 된다고 하는 문제가 있다.
또한, 종래의 반도체 장치의 제조 방법에서는, 동일 기판 상에 CMOS 트랜지 스터를 형성하기 위해, N형의 웰 영역을 형성한 후에, N형의 웰 영역에 P형의 웰 영역을 형성한다. 그리고, 양 웰 영역에는, 단채널 효과 억제 등을 목적으로 하여, 채널 영역에 불순물을 이온 주입하고, 반도체층의 표면 영역의 불순물 농도를 조정한다. 그 후, 양 웰 영역에, 각각 소스 영역 및 드레인 영역을 형성한다. 그러나, 이 제조 방법에서는, 드레인 영역이 형성되는 영역의 불순물 농도는 비교적 고농도이며, 드레인 영역이, 채널 방향으로도, 심부 방향으로도 넓게 확산되기 어렵다. 그 때문에, 드레인 영역에서의 전자 전류 밀도가 올라가고, 기생 NPN 트랜지스터가 ON 동작하기 쉬운 구조로 된다. 그리고, 반도체 장치의 ON 동작 시의 내압 특성이 열화한다고 하는 문제가 있다.
전술한 각 사정을 감안하여 이루어진 것으로서, 본 발명의 반도체 장치의 제조 방법에서는, 반도체층에 백 게이트 확산층을 형성하고, 상기 반도체층 상에 게이트 산화막 및 게이트 전극을 형성하는 공정과, 상기 백 게이트 확산층에 불순물을 이온 주입한 후, 확산시켜 소스 확산층 및 드레인 확산층을 형성하는 공정을 갖고, 상기 드레인 확산층을 형성하는 공정에서는, 상기 드레인 확산층이 상기 반도체층 표면에 대하여 경사를 갖고, 상기 경사의 접선과 상기 반도체층 표면이 이루는 각도가, 상기 반도체층 표면에 근접함에 따라 작아지도록, 상기 드레인 확산층을 형성하는 것을 특징으로 한다. 따라서, 본 발명에서는, 드레인 확산층이, 반도체층 표면에 근접함에 따라 넓게 확산된다. 그리고, 드레인 확산층은, 반도체층 표면 근방의 불순물 농도가 저농도로 된다. 이 제조 방법에 의해, 마스크 매수 및 제조 공수를 저감하고, 제조 코스트를 억제하면서, 드레인 확산층에서의 전계 완화를 실현할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 백 게이트 확산층을 형성하는 공정에서는, 상기 반도체층 심부에 불순물 농도의 피크를 갖는 제1 확산층을 형성한 후, 상기 제1 확산층의 불순물 농도의 피크보다도 상기 반도체층 표면측에 불순물 농도의 피크를 갖는 제2 확산층을 중첩하여 형성하는 것을 특징으로 한다. 따라서, 본 발명에서는, 제1 확산층에 제2 확산층을 형성하고, 백 게이트 확산층을 형성한다. 이 제조 방법에 의해, 백 게이트 확산층에 관하여, 심부에 불순물 농도의 피크를 갖고, 반도체층 표면에 근접함에 따라 완만하게 저하되는 농도 프로파일을 실현할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 드레인 확산층을 형성하는 공정에서는, 상기 제2 확산층을 형성한 후, 상기 게이트 전극을 마스크로서 이용하여, 상기 드레인 확산층을 형성하는 것을 특징으로 한다. 따라서, 본 발명에서는, 드레인 확산층의 저농도 영역을 게이트 전극에 대하여 위치 정밀도 좋게 형성할 수 있다. 이 제조 방법에 의해, 드레인 확산층에서의 전계 완화를 실현할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 게이트 산화막은, 막 두께가 50∼340Å로 되도록 형성하는 것을 특징으로 한다. 따라서, 본 발명에서는, 게이트 산화막의 막 두께를 얇게 함으로써, 저구동 전압의 동작을 가능하게 할 수 있다.
이하에, 본 발명의 일 실시예인 반도체 장치의 제조 방법에 대해, 도 1 내지 도 8을 참조하여, 상세히 설명한다. 도 1 내지 도 8은, 본 실시예에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 또한, 이하의 설명에서는, 분리 영역에 의해 구획된, 1개의 소자 형성 영역에, 예를 들면, N 채널형의 MOS 트랜지스터를 형성하는 경우에 관하여 설명하지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 그 밖의 소자 형성 영역에, P 채널형의 MOS 트랜지스터, NPN형의 트랜지스터, 세로형 PNP 트랜지스터 등을 형성하고, 반도체 집적 회로 장치를 형성하는 경우이어도 된다.
먼저, 도 1에 도시하는 바와 같이, P형의 단결정 실리콘 기판(1)을 준비한다. 기판(1)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면, 인(P)을 이온 주입하고, N형의 매립 확산층(2)을 형성한다. 다음으로, 기판(1)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하고, P형의 매립 확산층(3)을 형성한다. 그 후, 기판(1)을 에피택셜 성장 장치의 서셉터 상에 배치한다. 그리고, 램프 가열에 의해 기판(1)에, 예를 들면, 1200℃ 정도의 고온을 가함과 함께 반응관 내에 SiHCl3 가스와 H2 가스를 도입한다. 이 공정에 의해, 기판(1) 상에, 예를 들면, 비저항 0.1∼2.0Ω·㎠, 두께 1.5∼10.0㎛ 정도의 에피택셜층(4)을 형성시킨다.
또한, 본 실시예에서의 기판(1) 및 에피택셜층(4)이 본 발명의 "반도체층"에 대응한다. 그리고, 본 실시예에서는, 기판(1) 상에 1층의 에피택셜층(4)이 형성되 어 있는 경우를 설명하지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 본 발명의 "반도체층"으로서는, 기판뿐인 경우이어도 되고, 기판 상면에 복수의 에피택셜층이 적층되어 있는 경우이어도 된다. 또한, 기판은, N형의 단결정 실리콘 기판, 화합물 반도체 기판이어도 된다.
다음으로, 도 2에 도시하는 바와 같이, 에피택셜층(4) 상에 실리콘 산화막(5)을, 예를 들면, 400∼600Å 정도 퇴적한다. 실리콘 산화막(5) 상에는 포토레지스트(6)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(7)이 형성되는 영역 상의 포토레지스트(6)에 개구부를 형성한다. 그 후, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하고, P형의 확산층(7)을 형성한다.
이때, 본 실시예에서는, 붕소(B)를 가속 전압 140∼180keV, 도입량 1.0×1011∼1.O×1013/㎠로 이온 주입한다. 그리고, 포토레지스트(6)를 제거한 후, 이온 주입한 불순물을 확산한다. 이 제조 방법에 의해, P형의 확산층(7)은, 에피택셜층(4)의 심부에 불순물 농도의 피크를 갖는다.
다음으로, 도 3에 도시하는 바와 같이, 실리콘 산화막(5)을 제거한 후, 에피택셜층(4)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하고, P형의 확산층(8)을 형성한다. 그리고, P형의 매립 확산층(3)과 P형의 확산층(8)이 연결됨으로써, 분리 영역(9)이 형성된다. 전술한 바와 같이, 분리 영역(9)에 의해, 기판(1) 및 에피택셜층(4)은, 복수의 섬 영역에 의해 구분된다. 그 후, 에피택셜층(4) 상에, 실리콘 산화막(10), 폴리실리 콘막(11), 실리콘 질화막(12)을, 순차적으로, 퇴적한다.
다음으로, 도 4에 도시하는 바와 같이, LOCOS 산화막(16)(도 5 참조)을 형성하는 부분에 개구부가 형성되도록, 폴리실리콘막(11) 및 실리콘 질화막(12)을 선택적으로 제거한다. 그 후, N형의 확산층(13)을 형성하기 위한 포토레지스트(14)를 에피택셜층(4) 상에 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, N형의 확산층(13)이 형성되는 영역 상면의 포토레지스트(14)에 개구부를 형성한다.
이때, 이미, 에피택셜층(4) 상에 배치되어 있는 폴리실리콘막(11) 및 실리콘 질화막(12)의 개구부(15)를 이용하여, 자기 정합 기술에 의해 N형의 확산층(13)을 형성한다. 그리고, 포토레지스트(14) 상면으로부터, N형 불순물, 예를 들면, 인(P)을 이온 주입하고, N형의 확산층(13)을 형성한다. 이 제조 방법에 의해, N형의 확산층(13)을 LOCOS 산화막(16)에 대하여 위치 정밀도 좋게 형성할 수 있다.
다음으로, 도 5에 도시하는 바와 같이, 개구부(15)를 이용하여, 에피텍셜층(4)에 LOCOS 산화막(16)을 형성한다. 그 후, 실리콘 질화막(12)을 제거하고, P형의 확산층(17)을 형성하기 위한 포토레지스트(18)를 에피택셜층(4) 상에 형성한다. 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(17)이 형성되는 영역 상의 포토레지스트(18)에 개구부를 형성한다. 그리고, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하고, P형의 확산층(17)을 형성한다.
이때, 본 실시예에서는, 붕소(B)를 가속 전압 140∼180keV, 도입량 1.0×1011~1.0×1013/㎠로 이온 주입한다. 그리고, P형의 확산층(17)의 불순물 농도의 피 크가, P형의 확산층(7)의 불순물 농도의 피크보다도 에피택셜층(4) 표면측에 존재하도록, 이온 주입을 행한다. 그 후, 포토레지스트(18)를 제거한 후, 이온 주입한 불순물을 확산한다. 이 제조 방법에 의해, 도 9의 (A)를 이용하여 후술하겠지만, P형의 확산층(7, 17)에 의해 형성되는 백 게이트 영역은, 완만한 농도 프로파일을 갖는다.
다음으로, 도 6에 도시하는 바와 같이, 잔존한 실리콘 산화막(10), 폴리실리콘막(11) 상을 피복하도록, 에피택셜층(4) 상면에, 폴리실리콘막(19), 텅스텐 실리콘막(20) 및 실리콘 산화막(21)을, 순차적으로, 퇴적한다. 이때, 에피택셜층(4) 표면에 잔존한 실리콘 산화막(10)이 게이트 산화막으로서 이용된다. 또한, 잔존한 폴리실리콘막(11) 상면에, 폴리실리콘막(19) 및 텡스텐 실리콘막(20)을 더 퇴적하고, 게이트 전극으로 이용하기 위한 원하는 막 두께로 한다.
즉, 본 실시예에서는, 게이트 산화막으로서 이용하는 실리콘 산화막(10) 및 게이트 전극으로서 이용하는 폴리실리콘막(11)을 LOCOS 산화막(16) 형성 시의 마스크로서 겸용한다. 이 제조 방법에 의해, LOCOS 산화막(16) 형성 시에 이용하는 실리콘 산화막을 퇴적하고, 제거하는 공정을 생략할 수 있으며, 제조 공정을 간략화하고, 제조 코스트를 억제할 수 있다.
또한, 실리콘 산화막(10) 형성 후, 그 상면에 폴리실리콘막(11)을 퇴적함으로써, 실리콘 산화막(10)을 폴리실리콘막(11)으로 보호할 수 있다. 그리고, 실리콘 산화막(10)의 막 두께는, 게이트 산화막으로서 이용하기에 적합한 범위에서 유지된다. 도 7 이후에서는, 폴리실리콘막(11)은 폴리실리콘막(19)과 일체로 도시한 다.
다음으로, 도 7에 도시하는 바와 같이, 게이트 전극(22)으로서 이용되는 영역의 폴리실리콘막(19), 텅스텐 실리콘막(20) 및 실리콘 산화막(21)을 남기도록, 폴리실리콘막(19) 등을 선택적으로 제거한다. 그 후, 포토레지스트(23)를 퇴적한다. 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면, 인(P)을 이온 주입하고, N형의 확산층(24, 25)을 형성한다. N형의 확산층(24)은 소스 영역으로서 이용되고, N형의 확산층(25)은 드레인 영역으로서 이용된다. 도시한 바와 같이, N형의 확산층(24, 25)은, LOCOS 산화막(16) 및 게이트 전극(22)을 이용하여, 자기 정합 기술에 의해 형성된다.
이때, 본 실시예에서는, 인(P)을 이온 주입한 후, 포토레지스트(23)를 제거하고, 예를 들면, 1시간 정도의 열 처리를 행하여, 인(P)을 확산한다. 그리고, 도 8에 동그라미(39)로 표시하는 바와 같이, 게이트 전극(22) 하방의 N형의 확산층(25)이, 소스 영역측으로 확대되면서 확산된다. 구체적으로는, 드레인 영역으로 되는 N형의 확산층(25)에서는, N형의 확산층(25)의 접선과 에피택셜층(4) 표면이 이루는 각이, 표면에 근접함에 따라서 작아지도록 형성된다. 즉, 게이트 전극(22) 하방에서는, N형의 확산층(25)이 γ 형상으로 확산된다. 이 확산 형성에 의해, 게이트 전극(22) 하방에서는, N형의 확산층(25)은, 불순물 농도 영역을 넓게 갖게 된다. 또한, 소스 영역으로 되는 N형의 확산층(24)도, 마찬가지로, γ 형상으로 형성된다.
마지막으로, 도 8에 도시하는 바와 같이, 에피택셜층(4) 상에 절연층(26)으 로서, 예를 들면, BPSG(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등을 퇴적한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3+O2계의 가스를 이용한 드라이 에칭으로, 절연층(26)에 컨택홀(27, 28, 29, 30)을 형성한다.
다음으로, 공지의 포토리소그래피 기술을 이용하여, N형의 확산층(31, 32)을 형성한다. 또한, 마찬가지로, P형의 확산층(33, 34)을 형성한다. 이때, 컨택트홀(27, 28, 29, 30)을 이용함으로써 위치 정밀도 좋게 형성할 수 있다. N형의 확산층(31, 32)은, 각각, N형의 확산층(24, 25)보다도 고농도 불순물 영역으로 된다. 이 제조 방법에 의해, 소스 영역 및 드레인 영역은, DDD 구조로 된다.
다음으로, 컨택트홀(27, 28, 29, 30) 내벽 등에 배리어 메탈막(35)을 형성한다. 그 후, 컨택트홀(27, 28, 29, 30) 내를 텅스텐(W)막(36)으로 매설한다. 그리고, W막(36) 상면에, CVD법에 의해, 알루미늄 구리(AlCu)막, 배리어 메탈막을 퇴적한다. 그 후, 공지의 포토리소그래피 기술을 이용하여, AlCu막 및 배리어 메탈막을 선택적으로 제거하고, 소스 전극(37) 및 드레인 전극(38)을 형성한다. 또한, 도 8에 도시한 단면에서는, 게이트 전극에의 배선층은 도시하고 있지 않지만, 그 밖의 영역에서 배선층과 접속하고 있다.
다음으로, 도 9 내지 도 13을 참조로 하여, 전술한 제조 방법에 의해 형성되는 반도체 장치에 대해 설명한다. 도 9의 (A)는, 본 실시예의 반도체 장치의 드레인 영역 및 그 근방 영역을 설명하기 위한 단면도이다. 도 9의 (B)는, 종래의 반 도체 장치의 드레인 영역 및 그 근방 영역을 설명하기 위한 단면도이다. 도 10의 (A)는, 본 실시예 및 종래의 반도체 장치의 백 게이트 영역의 농도 프로파일을 설명하기 위한 도면이다. 도 10의 (B)는, 본 실시예 및 종래의 반도체 장치의 드레인 영역의 농도 프로파일을 설명하기 위한 도면이다. 도 11은, 도 9의 (A)에 도시하는 본 실시예의 A-A 단면 및 도 9의 (B)에 도시하는 종래의 반도체 장치의 B-B 단면에서의 농도 프로파일을 설명하기 위한 도면이다. 도 12의 (A)는, 본 실시예의 반도체 장치의 내압 특성을 설명하기 위한 도면이다. 도 12의 (B)는, 종래의 반도체 장치의 내압 특성을 설명하기 위한 도면이다. 도 13은, 본 실시예 및 종래의 반도체 장치의 전류 능력을 설명하기 위한 도면이다. 또한, 도 9의 (A)에서는, 도 1 내지 도 8에 도시한 각 구성 요소와 동일한 구성 요소에는 동일한 번호를 부여하고 있다.
도 9의 (A)에 도시하는 바와 같이, 본 실시예에서는, 드레인 영역으로서 이용되는 N형의 확산층(25)에서는, 에피택셜층(4)의 심부로부터 표면을 향하여 확산 영역이 넓어지고 있다. 구체적으로는, N형의 확산층(25)의 접선과 에피택셜층(4) 표면이 이루는 각 θ가, 표면에 근접함에 따라서 작아지도록 형성되어 있다. 도시한 바와 같이, N형의 확산층(25)의 접선과 에피택셜층(4) 표면이 이루는 각이, θ1>θ2>θ3으로 되도록, N형의 확산층(25)이 형성되어 있다. 그리고, 게이트 전극(9)의 하방에서는, N형의 확산층(25)은, N형의 확산층(24)측을 향하여, 에피택셜층(4) 표면에 수속되어 있다. 즉, 동그라미(40)로 표시하는 N형의 확산층(25)은, 곡율이 변하여, γ 형상으로 확산되고 있다. 또한, 소스 영역으로서 이용되는 N형의 확산층(24)도, 마찬가지로, γ 형상으로 확산되고 있다.
도 9의 (B)에 도시하는 바와 같이, 종래에는, N 채널형의 MOS 트랜지스터의 구조에서, 동그라미(41)로 표시하는 N형의 확산층(42)은, 실제로, 곡율에 변화가 없도록 확산되고 있다. 구체적으로는, N형의 확산층(42)의 접선과 에피택셜층(43) 표면이 이루는 각 θ가, 표면에 근접함에 따라서도 거의 동일하다. 혹은, 확산 시간 등의 제조 조건에 의해, 이루는 각 θ가, 약간 크게 되거나, 혹은, 작아지는 정도이다. 예를 들면, N형의 확산층(42)의 접선과 에피택셜층(43) 표면이 이루는 각 θ는 θ4≒θ5로 된다.
다음으로, 도 10을 이용하여, 도 9의 (A)에 도시한 구조로 되는 이유를 설명한다. 도 10에서는, 실선은, 본 실시예에서의 백 게이트 영역의 농도 프로파일을 나타내고 있다. 일점 쇄선은, 본 실시예에서의 백 게이트 영역을 구성하는 확산층(7, 17)의 농도 프로파일을 나타내고 있다. 점선은, 종래의 백 게이트 여역의 농도 프로파일을 나타내고 있다.
도 10의 (A)에 도시하는 바와 같이, 본 실시예의 백 게이트 영역은, 에피택셜층(4) 표면으로부터 0.6㎛ 정도의 영역에 불순물 농도의 피크가 존재하도록 형성되어 있다. 이것은, P형의 확산층(17)의 불순물 농도의 피크가, P형의 확산층(7)의 불순물 농도의 피크보다도 표면측에 존재하는 조건에서 이온 주입을 행하고, 확산하여 형성한다. 그리고, P형의 확산층(7, 17)을 중첩하여 형성함으로써, 도시한 프로파일을 실현한다. 한편, 종래의 백 게이트 영역에서는, 에피택셜층(43) 표면 근방에 불순물 농도의 피크가 존재하도록, P형의 확산층(44)이 형성되어 있다. 또 한, P형의 확산층(7, 17)은 중첩하여 형성되어 있고, 이하, P형의 확산층(7)으로서 설명한다.
도 10의 (B)에 도시하는 바와 같이, 본 실시예의 드레인 영역에서는, 에피택셜층(4) 표면 근방에 불순물 농도의 피크가 존재하도록, N형의 확산층(25)이 형성되어 있다. 그리고, 드레인 영역은, 에피택셜층(4)의 심부까지 형성되어 있다. 한편, 종래예의 드레인 영역에서도, 마찬가지로, 에피택셜층(43) 표면 근방에 불순물 농도의 피크가 존재하도록, N형의 확산층(42)이 형성되어 있다.
다음으로, 도 11을 이용하여, 드레인 영역의 농도 프로파일을 설명한다. 또한, 가로축에서는, 게이트 전극을 중심으로 하고, 드레인 영역측에의 이격 거리를 플러스로 하고, 소스 영역측에의 이격 거리를 마이너스로 하여 도시하고 있다. 또한, 본 실시예의 A-A 단면과 종래예의 B-B 단면은, 동일한 소자 사이즈를 갖는 경우에서의 동일 영역의 단면이다.
도시한 바와 같이, 본 실시예의 A-A 단면에서의 농도 프로파일에서는, N형의 확산층(24, 25)의 불순물 농도는, 게이트 전극(22)의 중심으로부터 0.3(㎛) 정도 이격된 영역으로부터 0.7(㎛) 정도 이격된 영역까지는, 완만하게 높아지고 있다. 그리고, 게이트 전극(22)의 중심으로부터 0.7(㎛) 정도 이격된 영역 이후에는, 그 불순물 농도가 급격히 높아지고 있다. 한편, 종래예의 B-B 단면의 농도 프로파일에서는, N형의 확산층(42, 45)의 불순물 농도는, 게이트 전극(44)의 중심으로부터 0.7(㎛) 정도 이격된 영역 이후, 급격하게 높아지고 있다.
즉, 본 실시예의 소스 영역 또는 드레인 영역으로 되는 N형의 확산층(24, 25)은, 에피택셜층(4)의 표면 근방에서는, 저농도의 확산 영역이 게이트 전극(22) 중심으로 넓어지는 구조로 된다. 이 구조에 의해, 게이트 산화막(10)을, 예를 들면, 50∼340(Å)의 막 두께로 함으로써, 게이트 전극으로부터의 수직 방향 전계가 커지지만, 드레인 영역의 저농도 영역에 의해 전계 완화를 도모할 수 있다. 또한, 소스 영역으로부터 드레인 영역으로 향하는 채널 방향 전계는, 드레인 영역의 단부에서 최대로 된다. 채널 방향 전계에 대해서도 마찬가지로, 전술한 구조에 의해, 드레인 영역의 저농도 영역에 의해 전계 완화를 도모할 수 있다.
마지막으로, 도 12 및 도 13을 이용하여, 도 10 및 도 11에서 설명한 농도 프로파일에 의한 구조를 갖는 것에서의 효과를 설명한다.
도 12의 (A)는, 도 9의 (A)에 도시하는 본 실시예의 구조에서의 내압 특성을 도시하고 있다. 도 12의 (B)는, 도 9의 (B)에 도시하는 종래의 구조에서의 내압 특성을 도시하고 있다. 도 9의 (A)에 도시하는 바와 같이, N 채널형 MOS 트랜지스터의 ON 동작에 수반하여, N형의 확산층(24, 25) 및 P형의 확산층(7)에 의한 기생 NPN 트랜지스터가 ON 동작한다.
여기서, 기생 NPN 트랜지스터는, 이하의 2개의 동작에 기인하여 ON 동작한다. 먼저, 게이트 전극(22) 하방의 드레인 영역 근방에서의 높은 전계에 의해 야기되는 충돌 전리에 의해, N형의 확산층(25)에 자유 캐리어(전자)와 쌍을 이루는 자유 캐리어(정공)가 발생한다. 그리고, 그 자유 캐리어(정공)가 P형의 확산층(7)에 유입되어, 기생 NPN 트랜지스터의 에미터 베이스 사이를 순방향 바이어스함으로써, 기생 NPN 트랜지스터가 ON 동작하는 경우가 있다. 다음으로, 드레인 영역인 N 형의 확산층(25)이 얕은 확산층에 의해 형성되면, N형의 확산층(25)에서의 전자 전류 밀도가 올라가고, 자유 캐리어(정공)가 발생하기 쉬운 상태로 된다. 그리고, N형의 확산층(25)에 발생한 자유 캐리어(정공)가 P형의 확산층(7)에 유입되어, 기생 NPN 트랜지스터의 에미터 베이스 사이를 순방향 바이어스함으로써, 기생 NPN 트랜지스터가 ON 동작하는 경우가 있다.
전술한 바와 같이, 본 실시예에서는, 드레인 영역인 N형의 확산층(25)이, 게이트 전극(22)의 하방으로 확산하고, 그 확산 영역은 저농도 영역이다. 그리고, MOS 트랜지스터의 ON 동작 시에, 드레인 영역에서의 전계를 완화하고, 충돌 전리의 발생을 억제하고, 자유 캐리어(정공)의 발생을 억제한다. 또한, 드레인 영역인 N형의 확산층(25)의 확산 깊이를 깊게 하여, 자유 캐리어(전자)의 유로를 증대시킨다. 그리고, MOS 트랜지스터의 ON 동작 시에, N형의 확산층(25)에서의 전자 전류 밀도를 낮추어, 자유 캐리어(정공)의 발생을 억제한다. 그 결과, 기생 NPN 트랜지스터의 ON 동작을 억제하여, MOS 트랜지스터의 ON 동작 시의 내압 특성을 향상시킨다.
구체적으로는, 도 12의 (A)에 도시하는 바와 같이, 본 실시예의 구조에서는, 소스-드레인간 전압으로서 8(V) 정도까지 사용할 수 있다. 또한, 게이트-소스간 전압의 크기에 따라 다소의 차이는 있지만, 소스-드레인간 전압이 2(V) 정도 내지 8(V) 정도의 범위에서, 경사가 플랫 또는 플랫에 가까워, 안정된 구동 특성을 얻을 수 있다.
한편, 도 12의 (B)에 도시하는 바와 같이, 종래예의 구조에서는, 소스-드레 인간 전압으로서 6(V) 정도까지 사용할 수 있다. 그러나, 도 6의 (A)와 비교하여, 2(V) 정도 내압 특성이 열화한다. 또한, 게이트-소스간 전압의 크기에 따라 다소의 차이는 있지만, 소스-드레인간 전압이 2(V) 정도 내지 6(V) 정도의 범위에서, 경사가 완만하게 된다. 그러나, 도 6의 (A)와 비교하여, 경사가 플랫 또는 플랫에 가깝지 않으므로, 핫 캐리어가 발생하여 쉬워, 안정된 구동 특성을 얻기 어렵다.
도 13에 도시하는 바와 같이, 본 실시예의 구조에서는, 종래예의 구조와 비교하여, 전류 능력이 향상되어 있다. 이것은, 도 11을 이용하여 설명한 바와 같이, 소스 영역, 드레인 영역으로 되는 N형의 확산층(24, 25)이, 게이트 전극(22)의 중심부를 향하여 확산하여, 채널 길이가 짧아지기 때문이다. 즉, 특히, 고전압이 인가되는 드레인 영역에서는, 채널 영역과 PN 접합 영역을 형성하는 N형의 확산층(25)이, 저농도의 확산 영역이다. 그 때문에, 공핍층이 드레인 영역측으로 확산될 수 있고, 원하는 내압 특성을 유지하면서, 전류 능력을 향상시킬 수 있다.
또한, 본 실시예에서는, 드레인 영역을 DDD 구조로 형성함으로써, 게이트 전극의 측벽에 스페이서 절연막을 형성하는 공정을 생략할 수 있다. 그 때문에, 마스크 매수도 저감할 수 있고, 제조 코스트를 저감할 수 있다. 또한, 제조 프로세스도 간략화할 수 있다.
또한, 본 실시예에서는, 드레인 영역을 DDD 구조로 형성하는 경우에 관하여 설명하였지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 드레인 영역을 싱글 드레인 구조로 형성하는 경우이어도 된다. 또한, 백 게이트 영역을 형성할 때에, P형의 확산층(7, 17)을 형성하였지만, 이 경우에 한정되는 것은 아니다. 예를 들 면, 드레인 영역의 확산층을 형성할 때에, 불순물을 경사 주입한 후, 열 처리를 행함으로써, 도 9에 도시하는 확산 구조를 실현해도 된다. 또한, 도 9를 이용하여 설명한 드레인 영역의 확산 구조를 실현할 수 있는 농도 분포이면, 백 게이트 영역의 확산 구조는 임의의 설계 변경은 가능하다. 또한, 게이트 전극으로서는, 폴리실리콘막과 텅스텐막 등의 금속막을 적층시키는 구조인 경우이어도 된다. 기타, 본 발명의 요지를 일탈하지 않은 범위에서, 다양한 변경이 가능하다.
본 발명에서는, 심부에 불순물 농도의 피크를 갖도록 백 게이트 영역을 형성한다. 백 게이트 영역에 대하여, 반도체층 표면에 근접함에 따라서 넓게 확산되도록, 드레인 영역을 형성한다. 이 제조 방법에 의해, 게이트 전극 하방에서 불순물 농도가 저농도로 되도록, 드레인 영역을 형성할 수 있다. 그리고, 마스크 매수 및 제조 공정을 저감하고, 제조 코스트를 억제하면서, 게이트 전극으로부터의 수직 방향 전계나 채널 방향 전계를 드레인 영역에서 완화할 수 있다.
또한, 본 발명에서는, 확산층을 중첩하여 형성함으로써, 심부에 불순물 농도의 피크를 갖고, 반도체층 표면에 근접함에 따라서 완만하게 저하되는 농도 프로파일을 갖는 백 게이트 영역을 형성한다. 이 제조 방법에 의해, 반도체층 표면에 근접함에 따라 넓게 확산되는 드레인 영역을 형성할 수 있다.
또한, 본 발명에서는, 게이트 전극을 마스크로서 이용하여, 드레인 영역 및 소스 영역을 형성한다. 이 제조 방법에 의해, 게이트 전극 하방에 드레인 영역 및 소스 영역의 저농도 영역을 형성할 수 있다. 그리고, 반도체 소자의 내압 특성을 유지하면서, 전류 능력을 향상할 수 있다.
또한, 본 발명에서는, 막 두께가 50∼340Å로 되도록 게이트 산화막을 형성한다. 이 제조 방법에 의해, 저구동 전압의 동작을 가능하게 할 수 있다.

Claims (5)

  1. 반도체층의 심부에 불순물 농도의 피크를 갖고, 상기 반도체층 표면에 근접함에 따라 완만하게 불순물 농도가 저하하는 백 게이트 확산층을 형성하는 공정과,
    상기 반도체층 상에 게이트 산화막 및 게이트 전극을 형성하는 공정과,
    상기 백 게이트 확산층에 불순물을 이온 주입한 후, 확산시켜 소스 확산층 및 드레인 확산층을 형성하는 공정을 갖고,
    상기 드레인 확산층을 형성하는 공정에서는, 상기 드레인 확산층이 상기 반도체층 표면에 대하여 경사를 갖고, 상기 경사의 접선과 상기 반도체층 표면이 이루는 각도가, 상기 게이트 전극 하방에서 상기 반도체층 표면에 근접함에 따라 작아지도록, 상기 게이트 전극을 마스크로 하여 불순물을 주입한 후에 열처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 백 게이트 확산층을 형성하는 공정에서는, 상기 반도체층 심부에 불순물 농도의 피크를 갖는 제1 확산층을 형성한 후, 상기 제1 확산층의 불순물 농도의 피크보다도 상기 반도체층 표면측에 불순물 농도의 피크를 갖는 제2 확산층을 중첩하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 드레인 확산층을 형성하는 공정에서는, 상기 백 게이트 확산층의 완만하게 불순물 농도가 저하하는 영역에서, 상기 드레인 확산층의 고불순물 농도의 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 게이트 산화막을 형성하는 공정에서는, 그 막 두께가 50∼340Å로 되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 반도체층은, 반도체 기판상에 에피택셜층을 퇴적해서 형성되며, 상기 에피택셜층에는 바이폴라 트랜지스터가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020060026437A 2005-03-30 2006-03-23 반도체 장치의 제조 방법 KR100751642B1 (ko)

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