KR100789606B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions

Abstract

종래의 반도체 장치에서는, 분리 영역을 구성하는 P형의 확산층의 가로 방향으로의 확산 확대에 의해, 디바이스 사이즈를 축소하기 어렵다고 하는 문제가 있었다. 본 발명의 반도체 장치에서는, P형의 단결정 실리콘 기판(6) 상에 N형의 에피택셜층(8)이 형성되어 있다. 기판(6) 및 에피택셜층(8)은, 분리 영역(3)에 의해 복수의 소자 형성 영역으로 구획되어 있다. 분리 영역(3)은, P형의 매립 확산층(47)과 P형의 확산층(48)이 연결해서 형성되어 있다. 그리고, P형의 매립 확산층(47)은, N형의 매립 확산층(7, 30)과 PN 접합 영역을 형성하고 있다. 한편, P형의 확산층(48)은, N형의 확산층(19, 40)과 PN 접합 영역을 형성하고 있다. 이 구조에 의해, P형의 매립 확산층(47) 및 P형의 확산층(48)은, 가로 방향의 확산 확대가 억제되어, 디바이스 사이즈를 축소할 수 있다.
단결정 실리콘 기판, N형 매립 확산층, 에피택셜층, N채널형 DMOS 트랜지스터, 컨택트 홀, 포토리소그래피, 배리어 메탈막, 백 게이트 전극

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예에서의 반도체 장치를 설명하는 단면도.
도 2의 (A)는 본 발명의 실시예에서의 반도체 장치를 설명하는 단면도, 도 2의 (B)는 종래의 실시예에서의 반도체 장치를 설명하는 단면도.
도 3은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도
도 6은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : N채널형 DMOS 트랜지스터
2 : N채널형 LDMOS 트랜지스터
3 : 분리 영역
6 : P형의 단결정 실리콘 기판
7 : N형의 매립 확산층
8 : N형의 에피택셜층
19 : N형의 확산층
30 : N형의 매립 확산층
40 : N형의 확산층
47 : P형의 매립 확산층
48 : P형의 확산층
49 : P형의 확산층
50 : P형의 확산층
[특허 문헌 1] 일본 특개 2003-197793호 공보(제5-6페이지, 도 1)
본 발명은, 분리 영역의 확산 확대를 억제하여, 디바이스 사이즈를 축소하는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 반도체 장치에서는, P형의 단결정 실리콘 기판 상에 N형의 에피택셜층이 형성되어 있다. 기판 및 에피택셜층은, P형의 분리 영역에 의해 복수의 섬 영역으로 구획되어 있다. 섬 영역에는, 예를 들면, N채널형 MOS 트랜지스터, P채널형 MOS 트랜지스터, NPN형 바이폴라 트랜지스터 등이 형성되어 있다. 그리고, P형의 분리 영역은, 열 확산법에 의해 기판 및 에피택셜층의 깊이 방향, 가로 방향으로 확산되어, N형의 에피택셜층과 PN 접합 영역을 형성하고 있다(예를 들면, 특허 문헌 1 참조.).
상술한 바와 같이, 종래의 반도체 장치에서는, 분리 영역을 구성하는 확산층은, 깊이 방향 및 가로 방향으로 확산되어 있다. 그리고, 분리 영역으로 구획되는 영역에 대하여, N채널형 MOS 트랜지스터 등의 다양한 소자를 형성하고 있다. 이 때, 분리 영역을 구성하는 P형의 확산층은, 소자를 형성하는 가장 농도가 낮은 N형 영역, 예를 들면, 에피택셜층과 PN 접합 영역을 형성하고 있다. 그러나, 분리 영역을 구성하는 P형의 확산층은, 가장 농도가 낮은 N형 영역과 접하는 구조이기 때문에, P형의 확산층은, 그 확산 확대가 억제되지 않고, 그 가로 방향 확산폭이 넓어져, 디바이스 사이즈를 축소하기 어렵다고 하는 문제가 있다.
또한, 종래의 반도체 장치의 제조 방법에서는, 기판과 에피택셜층과의 경계로부터 P형의 매립 확산층을 형성하고, 에피택셜층의 표면으로부터 P형의 확산층을 형성하며, 양 확산층을 연결시켜, 분리 영역을 형성한다. 그리고, P형의 매립 확산층은, 그 불순물 농도가 높고, 열처리 시간이 길어지기 때문에, 가로 방향 확산폭이 넓어져, 디바이스 사이즈를 축소하기 어렵다고 하는 문제가 있다.
상술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치에서는, 반도체층을 복수의 소자 형성 영역으로 구획하는 분리 영역과, 한쪽의 상기 소자 형성 영역에 형성된 제1 반도체 소자와, 상기 한쪽의 소자 형성 영역에 인접하여, 다른 쪽의 상기 소자 형성 영역에 형성된 제2 반도체 소자를 갖고, 상기 한쪽의 소자 형성 영역과 상기 다른 쪽의 소자 형성 영역과의 사이에 위치하는 상기 분리 영역은, 복수의 제1 도전형의 확산층이 연결해서 형성되며, 상기 제1 도전형의 확산층의 각각은, 상기 제1 반도체 소자를 구성하는 제2 도전형의 확산층 및 상기 제2 반도체 소자를 형성하는 제2 도전형의 확산층과 PN 접합 영역을 형성하고 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 분리 영역을 구성하는 제1 도전형의 확산층의 확산 확대를 억제함으로써, 디바이스 사이즈를 축소할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 분리 영역을 구성하며, 상기 반도체층 표면으로부터 형성되어 있는 제1 도전형의 확산층은, 불순물 농도가 서로 다른 복수의 확산층이 중첩해서 형성되고, 가장 불순물 농도가 낮은 확산층에 의해 상기 PN 접합 영역을 형성하고 있는 것을 특징으로 한다. 따라서, 본 발명에서는, PN 접합 영역 근방에서의 제1 도전형의 확산층의 불순물 농도를 저농도로 함으로써, 내압 특성을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 반도체층 표면으로부터 형성되어 있는 제1 도전형의 확산층은, 그 중심부를 향할수록 불순물 농도가 높아지도록, 상기 복수의 확산층이 중첩되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 분리 영역의 반도체층 표면 근방 영역의 불순물 농도를 높게 함으로써, 분리 영역 에서의 저저항화나 금속 배선층에 의한 분리 영역 표면의 반전을 방지할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 제1 도전형의 반도체 기판을 준비하고, 상기 기판에 분리 영역용의 제1 도전형의 매립 확산층 및 반도체 소자용의 제2 도전형의 매립 확산층을 형성하고, 상기 기판 상에 제2 도전형의 에피택셜층을 형성한 후, 상기 에피택셜층 표면으로부터 상기 분리 영역용의 제1 도전형의 확산층 및 상기 반도체 소자용의 제2 도전형의 확산층을 형성하는 반도체 장치의 제조 방법에 있어서, 상기 제1 도전형의 매립 확산층과 상기 제2 도전형의 매립 확산층에 의해 PN 접합 영역을 형성함으로써, 상기 제2 도전형의 매립 확산층에 의해 상기 제1 도전형의 매립 확산층의 가로 방향 확산을 억제하여, 상기 제1 도전형의 확산층과 상기 제2 도전형의 확산층에 의해 PN 접합 영역을 형성함으로써, 상기 제2 도전형의 확산층에 의해 상기 제1 도전형의 확산층의 가로 방향 확산을 억제하는 것을 특징으로 한다. 따라서, 본 발명에서는, 분리 영역을 구성하는 제1 도전형의 매립 확산층 및 확산층은, 제2 도전형의 매립 확산층 및 확산층에 가로 방향 확산이 억제된다. 그리고, 분리 영역의 확대를 억제함으로써, 디바이스 사이즈를 축소할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 제1 도전형의 확산층은, 불순물 농도가 서로 다른 복수의 확산층을 중첩시켜, 가장 불순물 농도가 낮은 확산층을 가장 폭넓게 형성하고, 상기 제2 도전형의 확산층과 PN 접합 영역을 형성하는 것을 특징으로 한다. 따라서, 본 발명에서는, 제1 도전형의 확산층은, 가장 불순물 농도가 낮은 확산층이 최외주에 위치하고, PN 접합 영역 근방에서의 제1 도 전형의 확산층의 불순물 농도를 저하시킴으로써, 내압 특성을 향상시킬 수 있다.
이하에, 본 발명의 일 실시예인 반도체 장치에 대해서, 도 1 내지 도 2를 참조하여, 상세하게 설명한다. 도 1은, 본 실시예의 반도체 장치를 설명하기 위한 단면도이다. 도 2의 (A)는, 본 실시예의 반도체 장치를 설명하기 위한 단면도이다. 도 2의 (B)는, 종래의 반도체 장치를 설명하기 위한 단면도이다.
도 1에 도시하는 바와 같이, 분리 영역(3, 4, 5)으로 구획된 1개의 소자 형성 영역에는 N채널형 DMOS(Double Diffused Metal Oxide Semiconductor) 트랜지스터(1)가 형성되며, 다른 소자 형성 영역에는 N채널형 LDMOS(Lateral Double Diffused Metal Oxide Semiconductor) 트랜지스터(2)가 형성되어 있다. 또한, 본 실시예의 N채널형 DMOS 트랜지스터(1)가 본 발명의 「제1 반도체 소자」에 대응하고, 본 실시예의 N채널형 LDMOS 트랜지스터(2)가 본 발명의 「제2 반도체 소자」에 대응한다. 그리고, 본 실시예에서는, N채널형 DMOS 트랜지스터(1) 및 N채널형 LDMOS 트랜지스터(2)에 한정되는 것은 아니다. 예를 들면, NPN 트랜지스터, PNP 트랜지스터의 경우라도 된다.
우선, N채널형 DMOS 트랜지스터(1)는, 주로, P형의 단결정 실리콘 기판(6)과, N형의 매립 확산층(7)과, N형의 에피택셜층(8)과, 백 게이트 영역으로서 이용되는 P형의 확산층(9, 10)과, 소스 영역으로서 이용되는 N형의 확산층(11, 12)과, 드레인 영역으로서 이용되는 N형의 확산층(13, 14)과, 게이트 전극(15)으로 구성되어 있다.
N형의 에피택셜층(8)이, P형의 단결정 실리콘 기판(6) 상에 형성되어 있다. 기판(6)과 에피택셜층(8)에는, N형의 매립 확산층(7)이 형성되어 있다. 또한, 본 실시예에서의 기판(6) 및 에피택셜층(8)이 본 발명의 「반도체층」에 대응한다. 그리고, 본 실시예에서는, 기판(6) 상에 1층의 에피택셜층(8)이 형성되어 있는 경우를 나타내지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 본 발명의 「반도체층」으로서는, 기판뿐인 경우라도 되며, 기판 상면에 복수의 에피택셜층이 적층되어 있는 경우라도 된다. 또한, 기판은, N형의 단결정 실리콘 기판, 화합물 반도체 기판이라도 된다.
P형의 확산층(9)이, 에피택셜층(8)에 형성되어 있다. P형의 확산층(9)에는, 그 형성 영역을 중첩시키도록, P형의 확산층(10)이 형성되어 있다. P형의 확산층(9, 10)은, 백 게이트 영역으로서 이용된다. 또한, P형의 확산층(9, 10)은 중첩해서 형성되어 있으며, 이하, P형의 확산층(9)으로서 설명한다.
N형의 확산층(11, 13)이, P형의 확산층(9)에 형성되어 있다. N형의 확산층(11)은, 소스 영역으로서 이용된다. N형의 확산층(13)은, 드레인 영역으로서 이용된다. N형의 확산층(11)에는 N형의 확산층(12)이 형성되며, N형의 확산층(13)에는 N형의 확산층(14)이 형성되어 있다. 이 구조에 의해, 드레인 영역은 DDD(Double Diffused Drain) 구조로 된다. 그리고, N형의 확산층(11, 13) 사이에 위치하는 P형의 확산층(9)은, 채널 영역으로서 이용된다. 채널 영역 위쪽의 에피택셜층(8) 상면의 실리콘 산화막(16)은 게이트 산화막으로서 이용된다.
게이트 전극(15)은, 게이트 산화막 상면에 형성되어 있다. 게이트 전극(15)은, 폴리실리콘막과 텅스텐 실리사이드막에 의해 원하는 막 두께로 되도록 형성되 어 있다. 텅스텐 실리사이드막의 상면에 실리콘 산화막이 형성되어 있다.
LOCOS(Local Oxidation of Silicon) 산화막(17, 18)이, 에피택셜층(8)에 형성되어 있다. LOCOS 산화막(17, 18)의 평탄부에서는, 그 막 두께가, 예를 들면, 3000∼10000Å 정도로 된다. P형의 확산층(9)과 P형의 분리 영역(3, 4)과의 사이의 LOCOS 산화막(17, 18)의 아래쪽에는, N형의 확산층(19, 20)이 형성되어 있다. N형의 확산층(19, 20)은, 에피택셜층(8) 표면이 반전하여, P형의 확산층(9)과 P형의 분리 영역(3, 4)이 쇼트되는 것을 방지하고 있다.
절연층(21)이 에피택셜층(8) 상면에 형성되어 있다. 절연층(21)은, BPSG(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등에 의해 형성되어 있다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3+O2계의 가스를 이용한 드라이 에칭에 의해, 절연층(21)에 컨택트 홀(22, 23, 24)이 형성되어 있다.
컨택트 홀(22, 23, 24)에는 배리어 메탈막(25) 및 텅스텐(W)막(26)이 매설되어 있다. 텅스텐막(26)의 표면에는, 알루미늄 합금(예를 들면, Al-Cu, Al-Si-Cu)막 및 배리어 메탈막이 선택적으로 형성되어, 소스 전극(27), 드레인 전극(28) 및 백 게이트 전극(29)이 형성되어 있다. 또한, 도 1에 도시한 단면에서는, 게이트 전극(15)에의 배선층은 도시하고 있지 않지만, 그 밖의 영역에서 배선층과 접속하고 있다.
한편, N채널형 LDMOS 트랜지스터(2)는, 주로, P형의 단결정 실리콘 기판(6) 과, N형의 매립 확산층(30)과, N형의 에피택셜층(8)과, 백 게이트 영역으로서 이용되는 P형의 확산층(31, 32)과, 소스 영역으로서 이용되는 N형의 확산층(33)과, 드레인 영역으로서 이용되는 N형의 확산층(34, 35)과, 게이트 전극(36)으로 구성되어 있다.
N형의 에피택셜층(8)이, P형의 단결정 실리콘 기판(6) 상에 형성되어 있다. 기판(6)과 에피택셜층(8)에는, N형의 매립 확산층(30)이 형성되어 있다.
P형의 확산층(31)이, 에피택셜층(8)에 형성되어 있다. P형의 확산층(31)에는, 그 형성 영역을 중첩시키도록, P형의 확산층(32)이 형성되어 있다. 그리고, P형의 확산층(31, 32)은, 백 게이트 영역으로서 이용된다.
N형의 확산층(33)이, P형의 확산층(31)에 형성되어 있다. N형의 확산층(33)은, 소스 영역으로서 이용된다. 그리고, N형의 확산층(33)과 P형의 확산층(32)은 소스 전극(45)에 접속하여, 동일 전위로 된다.
N형의 확산층(34, 35)이, 에피택셜층(8)에 형성되어 있다. N형의 확산층(34, 35)은 드레인 영역으로서 이용된다. 그리고, 게이트 전극(36) 아래쪽에 위치하며, N형의 확산층(33)과 N형의 확산층(34) 사이에 위치하는 P형의 확산층(31)은, 채널 영역으로서 이용된다. 채널 영역 위쪽의 에피택셜층(8) 상면의 실리콘 산화막(37)은 게이트 산화막으로서 이용된다.
게이트 전극(36)은, 게이트 산화막 상면에 형성되어 있다. 게이트 전극(36)은, 예를 들면, 폴리실리콘막과 텅스텐 실리사이드막에 의해 원하는 막 두께로 되도록 형성되어 있다. 텅스텐 실리사이드막의 상면에 실리콘 산화막이 형성되어 있 다.
LOCOS 산화막(38, 39)이, 에피택셜층(8)에 형성되어 있다. LOCOS 산화막(38, 39)의 평탄부에서는, 그 막 두께가, 예를 들면, 3000∼10000Å 정도로 된다. N형의 확산층(34)과 P형의 분리 영역(3, 5)과의 사이의 LOCOS 산화막(38, 39)의 아래쪽에는, N형의 확산층(40, 41)이 형성되어 있다. N형의 확산층(40, 41)은, 에피택셜층(8) 표면이 반전되는 것을 방지하고 있다.
컨택트 홀(42, 43, 44)이 절연층(21)에 형성되어 있다. 컨택트 홀(42, 43, 44)에는, 배리어 메탈막(25) 및 텅스텐(W)막(26)이 매설되어 있다. 텅스텐막(26)의 표면에는, 알루미늄 합금(예를 들면, Al-Cu, Al-Si-Cu)막 및 배리어 메탈막이 선택적으로 형성되어, 소스 전극(45), 드레인 전극(46)이 형성되어 있다. 또한, 도 1에 도시한 단면에서는, 게이트 전극(36)에의 배선층은 도시하고 있지 않지만, 그 밖의 영역에서 배선층과 접속하고 있다.
도 2의 (A)에 도시하는 바와 같이, 분리 영역(3)은, 기판(6)과 에피택셜층(8)과의 양 영역에 걸쳐 형성된 P형의 매립 확산층(47)과, 에피택셜층(8) 표면으로부터 형성된 P형의 확산층(48, 49, 50)으로 구성되어 있다.
P형의 매립 확산층(47)은, DMOS 트랜지스터(1)의 소자 형성 영역, LDMOS 트랜지스터(2)의 소자 형성 영역을 둘러싸도록 형성되어 있다. DMOS 트랜지스터(1)의 소자 형성 영역과 LDMOS 트랜지스터(2)의 소자 형성 영역이 인접하는 영역에서는, P형의 매립 확산층(47)은, DMOS 트랜지스터(1)의 N형의 매립 확산층(7)과 LDMOS 트랜지스터(2)의 N형의 매립 확산층(30)과의 양 확산층 사이에 놓이도록 배 치되어 있다. 그리고, P형의 매립 확산층(47)은, N형의 매립 확산층(7, 30)과 PN 접합 영역을 형성하고 있다.
여기서, P형의 매립 확산층(47)은, P형 불순물, 예를 들면, 붕소(B)를 도입량 1.0×1011~1.0×1013/㎠로 이온 주입하여, 형성되어 있다. 한편, N형의 매립 확산층(7, 30)은, N형 불순물, 예를 들면, 인(P)을 도입량 1.0×1012~1.0×1014/㎠로 이온 주입해서 형성되어 있다. 이 불순물의 도입량의 상위에 의해, 각각 확산 형성되는 P형의 매립 확산층(47)과 N형의 매립 확산층(7, 30)이 중첩되는 영역은, P형의 불순물 농도와 N형의 불순물 농도가 상쇄된다. 그리고, P형의 매립 확산층(47)의 가로 방향 확산이 N형의 매립 확산층(7, 30)에 의해 억제되어, P형의 매립 확산층(47)의 확산폭 W1은 좁아진다. 그리고, P형의 매립 확산층(47)의 불순물 농도와 N형의 매립 확산층(7, 30)의 불순물 농도는, 양 확산층에 의해 형성되는 PN 접합 영역에서의 내압 특성이 고려되어, 그 불순물 농도가 결정된다.
또한, 도 1 및 도 2의 (A)에서는 1단면만을 도시하고 있지만, N형의 매립 확산층(7, 30)은, 각각의 소자 형성 영역에 걸쳐 형성되어 있다. 그 때문에, DMOS 트랜지스터(1), LDMOS 트랜지스터(2)의 소자 형성 영역을 둘러싸는 P형의 매립 확산층은, 마찬가지로, 그 가로 방향 확산이 억제되어 있다.
P형의 확산층(48)은, DMOS 트랜지스터(1)의 소자 형성 영역, LDMOS 트랜지스터(2)의 소자 형성 영역을 둘러싸도록 형성되어 있다. 그리고, P형의 확산층(48)은, P형의 매립 확산층(47)의 형성 영역 상에 형성되며, 양 확산층이 연결됨으로써 분리 영역(3)이 형성되어 있다. DMOS 트랜지스터(1)의 소자 형성 영역과 LDMOS 트랜지스터(2)의 소자 형성 영역이 인접하는 영역에서는, P형의 확산층(48)은, DMOS 트랜지스터(1)의 N형의 확산층(19)과 LDMOS 트랜지스터(2)의 N형의 확산층(40)과의 양 확산층 사이에 놓이도록 배치되어 있다. 그리고, P형의 확산층(48)은, N형의 확산층(19, 40)과 PN 접합 영역을 형성하고 있다.
여기서, P형의 확산층(48)은, P형 불순물, 예를 들면, 붕소(B)를 도입량 1.0×1012~1.0×1014/㎠로 이온 주입하여, 형성되어 있다. 한편, N형의 확산층(19, 40)은 N형 불순물, 예를 들면, 인(P)을 도입량 1.0×1012~1.0×1014/㎠로 이온 주입해서 형성되어 있다. 이 불순물의 도입량의 상위에 의해, 각각 확산 형성되는 P형의 확산층(48)과 N형의 확산층(19, 40)이 중첩되는 영역은, P형의 불순물 농도와 N형의 불순물 농도가 상쇄된다. 그리고, P형의 확산층(48)의 가로 방향 확산이 N형의 확산층(19, 40)에 의해 억제되어, P형의 확산층(48)의 확산폭 W2는 좁아진다. 그리고, P형의 확산층(48)의 불순물 농도와 N형의 확산층(19, 40)의 불순물 농도는, 양 확산층에 의해 형성되는 PN 접합 영역에서의 내압 특성이 고려되어, 그 불순물 농도가 결정된다.
P형의 확산층(49, 50)은, P형의 확산층(48)에 그 형성 영역을 중첩시키도록 형성되어 있다. P형의 확산층(49)은 P형의 확산층(48)의 형성 영역에 형성되고, P형의 확산층(50)은 P형의 확산층(49)의 형성 영역에 형성되며, P형의 확산층(48, 49, 50)은 3중 확산 구조로 되도록 형성되어 있다. 즉, P형의 확산층(48)의 확산 폭이 가장 넓어지고 P형의 확산층(50)의 확산폭이 가장 좁아지도록 형성되어 있다.
여기서, P형의 확산층(49)은, P형 불순물, 예를 들면, 붕소(B)를 도입량 5.0×1012~1.0×1014/㎠로 이온 주입하여, 형성되어 있다. P형의 확산층(50)은, P형 불순물, 예를 들면, 붕소(B)를 도입량 1.0×1013~1.0×1015/㎠로 이온 주입하여, 형성되어 있다.
이 구조에 의해, 분리 영역(3)의 P형의 확산층(48, 49, 50)이 형성되어 있는 영역에서는, 그 중심부를 향할수록 불순물 농도가 높아져, 분리 영역의 저저항화나 금속 배선층에 의한 분리 영역 표면의 반전을 방지할 수 있다. 또한, 분리 영역(3)의 외주부 측으로 향할수록 불순물 농도가 낮아짐으로써, 낮은 불순물 농도 영역에 의해 PN 접합 영역을 형성할 수 있으므로, 내압 특성을 향상시킬 수 있다.
한편, 도 2의 (B)에 도시하는 바와 같이, 종래의 분리 영역(3a)은, 기판(6a)과 에피택셜층(8a)의 양 영역에 걸쳐 형성된 P형의 매립 확산층(47a)과, 에피택셜층(8a) 표면으로부터 형성된 P형의 확산층(48a)으로 구성되어 있다. P형의 매립 확산층(47a) 및 P형의 확산층(48a)은, N형의 에피택셜층(8a)과 PN 접합 영역을 형성하고 있다. 종래의 분리 영역(3a)의 구조에서는, N형의 에피택셜층(8a)이 저불순물 농도 영역이며, P형의 매립 확산층(47a) 및 P형의 확산층(48a)의 불순물 농도는, 분리 영역에서의 저저항화 등이 고려되어, 고농도로 되어 있다. 그 때문에, P형의 확산층(48a)은 N형의 확산층에 의해 가로 방향 확산이 억제되는 일없이, 그 확산폭 W4는 넓어진다. 한편, P형의 매립 확산층(47a)은, N형의 매립 확산층(7a, 30a)에 의해 가로 방향 확산이 억제되는 일없이, 그 확산폭 W3은 넓어진다. 즉, 종래의 분리 영역(3a)에서는, P형의 확산층(48a)의 확산폭 W4 및 P형의 매립 확산층(47a)의 확산폭 W3의 확대를 억제하기 어려워, 디바이스 사이즈를 축소하기 어렵다고 하는 문제가 있었다. 특히, P형의 매립 확산층(47a)은, 열처리 시간도 많고, 고불순물 농도이기 때문에 그 가로 방향 확산이 확대되기 쉬워, P형의 매립 확산층(47a)의 확산폭 W3을 좁히기 어렵다고 하는 문제가 있다.
즉, 도 2의 (A) 및 도 2의 (B)에 도시하는 바와 같이, P형의 매립 확산층(47, 47a)에서는 W3>W1의 관계를 충족시키고, P형의 확산층(48, 48a)에서는 W4>W2의 관계를 충족시키도록, 분리 영역(3)의 가로 방향 확산을 억제함으로써, 디바이스 사이즈를 축소할 수 있다. 그리고, P형의 매립 확산층(47) 및 P형의 확산층(48)의 불순물 농도를 낮게 설정함으로써, 분리 영역(3)의 PN 접합 영역에서의 내압 특성을 원하는 범위로 유지할 수 있다. 또한, 분리 영역(4, 5)의 구조는, 전술한 분리 영역(3)과 마찬가지의 구조로서, 설명은 생략한다.
다음으로, 본 발명의 일 실시예인 반도체 장치의 제조 방법에 대해서, 도 3 내지 도 7을 참조하여, 상세하게 설명한다. 도 3 내지 도 7은, 본 실시예에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
우선, 도 3에 도시하는 바와 같이, P형의 단결정 실리콘 기판(51)을 준비한다. 기판(51)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순 물, 예를 들면, 인(P)을 도입량 1.0×1012~1.0×1014/㎠로 이온 주입하여, N형의 매립 확산층(52, 53)을 형성한다.
다음으로, 기판(51) 상에 포토레지스트(54)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 매립 확산층(55, 56, 57)이 형성되는 영역 상의 포토레지스트(54)에 개구부를 형성한다. 그 후, 기판(51)의 표면으로부터 P형 불순물, 예를 들면, 붕소(B)를 가속 전압 140~180keV, 도입량 1.0×1011~1.0×1013/㎠로 이온 주입하여, P형의 매립 확산층(55, 56, 57)을 형성한다.
다음으로, 도 4에 도시하는 바와 같이, 기판(51)을 에피택셜 성장 장치의 서셉터 상에 배치한다. 그리고, 램프 가열에 의해 기판(51)에, 예를 들면, 1200℃ 정도의 고온을 부여함과 함께 반응 관 내에 SiHCl3 가스와 H2 가스를 도입한다. 이 공정에 의해, 기판(51) 상에, 예를 들면, 비저항 0.1~2.0Ω·㎝, 두께 1.0~10.0㎛ 정도의 에피택셜층(58)을 성장시킨다.
다음으로, 에피택셜층(58)의 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 140~180keV, 도입량 1.0×1012~1.0×1014/㎠로 이온 주입하여, P형의 확산층(59, 60, 61, 62)을 형성한다. 그리고, 에피택셜층(58) 상에 포토레지스트(63)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(64, 65, 66, 67)이 형성되는 영역 상의 포토레지스트(63)에 개구부를 형성한다. 그 후, P형 불순물, 예를 들면, 붕소(B) 를 가속 전압 140~180keV, 도입량 5.0×1012~1.0×1014/㎠로 이온 주입하여, P형의 확산층(64, 65, 66, 67)을 형성한다.
이 때, 에피택셜층(58) 상에 형성된 포토레지스트(63)를 선택적으로 제거할 때, P형의 확산층(65, 66, 67)의 확산폭이, P형의 확산층(60, 61, 62)의 확산폭보다 좁아지도록 포토레지스트(63)의 개구부를 형성한다. 또한, P형의 확산층(65, 66, 67)의 불순물 농도의 피크가, P형의 확산층(60, 61, 62)의 불순물 농도의 피크보다도 에피택셜층(58) 표면측에 존재하도록, 이온 주입을 행한다.
다음으로, 도 5에 도시하는 바와 같이, 에피택셜층(58) 표면에, 실리콘 산화막(68), 폴리실리콘막(69), 실리콘 질화막(70)을, 순차적으로 퇴적한다. LOCOS 산화막(78, 79, 80, 81)(도 6 참조)을 형성하는 부분에 개구부가 형성되도록, 폴리실리콘막(69) 및 실리콘 질화막(70)을 선택적으로 제거한다. 그리고, N형 불순물, 예를 들면, 인(P)을 가속 전압 140~180keV, 도입량 1.0×1012~1.0×1014/㎠로 이온 주입하여, N형의 확산층(71, 72, 73, 74)을 형성한다. 또한, P형의 매립 확산층(55, 56, 57)과 P형의 확산층(60, 61, 62)이 연결됨으로써, 분리 영역(75, 76, 77)이 형성된다. 또한, N형의 확산층(71, 72)과 P형의 확산층(59)이 중첩되는 영역은, N형의 불순물 농도와 P형의 불순물 농도가 상쇄되어, P형의 확산층(59)으로 된다.
다음으로, 폴리실리콘막(69), 실리콘 질화막(70)에 형성된 개구부를 이용하여, 도 6에 도시하는 바와 같이, LOCOS 산화막(78, 79, 80, 81)을 형성한다. 이 때, 폴리실리콘막(69), 실리콘 질화막(70)에 형성된 개구부를 이용함으로써, N형의 확산층(71, 72, 73, 74)을 LOCOS 산화막(78, 79, 80, 81)에 대하여 양호한 위치 정밀도로 형성할 수 있다. 그리고, LOCOS 산화막(78, 79, 80, 81) 사이에 잔존하는 실리콘 산화막(68), 폴리실리콘막(69) 및 실리콘 질화막(70)을 제거하고, 에피택셜층(58) 상면에 실리콘 산화막(68a), 폴리실리콘막(69a), 텅스텐 실리사이드막(82) 및 실리콘 산화막(83)을, 순차적으로 퇴적한다. 그 후, 공지의 포토리소그래피 기술을 이용하여, 폴리실리콘막(69a) 및 텅스텐 실리사이드막(82)을 선택적으로 제거하여, 게이트 전극(84, 85, 86)을 형성한다. 또한, 게이트 전극(84, 85, 86) 아래쪽의 실리콘 산화막(68a)은 게이트 산화막으로서 이용된다.
다음으로, 에피택셜층(58) 상에 포토레지스트(87)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(88, 89, 90, 91)이 형성되는 영역 상의 포토레지스트(87)에 개구부를 형성한다. 그 후, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 140∼180keV, 도입량 1.0×1013~1.0×1015/㎠로 이온 주입하여, P형의 확산층(88, 89, 90, 91)을 형성한다.
이 때, 에피택셜층(58) 상에 형성된 포토레지스트(87)를 선택적으로 제거할 때, P형의 확산층(89, 90, 91)의 확산폭이, P형의 확산층(65, 66, 67)의 확산폭보다 좁아지도록 포토레지스트(87)의 개구부를 형성한다. 또한, P형의 확산층(89, 90, 91)의 불순물 농도의 피크가, P형의 확산층(65, 66, 67)의 불순물 농도의 피크보다도 에피택셜층(58) 표면 측에 존재하도록, 이온 주입을 행한다.
다음으로, 도 7에 도시하는 바와 같이, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면, 인(P)을 이온 주입하여, N형의 확산층(92, 93, 94, 95)을 형성한다. 그 후, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면, 인(P)을 이온 주입하여, N형의 확산층(96, 97, 98, 99, 100)을 형성한다. 또한, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하여, P형의 확산층(101, 102)을 형성한다.
그 후, 에피택셜층(58) 상에 절연층(103)으로서, 예를 들면, BPSG(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등을 퇴적한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3+O2계의 가스를 이용한 드라이 에칭으로, 절연층(103)에 컨택트 홀(104, 105, 106, 107, 108, 109)을 형성한다. 컨택트 홀(104, 105, 106, 107, 108, 109) 내벽 등에 배리어 메탈막(110)을 형성한다. 그 후, 컨택트 홀(104, 105, 106, 107, 108, 109) 내를 텅스텐(W)막(111)으로 매설한다. 그리고, 텅스텐 막(111) 상면에, 스퍼터링법에 의해, 알루미늄 합금(예를 들면, Al-Cu, Al-Si-Cu)막, 배리어 메탈막을 퇴적한다. 그 후, 공지의 포토리소그래피 기술을 이용하여, 알루미늄 합금막 및 배리어 메탈막을 선택적으로 제거하여, 소스 전극(112, 116), 드레인 전극(113, 115, 117) 및, 백 게이트 전극(114)을 형성한다. 또한, 도 7에 도시한 단면에서는, 게이트 전극에의 배선층은 도시하고 있지 않지만, 그 밖의 영역에서 배선층과 접속하고 있다.
또한, 본 실시예에서는, 에피택셜층에 형성되는 분리 영역의 P형의 확산층 이, 3중 확산 구조로 되는 경우에 대해 설명하였지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 1개의 P형의 확산층의 경우라도 되고, 2중 확산 구조의 경우라도 되며, 4개 이상의 확산층이 중첩되어 있는 경우라도 된다. 또한, 본 실시예에서는, P형의 기판 상에 N형의 에피택셜층이 형성되고, P형의 분리 영역이 형성되는 경우에 대해 설명하였지만, 이 경우에 한정되는 것은 아니다. 예를 들면, N형의 기판 상에 P형의 에피택셜층이 형성되고, N형의 분리 영역이 형성되는 경우라도 된다. 그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 여러 가지의 변경이 가능하다.
본 발명에서는, 분리 영역을 구성하는 제1 도전형의 확산층이, 반도체 소자를 구성하는 제2 도전형의 확산층과 PN 접합 영역을 형성하고 있다. 이 구조에 의해, 제1 도전형의 확산층의 가로 방향 확산을 억제하여, 디바이스 사이즈를 축소할 수 있다.
또한, 본 발명에서는, 분리 영역에서, 에피택셜층 표면으로부터 형성되는 제1 도전형의 확산층은, 불순물 농도가 서로 다른 복수의 확산층으로 형성되어 있다. 그리고, 가장 불순물 농도가 낮은 확산층에 의해, PN 접합 영역을 형성하고 있다. 이 구조에 의해, 분리 영역에서의 내압 특성을 향상시킬 수 있다.
또한, 본 발명에서는, 분리 영역에서, 에피택셜층 표면으로부터 형성되는 제1 도전형의 확산층은, 중심부를 향할수록 불순물 농도가 높아지도록 형성되어 있다. 이 구조에 의해, 분리 영역에서의 저저항화나 금속 배선층에 의한 분리 영역 의 표면 반전을 방지할 수 있다.
또한, 본 발명에서는, 분리 영역을 구성하는 제1 도전형의 확산층의 가로 방향으로의 확산 확대를 제2 도전형의 확산층에 의해 억제하면서, 제1 도전형의 확산층을 형성한다. 이 제조 방법에 의해, 분리 영역의 형성 영역을 제2 도전형의 확산층에 의해 조정할 수 있어, 디바이스 사이즈를 축소할 수 있다.

Claims (5)

  1. 반도체층을 복수의 소자 형성 영역으로 구획하는 분리 영역과,
    한쪽의 상기 소자 형성 영역에 형성된 제1 반도체 소자와,
    상기 한쪽의 소자 형성 영역에 인접하여, 다른 쪽의 상기 소자 형성 영역에 형성된 제2 반도체 소자를 갖고,
    상기 한쪽의 소자 형성 영역과 상기 다른 쪽의 소자 형성 영역과의 사이에 위치하는 상기 분리 영역은, 복수의 제1 도전형의 확산층이 연결해서 형성되며,
    상기 제1 도전형의 확산층의 각각은, 상기 제1 반도체 소자를 구성하는 제2 도전형의 확산층 및 상기 제2 반도체 소자를 형성하는 제2 도전형의 확산층과 PN 접합 영역을 형성하고, 또한 상기 반도체층의 표면으로부터 형성되어 있는 제1 도전형의 확산층은, 불순물 농도가 서로 다른 복수의 확산층이 중첩해서 형성되고, 가장 불순물 농도가 낮은 확산층에 의해 상기 PN 접합 영역을 형성하고 있는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체층의 표면으로부터 형성되어 있는 제1 도전형의 확산층은, 그 중심부를 향할수록, 불순물 농도가 높아지도록, 상기 복수의 확산층이 중첩되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1 도전형의 반도체 기판을 준비하고, 상기 반도체 기판에 분리 영역용의 제1 도전형의 매립 확산층 및 반도체 소자용의 제2 도전형의 매립 확산층을 형성하고, 상기 반도체 기판 상에 제2 도전형의 에픽택셜층을 형성한 후,
    상기 에피택셜층의 표면으로부터 상기 분리 영역용의 제1 도전형의 확산층 및 상기 반도체 소자용의 제2 도전형의 확산층을 형성하는 반도체 장치의 제조 방법으로서,
    상기 제1 도전형의 매립 확산층과 상기 제2 도전형의 매립 확산층에 의해 PN 접합 영역을 형성함으로써, 상기 제2 도전형의 매립 확산층에 의해 상기 제1 도전형의 매립 확산층의 가로 방향 확산을 억제하며,
    상기 제1 도전형의 확산층과 상기 제2 도전형의 확산층에 의해 PN 접합 영역을 형성함으로써, 상기 제2 도전형의 확산층에 의해 상기 제1 도전형의 확산층의 가로 방향 확산을 억제하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 도전형의 확산층은, 불순물 농도가 서로 다른 복수의 확산층을 중첩시켜, 가장 불순물 농도가 낮은 확산층을 가장 폭넓게 형성하고, 상기 제2 도전형의 확산층과 PN 접합 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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