KR100668542B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

종래의 반도체 장치의 제조 방법에서는, LOCOS 산화막을 형성한 후, LOCOS 산화막의 버즈 비크를 이용하여, 드레인 확산층을 형성하므로, 드레인 확산층의 위치 정밀도가 나쁘다고 하는 문제가 있었다. 본 발명의 반도체 장치의 제조 방법에서는, 에피택셜층(4) 상면에 폴리실리콘막(9) 및 실리콘 질화막(10)을 퇴적한다. LOCOS 산화막(14)을 형성하는 영역에 폴리실리콘막(9) 및 실리콘 질화막(10)이 잔존하도록 패터닝한다. 그리고, 폴리실리콘막(9) 및 실리콘 질화막(10)의 단차를 얼라인먼트 마크로서 이용하여, 드레인 영역으로서의 확산층(11)을 형성한다. 그 후, LOCOS 산화막(14)을 형성한다. 이 제조 방법에 의해, LOCOS 산화막의 형상에 영향을 받지 않고, 확산층(11)을 위치 정밀도 좋게 형성할 수 있다.
드레인 확산층, 얼라인먼트 마크, LOCOS 산화막, 내압 특성

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 8의 (a)는 본 발명의 실시예에서의 반도체 장치의 내압 특성을 설명하는 도면이고, 도 8의 (b)는 반도체 장치의 ON 저항값을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : P 형의 단결정 실리콘 기판
2 : N형의 매립 확산층
4 : N형의 에피택셜층
8 : 실리콘 산화막
9 : 폴리실리콘막
10 : 실리콘 질화막
11 : N형의 확산층
12 : 포토레지스트
13 : 개구부
15 : 폴리실리콘막
16 : 텅스텐 실리콘막
17 : 실리콘 산화막
18 : 게이트 전극
21 : P형의 확산층
<특허 문헌1> 일본 특개2003-309258호 공보(제8-10페이지, 제5-9도)
본 발명은, 내압 특성의 향상 및 ON 시의 저항값의 저감을 실현하기 위해, 드레인 영역을 정밀도 좋게 형성하는 기술에 관한 것이다.
종래의 반도체 장치의 제조 방법에서는, 이중 확산 구조로 형성하는 드레인 영역에서, 우선 LOCOS(Local Oxidation of Silicon) 산화막을 형성한다. 이 때, 드레인 영역측에 위치하는 LOCOS 산화막의 버즈 비크 형상을 완만한 경사로, 또한 크게 형성한다. 그리고, LOCOS 산화막의 버즈 비크 형상을 이용하여, LOCOS 산화막 상면으로부터 불순물을 가속도가 높은 전압으로 이온 주입하고, 확산한다. 이 제조 방법에 의해, 드레인 영역의, 깊게 확산하는 저농도 확산층을 형성한다. 그 후, LOCOS 산화막을 이용하여 자기 정합 기술에 의해, 저농도 확산층 표면으로부터 불순물을 주입하고, 드레인 영역의 고농도 확산층을 형성하는 제조 방법이 있다(예를 들면, 특허 문헌 1참조).
전술한 바와 같이, 종래의 반도체 장치의 제조 방법에서는, LOCOS 산화막을 형성하는 영역의 에피택셜층 표면에, 실리콘 산화막 및 실리콘 질화막을 선택적으로 형성한다. 그리고, LOCOS 산화막을 형성한 후, 해당 LOCOS 산화막의 버즈 비크 상면으로부터 이온 주입에 의해, 드레인 영역을 형성한다. 그 때문에, LOCOS 산화막 형성 시의 마스크 어긋남이나 버즈 비크부의 막 두께, 형상 등에 의해, 드레인 영역의 형성 영역에 어긋남이 발생하여, 위치 정렬 정밀도가 나쁘다고 하는 문제가 있다.
또한, 드레인 영역이, 소스 영역과 중첩하여 형성되는 백 게이트 영역의 근 방까지 형성되면, 내압 특성이 열화하는 문제가 발생한다. 한편, 드레인 영역이, 해당 백 게이트 영역으로부터 먼 곳에 형성되면, ON 시의 저항값이 증대하는 문제가 발생한다. 즉, 드레인 영역은, 내압 특성이나 ON 시의 저항값 등이 고려되어, 정밀도 좋게 형성될 필요가 있다. 그러나, 전술한 바와 같이, 드레인 영역 위치 정렬 정밀도가 나쁘기 때문에, 원하는 내압 특성이나 원하는 ON 시에서의 저항값을 실현하기 어렵다고 하는 문제가 있다.
또한, 에피택셜층 표면에는, 우선 LOCOS 산화막을 형성할 때의 실리콘 산화막 및 실리콘 질화막을 퇴적한다. 그리고, LOCOS 산화막을 형성한 후, 실리콘 산화막 및 실리콘 질화막을 제거하고, 게이트 산화막, 게이트 전극용의 폴리실리콘막을 퇴적한다. 이 제조 방법에 의해, 제조 프로세스가 번잡하게 되고, 제조 코스트가 든다고 하는 문제가 있다.
전술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치의 제조 방법에서는, 반도체층 표면에 절연층을 형성하고, 그 반도체층에 필드 산화막이 형성되는 영역에 개구부가 설치되도록, 상기 절연층을 선택적으로 제거하는 공정과, 상기 반도체층 표면에 레지스트를 퇴적한 후, 상기 절연층의 단차를 위치 정렬 마크로서 이용하여 상기 레지스트를 선택적으로 제거하고, 상기 레지스트를 마스크로 하여 드레인 확산층을 형성하는 공정과, 상기 절연층을 이용하여, 상기 반도체층 표면부터 상기 필드 산화막을 형성하고, 상기 절연층의 일부를 제거한 후, 상기 필드 산화막 상방에 적어도 그 일단측이 배치되도록 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 타단측 하방에 일부가 배치되도록 백 게이트 확산층을 형성하고, 그 백 게이트 확산층 표면부터 소스 확산층을 형성하는 공정을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 필드 산화막을 형성하기 전에, 필드 산화막 형성용의 절연층을 위치 정렬 마크로서 이용하여 드레인 확산층을 형성한다. 이 제조 방법에 의해, 드레인 확산층을 위치 정밀도 좋게 형성할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 백 게이트 확산층을 형성하는 공정에서는, 상기 게이트 전극의 타단을 이용하여, 자기 정합 기술에 의해 형성하는 것을 특징으로 한다. 따라서, 본 발명에서는, 게이트 전극을 이용하여 자기 정합 기술에 의해 백 게이트 확산층을 형성한다. 이 제조 방법에 의해, 드레인 확산층과 백 게이트 확산층을 위치 정밀도 좋게 배치할 수 있고, 원하는 내압 특성이나 원하는 ON 시에서의 저항값을 실현할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 절연층을 선택적으로 제거하는 공정에서는, 상기 반도체층 표면에 게이트 산화막, 제1 실리콘막 및 실리콘 질화막을, 순차적으로, 퇴적한 후, 상기 제1 실리콘막 및 상기 실리콘 질화막을 상기 필드 산화막의 형성 영역에 맞추어 제거하는 것을 특징으로 한다. 따라서, 본 발명에서는, 게이트 산화막, 게이트 전극으로서 이용하는 제1 실리콘막은, 필드 산화막을 형성할 때의 마스크로서 이용된다. 이 제조 방법에 의해, 제조 공정을 간략화할 수 있고, 제조 코스트를 억제할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 절연층의 일부를 제거하는 공정에서는, 상기 필드 산화막을 형성한 후, 상기 실리콘 질화막을 제거하 는 것을 특징으로 한다. 따라서, 본 발명에서는, 게이트 산화막을 실리콘막에 의해 피복한 상태에서, 필드 산화막을 형성할 때의 절연층으로서 이용한다. 이 제조 방법에 의해, 반도체층 표면에 게이트 산화막을 퇴적할 때에, 원하는 막 두께로 함으로써, 게이트 산화막이 여분으로 성장하는 것을 방지할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 게이트 전극을 형성하는 공정에서는, 상기 실리콘 질화막을 제거한 후, 상기 반도체층 상면에 제2 실리콘막을 퇴적하고, 상기 필드 산화막의 단차를 위치 정렬 마크로서 이용하는 것을 특징으로 한다. 따라서, 본 발명에서는, 드레인 확산층에 대하여 게이트 전극을 위치 정밀도 좋게 형성할 수 있다. 그리고, 게이트 전극을 이용하여 자기 정합 기술에 의해 형성되는 백 게이트 확산층을 드레인 확산층에 대하여 위치 정밀도 좋게 형성할 수 있다.
<실시예>
이하에, 본 발명의 일 실시예인 반도체 장치의 제조 방법에 대하여, 도 1 내지 도 7을 참조하여, 상세히 설명한다.
도 1 내지 도 7은, 본 실시예에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 또한, 이하의 설명에서는, 분리 영역에 의해 구획된, 하나의 소자 형성 영역에, 예를 들면 N 채널형의 MOS 트랜지스터를 형성하는 경우에 관하여 설명하지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 그 밖의 소자 형성 영역에, P 채널형의 MOS 트랜지스터, NPN형의 트랜지스터, 종형 PNP 트랜지스터 등을 형성하고, 반도체 집적 회로 장치를 형성하는 경우이어도 된다.
우선, 도 1에 도시한 바와 같이, P형의 단결정 실리콘 기판(1)을 준비한다. 기판(1)의 표면부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면, 인(P)을 이온 주입하고, N형의 퇴적 확산층(2)을 형성한다. 다음으로, 기판(1)의 표면부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하고, P형의 매립 확산층(3)을 형성한다. 그 후, 기판(1)을 에피택셜 성장 장치의 서셉터 상에 배치한다. 그리고, 램프 가열에 의해 기판(1)에, 예를 들면, 1200℃ 정도의 고온을 부여함과 함께 반응관 내에 SiHCl3 가스와 H2 가스를 도입한다. 이 공정에 의해, 기판(1) 상에, 예를 들면, 비저항 0.1 ∼ 2.0 Ω·㎝, 두께 0.5 ∼ 1.5 ㎛ 정도의 에피택셜층(4)을 성장시킨다.
또한, 본 실시예에서의 기판(1) 및 에피택셜층(4)이 본 발명의 「반도체층」에 대응한다. 그리고, 본 실시예에서는, 기판(1) 상에 1층의 에피택셜층(4)이 형성되어 있는 경우를 나타내지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 본 발명의 「반도체층」으로서는, 기판뿐인 경우이어도 되고, 기판 상면에 복수의 에피택셜층이 적층되어 있는 경우이어도 된다. 또한, 기판은, N형의 단결정 실리콘 기판, 화합물 반도체 기판이어도 된다.
다음으로, 도 2에 도시한 바와 같이, 에피택셜층(4)의 표면부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면, 인(P)을 이온 주입하고, N형의 확산층(5)을 형성한다. 다음으로, 에피택셜층(4)의 표면부터, 공지의 포토리소그래피 기술을 이용하여, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하고, P형 의 확산층(6)을 형성한다. 그리고, P형의 퇴적 확산층(3)과 P형의 확산층(6)이 연결됨으로써, 분리 영역(7)이 형성된다. 전술한 바와 같이, 분리 영역(7)에 의해, 기판(1) 및 에피택셜층(4)은, 복수의 섬 영역으로 구분된다. 그 후, 에피택셜층(4) 표면에, 실리콘 산화막(8), 폴리실리콘막(9), 실리콘 질화막(10)을 순차적으로 퇴적한다.
또한, 본 실시예에서의 실리콘 산화막(8), 폴리실리콘막(9) 및 실리콘 질화막(10)이 본 발명의 「절연층」에 대응한다. 또한, 본 실시예에서의 폴리실리콘막(10)이 본 발명의 「제1 실리콘막」에 대응한다.
다음으로, 도 3에 도시한 바와 같이, LOCOS 산화막(14)(도 4 참조)을 형성하는 부분에 개구부가 설치되도록, 폴리실리콘막(9) 및 실리콘 질화막(10)을 선택적으로 제거한다. 이 때, 도시하지 않았지만, 스크라이브 라인 영역에는, N형의 매립 산화막(2) 형성 시에, 기판(1) 표면에 단차가 형성된다. 그리고, 이 단차가 얼라인먼트 마크로서 이용되어, 폴리실리콘막(9) 및 실리콘 질화막(10)은, 선택적으로 제거된다. 그 후, 드레인 영역으로서 이용되는 N형의 확산층(11)을 형성하기 위한 포토레지스트(12)를 에피택셜층(4) 표면에 퇴적한다. 그리고, 공지의 포토 리소그래피 기술을 이용하여, N형의 확산층(11)이 형성되는 영역에 개구부(13)를 형성한다.
이 때, 전술한 바와 같이, 폴리실리콘막(9) 및 실리콘 질화막(10)은, LOCOS 산화막(14)의 형성 영역에 맞추어 패턴 배치되어 있다. 그리고, 개구부(13)는, 얼라인먼트 마크용으로서 스크라이브 라인 영역에 배치된 폴리실리콘막(9) 및 실리콘 질화막(10)의 단차를 이용하여, 형성된다. 그 후, 포토레지스트(12)를 마스크로 하여, N형 불순물, 예를 들면, 인(P)을 이온 주입하고, N형의 확산층(11)을 형성한다.
이 제조 방법에 의해, N형의 확산층(11)은, LOCOS 산화막(14)의 형성 전에 이온 주입에 의해 형성할 수 있다. 즉, LOCOS 산화막(14)의 버즈 비크 상면으로부터이온 주입을 행하지 않고, N형의 확산층(11)을 형성할 수 있으므로, LOCOS 산화막의 버즈 비크의 두께, 형상 등에 좌우되지는 않는다. 그 결과, N형의 확산층(11)을 원하는 영역에 위치 정밀도 좋게, 형성할 수 있다.
또한, 본 실시예에서의 N형의 확산층(11)이 본 발명의 「드레인 확산층」에 대응한다. 또한, 본 실시예에서의 LOCOS 산화막(14)이 본 발명의 「필드 산화막」에 대응하지만, LOCOS 법에 의해 형성하는 경우에 한정되는 것은 아니다. 본 발명의 「필드 산화막」은, 두꺼운 열 산화막을 형성할 수 있는 제조 방법에 의해 형성되는 경우이어도 된다.
다음으로, 도 4에 도시한 바와 같이, 폴리실리콘막(9) 및 실리콘 질화막(10)을 마스크로서 이용하여, 실리콘 산화막(8) 상으로부터, 예를 들면, 800∼1200℃ 정도에서 스팀 산화에 의해, 산화막 부착을 행한다. 그리고, 동시에, 기판(1) 전체에 열 처리를 부여하여 LOCOS 산화막(14)을 형성한다. 이 때, 폴리실리콘막(9) 및 실리콘 질화막(10)이 형성된 부분의 일부에는, 버즈 비크가 형성된다. 또한, LOCOS 산화막(14)의 평탄부에서는, 그 막 두께가, 예를 들면, 3000∼5000Å 정도로 된다. 특히, 분리 영역(7) 상에서는, LOCOS 산화막(14)이 형성됨으로써, 소자간의 분리가 더욱 더 이루어진다. 그 후, LOCOS 산화막(14) 사이에 잔존하는 실리콘 질화막(10)을 제거한다.
다음으로, 잔존한 실리콘 산화막(8), 폴리실리콘막(9) 상면을 피복하도록, 에피택셜층(4) 상면에, 폴리실리콘막(15), 텅스텐 실리콘막(16) 및 실리콘 산화막(17)을 순차적으로 퇴적한다. 이 때, 에피택셜층(4) 표면에 잔존한 실리콘 산화막(8)이 게이트 산화막으로서 이용된다. 잔존한 폴리실리콘막(9) 상면에, 또한 폴리실리콘막(15) 및 텅스텐 실리콘막(16)을 더 퇴적하고, 게이트 전극으로서 이용하기 위한 원하는 막 두께로 한다. 또한, 도 4에서는, 폴리실리콘막(9)과 폴리실리콘막(15)을 일체로 도시하고 있다.
즉, 본 실시예에서는, 게이트 산화막으로서 이용하는 실리콘 산화막(8) 및 게이트 전극으로서 이용하는 폴리실리콘막(9)을 LOCOS 산화막(14) 형성 시의 마스크로서 겸용한다. 이 제조 방법에 의해, LOCOS 산화막(14) 형성 시에 이용하는 실리콘 산화막을 퇴적하고, 제거하는 공정을 생략할 수 있어, 제조 공정을 간략화하고, 제조 코스트를 억제할 수 있다.
또한, 실리콘 산화막(8) 형성 후, 그 상면에 폴리실리콘막(9)을 퇴적함으로써, 실리콘 산화막(8)을 폴리실리콘막(9)에 의해 보호할 수 있다. 그리고, 실리콘 산화막(8)의 막 두께는, 게이트 산화막으로서 이용하기에 적합한 범위에서 유지된다.
또한, 본 실시예에서의 폴리실리콘막(15) 및 텅스텐 실리콘막(16)이 본 발명의 「제2 실리콘막」에 대응한다. 그러나, 「제2 실리콘막」은, 폴리실리콘막 (15), 혹은 텅스텐 실리콘막(16)만인 경우이어도 되고, 기타, 게이트 전극을 구성할 수 있는 막이면 된다.
다음으로, 도 5에 도시한 바와 같이, 게이트 전극(18)으로서 이용되는 영역의 폴리실리콘막(15), 텅스텐 실리콘막(16) 및 실리콘 산화막(17)을 남기도록, 폴리실리콘막(15) 등을 선택적으로 제거한다. 이 때, 게이트 전극(18)의 일단(181)측이, LOCOS 산화막(14) 상면에 배치된다.
그 후, 에피택셜층(4) 상면에 TEOS 막(19)을 퇴적하고, TEOS 막(19) 상면에 포토레지스트(20)를 퇴적한다. 공지의 포토리소그래피 기술을 이용하여, 포토레지스트(20)에는, 백 게이트 영역으로서 이용되는 P형의 확산층(21)이 형성되는 영역에 개구부(22)를 형성한다. 그리고, 포토레지스트(20)를 마스크로 하여, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하고, P형의 확산층(21)을 형성한다. 이 때, 도시한 바와 같이, 게이트 전극(18)의 타단(182)측을 이용하여, 자기 정합 기술에 의해 P형의 확산층(21)을 형성한다.
전술한 바와 같이, N형의 확산층(11)은, LOCOS 산화막(14)의 형성 시의 폴리실리콘막(9) 및 실리콘 질화막(10)의 단차를 이용하여, LOCOS 산화막(14) 형성 전에 형성된다. 게이트 전극(18)은, 얼라인먼트 마크용으로서 형성된 LOCOS 산화막의 단차를 이용하여 형성된다. 그리고, P형의 확산층(21)은, 게이트 전극(18)의 타단(182)을 이용하여 자기 정합 기술에 의해 형성된다. 이 제조 방법에 의해, 드레인 영역으로서 이용되는 N형의 확산층(11)에 대하여, P형의 확산층(21)을 위치 정밀도 좋게 형성할 수 있다.
또한, 본 실시예에서의 P형의 확산층(21)이 본 발명의 「백 게이트 확산층」에 대응한다.
다음으로, 도 6에 도시한 바와 같이, 에피택셜층(4)의 표면부터, 공지의 포토리소그래피 기술을 이용하여, N형 불순물, 예를 들면 인(P)을 이온 주입하고, N형의 확산층(23, 24)을 형성한다. N형의 확산층(23)은 소스 영역으로서 이용되고, N형의 확산층(24)은 드레인 추출 영역으로서 이용된다. 도시한 바와 같이, N형의 확산층(23, 24)은, LOCOS 산화막(14)을 이용하여, 자기 정합 기술에 의해 형성된다.
마지막으로, 도 7에 도시한 바와 같이, 에피택셜층(4)에, 예를 들면 전면에 절연층(25)으로서 BPSC(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등을 퇴적한다. 그리고, 공지의 포토리소그래피 기술에 의해, 예를 들면, CHF3 + O2계의 가스를 이용한 드라이 에칭으로, 절연층(25)에 컨택트홀(26, 27)을 형성한다.
다음으로, 컨택트홀(26, 27) 내벽 등에 배리어 메탈막(28)을 형성한다. 컨택트홀(26, 27) 내를 텅스텐(W)막(29)으로 매설한다. 그리고, W 막(29) 상면에, CVD법에 의해, 알루미늄 구리(AlCu)막, 배리어 메탈막을 퇴적한다. 그 후, 공지의 포토리소그래피 기술을 이용하여, AlCu 막 및 배리어 메탈막을 선택적으로 제거하고, 드레인 전극(30) 및 소스 전극(31)을 형성한다. 또한, 도 7에 도시한 단면에서는, 게이트 전극에의 배선층은 도시하지 않지만, 그 밖의 영역에서 배선층과 접 속하고 있다.
다음으로, 도 7 및 도 8을 이용하여, 전술한 제조 방법에 의해 형성되는 N 채널형 MOS 트랜지스터의 내압 특성 및 ON 저항값에 대하여 설명한다. 도 8의 (a)는, 드레인 - 소스 사이의 내압과 드레인 영역 - 백 게이트 영역의 이격 거리의 어긋남량과의 관계를 도시하는 도면이다. 도 8의 (b)는, ON 저항값과 드레인 영역 - 백 게이트 영역의 이격 거리의 어긋남량과의 관계를 도시하는 도면이다.
도 7에 도시한 바와 같이, N 채널형 MOS 트랜지스터의 내압 특성 및 ON 저항값은, 주로, 드레인 영역으로서의 N형의 확산층(11)과 백 게이트 영역으로서의 P형의 확산층(21)의 이격 거리 W에 기인한다. 예를 들면, 이격 거리 W가 좁아지도록 확산층(11, 21)이 배치된 경우에는, ON 저항값은 저감하지만, 내압 특성은 열화한다. 한편, 이격 거리 W가 넓어지도록 확산층(11, 21)이 배치된 경우에는, 내압 특성은 향상되지만, ON 저항값은 커진다. 즉, N 채널형 MOS 트랜지스터의 내압 특성과 ON 저항값은 트레이드·오프의 관계에 있고, 양 특성이 고려되어, 원하는 이격 거리 W가 정해진다.
우선, 도 8의 (a)에서는, 종축에는 드레인 - 소스 사이의 내압을 나타내고, 횡축에는 N형의 확산층(11)과 P형의 확산층(21)과의 이격 거리 W 의 어긋남량 X(㎛)을 나타내고 있다. 그리고, 횡축에서, 원하는 이격 거리 W를 0.0으로 나타내고, 이격 거리 W가 좁아지는 경우를 플러스의 값, 이격 거리 W가 넓어지는 경우를 마이너스의 값으로 나타내고 있다. 또한, 실선으로는, N형의 확산층(11)의 불순물 도입량이, 2.0 × 1012(/㎠)인 경우를 나타낸다. 일점쇄선으로는, N형의 확산층(11)의 불순물 도입량이, 5.0 × 1012 (/㎠)인 경우를 나타낸다.
실선으로 나타낸 바와 같이, 불순물 도입량이, 2.0 × 1012(/㎠)인 경우에는, 이격 거리 W의 어긋남량 X(㎛)를, 예를 들면 -0.8 < X < 0.1의 범위로 함으로써, 드레인 - 소스 사이의 내압은 60 ∼ 65(V)의 범위의 특성값을 나타내고 있다. 한편, 일점쇄선으로 나타낸 바와 같이, 불순물 도입량이, 5.0 × 1012(/㎠)인 경우에는, 이격 거리 W의 어긋남량 X를, 예를 들면 -0.2 < X < 0.1의 범위로 함으로써, 드레인 - 소스 사이의 내압은 53 ∼ 60(V)의 범위의 특성값을 나타내고 있다. 즉, 실선과 일점쇄선의 비교에 의해, N형의 확산층(11)을 형성할 때의 불순물 도입량이 많아질수록, 공핍층 형성 영역이 좁아지고, 내압 특성이 열화하는 것을 알 수 있다. 또한, N형의 확산층(11)을 형성할 때에, 내압 특성만을 고려하면, 이격 거리 W를 넓힐수록, 내압 특성이 향상되는 것을 알 수 있다.
다음으로, 도 8의 (b)에서는, 종축에는 ON 저항값을 나타내고, 횡축에는 N형의 확산층(11)과 P형의 확산층(21)과의 이격 거리 W의 어긋남량 X(㎛)를 나타내고 있다. 그리고, 횡축에서, 원하는 이격 거리 W를 0.0로 나타내고, 이격 거리 W가 좁아지는 경우를 플러스의 값, 이격 거리 W가 넓어지는 경우를 마이너스의 값으로 나타내고 있다. 또한, 실선으로는, N형의 확산층(11)의 불순물 도입량이, 2.0 × 1012(/㎠)인 경우를 나타낸다. 일점쇄선으로는, N형의 확산층(11)의 불순물 도입량 이, 5.0 × 1012(/㎠)인 경우를 나타낸다.
실선 및 일점쇄선으로 나타낸 바와 같이, N형의 확산층(11)을 형성할 때의 불순물 도입량이 많아질수록, 드레인 영역에서의 저항값이 저감하고, ON 저항값도 저감하는 것을 알 수 있다. 또한, N형의 확산층(11)을 형성할 때에, ON 저항값만을 고려하면, 이격 거리 W가 좁아질수록, ON 저항값이 저감하는 것을 알 수 있다.
도 7 및 도 8을 이용하여 전술한 바와 같이, 내압 특성 및 ON 저항값의 양자를 고려하면, 불순물 도입량이, 2.0 × 1012(/㎠)인 경우에는, 이격 거리 W 의 어긋남량 X를 -0.2 < X < 0.1의 범위로 함으로써, 원하는 내압 특성값을 유지하면서, ON 저항값의 증대를 방지할 수 있다. 한편, 불순물 도입량이, 5.O × 1O12(/㎠)인 경우에는, 이격 거리 W의 어긋남량 X를 - 0.2 < X < 0.1의 범위로 함으로써, 소망 내압 특성을 유지하면서, ON 저항값의 증대를 방지할 수 있다. 즉, N형의 확산층(11)과 P형의 확산층(21)은, 이격 거리 W의 어긋남량 X가, -0.2 < X < 0.1의 범위에서 형성되는 것이 바람직하다. 그리고, 전술한 반도체 장치의 제조 방법에 의해 실현할 수 있다.
또한, 본 실시예에서는, 이격 거리 W의 어긋남량 X가, -0.2 < X < 0.1의 범위에 한정되는 것은 아니다. 예를 들면, ON 저항값보다도 내압 특성이 요구되는 경우에는, 의도적으로 이격 거리 W의 어긋남량 X를 마이너스의 값으로 되도록 형성하는 것도 가능하다. 또한, 그 반대로, ON 저항값이 요구되는 경우에는, 의도적으로 이격 거리 W의 어긋남량 X를 플러스의 값으로 되도록 형성하는 것도 가능하다. 기타, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
본 발명에서는, 필드 산화막을 형성하는 마스크로서 이용되는 절연층의 단차를 얼라인먼트 마크로서 이용하여, 드레인 확산층을 형성한다. 이 때, 필드 산화막을 형성하는 공정의 전체 공정에서, 드레인 확산층을 형성할 수 있다. 이 제조 방법에 의해, 필드 산화막의 형상 등에 영향을 받지 않고, 드레인 확산층을 위치 정밀도 좋게 형성할 수 있다.
또한, 본 발명에서는, 필드 산화막의 단차를 이용하여, 게이트 전극을 패터닝한다. 그리고, 해당 게이트 전극의 타단을 이용하여, 백 게이트 확산층을 자기 정합 기술에 의해 형성한다. 이 제조 방법에 의해, 드레인 확산층과 백 게이트 확산층을 위치 정밀도 좋게 배치할 수 있고, 원하는 내압 특성이나 원하는 ON 시에서의 저항값을 실현할 수 있다.
또한, 본 발명에서는, 게이트 산화막, 게이트 전극으로서 이용하는 실리콘막은, 필드 산화막을 형성할 때의 절연층으로서 이용한다. 그 후, 게이트 산화막 및 실리콘막을 이용하여, 게이트 전극을 형성한다. 이 제조 방법에 의해, 제조 공정을 간략화할 수 있고, 또한 제조 코스트를 억제할 수 있다.
또한, 본 발명에서는, 반도체층 표면에 게이트 산화막을 퇴적한 후, 게이트 전극으로서 이용하는 실리콘막에 의해 게이트 산화막을 피복한다. 그 후, 실리콘막 상면에, 실리콘막을 더 퇴적하고, 게이트 전극이 원하는 막 두께로 되도록 한다. 이 제조 방법에 의해, 게이트 산화막이 지나치게 성장하는 것을 방지하여, 게 이트 산화막의 막 두께를 원하는 두께로 유지할 수 있다.

Claims (5)

  1. 반도체층 표면에 절연층을 형성하고, 그 반도체층에 필드 산화막이 형성되는 영역에 개구부가 설치되도록, 상기 절연층을 선택적으로 제거하는 공정과,
    상기 반도체층 표면에 레지스트를 퇴적한 후, 상기 절연층의 단차를 위치 정렬 마크로서 이용하여 상기 레지스트를 선택적으로 제거하고, 상기 레지스트를 마스크로 하여 드레인 확산층을 형성하는 공정과,
    상기 절연층을 이용하여, 상기 반도체층 표면부터 상기 필드 산화막을 형성하고, 상기 절연층의 일부를 제거한 후, 상기 필드 산화막 상방에 적어도 그 일단측이 배치되도록 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 타단측 하방에 일부가 배치되도록 백 게이트 확산층을 형성하고, 그 백 게이트 확산층 표면부터 소스 확산층을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 백 게이트 확산층을 형성하는 공정에서는, 상기 게이트 전극의 타단을 이용하여, 자기 정합 기술에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 절연층을 선택적으로 제거하는 공정에서는, 상기 반도체층 표면에 게이트 산화막, 제1 실리콘막 및 실리콘 질화막을, 순차적으로 퇴적한 후, 상기 제1 실리콘막 및 상기 실리콘 질화막을 상기 필드 산화막의 형성 영역에 맞추어 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 절연층의 일부를 제거하는 공정에서는, 상기 필드 산화막을 형성한 후, 상기 실리콘 질화막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 게이트 전극을 형성하는 공정에서는, 상기 실리콘 질화막을 제거한 후, 상기 반도체층 상면에 제2 실리콘막을 퇴적하고, 상기 필드 산화막의 단차를 위치 정렬 마크로서 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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