KR100854218B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

종래의 반도체 장치에서는, 고주파 특성이 우수한 고내압 NPN 트랜지스터를 형성하기 어렵다고 하는 문제가 있었다. 본 발명의 반도체 장치에서는, P형의 실리콘 기판(3) 위에 N형의 에피택셜층(4)이 형성되어 있다. 에피택셜층(4)에는, 베이스 영역으로서의 P형의 확산층(31, 32)과, 콜렉터 영역으로서의 N형의 확산층(27, 28, 29, 30)과, 에미터 영역으로서의 N형의 확산층(35)이 형성되어 있다. 이 때, P형의 확산층(31, 32)은 이중 확산 구조로 되고, 베이스 영역의 표면 및 그 근방 영역의 불순물 농도가 고농도로 되어 있다. 이 구조에 의해, NPN 트랜지스터(2)의 내압 특성을 유지하면서, 고주파 특성이나 전류 증폭율을 향상시킬 수 있다.
Figure R1020070016599
고내압 NPN 트랜지스터, 에피택셜층, 에미터 영역, 콜렉터 영역, 반도체층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예에서의 반도체 장치를 설명하는 단면도.
도 2는 본 발명의 실시예에서의 반도체 장치의 차단 주파수 특성(fT)과 콜렉터 전류(Ic)와의 관계를 설명하는 도면.
도 3은 본 발명의 실시예에서의 반도체 장치의 전류 증폭율(hfe)과 콜렉터 전류(Ic)와의 관계를 설명하는 도면.
도 4는 본 발명의 실시예에서의 반도체 장치의 콜렉터-에미터 간 전류(Ice)와 콜렉터-에미터 간 전압(Vce)과의 관계를 설명하는 도면.
도 5는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 실시예에서의 반도체 장치의 제조 방법을 설명하는 단면도.
<부호의 설명>
1 : NPN 트랜지스터
2 : N 채널형 MOS 트랜지스터
3 : P형의 단결정 실리콘 기판
4 : N형의 에피택셜층
26 : N형의 확산층
31 : P형의 확산층
32 : P형의 확산층
[특허 문헌1] 일본 특개평 10-303209호 공보(제4-8페이지, 도 1, 도 10 내지 도 12)
[특허 문헌2] 일본 특개 2000-260891호 공보(제5-6페이지, 도 1)
본 발명은, 트랜지스터의 고주파 특성이나 전류 증폭율을 향상시키는 것을 목적으로 하는 반도체 장치에 관한 것이다.
종래의 반도체 장치 및 그 제조 방법의 일 실시예로서, 하기의 NPN 트랜지스터가 알려져 있다. P형의 실리콘 반도체 기판 위에는 N형의 에피택셜층이 형성되어 있다. 에피택셜층에는, 활성 베이스 영역을 둘러싸도록, 그 주위에 외부 베이스 영역이 형성되어 있다. 외부 베이스 영역은, 에피택셜 층 위에 형성된 외부 베이스 추출 전극과 접속하고 있다. 그리고, 활성 베이스 영역에는 에미터 영역이 형성되고, 에미터 영역은 에미터 추출 전극과 접속하고 있다. 또한, 에피택셜층에는 콜렉터 영역이 형성되어 있다. 이 때, 외부 베이스 추출 전극 중의 불순물을 에피택셜층에 확산시켜, 외부 베이스 영역을 형성한다. 또한, 외부 베이스 추출 전극이 개구하는 영역에, 에피택셜층 표면으로부터 불순물을 이온 주입하고, 활성 베이스 영역을 형성한다. 즉, 종래의 NPN 트랜지스터에서는, 외부 베이스 영역의 내측에 확산 깊이가 얕은 활성 베이스 영역을 형성함으로써, 고주파 특성의 향상을 실현하고 있다(예를 들면, 특허 문헌 1 참조).
종래의 반도체 장치의 일 실시예로서, 하기의 NPN 트랜지스터가 알려져 있다. P형의 실리콘 반도체 기판 위에는 N형의 에피택셜층이 형성되어 있다. P형의 실리콘 반도체 기판과 N형의 에피택셜층에 걸쳐서, 고농도의 N형의 매립 확산층이 형성되어 있다. 그리고, N형의 에피택셜층에는, 내부 베이스 영역으로서의 저농도의 P형의 확산층 및 콜렉터 영역으로서의 N형의 확산층이 형성되어 있다. 내부 베이스 영역으로서의 P형의 확산층에는, 외부 베이스 영역으로서의 고농도의 P형의 확산층 및 에미터 영역으로서의 N형의 확산층이 형성되어 있다(예를 들면, 특허 문헌 2 참조).
종래의 반도체 장치에서는, 고농도이며, 확산 깊이가 얕은 활성 베이스 영역과 중첩시키도록 에미터 영역을 형성함으로써 베이스 저항값이 저감되어, NPN 트랜지스터의 고주파 특성이나 전류 증폭율을 향상시키고 있다. 그러나, 고농도이며, 확산 깊이가 얕은 활성 베이스 영역을 형성함으로써, NPN 트랜지스터에서, 원하는 내압 특성(VCEO(V))이 얻기 어렵다고 하는 문제가 있다.
또한, 종래의 반도체 장치에서는, 내부 베이스 영역으로서의 저농도의 확산층에, 외부 베이스 영역으로서의 고농도의 확산층 및 에미터 영역으로서의 확산층을 형성하고 있다. 즉, 저농도의 내부 베이스 영역으로서의 확산층을 형성함으로써, NPN 트랜지스터의 원하는 내압 특성(VCEO(V))을 실현하고 있다. 그러나, 내부 베이스 영역으로서의 확산층은, 저농도이며, 확산층 깊이도 깊고, 베이스 저항값이 높아져, NPN 트랜지스터의 원하는 고주파 특성이나 전류 증폭율이 얻기 어렵다고 하는 문제가 있다.
전술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치는, 반도체층과, 상기 반도체층에 형성되고, 베이스 영역으로서 이용되는 일도전형의 확산층과, 상기 일도전형의 확산층에 형성되고, 에미터 영역으로서 이용되는 제1 역도전형의 확산층과, 상기 반도체층에 형성되고, 콜렉터 영역으로서 이용되는 제2 역도전형의 확산층을 갖고, 상기 일도전형의 확산층은, 이중 확산 구조인 것을 특징으로 한다. 따라서, 본 발명에서는, 베이스 영역을 이중 확산 구조로 함으로써, 반도체 장치의 내압 특성을 유지하면서, 고주파 특성이나 전류 증폭율을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치는, 상기 일도전형의 확산층은, 제1 일도전형의 확산층의 형성 영역에, 제2 일도전형의 확산층이 중첩하여 형성되고, 상기 제1 역도전형의 확산층은, 상기 제2 일도전형의 확산층의 형성 영역에 중첩하여 형성되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 베이스 영역에서, 2개의 확산층이 중첩하는 영역에 에미터 영역이 형성되어 있다. 이 구조에 의해, 반도체 장치의 내압 특성을 유지하면서, 고주파 특성이나 전류 증폭율을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치는, 상기 반도체층에 형성되고, 콜렉터 영역으로서 이용되는 제3 역도전형의 확산층을 갖고, 상기 제3 역도전형의 확산층의 형성 영역에, 상기 제2 역도전형의 확산층 및 상기 제1 일도전형의 확산층이 형성되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 콜렉터 영역에서의 저항값을 저감하여, 반도체 장치의 고주파 특성이나 전류 증폭율을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치는, 상기 제2 일도전형의 확산층에는, 상기 제1 역도전형의 확산층을 사이에 끼우도록 제3 일도전형의 확산층이 형성되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 베이스-에미터 간의 전류 경로를 짧게 하여, 베이스 영역에서의 저항값을 저감할 수 있다.
또한, 본 발명의 반도체 장치는, 상기 제2 역도전형의 확산층은, 상기 제1 일도전형의 확산층을 사이에 끼우도록 형성되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 에미터-콜렉터 간의 전류 경로를 짧게 하여, 콜렉터 영역에서의 저항값을 저감할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체층을 준비하고, 상기 반도체층에 적어도 N 채널형 MOS 트랜지스터 및 NPN 트랜지스터를 형성하는 반도체 장치의 제조 방법으로서, 상기 반도체층에 베이스 영역으로서 이용되는 제1 일도전형의 확산층을 형성한 후, 상기 제1 일도전형의 확산층의 형성 영역에, 제2 일도전형의 확산층을 중첩하여 형성하는 공정과, 상기 반도체층에 상기 N 채널형 MOS 트랜지스터의 백 게이트 영역을 형성하는 공정을 공용 공정에서 행하고, 상기 제2 일도전형의 확산층의 형성 영역에 에미터 영역으로서 이용되는 제1 역도전형의 확산층을 형성하고, 상기 반도체층에 콜렉터 영역으로서 이용되는 제2 역도전형의 확산층을 형성하는 것을 특징으로 한다. 따라서, 본 발명에서는, 베이스 영역으로서 이용되는 확산층을 공용 공정에서 형성함으로써, 마스크 매수를 저감할 수 있어, 제조 코스트를 억제할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 반도체층에 콜렉터 영역으로서 이용되는 제3 역도전형의 확산층을 형성한 후, 상기 제3 역도전형의 확산층에 상기 제2 역도전형의 확산층 및 상기 제1 일도전형의 확산층을 형성하는 것을 특징으로 한다. 따라서, 본 발명에서는, 콜렉터 영역에서의 저항값을 저감하여, 반도체 장치의 고주파 특성이나 전류 증폭율을 향상시킬 수 있다.
<실시예>
이하에, 본 발명의 일 실시예인 반도체 장치에 대해, 도 1∼도 4를 참조하여, 상세하게 설명한다. 도 1은, 본 실시예에서의 반도체 장치를 설명하기 위한 단면도이다. 도 2는, 본 실시예에서의 반도체 장치의 차단 주파수(fT)와 콜렉터 전류(Ic)와의 관계를 설명하는 도면이다. 도 3은, 본 실시예에서의 반도체 장치의 전류 증폭율(hfe)과 콜렉터 전류(Ic)와의 관계를 설명하는 도면이다. 도 4는, 본 실시예에서의 반도체 장치의 콜렉터-에미터 간 전류(Ice)와 콜렉터-에미터 간 전압(Vce)과의 관계를 설명하는 도면이다.
도 1에 도시한 바와 같이, N 채널형 MOS 트랜지스터(1) 및 NPN 트랜지스터(2)가, 동일한 P형의 단결정 실리콘 기판(3) 위에 형성되어 있다. 또한, 도시한 단면에서는, N 채널형 M0S 트랜지스터(1)의 일부를 생략하여 나타내고 있다.
다음으로, N 채널형 MOS 트랜지스터(1)는, 주로, P형의 단결정 실리콘 기판(3)과, N형의 에피택셜층(4)과, N형의 매립 확산층(5)과, 백 게이트 영역으로서 이용되는 P형의 확산층(6, 7, 8, 9)과, 소스 영역으로서 이용되는 N형의 확산층(10, 11)과, 드레인 영역으로서 이용되는 N형의 확산층(12, 13)과, 게이트 전극(14, 15)으로 구성되어 있다.
N형의 에피택셜층(4)은, P형의 단결정 실리콘 기판(3) 위에 형성되어 있다.
N형의 매립 확산층(5)은, 기판(3)과 에피택셜층(4)에 걸쳐서, 형성되어 있다. 또한, 도 1에서는, N 채널형 MOS 트랜지스터(1)의 일부가 도시되어 있지만, N형의 매립 확산층(5)도 그 일부가 도시되어 있다. N형의 매립 확산층(5)은, N 채널형 MOS 트랜지스터(1)의 형성 영역에 걸쳐 형성되어 있다.
P형의 확산층(6, 7, 8, 9)이, 에피택셜층(4)에 형성되어 있다. P형의 확산층(6)은, 예를 들면, 그 표면의 불순물 농도가 1.0×1013∼1.0×1014(/㎠) 정도, 확산 깊이가 5∼6(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. P형의 확산층(7)은, 예를 들면, 그 표면의 불순물 농도가 1.0×1014∼1.0×1015(/㎠) 정도, 확산 깊이가 2∼4(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. P형의 확산층(8)은, 예를 들면, 그 표면의 불순물 농도가 1.0×1014∼1.0×1015(/㎠) 정도, 확산 깊이가 1∼3(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. P형의 확산층(9)은, 예를 들면, 그 표면의 불순물 농도가 1.0×1015∼1.0×1016(/㎠) 정도, 확산 깊이가 0.5∼1.5(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. 그리고, P형의 확산층(6, 7, 8, 9)은, 백 게이트 영역으로서 이용된다.
N형의 확산층(10, 11)이, P형의 확산층(7)에 형성되어 있다. N형의 확산층(10, 11)은, 소스 영역으로서 이용된다. N형의 확산층(10, 11)과 P형의 확산층(9)은 소스 전극(23)에 접속하여, 동전위로 된다. 또한, N형의 확산층(10, 11)은, P형의 확산층(9)의 주위에 일환 형상으로 형성되어 있는 경우라도 된다.
N형의 확산층(12, 13)이, 에피택셜층(4)에 형성되어 있다. N형의 확산층(12, 13)은 드레인 영역으로서 이용된다. 또한, 도시하지 않았지만, N형의 확산층(12, 13)은, P형의 확산층(6)을 둘러싸도록 일환 형상으로 형성되어 있다.
게이트 전극(14, 15)은, 게이트 산화막(16) 상면에 형성되어 있다. 게이트 전극(14, 15)은, 예를 들면, 폴리실리콘막, 텅스텐 실리사이드막 등에 의해 원하는 막 두께로 되도록 형성되어 있다. 그리고, 게이트 전극(14, 15) 하방에 위치하는 P형의 확산층(6, 7)이, 채널 영역으로서 이용된다. 또한, 게이트 전극(14, 15)은, 일환 형상으로 형성되어 있는 경우라도 된다.
P형의 확산층(17, 18)이, 에피택셜층(4)에 형성되어 있다. P형의 확산층(17, 18)은, P형의 확산층(6)의 주위에 일환 형상으로 형성되어 있다. 그리고, P형의 확산층(17, 18)은, 플로팅 확산층으로서 형성되어 있다. P형의 확산층(17, 18)은, 절연층(19) 위에 형성된 배선층(도시하지 않음)과 용량 결합함으로써, 일정한 전위가 인가된 상태로 되어, N 채널형 MOS 트랜지스터(1)의 내압 특성을 향상시키고 있다.
절연층(19)이, 에피택셜층(4) 상면에 형성되어 있다. 절연층(19)은, BPSG(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등에 의해, 형성되 어 있다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3 또는 CF4계의 가스를 이용한 드라이 에칭에 의해, 절연층(19)에 컨택트 홀(20, 21)이 형성되어 있다. 또한, 도시하지 않았지만, 컨택트 홀(21)은, N형의 확산층(13) 위에 일환 형상으로 형성되어 있는 경우라도 되고, 개별로 형성되어 있는 경우라도 된다.
컨택트 홀(20, 21)에는, 예를 들면, Al-Si막, Al-Si-Cu막, Al-Cu막 등으로 이루어지는 알루미늄 합금막(22)이 선택적으로 형성되고, 소스 전극(23) 및 드레인 전극(24)이 형성되어 있다. 또한, 도 1에 도시한 단면에서는, 게이트 전극(14, 15)에의 배선층은 도시하지 않았지만, 그 밖의 영역에서 배선층과 접속하고 있다. 또한, 드레인 전극(24)은, N형의 확산층(13) 위에 일환 형상으로 형성되어 있는 경우라도 되고, 개별로 형성되어 있는 경우라도 된다.
다음으로, NPN 트랜지스터(2)는, 주로, P형의 단결정 실리콘 기판(3)과, N형의 에피택셜층(4)과, 콜렉터 영역으로서 이용되는 N형의 매립 확산층(25)과, 콜렉터 영역으로서 이용되는 N형의 확산층(26, 27, 28, 29, 30)과, 베이스 영역으로서 이용되는 P형의 확산층(31, 32, 33, 34)과, 에미터 영역으로서 이용되는 N형의 확산층(35)으로 구성되어 있다.
N형의 에피택셜층(4)이, P형의 단결정 실리콘 기판(3) 위에 형성되어 있다. 또한, 본 실시예에서의 기판(3) 및 에피택셜층(4)이 본 발명의 「반도체층」에 대응한다. 그리고, 본 실시예에서는, 기판(3) 위에 1층의 에피택셜층(4)이 형성되어 있는 경우를 나타내지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 본 발명의 「반도체층」으로서는, 기판만인 경우라도 되고, 기판 상면에 복수의 에피택셜층이 적층되어 있는 경우라도 된다. 또한, 기판은, N형의 단결정 실리콘 기판, 화합물 반도체 기판이라도 된다.
N형의 매립 확산층(25)이, 기판(3)과 에피택셜층(4)에 걸쳐 형성되어 있다. N형의 매립 확산층(25)이, 콜렉터 영역으로서 이용된다.
N형의 확산층(26)이, 에피택셜층(4)에 형성되어 있다. N형의 확산층(26)은, 콜렉터 영역으로서 이용된다.
N형의 확산층(27, 28, 29, 30)이, N형의 확산층(26)에 형성되어 있다. 그리고, N형의 확산층(27)과 N형의 확산층(29)은, 이중 확산 구조로 되도록 형성되어 있다. 한편, N형의 확산층(28)과 N형의 확산층(30)은, 이중 확산 구조로 되도록 형성되어 있다. N형의 확산층(27, 28, 29, 30)은, 콜렉터 영역으로서 이용된다. 그리고, N형의 확산층(27, 29)과 N형의 확산층(28, 30)은, P형의 확산층(31)을 사이에 끼우도록, P형의 확산층(31)의 양측에 형성되어 있다.
P형의 확산층(31, 32)이, N형의 확산층(26)에 형성되어 있다. P형의 확산층(31)은, 예를 들면, 그 표면의 불순물 농도가 1.0×1013∼1.0×014(/㎠) 정도, 확산 깊이가 2∼4(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. P형의 확산층(32)은, 예를 들면, 그 표면의 불순물 농도가 1.0×1014∼1.0×1015(/㎠) 정도, 확산 깊이가 1∼3(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. 그리고, P형의 확산층(31, 32)은, 이중 확산 구조이며, 베이스 영역으로서 이용된다.
P형의 확산층(33, 34)이, P형의 확산층(31)과 P형의 확산층(32)이 중첩하는 영역에 형성되어 있다. P형의 확산층(33, 34)은, 베이스 인출 영역으로서 이용된다. 그리고, P형의 확산층(33)과 P형의 확산층(34)은, N형의 확산층(35)을 사이에 끼우도록, N형의 확산층(35)의 양측에 형성되어 있다.
N형의 확산층(35)이, P형의 확산층(31)과 P형의 확산층(32)이 중첩하는 영역에 형성되어 있다. N형의 확산층(35)은, 에미터 영역으로서 이용된다.
절연층(19)이, 에피택셜층(4) 상면에 형성되어 있다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3 또는 CF4계의 가스를 이용한 드라이 에칭에 의해, 절연층(19)에 컨택트 홀(36, 37, 38, 39, 40)이 형성되어 있다. 또한, 컨택트 홀(36)과 컨택트 홀(40)은, 일환 형상으로 형성되어 있는 경우라도 되고, 개별로 형성되어 있는 경우라도 된다. 또한, 컨택트 홀(37)과 컨택트 홀(39)은, 일환 형상으로 형성되어 있는 경우라도 되고, 개별로 형성되어 있는 경우라도 된다.
컨택트 홀(36, 37, 38, 39, 40)에는, 알루미늄 합금, 예를 들면, Al-Si막이 선택적으로 형성되고, 콜렉터 전극(41, 42), 에미터 전극(43) 및 베이스 전극(44, 45)이 형성되어 있다.
도 2에서는, NPN 트랜지스터(2)의 베이스 영역 및 콜렉터 영역의 구조에 따른 차단 주파수(fT)와 콜렉터 전류(Ic)와의 관계를 도시하고 있다.
실선으로 나타내는 구조에서, 드레인 영역에서는, N형의 확산층(26)은 형성되지 않고, N형의 확산층(27, 29) 또는 N형의 확산층(28, 30) 중의 어느 한쪽이 형성되어 있다. 한편, 베이스 영역에서는, P형의 확산층(31)에 대해, 베이스 인출 영역으로서의 P형의 확산층(33, 34) 중의 어느 한쪽이 형성되어 있다. 즉, 콜렉터 영역이 베이스 영역의 편측에만 형성되고, 베이스 인출 영역이 에미터 영역의 편측에만 형성되어 있는 구조이다.
점선으로 나타내는 구조에서, 드레인 영역에서는, N형의 확산층(26)은 형성되지 않고, N형의 확산층(27, 28, 29, 30)이 형성되어 있다. 한편, 베이스 영역에서는, p형의 확산층(31)에 대해, 베이스 인출 영역으로서의 P형의 확산층(33, 34)의 양방이 형성되어 있다. 즉, 콜렉터 영역이 베이스 영역의 양측에 형성되고, 베이스 인출 영역이 에미터 영역의 양측에 형성되어 있는 구조이다. 이 구조에서는, 베이스-콜렉터 간의 거리가 짧아져, 콜렉터 저항값을 저감할 수 있다. 또한, 에미터-베이스 간의 거리가 짧아져, 베이스 저항값을 저감할 수 있다.
일점쇄선으로 나타내는 구조에서, 드레인 영역에서는, N형의 확산층(26)이 형성되고, N형의 확산층(26)에 대해, N형의 확산층(27, 28, 29, 30)이 형성되어 있다. 한편, 베이스 영역에서는, P형의 확산층(31)에 대해, 베이스 인출 영역으로서의 P형의 확산층(33, 34)의 양방이 형성되어 있다. 즉, N형의 확산층(26)의 형성 영역에서, 콜렉터 영역이 베이스 영역의 양측에 형성되고, 베이스 인출 영역이 에미터 영역의 양측에 형성되어 있는 구조이다. 이 구조에서는, 전술한 바와 같이, 콜렉터 저항값 및 베이스 저항값이 저감되어, 더욱, N형의 확산층(26)에 의해 콜렉 터 저항값을 저감할 수 있다.
이점쇄선으로 나타내는 구조에서, 드레인 영역에서는, N형의 확산층(26)이 형성되고, N형의 확산층(26)에 대해, N형의 확산층(27, 28, 29, 30)이 형성되어 있다. 한편, 베이스 영역에서는, P형의 확산층(31, 32)이 이중 확산 구조로 되도록 형성되고, P형의 확산층(31, 32)에 대해 베이스 인출 영역으로서의 P형의 확산층(33, 34)의 양방이 형성되어 있다. 즉, 베이스 영역을 이중 확산 구조로 함으로써, 베이스 영역의 표면 및 그 근방 영역의 불순물 농도가, 고농도 영역으로 된다. 한편, 에피택셜층(4)의 심부에 위치하는 베이스 영역의 불순물 농도가, 저농도 영역으로 된다. 그리고, 전술한 바와 같이, N형의 확산층(26)의 형성 영역에서, 콜렉터 영역이 베이스 영역의 양측에 형성되고, 베이스 인출 영역이 에미터 영역의 양측에 형성되어 있는 구조이다. 이 구조에서는, 콜렉터 저항값 및 베이스 저항값이 저감되어, 더욱, N형의 확산층(26)에 의해 콜렉터 저항값이 저감한다. 또한, P형의 확산층(32)에 의해 베이스 저항값이, 더 저감한다.
도시한 바와 같이, 이점쇄선으로 나타내는 구조에서는, 실선으로 나타내는 구조와 비교하여, 예를 들면, 콜렉터 전류(Ic)가 1.0×10-5(A) 정도이고, 차단 주파수(fT)는 1.8배 정도 향상한다. 즉, 베이스 영역을 이중 확산 구조로 함으로써, 또는, 콜렉터 영역으로서의 N형의 확산층(26)에 이중 확산 구조의 베이스 영역을 형성함으로써, NPN 트랜지스터(2)의 고주파 특성을 향상시킬 수 있다.
도 3에서는, NPN 트랜지스터(2)의 베이스 영역 및 콜렉터 영역의 구조에 따 른 전류 증폭율(hfe)과 콜렉터 전류(Ic)와의 관계를 도시하고 있다.
실선으로 나타내는 구조에서는, 도 2의 실선으로 나타내는 구조에서 설명한 바와 같이, 콜렉터 영역으로서의 N형의 확산층(26)은 형성되지 않고, 콜렉터 영역이 베이스 영역의 편측에만 형성되고, 베이스 인출 영역이 에미터 영역의 편측에만 형성되어 있는 구조이다.
점선으로 나타내는 구조에서는, 도 2의 점선으로 나타내는 구조에서 설명한 바와 같이, 콜렉터 영역으로서의 N형의 확산층(26)은 형성되지 않고, 콜렉터 영역이 베이스 영역의 양측에 형성되고, 베이스 인출 영역이 에미터 영역의 양측에 형성되어 있는 구조이다.
삼점쇄선으로 나타내는 구조에서, 드레인 영역에서는 N형의 확산층(26)은 형성되지 않고, N형의 확산층(27, 29) 또는, N형의 확산층(28, 30) 중의 어느 한쪽이 이 형성되어 있다. 한편, 베이스 영역에서는 P형의 확산층(31)에 대해, 베이스 인출 영역으로서의 P형의 확산층(33, 34)의 양방이 형성되어 있다. 즉 콜렉터 영역이 베이스 영역의 편측에만 형성되고, 베이스 인출 영역이 에미터 영역의 양측에 형성되어 있는 구조이다. 이 구조에서는, 에미터-베이스 간의 거리가 짧아져, 베이스 저항값을 저감할 수 있다.
일점쇄선으로 나타내는 구조에서는, 도 2의 일점쇄선으로 나타내는 구조에서 설명한 바와 같이, 베이스 영역을 이중 확산 구조로 함으로써, 베이스 영역의 표면 및 그 근방 영역의 불순물 농도가, 고농도 영역으로 된다. 한편, 에피택셜층(4)의 심부에 위치하는 베이스 영역의 불순물 농도가, 저농도 영역으로 된다. 그리고, N 형의 확산층(26)의 형성 영역에서, 콜렉터 영역이 베이스 영역의 양측에 형성되고, 베이스 인출 영역이 에미터 영역의 양측에 형성되어 있는 구조이다.
도시한 바와 같이, 3점쇄선으로 나타내는 구조에서는, 실선으로 나타내는 구조와 비교하여, 예를 들면, 콜렉터 전류(Ic)가 1.0×10-6(A) 정도이고, 전류 증폭율(hfe)은 15정도 향상한다. 또한, 일점쇄선으로 나타내는 구조에서는, 3점쇄선으로 나타내는 구조와 비교하여, 예를 들면, 콜렉터 전류(Ic)가 1.0×10-6(A) 정도이고, 전류 증폭율(hfe)은 15정도 향상한다.
또한, 점선으로 나타내는 구조와 3점쇄선으로 나타내는 구조와를 비교하면, 콜렉터 전류(Ic)가 일정한 범위에서는, 전류 증폭율(hfe)은, 거의 일정한 값을 나타내고 있다. 이 때문에, 베이스 인출 영역이 에미터 영역의 양측에 형성되어 있는 구조로 함으로써, 전류 증폭율(hfe)을 향상시킬 수 있다.
도 4에서는, NPN 트랜지스터(2)의 콜렉터 영역의 구조에 따른 콜렉터-에미터 간 전류(Ice)와 콜렉터-에미터 간 전압(Vce)과의 관계를 도시하고 있다.
실선으로 나타내는 구조에서는, 도 2의 실선으로 나타내는 구조에서 설명한 바와 같이, 콜렉터 영역으로서의 N형의 확산층(26)은 형성되지 않고, 콜렉터 영역이 베이스 영역의 편측에만 형성되고, 베이스 인출 영역이 에미터 영역의 편측에만 형성되어 있는 구조이다.
일점쇄선으로 나타내는 구조에서는, 도 2의 일점쇄선으로 나타내는 구조에서 설명한 바와 같이, N형의 확산층(26)의 형성 영역에서, 콜렉터 영역이 베이스 영역 의 양측에 형성되고, 베이스 인출 영역이 에미터 영역의 양측에 형성되어 있는 구조이다.
도시한 바와 같이, 일점쇄선으로 나타내는 구조에서는, 실선으로 나타내는 구조와 비교하여, N형의 확산층(26)이 형성됨으로써 콜렉터 저항이 저감하여, 콜렉터-에미터 간 전류(Ice)는, 약간, 상승한다. 그러나, N형의 확산층(26)을 형성한 구조에서도, 콜렉터-에미터 간 내압(Vceo)이 열화하는 것을 방지할 수 있다.
전술한 바와 같이, 본 실시예에서는, 베이스 영역은, P형의 확산층(31, 32)에 의한 이중 확산 구조이다. 그리고, P형의 확산층(31)의 표면 및 그 근방 영역의 불순물 농도가 고농도로 되도록, P형의 확산층(32)이 형성되어 있다. 이 구조에 의해, 베이스 저항값을 저감시켜, NPN 트랜지스터(2)의 고주파 특성이나 전류 증폭율(hfe)의 향상을 실현하고 있다. 그 한편, 에피택셜층(4)의 심부까지 확산하는 P형의 확산층(31)의 불순물 농도를 저농도로 함으로써, NPN 트랜지스터(2)의 내압(Vceo) 특성의 열화를 방지하고 있다.
또한, 콜렉터 영역에서는, NPN 트랜지스터(2)의 형성 영역에 걸쳐, N형의 확산층(26)이 형성되어 있다. 이 구조에 의해, 콜렉터 저항값을 저감시켜, NPN 트랜지스터(2)의 고주파 특성이나 전류 증폭율(hfe)의 향상을 실현하고 있다. 그 한편, 도 4에 도시한 바와 같이 NPN 트랜지스터(2)의 내압(Vceo) 특성의 열화를 방지 하고 있다.
또한, 본 실시예에서는, 베이스 영역이 이중 확산 구조에서 형성되는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 베이스 영역이, 3개 이상의 P형의 확산층이 중첩하여 형성되는 경우에, 베이스 영역의 표면 및 그 근방 영역의 불순물 농도가 고농도로 되고, 에피택셜층 심부에서의 불순물 농도가 저농도로 되는 구조이면 된다. 이 구조에서도, 전술한 NPN 트랜지스터의 특성을 향상시킬 수 있다.
또한, 드레인 영역으로서의 N형의 확산층이, 베이스 영역으로서의 P형의 확산층의 양측에 형성되는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 드레인 영역으로서의 N형의 확산층이, 베이스 영역으로서의 P형의 확산층의 주위에 일환 형상으로 형성되어 있는 경우라도 된다. 또한, 드레인 영역으로서의 N형의 확산층이, 베이스 영역으로서의 P형의 확산층의 주위에 복수 형성되어 있는 경우라도 된다. 이 구조로 함으로써, 더욱, 콜렉터 저항값이 저감하여, 전술한 NPN 트랜지스터의 특성을 향상시킬 수 있다.
또한, 베이스 인출 영역으로서의 P형의 확산층이, 에미터 영역으로서의 N형의 확산층의 양측에 형성되는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 베이스 인출 영역으로서의 P형의 확산층이, 에미터 영역으로서의 N형의 확산층의 주위에 일환 형상으로 형성되어 있는 경우라도 된다. 또한, 베이스 인출 영역으로서의 P형의 확산층이, 에미터 영역으로서의 N형의 확산층의 주위에 복수 형성되어 있는 경우라도 된다. 이 구조로 함으로써, 더욱, 베이스 저항값이 저감하여, 전술한 NPN 트랜지스터의 특성을 향상시킬 수 있다. 기타, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
다음으로, 본 발명의 일 실시예인 반도체 장치의 제조 방법에 대해, 도 5∼ 도 14를 참조하여, 상세하게 설명한다. 도 5∼도 14는, 본 실시예에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
우선, 도 5에 도시한 바와 같이, P형의 단결정 실리콘 기판(3)을 준비한다. 기판(3) 위에 실리콘 산화막(46)을 형성하고, N형의 매립 확산층(5, 25)의 형성 영역 위에 개구부가 형성되도록, 실리콘 산화막(46)을 선택적으로 제거한다. 그리고, 실리콘 산화막(46)을 마스크로 하여 이용하여, 기판(3)의 표면에 N형 불순물, 예를 들면, 안티몬(Sb)을 포함하는 액체 소스(47)를 회전 도포법에 의해 도포한다. 그 후, 안티몬(Sb)을 열 확산하여, N형의 매립 확산층(5, 25)을 형성한 후, 실리콘 산화막(46) 및 액체 소스(47)를 제거한다.
다음으로, 도 6에 도시한 바와 같이, 기판(3) 위에 실리콘 산화막(48)을 형성하고, 실리콘 산화막(48) 위에 포토레지스트(49)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 매립 확산층(50, 51)이 형성되는 영역 위의 포토레지스트(49)에 개구부를 형성한다. 그 후, 기판(3)의 표면으로부터, P형불순물, 예를 들면, 붕소(B)를 가속 전압 70∼9O(keV), 도입량 1.O×1014∼1.O×1015(/㎠)로 이온 주입한다. 그리고, 포토레지스트(49)를 제거하고, 열 확산하여, P형의 매립 확산층(50, 51)을 형성한 후, 실리콘 산화막(48)을 제거한다.
다음으로, 도 7에 도시한 바와 같이, 기판(3)을 기상 에피택셜 성장 장치의 서셉터 위에 배치하고, 기판(3) 위에 N형의 에피택셜층(4)을 형성한다. 기상 에피택셜 성장 장치는, 주로, 가스 공급계, 반응로, 배기계, 제어계로 구성되어 있다. 본 실시예에서는, 종형의 반응로를 이용함으로써, 에피택셜층의 막 두께 균일성을 향상시킬 수 있다. 이 에피택셜층(4)의 형성 공정에서의 열 처리에 의해, N형의 매립 확산층(5, 25) 및 P형의 매립 확산층(50, 51)이 열 확산된다.
다음으로, 에피택셜층(4) 위에 실리콘 산화막(52)을 형성하고, 실리콘 산화막(52) 위에 포토레지스트(53)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, N형의 확산층(12, 26)이 형성되는 영역 위의 포토레지스트(53)에 개구부를 형성한다. 에피택셜층(4)의 표면으로부터, N형 불순물, 예를 들면, 인(P)을 가속 전압 70∼90(keV), 도입량 1.O×1012∼1.O×1013(/㎠)로 이온 주입한다. 그 후, 인(P)을 열 확산하여, N형의 확산층(12, 26)을 형성한 후, 실리콘 산화막(52)을 제거한다.
다음으로, 도 8에 도시한 바와 같이, 공지의 포토리소그래피 기술을 이용하여, 에피택셜층(4),에 P형의 확산층(54, 55)을 형성한다. 그 후, 에피택셜층(4)의 원하는 영역에 LOCOS(Local Oxidation of Silicon) 산화막(56, 57, 58)을 형성한다. 이 때, LOCOS 산화막(56, 57, 58)의 평탄부에서는, 그 막 두께가, 예를 들면, 3000∼10000Å 정도로 된다.
다음으로, 도 9에 도시한 바와 같이, 공지의 포토리소그래피 기술을 이용하여, 에피택셜층(4)에 N형의 확산층(27, 28)을 형성한다. 그 후, 에피택셜층(4) 위에 게이트 산화막(16)으로서 이용하는 실리콘 산화막을 형성한다. 실리콘 산화막 위에, 예를 들면, 폴리실리콘막, 텅스텐 실리사이드막을 순차적으로 형성하고, 공 지의 포토리소그래피 기술을 이용하여, 게이트 전극(14, 15)을 형성한다. 그리고, 게이트 산화막(16)으로서 이용되는 실리콘 산화막 위에 포토레지스트(59)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(6)이 형성되는 영역 위의 포토레지스트(59)에 개구부를 형성한다. 그 후, 에피택셜층(4)의 표면으로부터, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 40∼60(keV), 도입량 1.0×1013∼1.0×1014(/㎠)로 이온 주입한다. 그리고, 포토레지스트(59)를 제거하고, 열 확산하여, P형의 확산층(6)을 형성한다.
다음으로, 도 10에 도시한 바와 같이, 공지의 포토리소그래피 기술을 이용하여, 에피택셜층(4)에 P형의 확산층(31)을 형성한다. 그 후, 게이트 산화막(16)으로서 이용되는 실리콘 산화막 위에 포토레지스트(60)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(7)이 형성되는 영역 위의 포토레지스트(60)에 개구부를 형성한다. 그 후, 에피택셜층(4)의 표면으로부터, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 40∼60(keV), 도입량 1.0×1014∼1.0×1015(/㎠)로 이온 주입한다. 그리고, 포토레지스트(60)를 제거하고, 열 확산하여, P형의 확산층(7)을 형성한다.
다음으로, 도 11에 도시한 바와 같이, 게이트 산화막(16)으로서 이용되는 실리콘 산화막 위에 포토레지스트(61)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(8, 32)이 형성되는 영역 위의 포토레지스트(61)에 개구부를 형성한다. 그 후, 에피택셜층(4)의 표면으로부터, P형 불순물, 예를 들 면, 붕소(B)를 가속 전압 40∼60(keV), 도입량 1.0×1014∼1.0×1015(/㎠)로 이온 주입한다. 그리고, 포토레지스트(61)을 제거하고, 열 확산하여, P형의 확산층(8, 32)을 형성한다.
또한, N 채널형 MOS 트랜지스터(1)의 백 게이트 영역용의 P형의 확산층(8)과 NPN 트랜지스터(2)의 베이스 영역용 P형의 확산층(32)을 공용 공정에 의해 형성함으로써, 마스크 매수를 저감할 수 있는 등, 제조 코스트를 저감할 수 있다.
다음으로, 도 12에 도시한 바와 같이, 게이트 산화막(16)으로서 이용되는 실리콘 산화막 위에 포토레지스트(62)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, N형의 확산층(10, 11, 13, 29, 30, 35)이 형성되는 영역 위의 포토레지스트(62)에 개구부를 형성한다. 그리고, 에피택셜층(4)의 표면으로부터, N형 불순물, 예를 들면, 인(P)을 가속 전압 90∼110(keV), 도입량 1.0×1015∼1.0×1016(/㎠)로 이온 주입한다. 그 후, 포토레지스트(62)를 제거하고, 열 확산하여, N형의 확산층(10, 11, 13, 29, 30, 35)을 형성한다.
다음으로, 도 13에 도시한 바와 같이, 게이트 산화막(16)으로서 이용되는 실리콘 산화막 위에 포토레지스트(63)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(9, 33, 34)이 형성되는 영역 위의 포토레지스트(63)에 개구부를 형성한다. 그 후, 에피택셜층(4)의 표면으로부터, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 40∼60(keV), 도입량 1.0×1015∼1.0×1016(/㎠)로 이온 주입한다. 그리고, 포토레지스트(63)을 제거하고, 열 확산하여, P형의 확산층(9, 33, 34)을 형성한다.
다음으로, 도 14에 도시한 바와 같이, 에피택셜층(4) 위에 절연층(19)으로서, 예를 들면, BPSG막 및 SOG막 등을 퇴적한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3 또는 CF4계의 가스를 이용한 드라이 에칭에서, 절연층(19)에 컨택트 홀(20, 21, 36, 37, 38, 39, 40)을 형성한다. 컨택트 홀(20, 21, 36, 37, 38, 39, 40)에는, 예를 들면, Al-Si막, Al-Si-Cu막, Al-Cu막 등으로 이루어지는 알루미늄 합금막을 선택적으로 형성하고, 소스 전극(23), 드레인 전극(24), 콜렉터 전극(41, 42), 에미터 전극(43) 및 베이스 전극(44, 45)을 형성한다.
또한, 본 실시예에서는, N 채널형 MOS 트랜지스터(1)의 백 게이트 영역으로서의 P형의 확산층(8)과, NPN 트랜지스터(2)의 베이스 영역으로서의 P형의 확산층(32)을 공용 공정에서 형성하는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, P형의 확산층(8)을 형성하는 공정과, P형의 확산층(32)을 형성하는 공정을 각각 전용 공정으로 하는 경우라도 된다. 기타, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
본 발명에서는, 베이스 영역이 이중 확산 구조로서 형성되어 있다. 이 구조에 의해, 트랜지스터의 내압 특성을 유지하면서, 고주파 특성이나 전류 증폭율을 향상시킬 수 있다.
또한, 본 발명에서는, 드레인 영역으로서의 확산층에, 베이스 영역으로서의 확산층이 형성되어 있다. 이 구조에 의해, 콜렉터 저항값을 저감시켜, 트랜지스터의 고주파 특성이나 전류 증폭율을 향상시킬 수 있다.
또한, 본 발명에서는, 에미터 영역으로서의 확산층을 사이에 끼우도록, 베이스 인출 영역으로서의 확산층이 형성되어 있다. 이 구조에 의해, 베이스 저항값을 저감시켜, NPN 트랜지스터의 전류 증폭율을 향상시킬 수 있다.
또한, 본 발명에서는, 베이스 영역으로서의 확산층을 사이에 끼우도록, 콜렉터 영역으로서의 확산층이 형성되어 있다. 이 구조에 의해, 콜렉터 저항값을 저감시켜, NPN 트랜지스터의 고주파 특성이나 전류 증폭율을 향상시킬 수 있다.
또한, 본 발명에서는, NPN 트랜지스터의 베이스 영역으로서의 확산층과 N 채널형 MOS 트랜지스터의 백 게이트 영역으로서의 확산층을 공용 공정에 의해 형성한다. 이 제조 방법에 의해, 마스크 매수를 저감할 수 있어, 제조 코스트를 억제할 수 있다.

Claims (9)

  1. 삭제
  2. 반도체층과,
    상기 반도체층에 형성되고, 베이스 영역으로서 이용되는 일도전형의 확산층과,
    상기 일도전형의 확산층에 형성되고, 에미터 영역으로서 이용되는 제1 역도전형의 확산층과,
    상기 반도체층에 형성되고, 콜렉터 영역으로서 이용되는 제2 역도전형의 확산층을 갖고,
    상기 일도전형의 확산층은, 제1 일도전형의 확산층의 형성 영역에, 제2 일도전형의 확산층이 중첩하여 형성되고,
    상기 제1 역도전형의 확산층은, 상기 제2 일도전형의 확산층의 형성 영역에 중첩하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 반도체층에 형성되고, 콜렉터 영역으로서 이용되는 제3 역도전형의 확 산층을 갖고,
    상기 제3 역도전형의 확산층의 형성 영역에, 상기 제2 역도전형의 확산층 및 상기 제1 일도전형의 확산층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 제2 일도전형의 확산층에는, 상기 제1 역도전형의 확산층을 사이에 끼우도록 제3 일도전형의 확산층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 제2 역도전형의 확산층은, 상기 제1 일도전형의 확산층을 사이에 끼우도록 형성되어 있는 것을 반도체 장치.
  6. 제4항에 있어서,
    상기 제2 일도전형의 확산층에는, 상기 제1 역도전형의 확산층의 주위에 복수의 제3 일도전형의 확산층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서,
    상기 제2 역도전형의 확산층은, 상기 제1 일도전형의 확산층의 주위에 복수 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 반도체층을 준비하고, 상기 반도체층에 적어도 N 채널형 MOS 트랜지스터 및 NPN 트랜지스터를 형성하는 반도체 장치의 제조 방법으로서,
    상기 반도체층에 베이스 영역으로서 이용되는 제1 일도전형의 확산층을 형성한 후, 상기 제1 일도전형의 확산층의 형성 영역에, 제2 일도전형의 확산층을 중첩하여 형성하는 공정과, 상기 반도체층에 상기 N 채널형 MOS 트랜지스터의 백 게이트 영역을 형성하는 공정을 공용 공정에서 행하고,
    상기 제2 일도전형의 확산층의 형성 영역에 에미터 영역으로서 이용되는 제1 역도전형의 확산층을 형성하고, 상기 반도체층에 콜렉터 영역으로서 이용되는 제2 역도전형의 확산층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 반도체층에 콜렉터 영역으로서 이용되는 제3 역도전형의 확산층을 형성한 후, 상기 제3 역도전형의 확산층에 상기 제2 역도전형의 확산층 및 상기 제1 일도전형의 확산층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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