JP2001308104A

JP2001308104A - 半導体装置及びその製造方法

Info

Publication number: JP2001308104A
Application number: JP2000120075A
Authority: JP
Inventors: Shusuke Iwadate; 秀典岩舘
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-04-20
Filing date: 2000-04-20
Publication date: 2001-11-02

Abstract

(57)【要約】（修正有）【課題】埋め込み層、エピタキシャル層を形成しない
で電気的特性を低下させることなくバイポーラトランジ
スタを製造し、低コスト化を図る。【解決手段】Ｐ型シリコン基板１の表面にＮ型ウェル
２を形成する。次に、フィールド酸化膜４を形成後、Ｎ
型ウェル表面にエミッタ６とベース７を形成する。次
に、ベース７に対して低加速エネルギー注入を行い、浅
いベース領域８を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特
に、バイポーラトランジスタの構造とその製造方法に関
する。

【０００２】

【従来の技術】図９に従来のバイポーラトランジスタの
断面構造を示す。このバイポーラトランジスタは、以下
のようにして作成される。先ず、一導電型シリコン基板
１上に、バイポーラトランジスタのコレクタ抵抗低減化
を主目的とした逆導電型埋め込み領域２３と素子分離を
目的とした一導電型埋め込み領域２４を介して、逆導電
型エピタキシャル領域２５を成長させる。さらに、一導
電型分離領域２６及び選択熱酸化法で形成したフィール
ド酸化膜４によって、エピタキシャル領域２５を素子間
分離する。その素子間分離されたエピタキシャル領域２
５内に、バイポーラトランジスタの逆導電型のエミッタ
領域６、一導電型のベース領域７を形成する。１７は逆
導電型のコレクタ取り出し領域、９は絶縁膜、１０は配
線を示す。

【０００３】図１０は、埋め込み領域及びエピタキシャ
ル領域を形成しないタイプのバイポーラトランジスタの
構造断面である。一導電型シリコン基板１上に、逆導電
型ウェル２を形成し、前記逆導電型ウェル２内に、バイ
ポーラトランジスタの逆導電型のエミッタ領域６、一導
電型のベース領域７を形成したものである。

【０００４】

【発明が解決しようとする課題】図９に示す構造では、
コレクタ抵抗低減化を主目的とした逆導電型埋め込み領
域２３と、素子分離を目的とした一導電型埋め込み領域
２４を形成するために、逆導電型エピタキシャル領域２
５を成長させる工程が必要である。そのため、コストの
低減を図ることが難しい。

【０００５】それに対して、図１０に示す構造によれ
ば、埋め込み領域２３、２４及びエピタキシャル領域２
５を形成しないためにコスト低減を図ることが可能であ
るが、良好なトランジスタ特性を得ることが難しくな
る。トランジスタの耐圧を得るためには、ウェルの不純
物濃度を低くすることが必要であるが、ウェルの不純物
濃度を低くするとコレクタ抵抗が大きくなり、それに伴
って飽和電圧も高くなる。また、トランジスタ特性はベ
ースの不純物プロファイルに大きく依存するため、プロ
ファイルの制御が重要となるが、制御が困難となる。

【０００６】例えば、ウェルの不純物濃度が高い場合、
コレクタ・ベース接合部において空乏層はベース領域に
も広がる。ベース領域が浅い場合、低い電圧で空乏層の
広がりがエミッタに達するため、エミッタ・コレクタ間
耐圧は低くなる。

【０００７】一方、ベース領域が深い場合、エミッタに
達するまで空乏層を広げるためには高い電圧が必要とな
り、エミッタ・コレクタ間耐圧は高くなる。つまり、大
きなエミッタ・コレクタ間耐圧を得るためにはベース領
域を深くする必要がある。

【０００８】図１１は、図１０の構造をもつ半導体装置
のＡ−Ａ′断面における不純物濃度プロファイル図であ
る。図１１の縦軸は不純物濃度を示し、横軸は半導体基
板の表面からの深さを示す。破線２１ａは、一導電型ベ
ース領域のみを拡散したときの不純物濃度プロファイル
を示し、一点鎖線２２ａは、逆導電型コレクタ領域のみ
を拡散したときの不純物濃度プロファイルを示す。実線
２２’、２１、２２は、一導電型ベース領域と逆導電型
コレクタ領域の両方の不純物を拡散したときの不純物濃
度プロファイルを示す。

【０００９】一導電型ベースと逆導電型の両方の不純物
が拡散された場合は、両方の不純物は不純物濃度に応じ
て互いに相殺され、不純物量が勝った方の導電型不純物
によってプロファイルが決定される。従って、図１１に
示すように、一導電型のベース領域の不純物濃度がコレ
クタ領域に対してうち勝っている深さ０．２〜０．６μ
ｍの範囲では、実線２１で示すような一導電型のプロフ
ァイルになり、０．６μｍより深い部分は、実線２２で
示すような逆導電型のコレクタ領域となり、０．２μｍ
より浅い部分が、実線２２’で示すような逆導電型不純
物のプロファイルになる。本来、トランジスタのベース
領域となる図１０中のＡ−Ａ′断面の深さ０．６μｍ以
下の全ての部分は、一導電型不純物でなければならない
が、ベース不純物を深く拡散させた場合、ベース表面部
が逆導電型に反転するという反転現象が生じる。そのた
め、エミッタとコレクタの間でリーク電流が流れて、エ
ミッタとコレクタ間の耐圧を得ることができない。一
方、ベース領域を浅くした場合、ベース表面部の反転化
を防ぐことはできるが、コレクタ・ベース接合部の空乏
層がエミッタに達するため耐圧を得ることはできない。

【００１０】本発明は、製造コストの低減を図りつつ、
バイポーラトランジスタの耐圧を向上させる半導体装置
の構造とその製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】この目的を達成するため
に、本発明の半導体装置は、一導電型シリコン基板の表
面に形成されバイポーラトランジスタのコレクタを成す
逆導電型ウェルと、逆導電型ウェルの表面に形成された
一導電型ベースと、一導電型ベースの表面に形成された
逆導電型エミッタと、ベースの表面に形成され逆導電型
ウェルよりも不純物濃度の高い一導電型の浅い半導体領
域とを備えている。

【００１２】この構成によって、ベース領域表面の反転
化を防ぐと共に、ベース領域の拡散長を深くすることが
可能となるため、バイポーラトランジスタの耐圧を向上
させることが可能となる。

【００１３】本発明の半導体装置の製造方法は、一導電
型シリコン基板の表面にバイポーラトランジスタのコレ
クタを成す逆導電型ウェルを形成する工程と、逆導電型
ウェルの表面に一導電型ベースを形成する工程と、一導
電型ベースの表面に逆導電型エミッタを形成する工程
と、ベースの表面に逆導電型ウェルよりも不純物濃度が
高い一導電型の浅い半導体領域を形成する工程とを備え
ている。

【００１４】この製造方法によって、埋め込み領域とエ
ピタキシャル領域を形成せず、更にベース領域表面の反
転化を防ぎ、必要なベース幅を得ることが可能となるた
めに、製造コストを低減し、同時にバイポーラトランジ
スタの特性を向上させることが可能となる。

【００１５】上記の製造方法は、ＢｉＣＭＯＳの製造工
程に適用するために、以下の工程を備えた構成とするこ
とができる。一導電型シリコン基板の表面に各々バイポ
ーラトランジスタのコレクタとＰ型ＭＯＳトランジスタ
のウェルを成す複数の逆導電型の第１ウェルを形成する
工程。シリコン基板の表面にＮ型ＭＯＳトランジスタの
ウェルを成す一導電型の第２ウェルを形成する工程。第
１ウェル表面に、Ｎ型ＭＯＳトランジスタの逆導電型ソ
ースおよび逆導電型ドレインを形成すると同時に、Ｎ型
ＭＯＳトランジスタのソースおよびドレインと同じ不純
物濃度で同じ深さの半導体領域から成る逆導電型エミッ
タ及び逆導電型コレクタ取り出し領域を形成する工程。
第２ウェル表面にＰ型ＭＯＳトランジスタの一導電型ソ
ースおよび一導電型ドレインを形成すると同時に、第１
ウェル表面にＰ型ＭＯＳトランジスタのソースおよびド
レインと同じ不純物濃度で同じ深さの半導体領域から成
る一導電型ベース取り出し領域を形成する工程。Ｎ型Ｍ
ＯＳトランジスタ及びＰ型ＭＯＳトランジスタのソース
およびドレインの不純物の活性化熱処理後に、第１ウェ
ル表面に一導電型ベースを形成する工程。ベース表面に
第１ウェルよりも不純物濃度の高い一導電型の浅い半導
体領域を形成する工程。

【００１６】この構成において、ベース不純物の活性化
熱処理を行う前に絶縁膜を成長させる工程と、絶縁膜の
平坦化熱処理を行うことにより同時にベース不純物の活
性化も行う工程とを具備することが望ましい。

【００１７】また、上記の構成において、一導電型の浅
い半導体領域を形成する工程を、ベース形成用の不純物
導入マスクを使用して行うことをができる。

【００１８】または上記構成の製造方法は、好ましく
は、ＭＯＳトランジスタ部のゲート電極を形成した後、
サイドウォールを形成する前に不純物の斜め注入によっ
てＬＤＤ領域を形成すると同時に、不純物の斜め注入に
よってバイポーラトランジスタ部のベース領域に一導電
型の浅い半導体領域を形成する工程を具備する。

【００１９】あるいは上記構成の製造方法は、好ましく
は、ＭＯＳトランジスタ部のゲート酸化膜を形成する前
に、しきい値電圧を調整するための一導電型の浅い半導
体領域を前記ＭＯＳトランジスタ部の表面に形成すると
同時に、バイポーラトランジスタ部の逆導電型ウェル表
面に選択的に一導電型の浅い半導体領域を形成する工程
を具備する。

【００２０】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。

【００２１】図１は本発明の第１の実施形態における半
導体装置を示す断面図である。１は一導電型（例えばＰ
型）のシリコン基板であり、その表面に逆導電型（例え
ばＮ型）のウェル２が形成され、フィールド酸化膜４に
より素子間分離されている。逆導電型ウェル２内には、
逆導電型のエミッタ領域６及び一導電型のベース領域７
が形成されている。ベース領域７表面には、一導電型の
浅い半導体領域８が形成されている。１７は逆導電型の
コレクタ取り出し領域、１９は一導電型のベース取り出
し領域であり、それらの領域に接続された配線１０が、
絶縁膜９を通して形成されている。

【００２２】次に、上記構成の半導体装置の製造方法に
ついて説明する。図２及び３は、本発明の第２の実施形
態である製造方法を工程順に示す断面図である。

【００２３】まず、図２（Ａ）に示すように、一導電型
シリコン基板１の表面に逆導電型ウェル２を形成する。
次に、図２（Ｂ）に示すように、選択酸化法でフィール
ド酸化膜４を約５００ｎｍの厚さに形成する。

【００２４】次に、図３（Ａ）に示すように、フォトレ
ジスト（図示せず）をマスクとして、加速エネルギー４
０〜５０ｋｅＶ、ドーズ量１〜５×１０¹⁵ｃｍ^-2の条件
で砒素のイオン注入を行うことによってエミッタ領域
６、コレクタ取り出し領域１７を形成する。そして、加
速エネルギー４０〜５０ｋｅＶ、ドーズ量１〜５×１０
¹⁵ｃｍ^-2の条件でほう素のイオン注入を行うことによっ
てベース取り出し領域１９を形成する。次に、温度約８
５０℃で、エミッタ領域６、コレクタ取り出し領域１
７、及びベース取り出し領域１９の不純物の活性化熱処
理を行う。

【００２５】次に、図３（Ｂ）に示すようにフォトレジ
スト５をマスクとして、加速エネルギー１００〜２００
ｋｅＶ、ドーズ量１×１０¹²〜１×１０¹³ｃｍ^-2の条件
でほう素のイオン注入を行ってベース領域７を形成す
る。

【００２６】次に、図３（Ｃ）に示すように、加速エネ
ルギー１０〜２０ｋｅＶ、ドーズ量１×１０¹²〜１×１
０¹³ｃｍ^-2の条件でベース領域７にほう素のイオン注入
を行うことによって、低加速エネルギー注入ベース領域
である一導電型の浅い半導体領域８を形成する。

【００２７】次に温度約８５０℃でベース不純物の活性
化熱処理を行い、バイポーラトランジスタが形成され
る。約８５０℃での熱処理においては、不純物のプロフ
ァイルはほとんど変動しないため、ベースのプロファイ
ルは、不純物導入時の加速エネルギーとドーズ量とで決
定される。

【００２８】図８は、本実施の形態により製造された図
１の構成の半導体装置における、Ｂ−Ｂ′断面の不純物
濃度プロファイル図である。図８の縦軸は不純物濃度を
示し、横軸は半導体基板の表面からの深さを示す。図８
中の破線２１ａは一導電型ベース領域７のみを拡散した
ときのプロファイルを示し、破線２１ｂは一導電型の浅
い半導体領域８のみを拡散したときのプロファイルを示
し、一点鎖線２２ａは逆導電型ウェル２のみを拡散した
ときのプロファイルを示す。

【００２９】図８に示すように、図１中のＢ−Ｂ′断面
のプロファイルは、高加速エネルギー（１００〜２００
ｋｅＶ）のイオン注入によって一導電型ベース領域（破
線２１ａ）を深く形成し、低加速エネルギー（１０〜２
０ｋｅＶ）のイオン注入によって、逆導電型ウェル２の
不純物濃度よりも不純物濃度が高い一導電型の半導体領
域８（破線２１ｂ）を浅く形成したものである。それに
より、０．６μｍ以下の深さで逆導電型ウェル２（一点
鎖線２２ａ）より一導電型不純物の不純物濃度が高くな
り、ベース表面部（０．２μｍ以下の部分）でベース領
域７の不純物濃度が低下するのを、浅い半導体領域８
（破線２１ｂ）で不純物濃度を補って、実線２１のよう
なプロファイルが得られる。これにより、ベース表面部
（０．２μｍ以下の部分）における反転現象を防ぐこと
ができる。

【００３０】以上のように本実施形態によれば、図９の
埋め込み領域２３、２４、エピタキシャル領域２５を形
成せずに、一導電型シリコン基板１の表面に形成された
逆導電型ウェル２にバイポーラトランジスタを形成し、
かつベース形成においてベース領域７を深くし、更にベ
ース領域７表面に一導電型の浅い半導体領域８を形成す
ることによって、ベース表面部における反転化を防ぎ、
耐圧を得ることが可能となる。このため製造コストを低
減し、かつバイポーラトランジスタの耐圧を向上させる
ことがでる。

【００３１】図４および５は、本発明の第３の実施形態
における半導体装置の製造方法を工程順に示す断面図で
ある。図４においてバイポーラトランジスタの構造は図
１と同様である。図１の構成と異なるのは、一導電型シ
リコン基板１のバイポーラトランジスタ以外の部分にＣ
ＭＯＳトランジスタを形成することである。

【００３２】まず、図４（Ａ）に示すように、一導電型
シリコン基板１表面に、公知の技術を用いて逆導電型ウ
ェル２及び一導電型ウェル３を形成する。厚さ約５００
ｎｍのフィールド酸化膜４を形成した後、厚さ約１３．
５ｎｍのゲート酸化膜１１とゲート電極１２を形成す
る。その後、逆導電型ＬＤＤ領域１３を備えたＬＤＤ構
造を有する逆導電型のソース、ドレイン領域１６を形成
すると同時に、逆導電型のエミッタ領域６と逆導電型の
コレクタ取り出し領域１７を形成する。また、一導電型
ＬＤＤ領域１４を有する一導電型のソース、ドレイン領
域１８を形成すると同時に、一導電型のベース取り出し
領域１９を形成する。

【００３３】次に、逆導電型ソース、ドレイン領域１
６、一導電型ソース、ドレイン領域１８、エミッタ領域
６、コレクタ取り出し領域１７、及びベース取り出し領
域１９の活性化熱処理を行う。これにより、Ｎ型ＭＯＳ
トランジスタのソース、ドレイン領域１６とエミッタ領
域６、コレクタ取り出し領域１７、及びＰ型ＭＯＳトラ
ンジスタのソース、ドレイン領域１８とベース取り出し
領域１９は、同じ不純物濃度で同じ深さの半導体領域と
なる。

【００３４】次に、図４（Ｂ）に示すように、フォトレ
ジスト５をマスクとして加速エネルギー１００〜２００
ｋｅＶ、ドーズ量１×１０¹²〜１×１０¹³ｃｍ^-2の条件
でほう素のイオン注入を行ってベース領域７を形成す
る。

【００３５】次に図５（Ａ）に示すように、加速エネル
ギー１０〜２０ｋｅＶ、ドーズ量１×１０¹²〜１×１０
¹³ｃｍ^-2程度の条件でほう素のイオン注入を行い、ベー
ス領域７表面に一導電型の浅い半導体領域８を形成す
る。一導電型の浅い半導体領域８の形成により、ベース
領域７表面の不純物濃度は逆導電型ウェル２の表面不純
物濃度よりも高くなる。

【００３６】次に温度約８５０℃でベース不純物の活性
化熱処理を行う。ベース不純物の活性化熱処理の温度
は、ＣＭＯＳトランジスタの特性の変動を防ぐため、Ｍ
ＯＳトランジスタのソース、ドレインの不純物活性化熱
処理の温度以下の温度で行う。

【００３７】最後に図５（Ｂ）に示すように、絶縁膜９
を形成した後、絶縁膜の所定箇所を開口して配線１０を
形成する。

【００３８】以上のように、エミッタ領域６とコレクタ
取り出し領域１７をＮ型ＭＯＳトランジスタのソース、
ドレイン領域１６と同じ不純物濃度、同じ深さで、かつ
ベース取り出し領域１９をＰ型ＭＯＳトランジスタのソ
ース、ドレイン領域１８と同じ不純物濃度、同じ深さで
形成し、ＭＯＳトランジスタのソース、ドレインの不純
物活性化熱処理後にベース７を形成する。それにより、
純粋ＣＭＯＳと全く同一の特性を持つＢｉＣＭＯＳを実
現することが可能となり、設計の効率化とコストの低減
化を図ることが可能となる。

【００３９】なお、第３の実施形態において、ベース不
純物の活性化熱処理を、ベース領域形成後に成長する絶
縁膜９の平坦化熱処理で同時に行っても良い。

【００４０】図６は、第４の実施形態における半導体装
置の製造方法を工程順に示す断面図である。本実施の形
態が第３の実施形態と異なるのは、一導電型の浅い半導
体領域８の形成方法である。

【００４１】まず、図６（Ａ）に示すように、一導電型
シリコン基板１表面に、公知の技術を用いて逆導電型ウ
ェル２及び一導電型ウェル３、厚さ約５００ｎｍのフィ
ールド酸化膜４、厚さ約１３．５ｎｍのゲート酸化膜１
１とゲート電極１２を形成する。次に、フォトレジスト
５をマスクとして、一導電型シリコン基板１に対して斜
めの角度（ＸおよびＹ）で不純物の注入を行い、一導電
型ＬＤＤ領域１４と一導電型の浅い半導体領域８を同時
に形成する。

【００４２】次に、図６（Ｂ）に示すように、公知の技
術を用いてサイドウォール１５を形成した後、逆導電型
ソース、ドレイン領域１６、一導電型ソース、ドレイン
領域１８の形成を行い、不純物の活性化熱処理を行った
後、フォトレジスト５をマスクとして不純物注入を行
い、ベース領域７を形成する。

【００４３】最後に図６（Ｃ）に示すように、絶縁膜９
および配線１０を形成する。

【００４４】不純物の斜め注入によりベース領域７表面
に浅い半導体領域８が形成され、ベース領域７表面の不
純物濃度が補われるため、ベース領域７の表面部の反転
現象を防ぎ、ベース７表面の不純物濃度で決定される耐
圧を向上させることができる。

【００４５】図７は、第５の実施形態における半導体装
置の製造方法を工程順に示す断面図である。本実施の形
態が第３の実施形態と異なるのは、一導電型の浅い半導
体領域８の形成方法である。

【００４６】まず、図７（Ａ）に示すように、一導電型
シリコン基板１表面に公知の技術を用いて逆導電型ウェ
ル２及び一導電型ウェル３、厚さ約５００ｎｍのフィー
ルド酸化膜４の形成を行い、フォトレジスト５をマスク
としてＰチャンネルＭＯＳトランジスタ領域とベース領
域に不純物の注入を行う。この注入により、一導電型の
浅い半導体領域８と、ＰチャンネルＭＯＳトランジスタ
表面のしきい値電圧を調整する浅い半導体領域２０が同
時に形成される。この注入は、ゲート酸化膜１１の汚染
を防ぐためにゲート酸化膜１１の形成前に行う。

【００４７】次に、図７（Ｂ）に示すように、公知の技
術を用いてゲート酸化膜１１、ゲート電極１２、サイド
ウォール１５、逆導電型ソース、ドレイン領域１６、一
導電型ソース、ドレイン領域１８の形成を行い、不純物
の活性化熱処理を行った後、フォトレジスト５をマスク
として不純物注入を行い、ベース領域７を形成する。

【００４８】

【発明の効果】本発明によれば、一導電型シリコン基板
の表面に形成された逆導電型のウェルにバイポーラトラ
ンジスタを形成し、かつベース形成において高加速エネ
ルギー注入によってベース幅を確保し、更に低加速エネ
ルギー注入を行うことによって、ベース層の表面不純物
濃度不足を補いベース表面部における反転化を防ぎ、耐
圧を得ることができる。

【００４９】また、本発明の製造方法によれば、従来の
ＢｉＣＭＯＳの製造工程にわずか１枚のマスクを追加す
ることで、従来必要としていた埋め込み層、エピタキシ
ャル層を不要にすることができ、製造コストを低減し、
かつバイポーラトランジスタの特性を向上させることが
可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における半導体装置の
断面構造図

【図２】本発明の第２の実施形態における半導体装置の
製造方法を示す工程図

【図３】本発明の第２の実施形態における半導体装置の
製造方法を示す工程図

【図４】本発明の第３の実施形態における半導体装置の
製造方法を示す工程図

【図５】本発明の第３の実施形態における半導体装置の
製造方法を示す工程図

【図６】本発明の第４の実施形態における半導体装置の
製造方法を示す工程図

【図７】本発明の第５の実施形態における半導体装置の
製造方法を示す工程図

【図８】本発明の製造方法により製造したバイポーラト
ランジスタの不純物濃度を示すプロファイル図

【図９】従来の製造方法による半導体装置の断面構造図

【図１０】従来の他の製造方法による半導体装置の断面
構造図

【図１１】従来の製造方法により製造したバイポーラト
ランジスタの不純物濃度を示すプロファイル図

【符号の説明】

１一導電型シリコン基板２逆導電型ウェル３一導電型ウェル４フィールド酸化膜５フォトレジスト６エミッタ領域７ベース領域８一導電型の浅い半導体領域９絶縁膜１０配線１１ゲート酸化膜１２ゲート電極１３逆導電型ＬＤＤ領域１４一導電型ＬＤＤ領域１５サイドウォール１６逆導電型ソース、ドレイン領域１７コレクタ取り出し領域１８一導電型ソース、ドレイン領域１９ベース取り出し領域２０しきい値電圧調整用の浅い半導体領域領域２１ベース領域の不純物濃度プロファイル２２コレクタ領域の不純物濃度プロファイル２３逆導電型埋め込み領域２４一導電型埋め込み領域２５エピタキシャル領域２６一導電型分離領域

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F003 AP04 BA23 BB01 BB02 BC00 BC01 BC05 BF03 BJ15 BM01 BP22 BP41 5F048 AA01 AA05 AA09 AA10 AC05 BC06 BD04 BE03 BH01 CA01 CA12 DA00 DA13 DA14 DA15 DA25 5F082 AA02 AA08 AA16 BA02 BA21 BA27 BC01 BC09 DA03 EA09 EA45

Claims

【特許請求の範囲】

【請求項１】一導電型シリコン基板の表面に形成され
バイポーラトランジスタのコレクタを成す逆導電型ウェ
ルと、前記逆導電型ウェルの表面に形成された一導電型
ベースと、前記一導電型ベースの表面に形成された逆導
電型エミッタと、前記ベースの表面に形成され前記逆導
電型ウェルよりも不純物濃度の高い一導電型の浅い半導
体領域とを具備することを特徴とする半導体装置。
【請求項２】一導電型シリコン基板の表面にバイポー
ラトランジスタのコレクタを成す逆導電型ウェルを形成
する工程と、前記逆導電型ウェルの表面に一導電型ベー
スを形成する工程と、前記一導電型ベースの表面に逆導
電型エミッタを形成する工程と、前記ベースの表面に前
記逆導電型ウェルよりも不純物濃度が高い一導電型の浅
い半導体領域を形成する工程とを具備することを特徴と
する半導体装置の製造方法。
【請求項３】一導電型シリコン基板の表面に各々バイ
ポーラトランジスタのコレクタとＰ型ＭＯＳトランジス
タのウェルを成す複数の逆導電型の第１ウェルを形成す
る工程と、前記シリコン基板の表面にＮ型ＭＯＳトラン
ジスタのウェルを成す一導電型の第２ウェルを形成する
工程と、前記第１ウェル表面に、前記Ｎ型ＭＯＳトラン
ジスタの逆導電型ソースおよび逆導電型ドレインを形成
すると同時に、前記Ｎ型ＭＯＳトランジスタのソースお
よびドレインと同じ不純物濃度で同じ深さの半導体領域
から成る逆導電型エミッタ及び逆導電型コレクタ取り出
し領域を形成する工程と、前記第２ウェル表面にＰ型Ｍ
ＯＳトランジスタの一導電型ソースおよび一導電型ドレ
インを形成すると同時に、前記第１ウェル表面に前記Ｐ
型ＭＯＳトランジスタのソースおよびドレインと同じ不
純物濃度で同じ深さの半導体領域から成る一導電型ベー
ス取り出し領域を形成する工程と、前記Ｎ型ＭＯＳトラ
ンジスタ及び前記Ｐ型ＭＯＳトランジスタのソースおよ
びドレインの不純物の活性化熱処理後に、前記第１ウェ
ル表面に一導電型ベースを形成する工程と、前記ベース
表面に前記第１ウェルよりも不純物濃度の高い一導電型
の浅い半導体領域を形成する工程とを具備することを特
徴とする半導体装置の製造方法。
【請求項４】ベース不純物の活性化熱処理を行う前に
絶縁膜を成長させる工程と、前記絶縁膜の平坦化熱処理
を行うことにより同時に前記ベース不純物の活性化も行
う工程とを具備することを特徴とする請求項３記載の半
導体装置の製造方法。
【請求項５】一導電型の浅い半導体領域を形成する工
程を、ベース形成用の不純物導入マスクを使用して行う
ことを特徴とする請求項３記載の半導体装置の製造方
法。
【請求項６】ＭＯＳトランジスタ部のゲート電極を形
成した後、サイドウォールを形成する前に不純物の斜め
注入によってＬＤＤ領域を形成すると同時に、前記不純
物の斜め注入によってバイポーラトランジスタ部のベー
ス領域に一導電型の浅い半導体領域を形成する工程を具
備することを特徴とする請求項３記載の半導体装置の製
造方法。
【請求項７】ＭＯＳトランジスタ部のゲート酸化膜を
形成する前に、しきい値電圧を調整するための一導電型
の浅い半導体領域を前記ＭＯＳトランジスタ部の表面に
形成すると同時に、バイポーラトランジスタ部の逆導電
型ウェル表面に選択的に一導電型の浅い半導体領域を形
成する工程を具備することを特徴とする請求項３記載の
半導体装置の製造方法。