JP3272596B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上にバ
イポーラトランジスタとＭＯＳＦＥＴとを搭載した半導
体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】従来より、半導体基板上にバイポーラト
ランジスタとＣＭＯＳＦＥＴとを搭載したＢｉＣＭＯＳ
半導体装置は、バイポーラトランジスタの高精度のアナ
ログ処理能力、高電流駆動力、高速動作等の長所と、Ｃ
ＭＯＳＦＥＴの高集積度、提唱非電力とを組み合わせて
高性能のＬＳＩを実現する技術として知られている。

【０００３】以下、半導体基板上にＢｉＣＭＯＳ型半導
体装置を有する半導体装置の従来の製造方法（例えば、
日経エレクトロニクス、1981.8.3、 P156-191）につい
て、図９（ａ）〜（ｆ）を参照しながら説明する。この
従来例では、バイポーラトランジスタとしてｎｐｎトラ
ンジスタ（領域Ｒnpn 内）を形成し、ＭＯＳＦＥＴとし
てｐＭＯＳＦＥＴ（領域Ｒmsp 内）を形成する場合の製
造工程を示している。

【０００４】まず、図９（ａ）に示すように、ｐ型不純
物がドープされた半導体基板３０１上に第１のフォトレ
ジストマスクＦr1を形成し、この第１のフォトレジスト
マスクＦr1を用いて、半導体基板３０１内にｎ型不純物
を拡散し、素子分離のためのウエル拡散層３０３及びｎ
ｐｎトランジスタのコレクタ拡散層３０４を形成する。

【０００５】次に、図９（ｂ）に示すように、例えば選
択酸化法を用いて熱酸化膜３０５を形成する。

【０００６】次に、図９（ｃ）に示すように、所定領域
を開口した第２のフォトレジストマスクＦr2を用いて、
ｐ型不純物イオンを注入し、ｐＭＯＳＦＥＴのしきい値
電圧を調節するためのチャネルドープ拡散層３０７を形
成する。

【０００７】次に、図９（ｄ）に示すように、所定領域
を開口した第３のフォトレジストマスクＦr3を用いて、
ｐ型不純物イオンを注入し、ｎｐｎトランジスタのベー
ス拡散層３０９を形成する。

【０００８】次に、図９（ｅ）に示すように、ｐＭＯＳ
ＦＥＴのゲート酸化膜３１０及び多結晶シリコンゲート
３１１を形成する。

【０００９】次に、第４のフォトレジストマスクＦr4を
用いて、ｎ型不純物イオンを注入し、ｎｐｎトランジス
タのエミッタ拡散層３１３を形成する。

【００１０】次に、図９（ｆ）に示すように、第５のフ
ォトレジストマスクＦr5を用いて、ｐ型不純物イオンを
注入し、ｐＭＯＳＦＥＴのソース・ドレイン拡散層３１
５を形成する。

【００１１】以上の工程により全拡散層の形成が終了
し、各端子に金属電極を形成すると各半導体装置が完成
する。

【００１２】

【発明が解決しようとする課題】しかしながら、上記し
た従来のＢｉＣＭＯＳ半導体装置の製造方法によると、
図９（ｃ）に示すｎｐｎトランジスタの真性ベース層３
０９を形成する工程と、図９（ｂ）に示すｐＭＯＳＦＥ
Ｔのしきい値電圧制御のためのチャネルドープ拡散層３
０７を形成する工程とでは、同じｐ型不純物を注入する
にもかかわらず第２及び第３のフォトレジストマスクＦ
r2，Ｆr3が必要で、イオン注入工程も連続して２回必要
である。そのため、この２つの工程を同時に行なうこと
が考えられる。しかし、ｎｐｎトランジスタの真性ベー
ス拡散層３０９は不純物濃度をある程度高くしかつある
程度の深さをもたせないとコレクタ・エミッタ間のパン
チスルーを防ぐことができず、一方、ｐＭＯＳＦＥＴの
チャネルドープ拡散層３０７はｐＭＯＳＦＥＴの埋め込
みチャネルを形成するための層であるから、それほど高
濃度にあるいは深く形成することはできない。したがっ
て、両者を同時に動位置のフォトレジストマスクを用い
て形成することは困難であった。

【００１３】一方、ｐＭＯＳＦＥＴにおいて、トランジ
スタの微細化が進むにつれ、ソース・ドレイン間のパン
チスルーが大きな問題となる。ｎｐｎ形トランジスタの
特性に影響を与えることなくこれを防止するためにはＭ
ＯＳＦＥＴのチャネル下の不純物濃度を高くする必要が
ある。そのためには、チャネル下にウエル拡散層３０３
（バックゲート）と同じ型の不純物を拡散したパンチス
ルーストッパ拡散層を形成しなければならないが、その
工程を追加するとさらに工程数が増大する虞れがある。

【００１４】このため、半導体装置の製造に要する工程
数が増えるとともに製造コストが増加するという問題が
あった。

【００１５】また、第２の問題として、トランジスタの
微細化が進み、ＭＯＳＦＥＴ同士の距離が短くなるにつ
れ、ＭＯＳＦＥＴと他のＭＯＳＦＥＴとの間に生じる寄
生ＭＯＳＦＥＴが導通するおそれがある。すなわち、２
つのＭＯＳＦＥＴ間に存在する素子分離である熱酸化膜
３０５がゲート絶縁膜として機能するような寄生ＭＯＳ
ＦＥＴが生じて、思いがけない電流が発生する虞れがあ
った。この問題を解決するには寄生ＭＯＳＦＥＴのチャ
ネル部に相当するＭＯＳＦＥＴの活性領域の外側にチャ
ネルストッパ層を形成する必要があるが、チャネルスト
ッパ層を別途形成しようとすると、トランジスタの製造
に要する工程数が増えるとともに製造コストが増加する
という問題が生じる。

【００１６】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、同じ半導体基板上にバイポーラトラ
ンジスタとＭＯＳＦＥＴとを搭載した半導体装置におい
て、各トランジスタの機能を適正に発揮し得るような各
層の構成とその構成を少ない工程数で実現することにあ
る。

【００１７】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板に、各々縦型バイポーラトランジスタ構造を
有する第１のバイポーラトランジスタ及び第２のバイポ
ーラトランジスタと、ＭＯＳＦＥＴとが少なくとも搭載
された半導体装置であって、上記第１のバイポーラトラ
ンジスタは、上記半導体基板内に第１導電型不純物をド
ープしてなるコレクタ層と、該コレクタ層に取り囲まれ
る領域に第２導電型不純物をドープしてなる真性ベース
層と、該真性ベース層に取り囲まれる領域に第１導電型
不純物をドープしてなるエミッタ層とを有し、上記第２
のバイポーラトランジスタは、上記半導体基板内に第２
導電型不純物をドープしてなるコレクタ層と、該コレク
タ層に取り囲まれる領域かつ上記第１のバイポーラトラ
ンジスタの真性ベース層よりも浅い領域に第１導電型不
純物をドープしてなる真性ベース層と、該真性ベース層
に取り囲まれる領域に第２導電型不純物をドープしてな
るエミッタ層とを有し、上記ＭＯＳＦＥＴは、上記半導
体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜
の上に形成されたゲート電極と、上記半導体基板内で上
記ゲート電極の両側方の領域に第１導電型不純物をドー
プしてなるソース・ドレイン層と、上記半導体基板の表
面付近で上記ソース・ドレイン層間の領域に形成された
第１導電型の第１半導体層と、上記半導体基板内で上記
ソース・ドレイン層及び上記第１半導体層の下方の領域
に形成された第２導電型の第２半導体層とを有し、上記
第１半導体層は、上記第２のバイポーラトランジスタの
真性ベース層内と同じ深さ及び濃度で第１導電型不純物
をドープして形成され、上記第２半導体層は、上記第１
のバイポーラトランジスタの真性ベース層内と同じ深さ
及び同じ濃度で第２導電型不純物をドープして形成さ
れ、上記第１半導体層及び第２半導体層の不純物導入領
域が互いにオーバーラップするようにドープされてい
る。

【００１８】これにより、ＭＯＳＦＥＴの第１半導体層
と第２半導体層とに亘る領域において、第１導電型不純
物と第２導電型不純物の濃度とがほぼ等しくなる付近の
領域がＭＯＳＦＥＴの動作時にチャネルとして機能す
る。また、第２半導体層のうち奥方の第２導電型不純物
の濃度の高い領域がパンチスルーストッパとして機能す
る。したがって、埋め込みチャネルを有ししきい値電圧
の低い低電圧動作型のＭＯＳＦＥＴとなるので、半導体
装置の集積度が高くなっても消費電力や発熱量が抑制さ
れる。しかも、各バイポーラトランジスタの特性には悪
影響を与えることがない。さらに、このような構成とす
ることで、第１，第２のバイポーラトランジスタの真性
ベース層を形成する工程を利用してＭＯＳＦＥＴのパン
チスルーストッパと埋め込みチャネルとを形成すること
ができ、少ない工程数とマスク数とによって製造し得る
ために、製造コストも低減されることになる。

【００１９】上記ＭＯＳＦＥＴの第１半導体層及び第２
半導体層内では、上記第１導電型不純物の濃度のピーク
位置が上記第２導電型不純物のピーク位置よりも浅く、
上記半導体基板の表面付近では第１導電型不純物の濃度
の方が濃く、奥方に向かうにつれて第１導電型不純物の
濃度が連続的に減小し第２導電型不純物の濃度が連続的
に増大するように変化していることが好ましい。

【００２０】上記ＭＯＳＦＥＴの第１半導体層の第１導
電型不純物の濃度と、第２半導体層の第２導電型不純物
の濃度とが等しくなる境界が、上記半導体基板の表面か
ら深さ５０〜３００ｎｍの範囲内のいずれかの位置にあ
るように構成することが好ましい。

【００２１】上記第１のバイポーラトランジスタの真性
ベース層における第２導電型不純物の濃度と、上記第２
のバイポーラトランジスタの真性ベース層における第１
導電型不純物の濃度とは、いずれも１×１０17〜１×１
０19／ｃｍ3 の範囲であることが好ましい。

【００２２】上記半導体基板上に上記ＭＯＳＦＥＴを取
り囲むように形成された絶縁膜からなる素子分離と、上
記半導体基板における上記素子分離の下方の領域の少な
くとも一部に上記ＭＯＳＦＥＴの第２半導体層と同じ深
さ及び同じ濃度で第２導電型不純物をドープしてなるチ
ャネルストッパ層とをさらに備えることにより、チャネ
ルストッパの機能によって寄生ＭＯＳＦＥＴの発生が抑
制されるので、信頼性の高いかつ消費電力の少ない半導
体装置が得られる。

【００２３】上記半導体基板に、上記ＭＯＳＦＥＴと同
じ導電型でしきい値電圧が上記ＭＯＳＦＥＴよりも高い
同導電型高しきい値ＭＯＳＦＥＴをさらに設け、上記同
導電型高しきい値ＭＯＳＦＥＴが、上記半導体基板上に
形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成
されたゲート電極と、上記半導体基板内で上記ゲート電
極の両側方の領域に第１導電型不純物をドープしてなる
ソース・ドレイン層と、上記半導体基板内で上記ゲート
電極及び上記ソース・ドレイン層の下方の領域の一部に
上記ＭＯＳＦＥＴの第２半導体層と同じ深さ及び同じ濃
度で第２導電型不純物をドープしてなる第２導電型の第
３半導体層とを有することにより、しきい値電圧の異な
る２種類のＭＯＳＦＥＴが設けられているので、回路特
性に応じたＭＯＳＦＥＴの構造の選択が可能になる。し
かも、各バイポーラトランジスタの真性ベース層を形成
する工程を利用して、しきい値電圧の異なる２種類のＭ
ＯＳＦＥＴを形成できる構造となっているので、製造コ
ストが極めて低減されることになる。

【００２４】上記半導体基板上に上記ＭＯＳＦＥＴ及び
同導電型高しきい値ＭＯＳＦＥＴを取り囲むように形成
された絶縁膜からなる素子分離と、上記半導体基板にお
ける上記素子分離の下方の領域の少なくとも一部に上記
ＭＯＳＦＥＴの第２半導体層と同じ深さ及び同じ濃度で
第２導電型不純物をドープしてなるチャネルストッパ層
とをさらに備えることができる。

【００２５】上記半導体基板に、上記ＭＯＳＦＥＴとは
異なる導電型でしきい値電圧が相異なる逆導電型高しき
い値ＭＯＳＦＥＴ及び逆導電型低しきい値ＭＯＳＦＥＴ
をさらに設け、上記逆導電型低しきい値ＭＯＳＦＥＴ
は、上記半導体基板上に形成されたゲート絶縁膜と、該
ゲート絶縁膜の上に形成されたゲート電極と、上記半導
体基板内で上記ゲート電極の両側方の領域に第２導電型
不純物をドープしてなるソース・ドレイン層と、上記半
導体基板内で上記ゲート電極及びソース・ドレイン領域
の下方の領域に形成された第１導電型の第４半導体層と
を有し、上記逆導電型高しきい値ＭＯＳＦＥＴは、上記
半導体基板上に形成されたゲート絶縁膜と、該ゲート絶
縁膜の上に形成されたゲート電極と、上記半導体基板内
で上記ゲート電極の両側方の領域に第２導電型不純物を
ドープしてなるソース・ドレイン層と、上記半導体基板
内で上記ゲート電極及びソース・ドレイン層の下方の領
域に形成された第１導電型の第５半導体層とを有し、該
第５半導体層を取り囲むように上記逆導電型低しきい値
ＭＯＳＦＥＴの第４半導体層と同じ半導体層が形成され
ていることにより、２種類のしきい値電圧を有するｎＭ
ＯＳＦＥＴとｐＭＯＳＦＥＴとが設けられているので、
極めて利用価値の高いＢｉＣＭＯＳ型半導体装置が得ら
れることになる。

【００２６】上記半導体基板上に上記ＭＯＳＦＥＴ，同
導電型高しきい値ＭＯＳＦＥＴ，逆導電型高しきい値Ｍ
ＯＳＦＥＴ及び逆導電型低しきい値ＭＯＳＦＥＴを取り
囲むように形成された絶縁膜からなる素子分離と、上記
半導体基板における上記ＭＯＳＦＥＴ及び同導電型高し
きい値ＭＯＳＦＥＴに隣接する上記素子分離の下方の領
域の少なくとも一部に上記ＭＯＳＦＥＴの第２半導体層
と同じ深さ及び濃度で第２導電型不純物をドープしてな
る第１のチャネルストッパ層と、上記半導体基板におけ
る上記各逆導電型ＭＯＳＦＥＴに隣接する上記素子分離
の下方の領域の少なくとも一部に上記逆導電型低しきい
値ＭＯＳＦＥＴの第４半導体層と同じ深さ及び同じ濃度
で第１導電型不純物をドープしてなる第２のチャネルス
トッパ層とをさらに備えることができる。

【００２７】上記第１導電型をｐ型とし、上記第２導電
型をｎ型とすることにより、第１のバイポーラトランジ
スタがｐｎｐトランジスタとなり、第２のバイポーラト
ランジスタがｎｐｎトランジスタとなり、ＭＯＳＦＥＴ
がｐＭＯＳＦＥＴになる。その場合、特にｎｐｎトラン
ジスタの真性ベース層がｐｎｐトランジスタの真性ベー
ス層よりも浅くなる。したがって、より大きな電流利得
が要求されるｎｐｎトランジスタの真性ベース層が浅め
に形成できるので、バイポーラトランジスタの特性には
ほとんど悪影響を与えることがない。一方、ｐＭＯＳＦ
ＥＴは、特に埋め込みチャネルを設けることで特性が向
上する。したがって、本発明の作用が顕著に得られるこ
とになる。

【００２８】本発明の第１の半導体装置の製造方法は、
半導体基板に、各々縦型バイポーラトランジスタ構造を
有する第１のバイポーラトランジスタ及び第２のバイポ
ーラトランジスタと、ＭＯＳＦＥＴとが少なくとも搭載
された半導体装置の製造方法であって、上記半導体基板
内に、上記第１のバイポーラトランジスタの第１導電型
のコレクタ層と、上記第２のバイポーラトランジスタの
第２導電型のコレクタ層と、上記ＭＯＳＦＥＴの第２導
電型の活性領域とを形成する第１の工程と、上記第１の
バイポーラトランジスタの上記コレクタ層に囲まれる領
域と上記ＭＯＳＦＥＴの活性領域とに第２導電型不純物
を同時に注入する第２の工程と、上記第２のバイポーラ
トランジスタの上記コレクタ層に囲まれる領域と上記Ｍ
ＯＳＦＥＴの活性領域内の上記第２導電型不純物が注入
された領域とに、上記第２の工程における注入エネルギ
ーよりも小さい注入エネルギーで第１導電型不純物を同
時に注入する第３の工程と、上記ＭＯＳＦＥＴの活性領
域内の上記第１及び第２の不純物が注入された領域の上
にゲート電極を形成する第４の工程とを少なくとも備え
ている。

【００２９】この方法により、第２の工程と第３の工程
による２つの工程で、各バイポーラトランジスタの真性
ベース層が形成されるとともに、ＭＯＳＦＥＴのゲート
電極の下方における半導体基板内で、表面付近には第１
導電型不純物の濃度が濃い層が形成され、その下方には
第２導電型不純物の濃度が濃い層が形成される。そし
て、第１導電型不純物と第２導電型不純物の濃度がほぼ
等しい部分が埋め込みチャネルとなり、下方の第２導電
型不純物の濃度が濃い層がパンチスルーストッパとな
る。したがって、同じ構造を得ようとすると３つの工程
及びフォトマスクが必要となる従来の製造方法に比べ、
フォトマスク数及び工程数を低減することができ、製造
コストを低減することができる。

【００３０】上記第２及び第３の工程では、上記半導体
基板内における上記ＭＯＳＦＥＴのゲート電極下方の領
域の不純物濃度が、上記第１導電型不純物の濃度のピー
ク位置が上記第２導電型不純物のピーク位置よりも浅
く、上記半導体基板の表面付近では第１導電型不純物の
濃度の方が濃く、奥方に向かうにつれて第１導電型不純
物の濃度が連続的に減小し第２導電型不純物の濃度が連
続的に増大するように変化するように行なうことが好ま
しい。

【００３１】上記第２及び第３の工程では、上記第１の
バイポーラトランジスタの真性ベース層における第２導
電型不純物の濃度と、上記第２のバイポーラトランジス
タの真性ベース層における第１導電型不純物の濃度と
が、いずれも１×１０17〜１×１０19ｃｍ-3の範囲にな
るように行なうことが好ましい。

【００３２】上記第２の工程では、上記半導体基板内で
上記ＭＯＳＦＥＴの活性領域を取り囲む素子分離領域の
少なくとも一部に第２導電型不純物を同時に注入するこ
とにより、素子分離の下方に位置する半導体基板内の領
域にチャネルストッパが形成される。製造工程やマスク
数の増大を招くことなく、寄生ＭＯＳＦＥＴの発生を防
止できる構造をもった半導体装置を形成することができ
る。

【００３３】上記第１の工程では、上記半導体基板内
に、上記ＭＯＳＦＥＴと同じ導電型でしきい値電圧が上
記ＭＯＳＦＥＴよりも高い同導電型高しきい値ＭＯＳＦ
ＥＴの活性領域を形成し、上記第２の工程では、上記各
ＭＯＳＦＥＴの活性領域に第２導電型不純物を同時に注
入する一方、上記第３の工程では、上記同導電型高しき
い値ＭＯＳＦＥＴの活性領域には第１導電型不純物を注
入しないことにより、同導電型高しきい値ＭＯＳＦＥＴ
のゲート下方における半導体基板内では表面付近に第１
導電型の領域が形成されず、埋め込みチャネルは形成さ
れないことから、しきい値電圧が高くなる。したがっ
て、マスク数及び製造工程数の増大を招くことなく、し
きい値電圧の異なる２種類のＭＯＳＦＥＴを備えた半導
体装置を形成することができる。

【００３４】上記第２の工程では、上記半導体基板内で
上記ＭＯＳＦＥＴ及び同導電型高しきい値ＭＯＳＦＥＴ
の活性領域を取り囲む素子分離領域の少なくとも一部に
第２導電型不純物を同時に注入することができる。

【００３５】上記第１の工程では、上記半導体基板内
に、上記ＭＯＳＦＥＴとは異なる導電型でしきい値電圧
が相異なる逆導電型高しきい値ＭＯＳＦＥＴ及び逆導電
型低しきい値ＭＯＳＦＥＴの活性領域を形成し、上記各
逆導電型ＭＯＳＦＥＴの活性領域内にそれぞれ第１導電
型不純物を注入する工程をさらに備え、上記第３の工程
では、上記逆導電型高しきい値ＭＯＳＦＥＴ側の活性領
域内のみに第１導電型不純物を同時に注入することによ
り、逆導電型高しきい値ＭＯＳＦＥＴと逆導電型低しき
い値ＭＯＳＦＥＴとでは、ゲート電極の下方における半
導体基板内の第１導電型不純物の濃度が異なることで、
しきい値電圧が互いに異なる構成となる。したがって、
極めて少ない工程数及びマスク数により、しきい値電圧
が異なる２種類のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを
備えた半導体装置を形成することができる。

【００３６】上記第２の工程では、上記半導体基板内で
上記ＭＯＳＦＥＴ及び同導電型高しきい値ＭＯＳＦＥＴ
の活性領域を取り囲む素子分離領域の少なくとも一部に
も第２導電型不純物を同時に注入し、上記各逆導電型Ｍ
ＯＳＦＥＴの共通の活性領域内に第１導電型不純物を注
入する工程では、上記半導体基板内で上記逆導電型高し
きい値ＭＯＳＦＥＴ及び逆導電型低しきい値ＭＯＳＦＥ
Ｔの活性領域を取り囲む素子分離領域の少なくとも一部
に第２導電型不純物を同時に注入することができる。

【００３７】上記第１導電型をｐ型とし、上記第２導電
型をｎ型とすることにより、半導体装置が少ない工程数
及びマスク数で形成されることになる。

【００３８】本発明の第２の半導体装置の製造方法は、
半導体基板に、各々縦型バイポーラトランジスタ構造を
有する第１のバイポーラトランジスタ及び第２のバイポ
ーラトランジスタと、ＭＯＳＦＥＴとが少なくとも搭載
された半導体装置の製造方法であって、上記半導体基板
内に、上記第１のバイポーラトランジスタの第１導電型
のコレクタ層と、上記第２のバイポーラトランジスタの
第２導電型のコレクタ層と、上記ＭＯＳＦＥＴの第２導
電型の活性領域とを形成する第１の工程と、上記第２の
バイポーラトランジスタの上記コレクタ層に囲まれる領
域に第１導電型不純物を注入して、上記第２のバイポー
ラトランジスタの真性ベース層を形成する第２の工程
と、上記ＭＯＳＦＥＴのゲート絶縁膜とゲート電極とを
形成する第３の工程と、上記第１のバイポーラトランジ
スタの上記コレクタ層に囲まれる領域と上記ＭＯＳＦＥ
Ｔの上記活性領域内で上記ゲート電極の両側方に位置す
る領域とに、第２導電型不純物を少なくとも上記ＭＯＳ
ＦＥＴのソース側とドレイン側とに傾いた２方向から同
時に注入して、上記第１のバイポーラトランジスタの真
性ベース層と上記ＭＯＳＦＥＴのポケット注入層とを形
成する第４の工程とを少なくとも備えている。

【００３９】この方法により、第４の工程における不純
物イオンの注入方向の傾き角を調整することで、ポケッ
ト注入層の横方向の広がりが変化してＭＯＳＦＥＴのし
きい値電圧が適度に調整されるとともに、ポケット注入
層がパンチスルーストッパとして機能する。したがっ
て、２つの工程数及びマスク数のみで製造コストを増大
させることなく、各バイポーラの真性ベース拡散層と、
パンチスルーストッパ及びしきい値制御機能とを有する
ＭＯＳＦＥＴのポケット注入層とを形成することができ
る。

【００４０】

【発明の実施の形態】（第１の実施形態） 以下、第１の実施形態における半導体装置及びその製造
方法について、図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）を参照しながら説明する。

【００４１】図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）には、縦型のｐｎｐトランジスタ（領域Ｒpnp
内）と、縦型のｎｐｎトランジスタ（領域Ｒnpn 内）
と、ｐＭＯＳＦＥＴ（領域Ｒmsp 内）とを形成する場合
の実施形態である。

【００４２】まず、図１（ａ）に示すように、比抵抗が
例えば１０〜２０Ω・ｃｍのｐ型の半導体基板１０１内
の所定領域内にｎ型不純物イオン例えば砒素イオンを６
０ｋｅＶ，１×１０15／ｃｍ2 の条件で注入した後、例
えば９００℃の温度下において３０分程度の熱処理を行
なうことにより、ｎ型埋め込み層１０２を形成し、その
後、比抵抗１Ω・ｃｍ，厚さ２．５μｍ程度のｎ型エピ
タキシャル層１０３を形成する。

【００４３】その後、所定領域を開口した第１のフォト
レジストマスクＦr1を用いて、ｐ型不純物イオン例えば
ホウ素イオン（Ｂ+ ）を１５０ｋｅＶ，２×１０12／ｃ
ｍ2の条件で注入し、素子分離のためのウエル拡散層１
０５と、ｐｎｐトランジスタのコレクタ拡散層１０６と
を形成する。

【００４４】次に、図１（ｂ）に示すように、基板上
に、選択酸化法により厚さ３５０ｎｍ程度の素子分離と
なる熱酸化膜１０７を形成する。さらに、所定領域を開
口した第２のフォトレジストマスクＦr2を用いて、ｎ型
不純物イオン例えば燐イオン（Ｐ+ ）を１２０ｋｅＶ，
１．５×１０13／ｃｍ2 の条件で、図１０（ｂ）に示す
濃度分布になるように注入し、ｐｎｐトランジスタの真
性ベース拡散層１０９とｐＭＯＳＦＥＴのパンチスルー
ストッパ及びしきい値制御部としての機能を有するＰＴ
−ＶＴ拡散層１１０とを形成する。

【００４５】次に、図１（ｃ）に示すように、所定領域
を開口した第３のフォトレジストマスクＦr3を用いて、
ｐ型不純物イオン例えばホウ素イオン（Ｂ+ ）を３０ｋ
ｅＶ，１．５×１０13／ｃｍ2 の条件で、図１０（ａ）
に示す濃度分布になるように注入し、ｎｐｎトランジス
タの真性ベース拡散層１１２及びｐＭＯＳＦＥＴのチャ
ネルドープ拡散層１１３を形成する。

【００４６】次に、図２（ａ）に示すように、厚さ１５
ｎｍ程度のゲート酸化膜１１４で基板の表面を被覆した
後、ｎ型多結晶シリコンゲート１１５を形成する。さら
に所定領域を開口した第４のフォトレジストマスクＦr4
を用いて、ｎ型不純物イオン例えば砒素イオン（Ａｓ+
）を４０ｋｅＶ，１×１０16／ｃｍ2 の条件で注入
し、ｎｐｎトランジスタのエミッタ拡散層１１７及びコ
レクタコンタクト拡散層１１８と、ｐｎｐトランジスタ
のベースコンタクト拡散層１１９とを形成する。

【００４７】次に、図２（ｂ）に示すように、所定領域
を開口した第５のフォトレジストマスクＦr5を用いて、
ｐ型不純物イオン例えばフッ化ホウ素イオン（ＢＦ2+）
を４０ｋｅＶ，３×１０15／ｃｍ2 の条件で注入し、ｐ
ｎｐトランジスタのエミッタ拡散層１２１及びコレクタ
コンタクト拡散層１２２と、ｎｐｎトランジスタのベー
スコンタクト拡散層１２３と、ｐＭＯＳＦＥＴのソース
・ドレイン拡散層１２４とを形成する。

【００４８】最後に、図２（ｃ）に示すように、基板の
全面上に保護膜１２５を形成し、金属電極１２６を形成
することにより、各トランジスタが完成する。

【００４９】なお、上記図１（ｂ）及び図１（ｃ）に示
す工程において導入される不純物の濃度は、いずれも場
合も１×１０17〜１×１０19／ｃｍ3 程度が好ましい。

【００５０】ここで、上記製造工程によって形成される
各トランジスタの各層における不純物濃度について説明
する。ｐｎｐトランジスタのコレクタ拡散層１０６にお
けるｐ型不純物の濃度をＤp0とし、ｎ型エピタキシャル
層１０３に当初導入されたｎ型不純物の濃度をＤn0と
し、図１（ｂ）に示す工程において導入されたｎ型不純
物（燐）の濃度をＤn1とし、図１（ｃ）に示す工程にお
いて導入されたｐ型不純物（ホウ素）の濃度をＤp1と
し、図２（ａ）に示す工程において導入されたｎ型不純
物（砒素）の濃度をＤn2とし、図２（ｂ）に示す工程に
おいて導入されたｐ型不純物（ＢＦ2 ）の濃度をＤp2と
すると、各層における実効的な不純物濃度は以下のよう
に表される。 ｐｎｐトランジスタ エミッタ拡散層１２１ ：Ｄp2＋Ｄp0−Ｄn1 真性ベース拡散層１０９ ：Ｄn1−Ｄp0 ベースコンタクト拡散層１１９ ：Ｄn2＋Ｄn1−Ｄp0 コレクタ拡散層１０６ ：Ｄp0 コレクタコンタクト拡散層１２２ ：Ｄp2＋Ｄp0 ｎｐｎトランジスタ エミッタ拡散層１１７ ：Ｄn2＋Ｄn0−Ｄp1 真性ベース拡散層１１２ ：Ｄp1−Ｄn0 ベースコンタクト拡散層１２３ ：Ｄp2＋Ｄp1−Ｄn0 コレクタ拡散層（１０３） ：Ｄn0 コレクタコンタクト拡散層１１８ ：Ｄn2＋Ｄn0 ｐＭＯＳＦＥＴ チャネルドープ拡散層１１３ ：Ｄp1−Ｄn1−Ｄn0 ＰＴ−ＶＴ拡散層１１０ ：Ｄn1＋Ｄn0−Ｄp1 ソース・ドレイン拡散層１２４ ：Ｄp2＋Ｄp1−Ｄn1−Ｄn0 ただし、図１（ｃ）に示す工程における不純物イオンの
注入エネルギーは、上記図１（ｂ）に示す工程における
不純物イオンの注入エネルギーよりもかなり小さいの
で、ｎｐｎトランジスタの真性ベース拡散層１１２の深
さは、ｐｎｐトランジスタの真性ベース拡散層１０９の
深さよりも浅くなる。また、ｐＭＯＳＦＥＴのＰＴ−Ｖ
Ｔ拡散層１１０とチャネルドープ拡散層１１３とに亘る
領域において、各領域１０９，１１０に注入される不純
物の濃度は同じであるが、不純物濃度のピーク位置が異
なる。すなわち、図１０（ａ），（ｂ）に示すように、
ＰＴ−ＶＴ拡散層１１０に注入されたｎ型不純物（燐）
の濃度のピーク位置は、チャネルドープ拡散層１１３に
注入されたｐ型不純物（ホウ素）の濃度のピーク位置よ
りも深い。

【００５１】したがって、図１０（ｃ）に示すように、
ｐ型不純物の実効的な濃度（Ｄp1−Ｄn1−Ｄn0）の値は
基板の表面付近では濃いがピーク位置を過ぎた後は薄く
なり、やがてマイナスになるように変化する。一方、ｎ
型不純物の実効的な濃度（Ｄn1＋Ｄn0−Ｄp1）の変化は
その逆になる。すなわち、基板の表面付近の領域にホウ
素の濃度が濃い部分が形成され、その後、ホウ素の濃度
が減小し次第に燐の濃度が上昇する。したがって、基板
の表面付近の領域に薄い第１半導体層であるｐ型領域が
形成された後、その下方に第２半導体層であるｎ型領域
が形成され、両者の境界付近ではｐ型不純物の濃度とｎ
型不純物の濃度とが等しくなる。この両者の濃度がほぼ
等しくなる付近の領域がｐＭＯＳＦＥＴの作動時におけ
るチャネルとして機能する。つまり、埋め込みチャネル
が形成されており、特性の良好なｐＭＯＳＦＥＴが得ら
れる。

【００５２】なお、ｐＭＯＳＦＥＴのしきい値電圧を適
正範囲に維持するためには、ｐ型不純物の濃度とｎ型不
純物の濃度とがほぼ等しい部分の深さが、５０〜３００
ｎｍであることが好ましい。

【００５３】また、ｎｐｎトランジスタの真性ベース拡
散層１１２の深さは小さくできるので、高い電流利得を
得ることが可能である。一方、ｐｎｐトランジスタの真
性ベース拡散層１０９の深さはやや深いが、ｐｎｐトラ
ンジスタについてはコレクタ拡散層１０６におけるｐ型
不純物の濃度を調整することにより、ベース幅を適度に
形成し得るので、良好な特性が得られる。したがって、
バイポーラトランジスタの特性には影響を与えることは
ない。

【００５４】以上のように、本実施形態によれば、図１
（ｂ）に示す工程においてｐｎｐトランジスタの真性ベ
ース拡散層１０９とｐＭＯＳＦＥＴのＰＴ−ＶＴ拡散層
１１０とを同一のフォトレジストマスクＦr2を用いて形
成し、さらに、図１（ｃ）に示す工程においてｎｐｎト
ランジスタの真性ベース拡散層１１２とｐＭＯＳＦＥＴ
のチャネルドープ拡散層１１３とを同一のフォトレジス
トマスクＦr3を用いて形成している。一方、図９（ａ）
〜（ｆ）に示す従来のＢｉＣＭＯＳ半導体装置の製造工
程においては、ｐｎｐトランジスタを形成する工程を示
していないが、ｐｎｐトランジスタの真性ベース拡散層
を形成しようとすると、図９（ｃ），（ｄ）に示す工程
の他に別途１工程必要となるので、フォトレジストマス
ク数及び工程数が最低限３つ必要となる。

【００５５】それに対し、本実施形態では、図１
（ｂ），（ｃ）に示す２つの工程によって、ｐｎｐトラ
ンジスタの真性ベース拡散層１０９と、ｎｐｎトランジ
スタの真性ベース拡散層１１２と、ｐＭＯＳＦＥＴのチ
ャネルドープ拡散層１１３及びＰＴ−ＶＴ拡散層１１０
とを形成することができる。そして、第２，第３のフォ
トレジストマスクＦr2，Ｆr3という２つのマスクだけ
で、この４つの拡散層１０９，１１２，１１３，１１０
を形成することができる。よって、ｐＭＯＳＦＥＴの工
程数の低減ひいては製造コストの低減を図ることができ
る。

【００５６】なお、本実施形態における製造プロセスに
おいて、酸化膜を形成する際には熱酸化法の代わりにＣ
ＶＤ法を用いてもよく、特にバイポーラトランジスタの
コレクタ及びベースのコンタクト層を形成するためにイ
オン注入法を用いる代わりに熱拡散法を用いてもよいこ
とはいうまでもない。また、このコンタクト拡散層は必
ずしも必要ではない。

【００５７】（第２の実施形態） 次に、第２の実施形態におけるトランジスタについて、
図３を参照しながら説明する。図３は、本実施形態にお
ける製造工程中の１つの工程を示す断面図であって、上
述の第１の実施形態における図１（ｂ）に示す工程に相
当する工程を示している。

【００５８】本実施形態では、まず、第１の実施形態に
おける図１（ａ）に示す工程と同じ工程を行なった後、
図３に示す工程を行なう。すなわち、基板上に選択酸化
法により厚さ３５０ｎｍ程度の素子分離となる熱酸化膜
１０７を形成した後、所定領域を開口した第２のフォト
レジストマスクＦr2を形成する。その際、第２のフォト
レジストマスクＦr2中において、ｐＭＯＳＦＥＴ形成領
域Ｒmsp の両側の熱酸化膜１０７上の一部にも開口を形
成しておく。そして、この第２のフォトレジストマスク
Ｆr2を用いて、ｎ型不純物イオン例えば燐イオン（Ｐ+
）を１２０ｋｅＶ，１．５×１０13／ｃｍ2 の条件で
注入し、ｐｎｐトランジスタの真性ベース拡散層１０９
と、ｐＭＯＳＦＥＴのＰＴ−ＶＴ拡散層１１０と、チャ
ネルストッパ拡散層１２７とを形成する。

【００５９】その後は、第１の実施形態における図１
（ｃ）及び図２（ａ）〜（ｃ）と同じ工程を行なう。

【００６０】本実施形態によれば、第１の実施形態と全
く変わらない工程数でＢｉＣＭＯＳ半導体装置を形成し
ながら、図３に示す工程における第２のフォトレジスト
マスクＦr2の形状を第１の実施形態における形状と少し
変えるだけで、ｐＭＯＳＦＥＴの両側の素子分離領域内
にｎ型不純物を拡散させて、チャネルストッパ拡散層１
２７を形成することができる。

【００６１】したがって、上記第１の実施形態と同じ効
果を発揮できるに加えて、工程数の増大を招くことな
く、ｐＭＯＳＦＥＴの両側の熱酸化膜１０７がゲート酸
化膜として機能するような寄生ＭＯＳＦＥＴの発生を有
効に防止することができる。

【００６２】なお、本実施形態ではチャネルストッパ拡
散層１２７をｐＭＯＳＦＥＴの活性領域の外側に形成し
たが、ＰＴ−ＶＴ拡散層１１０を形成する際に不純物が
拡散により活性領域の外側につまり素子分離領域の端部
付近も広がる構成にして両者を一体として形成してもよ
い。この場合には、熱酸化膜１０７に開口部を形成する
必要はない。

【００６３】（第３の実施形態） 次に、第３の実施形態について、図４（ａ）〜（ｃ）及
び図５（ａ）〜（ｃ）を参照しながら説明する。

【００６４】まず、図４（ａ）に示す工程において、第
１の実施形態における図１（ａ）に示す工程と同様の処
理を行なう。

【００６５】次に、図４（ｂ）に示すように、基板上に
選択酸化法により厚さ３５０ｎｍ程度の素子分離となる
熱酸化膜１０７を形成する。さらに、所定領域を開口し
た第２のフォトレジストマスクＦr2を用いて、ｐ型不純
物イオン例えばホウ素イオン（Ｂ+ ）を３０ｋｅＶ，
１．５×１０13／ｃｍ2 の条件で注入し、ｎｐｎトラン
ジスタの真性ベース拡散層１１２を形成する。

【００６６】次に、図４（ｃ）に示すように、基板の表
面を厚さ１５ｎｍ程度のゲート酸化膜１１４で被覆した
後、ｎ型多結晶シリコンゲート１１５を形成する。さら
に、所定領域を開口した第３のフォトレジストマスクＦ
r3を用いて、４ステップの大傾角イオン注入法によりｎ
型不純物イオン例えば燐イオン（Ｐ+ ）を１５０ｋｅ
Ｖ，３×１０12／ｃｍ2 ，傾き角２５゜の条件で注入す
る。この条件下では、合計のドーズ量は、１．２×１０
13／ｃｍ2 程度になる。この工程によって、ｐｎｐトラ
ンジスタの真性ベース拡散層１０９及びｐＭＯＳＦＥＴ
のＰＴ−ＶＴ拡散層１１０が形成される。

【００６７】その際、注入条件の適正範囲は、いずれも
４ステップ注入を行なうとして、燐イオン（Ｐ+ ）の場
合には、注入エネルギーが１００〜１８０ｋｅＶ（より
好ましくは１２０〜１５０ｋｅＶ），ドーズ量が１回当
たり１×１０12〜５×１０12／ｃｍ2 （合計４×１０12
〜２×１０13／ｃｍ2 ）であり、イオンの注入方向の傾
き角は１０〜４５゜（より好ましくは１５〜３０゜）で
ある。

【００６８】次に、図５（ａ）〜図５（ｃ）に示す工程
で、上述の第１の実施形態における図１（ａ）〜（ｃ）
に示す工程と同じ工程を行なう。この各工程について
は、すでに説明したとおりなので、説明を省略する。

【００６９】本実施形態においては、ｐｎｐトランジス
タのコレクタ拡散層１０６におけるｐ型不純物の濃度を
Ｄp0とし、ｎ型エピタキシャル層１０３におけるｎ型不
純物の濃度をＤn0とし、図４（ｂ）に示す工程において
導入されたｐ型不純物（ホウ素）の濃度をＤp1とし、図
４（ｃ）に示す工程において導入されたｎ型不純物
（燐）の濃度Ｄn1とし、図５（ａ）に示す工程において
導入されたｎ型不純物（砒素）の濃度をＤn2とし、図２
（ｂ）に示す工程において導入されたｐ型不純物（ＢＦ
2 ）の濃度をＤp2とすると、各層における実効的な不純
物濃度は以下のように表される。 ｐｎｐトランジスタ エミッタ拡散層１２１ ：Ｄp2＋Ｄp0−Ｄn1 真性ベース拡散層１０９ ：Ｄn1−Ｄp0 ベースコンタクト拡散層１１９ ：Ｄn2＋Ｄn1−Ｄp0 コレクタ拡散層１０６ ：Ｄp0 コレクタコンタクト拡散層１２２ ：Ｄp2＋Ｄp0 ｎｐｎトランジスタ エミッタ拡散層１１７ ：Ｄn2＋Ｄn0−Ｄp1 真性ベース拡散層１１２ ：Ｄp1−Ｄn0 ベースコンタクト拡散層１２３ ：Ｄp2＋Ｄp1−Ｄn0 コレクタ拡散層（１０３） ：Ｄn0 コレクタコンタクト拡散層１１８ ：Ｄn2＋Ｄn0 ｐＭＯＳＦＥＴ ソース・ドレイン拡散層１２４ ：Ｄp2−Ｄn1−Ｄn0 ＰＴ−ＶＴ拡散層１１０ ：Ｄn1＋Ｄn0 ウエル拡散層１０３ ：Ｄn0 （チャネル領域） 本実施形態によれば、図４（ｃ）に示す工程で、ｐｎｐ
トランジスタの真性ベース拡散層１０９とｐＭＯＳＦＥ
ＴのＰＴ−ＶＴ拡散層１１０とを同一のフォトマスクを
用いて形成する。その点は第１の実施形態と同じである
が、本実施形態では、この不純物イオンの注入を４ステ
ップによる大傾角イオン注入法によって行なう点が、第
１の実施形態と異なる。上記第１の実施形態と異なり、
本実施形態では、埋め込みチャネルを形成するためのチ
ャネルドープ拡散層を形成しておらず、表面チャネル型
ｐＭＯＳＦＥＴに適用される製造方法である。そして、
図４（ｃ）に示す工程における不純物イオンを注入する
方向の傾き角によって、ＰＴ−ＶＴ拡散層１１０のゲー
ト直下領域への入り込みの程度を調整することができ、
このＰＴ−ＶＴ拡散層１１０の構造によりしきい値電圧
を適度に調整することができる。また、本実施形態の製
造工程における工程数及びマスク数も第１実施形態と同
じである。よって、第１の実施形態と同じ効果を発揮す
ることができる。

【００７０】なお、本実施形態では、ポケット注入層を
形成する際に４ステップ大傾角イオン注入法を用いた
が、４ステップに限定されるものではなく、注入方向の
異なる２回以上のイオン注入を行なえばよい。また、イ
オンの注入源を固定して基板を連続的に回転させながら
行なう回転注入法によってもよい。

【００７１】（第４の実施形態） 次に、第４の実施形態について、図６（ａ），（ｂ），
図７（ａ），（ｂ）及び図８（ａ）〜（ｃ）を参照しな
がら説明する。

【００７２】本実施形態では、縦型のｐｎｐトランジス
タ（領域Ｒpnp 内）と、縦型のｎｐｎトランジスタ（領
域Ｒnpn 内）と、第１ｐＭＯＳＦＥＴ（領域Ｒmsp1内）
と、第２ｐＭＯＳＦＥＴ（領域Ｒmsp2内）と、第１ｎＭ
ＯＳＦＥＴ（領域Ｒmsn1内）と、第２ｎＭＯＳＦＥＴ
（領域Ｒmsn2内）とを有するＢｉＣＭＯＳ半導体装置に
ついて説明する。

【００７３】まず、図６（ａ）に示すように、比抵抗が
例えば１０〜２０Ω・ｃｍのｐ型の半導体基板１０１内
の所定領域にｎ型不純物イオン例えば砒素イオンを６０
ｋｅＶ，１×１０15／ｃｍ2 の条件で注入した後、例え
ば９００℃の温度下において３０分程度の熱処理を行な
うことにより、ｎ型埋め込み層１０２を形成し、その
後、比抵抗１Ω・ｃｍ，厚さ２．５μｍ程度のｎ型エピ
タキシャル層１０３を形成する。この工程は、基本的に
は上記第１の実施形態における図１（ａ）に示す工程と
同じである。

【００７４】その後、所定領域を開口した第１のフォト
レジストマスクＦr1を用いて、ｐ型不純物イオン例えば
ホウ素イオン（Ｂ+ ）を１５０ｋｅＶ，２×１０12／ｃ
ｍ2の条件で注入し、第１，第２ｎＭＯＳＦＥＴのバッ
クゲートとなるウエル拡散層１０４と、素子分離のため
のウエル拡散層１０５と、ｐｎｐトランジスタのコレク
タ拡散層１０６とを形成する。

【００７５】次に、図６（ｂ）に示すように、基板上に
選択酸化法により厚さ３５０ｎｍ程度の素子分離となる
熱酸化膜１０７を形成する。さらに、所定領域を開口し
た第２のフォトレジストマスクＦr2を用いて、ホウ素イ
オン（Ｂ+ ）を１３０ｋｅＶ，３．８×１０12／ｃｍ2
の条件で注入し、第１，第２ｎＭＯＳＦＥＴのＰＴ−Ｖ
Ｔ拡散層１０８を形成する。このＰＴ−ＶＴ拡散層１０
８は、パンチスルーストッパ機能としきい値電圧を制御
する機能をも有する。このとき、ホウ素イオン（Ｂ+ ）
はフォトレジストマスクＦr2の開口領域内で熱酸化膜１
０７を突き抜けて下方の基板内に注入されるので、ＰＴ
−ＶＴ拡散層１０８は熱酸化膜１０７の下方にまで広が
っており、この部分１０８ａがチャネルストッパ層とし
て機能する。

【００７６】次に、図７（ａ）に示すように、所定領域
を開口した第３のフォトレジストマスクＦr3を用いて、
ｎ型不純物イオン例えば燐（Ｐ+ ）を１２０ｋｅＶ，
１．５×１０13／ｃｍ2 の条件で注入し、ｐｎｐトラン
ジスタの真性ベース拡散層１０９と、第１，第２ｐＭＯ
ＳＦＥＴのＰＴ−ＶＴ拡散層１１０ａ，１１０ｂを形成
する。このＰＴ−ＶＴ拡散層１１０ａ，１１０ｂは、拡
散により素子分離領域の端部付近にまで広がっており、
この部分がチャネルストッパとして機能する。

【００７７】ただし、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥ
Ｔのチャネルストッパ層を形成するためには、上記第２
の実施形態と同様に、熱酸化膜１０７の一部に開口部を
設けておいて、開口部から基板内に不純物イオンを注入
してもよい。

【００７８】次に、図７（ｂ）に示すように、第４のフ
ォトレジストマスクＦr4を用いて、ｐ型不純物イオン例
えばホウ素イオン（Ｂ+ ）を３０ｋｅＶ，１．５×１０
13／ｃｍ2 の条件で注入し、ｎｐｎトランジスタの真性
ベース拡散層１１２と、第２ｐＭＯＳＦＥＴのチャネル
ドープ拡散層１１３と、第１ｎＭＯＳＦＥＴの第２のチ
ャネルドープ拡散層１１１とを形成する。このとき、第
１ｐＭＯＳＦＥＴを形成する領域Ｒmsp1及び第２ｎＭＯ
ＳＦＥＴを形成する領域Ｒmsn2には、不純物イオンの注
入を行なわない。

【００７９】次に、図８（ａ）に示すように、厚さ１５
ｎｍ程度のゲート酸化膜１１４で基板の表面を被覆した
後、ｎ型多結晶シリコンゲート１１５を形成する。さら
に所定領域を開口した第４のフォトレジストマスクＦr4
を用いて、ｎ型不純物イオン例えば砒素イオン（Ａｓ+
）を４０ｋｅＶ，１×１０16／ｃｍ2 の条件で注入
し、ｎｐｎトランジスタのエミッタ拡散層１１７及びコ
レクタコンタクト拡散層１１８と、ｐｎｐトランジスタ
のベースコンタクト拡散層１１９と、第１，第２ｎＭＯ
ＳＦＥＴのソース・ドレイン拡散層１１６ａ，１１６ｂ
とを形成する。

【００８０】次に、図８（ｂ）に示すように、所定領域
を開口した第５のフォトレジストマスクＦr5を用いて、
ｐ型不純物イオン例えばフッ化ホウ素イオン（ＢＦ2+）
を４０ｋｅＶ，３×１０15／ｃｍ2 の条件で注入し、ｐ
ｎｐトランジスタのエミッタ拡散層１２１及びコレクタ
コンタクト拡散層１２２と、ｎｐｎトランジスタのベー
スコンタクト拡散層１２３と、第１，第２ｐＭＯＳＦＥ
Ｔのソース・ドレイン拡散層１２４ａ，１２４ｂとを形
成する。

【００８１】最後に、図８（ｃ）に示すように、基板の
全面上に保護膜１２５を形成し、金属電極１２６を形成
することにより、各トランジスタが完成する。

【００８２】本実施形態の各工程において、ｐｎｐトラ
ンジスタのコレクタ拡散層１０６におけるｐ型不純物の
濃度をＤp0とし、ｎ型エピタキシャル層１０３に当初導
入されたｎ型不純物の濃度をＤn0とし、図６（ｂ）に示
す工程において導入されたｐ型不純物（ホウ素）の濃度
をＤp1′とし、図７（ａ）に示す工程において導入され
たｎ型不純物（燐）の濃度をＤn1とし、図７（ｂ）に示
す工程において導入されたｐ型不純物（ホウ素）の濃度
Ｄp1とし、図８（ａ）に示す工程において導入されたｎ
型不純物（砒素）の濃度をＤn2とし、図８（ｂ）に示す
工程において導入されたｐ型不純物（ＢＦ2 ）の濃度を
Ｄp2とすると、各層における実効的な不純物濃度は以下
のように表される。

【００８３】 ｐｎｐトランジスタ エミッタ拡散層１２１ ：Ｄp2＋Ｄp0−Ｄn1 真性ベース拡散層１０９ ：Ｄn1−Ｄp0 ベースコンタクト拡散層１１９ ：Ｄn2＋Ｄn1−Ｄp0 コレクタ拡散層１０６ ：Ｄp0 コレクタコンタクト拡散層１２２ ：Ｄp2＋Ｄp0 ｎｐｎトランジスタ エミッタ拡散層１１７ ：Ｄn2＋Ｄn0−Ｄp1 真性ベース拡散層１１２ ：Ｄp1−Ｄn0 ベースコンタクト拡散層１２３ ：Ｄp2＋Ｄp1−Ｄn0 コレクタ拡散層（１０３） ：Ｄn0 コレクタコンタクト拡散層１１８ ：Ｄn2＋Ｄn0 第１ｐＭＯＳＦＥＴ ＰＴ−ＶＴ拡散層１１０ａ ：Ｄn1＋Ｄn0 （チャネル領域） ソース・ドレイン拡散層１２４ａ ：Ｄp2−Ｄn1−Ｄn0 第２ｐＭＯＳＦＥＴ チャネルドープ拡散層１１３ ：Ｄp1−Ｄn1−Ｄn0 ＰＴ−ＶＴ拡散層１１０ｂ ：Ｄn1＋Ｄn0−Ｄp1 ソース・ドレイン拡散層１２４ｂ ：Ｄp2＋Ｄp1−Ｄn1−Ｄn0 第１ｎＭＯＳＦＥＴ ＰＴ−ＶＴ拡散層１０８ ：Ｄp1＋Ｄp1′＋Ｄp0 ソース・ドレイン拡散層１１６ａ ：Ｄn2−Ｄp1−Ｄp1′−Ｄp0 チャネルドープ拡散層１１１ ：Ｄp1′＋Ｄp0 第２ｎＭＯＳＦＥＴ ＰＴ−ＶＴ拡散層１０８ ：Ｄp1′＋Ｄp0 （チャネル領域） ソース・ドレイン拡散層１１６ｂ ：Ｄn2−Ｄp1′−Ｄp0 本実施形態では、第２ｐＭＯＳＦＥＴは、ＰＴ−ＶＴ拡
散層１１０ｂとチャネルドープ拡散層１１３とを備えて
おり、埋め込みチャネルを有する低しきい値ＭＯＳＦＥ
Ｔとなる。一方、第１ｐＭＯＳＦＥＴにおいては、拡散
層１１０ａが基板内部ではパンチスルーストッパとして
機能する一方、基板表面付近ではチャネル領域としても
機能するので、第１ｐＭＯＳＦＥＴは高しきい値電圧Ｍ
ＯＳＦＥＴとなる。

【００８４】第１ｎＭＯＳＦＥＴにおいては、チャネル
領域となる拡散層１１１が３回のｐ型不純物イオンの注
入により形成されているので、第１ｎＭＯＳＦＥＴは高
しきい値電圧ＭＯＳＦＥＴとなる。一方、第２ｎＭＯＳ
ＦＥＴにおいては、チャネル領域となる拡散層１０８が
２回のｐ型不純物イオンの注入により形成されているの
で、第２ｎＭＯＳＦＥＴは低しきい値電圧ＭＯＳＦＥＴ
となる。

【００８５】ここで、本実施形態では、図７（ａ），
（ｂ）に示す２つの工程で、２つのフォトレジストマス
クＦr3，Ｆr4を使用するだけで、ｐｎｐトランジスタの
真性ベース拡散層１０９と、ｎｐｎトランジスタの真性
ベース拡散層１１２と、第２ｐＭＯＳＦＥＴのＰＴ−Ｖ
Ｔ拡散層１１０ｂ及びチャネルドープ拡散層１１３とを
形成することができる。すなわち、上記第１の実施形態
と同じ効果を発揮することができる。

【００８６】さらに、本実施形態では、図７（ａ），
（ｂ）に示す２つの工程を利用して、工程数やマスク数
をまったく増大することなく、高しきい値電圧ＭＯＳＦ
ＥＴ（第１ｐＭＯＳＦＥＴ）と低しきい値電圧ＭＯＳＦ
ＥＴ（第２ｐＭＯＳＦＥＴ）というしきい値電圧の異な
る２種類のｐＭＯＳＦＥＴを形成することができる。

【００８７】また、図７（ｂ）に示す工程を利用するこ
とにより、工程数やマスク数をまったく増大することな
く、高しきい値ｎＭＯＳＦＥＴ（第１ｎＭＯＳＦＥＴ）
と低しきい値ｎＭＯＳＦＥＴというしきい値電圧の異な
る２種類のｎＭＯＳＦＥＴを形成することもできる。

【００８８】したがって、本実施形態は、上記第１の実
施形態と同様の効果に加え、極めて少ない工程数で、高
しきい値電圧を有する第１ｐＭＯＳＦＥＴ及び第１ｎＭ
ＯＳＦＥＴと、低しきい値電圧を有する第２ｐＭＯＳＦ
ＥＴと第２ｎＭＯＳＦＥＴというしきい値電圧の異なる
２種類のＭＯＳＦＥＴとをｐＭＯＳＦＥＴ及びｎＭＯＳ
ＦＥＴについて形成することができるという著効を発揮
することができる。

【００８９】（その他の実施形態） 上記第１又は第２の実施形態において、半導体基板上に
ｎＭＯＳＦＥＴを形成してもよい。その場合、ｐ型のウ
エル拡散層１０３の上に形成すればよく、かつ図１
（ｃ）に示す工程で、ｎＭＯＳＦＥＴのＰＴ−ＶＴ拡散
層を形成すればよい。

【００９０】上記第３の実施形態において、図４（ｃ）
に示す工程では、燐イオン（Ｐ+)の注入方向を大きく傾
けることによって、ゲート両側の２つのＰＴ−ＶＴ拡散
層１１０がゲート下方でオーバーラップするように形成
してもよい。

【００９１】

【発明の効果】本発明の半導体装置によれば、極性の相
異なる第１，第２のバイポーラトランジスタとＭＯＳＦ
ＥＴとを搭載した半導体装置において、第１，第２のバ
イポーラトランジスタの各々深さの異なる真性ベース層
に導入されている第１，第２導電型不純物とそれぞれ同
じ深さ及び濃度を有する第１，第２導電型不純物によっ
てＭＯＳＦＥＴの第１拡散層と第２拡散層とが形成され
ている構造としたので、少ないマスク数及び工程数によ
って、各バイポーラトランジスタの特性に悪影響を与え
ることなく、埋め込みチャネル構造を有するＭＯＳＦＥ
Ｔを構成することができ、よって、各トランジスタの特
性の向上と製造コストの低減とを図ることができる。

【００９２】また、ＭＯＳＦＥＴに、バイポーラトラン
ジスタの真性ベース層やＭＯＳＦＥＴのパンチスルース
トッパ用の領域内と同じ深さ及び濃度を有する不純物を
素子分離下方の基板内に導入してなるチャネルストッパ
を設ける構成としたので、寄生ＭＯＳＦＥＴの発生を有
効に防止できる半導体装置の構造を低コストで実現する
ことができる。

【００９３】さらに、第１，第２のバイポーラトランジ
スタの各々深さの異なる真性ベース層に導入されている
第１，第２導電型不純物と同じ深さ及び濃度を有する不
純物によりしきい値電圧が異なるように調整された２種
類のＭＯＳＦＥＴを設けるようにしたので、回路特性に
応じたＭＯＳＦＥＴの種類の選択を可能とし、よって、
半導体装置の利用性の向上を図ることができる。

【００９４】本発明の第１の半導体装置の製造方法によ
れば、極性の相異なる第１，第２のバイポーラトランジ
スタとＭＯＳＦＥＴとを搭載した半導体装置の製造方法
において、第１導電型不純物イオンの同時注入により第
１のバイポーラトランジスタの第１導電型の真性ベース
層とＭＯＳＦＥＴの第２不純物拡散層とを形成する工程
と、第２導電型不純物イオンの注入により第２のバイポ
ーラトランジスタの第２導電型の真性ベース層とＭＯＳ
ＦＥＴの第１不純物拡散層とを浅く形成する工程とを設
けるようにしたので、独立してＭＯＳＦＥＴの第２不純
物拡散層または第１不純物拡散層または第３不純物拡散
層を形成する工程を不要とすることができ、かつ各トラ
ンジスタの特性を良好に維持し得るので、製造コストの
安価なかつ優れた特性を有する半導体装置の製造を図る
ことができる。

【００９５】さらに、バイポーラトランジスタの真性ベ
ース層等を形成する工程を利用して、ＭＯＳＦＥＴの素
子分離領域にチャネルストッパ層を形成するようにした
ので、製造コストの安価なかつ寄生ＭＯＳＦＥＴの発生
を防止できる構造を有する半導体装置の製造を図ること
ができる。

【００９６】また、バイポーラトランジスタの真性ベー
ス層を形成する工程を利用して、しきい値電圧の異なる
２種類のＭＯＳＦＥＴを形成するようにしたので、利用
性の高い半導体装置の製造を図ることができる。

【００９７】本発明の第２の半導体装置の製造方法によ
れば、大傾角イオン注入法を利用してバイポーラトラン
ジスタの真性ベース層とＭＯＳＦＥＴのパンチスルース
トッパ機能及びしきい値制御機能を有する領域とを同時
に形成するようにしたので、請求項１１と同様の効果を
発揮することができる。

【図面の簡単な説明】

【図１】第１の実施形態に係る半導体装置の製造工程の
前半の各工程を示す断面図である。

【図２】第１の実施形態に係る半導体装置の製造工程の
後半の各工程を示す断面図である。

【図３】第２の実施形態に係る半導体装置の製造工程の
一部部分を示す断面図である。

【図４】第３の実施形態に係る半導体装置の製造工程の
前半の各工程を示す断面図である。

【図５】第３の実施形態に係る半導体装置の製造工程の
後半の各工程を示す断面図である。

【図６】第４の実施形態に係る半導体装置の製造工程の
前半の各工程を示す断面図である。

【図７】第４の実施形態に係る半導体装置の製造工程の
中間の各工程を示す断面図である。

【図８】第４の実施形態に係る半導体装置の製造工程の
後半の各工程を示す断面図である。

【図９】従来のＢｉＣＭＯＳ半導体装置の製造工程を示
す断面図である。

【図１０】各実施形態においてｐＭＯＳＦＥＴのゲート
電極下方の基板内に注入されるｐ型不純物の濃度，ｎ型
不純物の濃度及び両不純物の合成効果による実効的な不
純物濃度の基板深さ方向における濃度分布を示す図であ
る。

【符号の説明】

１０１ 半導体基板 １０２ ｎ型埋め込み層 １０３ ｎ型エピタキシャル層 １０５ ウエル拡散層 １０６ コレクタ拡散層 １０７ 熱酸化膜 １０８ ＰＴ−ＶＴ拡散層（ｎＭＯＳＦＥＴ） １０９ 真性ベース拡散層 １１０ ＰＴ−ＶＴ拡散層（ｐＭＯＳＦＥＴ） １１１ チャネルドープ拡散層（ｎＭＯＳＦＥＴ） １１２ 真性ベース拡散層 １１３ チャネルドープ拡散層（ｐＭＯＳＦＥＴ） １１４ ゲート酸化膜 １１５ 多結晶シリコンゲート １１７ エミッタ拡散層 １１８ コレクタコンタクト拡散層 １１９ ベースコンタクト拡散層 １２１ エミッタ拡散層 １２２ コレクタコンタクト拡散層 １２３ ベースコンタクト拡散層 １２４ ソース・ドレイン拡散層 １２５ 保護膜 １２６ 金属電極 １２７ チャネルストッパ拡散層

フロントページの続き (56)参考文献 特開 平２−125462（ＪＰ，Ａ) 特開 平３−129874（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8249 H01L 21/8222 - 21/8228 H01L 27/06 - 27/092 H01L 29/72

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板に、各々縦型バイポーラトラ
   ンジスタ構造を有する第１のバイポーラトランジスタ及
   び第２のバイポーラトランジスタと、ＭＯＳＦＥＴとが
   少なくとも搭載された半導体装置であって、 上記第１のバイポーラトランジスタは、 上記半導体基板内に第１導電型不純物をドープしてなる
   コレクタ層と、該コレクタ層に取り囲まれる領域に第２
   導電型不純物をドープしてなる真性ベース層と、該真性
   ベース層に取り囲まれる領域に第１導電型不純物をドー
   プしてなるエミッタ層とを有し、 上記第２のバイポーラトランジスタは、 上記半導体基板内に第２導電型不純物をドープしてなる
   コレクタ層と、該コレクタ層に取り囲まれる領域かつ上
   記第１のバイポーラトランジスタの真性ベース層よりも
   浅い領域に第１導電型不純物をドープしてなる真性ベー
   ス層と、該真性ベース層に取り囲まれる領域に第２導電
   型不純物をドープしてなるエミッタ層とを有し、 上記ＭＯＳＦＥＴは、 上記半導体基板上に形成されたゲート絶縁膜と、該ゲー
   ト絶縁膜の上に形成されたゲート電極と、上記半導体基
   板内で上記ゲート電極の両側方の領域に第１導電型不純
   物をドープしてなるソース・ドレイン層と、上記半導体
   基板の表面付近で上記ソース・ドレイン層間の領域に形
   成された第１導電型の第１半導体層と、上記半導体基板
   内で上記ソース・ドレイン層及び上記第１半導体層の下
   方の領域に形成された第２導電型の第２半導体層とを有
   し、 上記第１半導体層は、上記第２のバイポーラトランジス
   タの真性ベース層内と同じ深さ及び濃度で第１導電型不
   純物をドープして形成され、 上記第２半導体層は、 上記第１のバイポーラトランジス
   タの真性ベース層内と同じ深さ及び同じ濃度で第２導電
   型不純物をドープして形成され、上記第１半導体層及び第２半導体層の不純物 導入領域が
   互いにオーバーラップするようにドープされていること
   を特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記ＭＯＳＦＥＴの第１半導体層及び第２半導体層内で
   は、上記第１導電型不純物の濃度のピーク位置が上記第
   ２導電型不純物のピーク位置よりも浅く、上記半導体基
   板の表面付近では第１導電型不純物の濃度の方が濃く、
   奥方に向かうにつれて第１導電型不純物の濃度が連続的
   に減小し第２導電型不純物の濃度が連続的に増大するよ
   うに変化していることを特徴とする半導体装置。
3. 【請求項３】 請求項２記載の半導体装置において、 上記ＭＯＳＦＥＴの第１半導体層の第１導電型不純物の
   濃度と、第２半導体層の第２導電型不純物の濃度とが等
   しくなる境界が、上記半導体基板の表面から深さ５０〜
   ３００ｎｍの範囲内のいずれかの位置にあることを特徴
   とする半導体装置。
4. 【請求項４】 請求項２記載の半導体装置において、 上記第１のバイポーラトランジスタの真性ベース層にお
   ける第２導電型不純物の濃度と、上記第２のバイポーラ
   トランジスタの真性ベース層における第１導電型不純物
   の濃度とは、いずれも１×１０17〜１×１０19／ｃｍ3
   の範囲であることを特徴とする半導体装置。
5. 【請求項５】 請求項１記載の半導体装置において、 上記半導体基板上に上記ＭＯＳＦＥＴを取り囲むように
   形成された絶縁膜からなる素子分離と、 上記半導体基板における上記素子分離の下方の領域の少
   なくとも一部に上記ＭＯＳＦＥＴの第２半導体層と同じ
   深さ及び同じ濃度で第２導電型不純物をドープしてなる
   チャネルストッパ層とをさらに備えていることを特徴と
   する半導体装置。
6. 【請求項６】 請求項１記載の半導体装置において、 上記半導体基板には、上記ＭＯＳＦＥＴと同じ導電型で
   しきい値電圧が上記ＭＯＳＦＥＴよりも高い同導電型高
   しきい値ＭＯＳＦＥＴがさらに設けられており、 上記同導電型高しきい値ＭＯＳＦＥＴは、 上記半導体基板上に形成されたゲート絶縁膜と、該ゲー
   ト絶縁膜の上に形成されたゲート電極と、上記半導体基
   板内で上記ゲート電極の両側方の領域に第１導電型不純
   物をドープしてなるソース・ドレイン層と、上記半導体
   基板内で上記ゲート電極及び上記ソース・ドレイン層の
   下方の領域に上記ＭＯＳＦＥＴの第２半導体層と同じ深
   さ及び同じ濃度で第２導電型不純物をドープしてなる第
   ２導電型の第３半導体層とを有することを特徴とする半
   導体装置。
7. 【請求項７】 請求項６記載の半導体装置において、 上記半導体基板上に上記ＭＯＳＦＥＴ及び同導電型高し
   きい値ＭＯＳＦＥＴを取り囲むように形成された絶縁膜
   からなる素子分離と、 上記半導体基板における上記素子分離の下方の領域の少
   なくとも一部に上記ＭＯＳＦＥＴの第２半導体層と同じ
   深さ及び同じ濃度で第２導電型不純物をドープしてなる
   チャネルストッパ層とをさらに備えていることを特徴と
   する半導体装置。
8. 【請求項８】 請求項１又は６記載の半導体装置におい
   て、 上記半導体基板には、上記ＭＯＳＦＥＴとは異なる導電
   型でしきい値電圧が相異なる逆導電型高しきい値ＭＯＳ
   ＦＥＴ及び逆導電型低しきい値ＭＯＳＦＥＴがさらに設
   けられており、 上記逆導電型低しきい値ＭＯＳＦＥＴは、 上記半導体基板上に形成されたゲート絶縁膜と、該ゲー
   ト絶縁膜の上に形成されたゲート電極と、上記半導体基
   板内で上記ゲート電極の両側方の領域に第２導電型不純
   物をドープしてなるソース・ドレイン層と、上記半導体
   基板内で上記ゲート電極及びソース・ドレイン領域の下
   方の領域に形成された第１導電型の第４半導体層とを有
   し、 上記逆導電型高しきい値ＭＯＳＦＥＴは、 上記半導体基板上に形成されたゲート絶縁膜と、該ゲー
   ト絶縁膜の上に形成されたゲート電極と、上記半導体基
   板内で上記ゲート電極の両側方の領域に第２導電型不純
   物をドープしてなるソース・ドレイン層と、上記半導体
   基板内で上記ゲート電極及びソース・ドレイン層の下方
   の領域に形成された第１導電型の第５半導体層とを有
   し、該第５半導体層を取り囲むように上記逆導電型低し
   きい値ＭＯＳＦＥＴの第４半導体層と同じ半導体層が形
   成されていることを特徴とする半導体装置。
9. 【請求項９】 請求項８記載の半導体装置において、 上記半導体基板上に上記ＭＯＳＦＥＴ，同導電型高しき
   い値ＭＯＳＦＥＴ，逆導電型高しきい値ＭＯＳＦＥＴ及
   び逆導電型低しきい値ＭＯＳＦＥＴを取り囲むように形
   成された絶縁膜からなる素子分離と、 上記半導体基板における上記ＭＯＳＦＥＴ及び同導電型
   高しきい値ＭＯＳＦＥＴに隣接する上記素子分離の下方
   の領域の少なくとも一部に上記ＭＯＳＦＥＴの第２半導
   体層と同じ深さ及び同じ濃度で第２導電型不純物をドー
   プしてなる第１のチャネルストッパ層と、 上記半導体基板における上記各逆導電型ＭＯＳＦＥＴに
   隣接する上記素子分離の下方の領域の少なくとも一部に
   上記逆導電型低しきい値ＭＯＳＦＥＴの第４半導体層と
   同じ深さ及び同じ濃度で第１導電型不純物をドープして
   なる第２のチャネルストッパ層とをさらに備えているこ
   とを特徴とする半導体装置。
10. 【請求項１０】 請求項１，２，３，４，５，６，７，
    ８又は９記載の半導体装置において、 上記第１導電型はｐ型であり、 上記第２導電型はｎ型であることを特徴とする半導体装
    置。
11. 【請求項１１】 半導体基板に、各々縦型バイポーラト
    ランジスタ構造を有する第１のバイポーラトランジスタ
    及び第２のバイポーラトランジスタと、ＭＯＳＦＥＴと
    が少なくとも搭載された半導体装置の製造方法であっ
    て、 上記半導体基板内に、上記第１のバイポーラトランジス
    タの第１導電型のコレクタ層と、上記第２のバイポーラ
    トランジスタの第２導電型のコレクタ層と、上記ＭＯＳ
    ＦＥＴの第２導電型の活性領域とを形成する第１の工程
    と、 上記第１のバイポーラトランジスタの上記コレクタ層に
    囲まれる領域と上記ＭＯＳＦＥＴの活性領域とに第２導
    電型不純物を同時に注入する第２の工程と、 上記第２のバイポーラトランジスタの上記コレクタ層に
    囲まれる領域と上記ＭＯＳＦＥＴの活性領域内の上記第
    ２導電型不純物が注入された領域とに、上記第２の工程
    における注入エネルギーよりも小さい注入エネルギーで
    第１導電型不純物を同時に注入する第３の工程と、 上記ＭＯＳＦＥＴの活性領域内の上記第１及び第２の不
    純物が注入された領域の上にゲート電極を形成する第４
    の工程とを少なくとも備えていることを特徴とする半導
    体装置の製造方法。
12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法において、 上記第２及び第３の工程では、上記半導体基板内におけ
    る上記ＭＯＳＦＥＴのゲート電極下方の領域の不純物濃
    度が、上記第１導電型不純物の濃度のピーク位置が上記
    第２導電型不純物のピーク位置よりも浅く、かつ上記半
    導体基板の表面付近では第１導電型不純物の濃度の方が
    濃く、奥方に向かうにつれて第１導電型不純物の濃度が
    連続的に減小し第２導電型不純物の濃度が連続的に増大
    するように変化するように行なうことを特徴とする半導
    体装置の製造方法。
13. 【請求項１３】 請求項１１記載の半導体装置の製造方
    法において、 上記第２及び第３の工程では、上記第１のバイポーラト
    ランジスタの真性ベース層における第２導電型不純物の
    濃度と、上記第２のバイポーラトランジスタの真性ベー
    ス層における第１導電型不純物の濃度とが、いずれも１
    ×１０17〜１×１０19ｃｍ-3の範囲になるように行なう
    ことを特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項１１記載の半導体装置の製造方
    法において、 上記第２の工程では、上記半導体基板内で上記ＭＯＳＦ
    ＥＴの活性領域を取り囲む素子分離領域の少なくとも一
    部にも第２導電型不純物を同時に注入することを特徴と
    する半導体装置の製造方法。
15. 【請求項１５】 請求項１１記載の半導体装置の製造方
    法において、 上記第１の工程では、上記半導体基板内に、上記ＭＯＳ
    ＦＥＴと同じ導電型でしきい値電圧が上記ＭＯＳＦＥＴ
    よりも高い同導電型高しきい値ＭＯＳＦＥＴの活性領域
    を形成し、 上記第２の工程では、上記各ＭＯＳＦＥＴの活性領域に
    第２導電型不純物を同時に注入する一方、 上記第３の工程では、上記同導電型高しきい値ＭＯＳＦ
    ＥＴの活性領域には第１導電型不純物を注入しないこと
    を特徴とする半導体装置の製造方法。
16. 【請求項１６】 請求項１５記載の半導体装置の製造方
    法において、 上記第２の工程では、上記半導体基板内で上記ＭＯＳＦ
    ＥＴ及び同導電型高しきい値ＭＯＳＦＥＴの活性領域を
    取り囲む素子分離領域の少なくとも一部に第２導電型不
    純物を同時に注入することを特徴とする半導体装置の製
    造方法。
17. 【請求項１７】 請求項１１又は１５記載の半導体装置
    の製造方法において、 上記第１の工程では、上記半導体基板内に、上記ＭＯＳ
    ＦＥＴとは異なる導電型でしきい値電圧が相異なる逆導
    電型高しきい値ＭＯＳＦＥＴ及び逆導電型低しきい値Ｍ
    ＯＳＦＥＴの活性領域を形成し、 上記各逆導電型ＭＯＳＦＥＴの活性領域内にそれぞれ第
    １導電型不純物を注入する工程をさらに備え、 上記第３の工程では、上記逆導電型高しきい値ＭＯＳＦ
    ＥＴ側の活性領域内のみに第１導電型不純物を同時に注
    入することを特徴とする半導体装置の製造方法。
18. 【請求項１８】 請求項１７記載の半導体装置の製造方
    法において、 上記第２の工程では、上記半導体基板内で上記ＭＯＳＦ
    ＥＴ及び同導電型高しきい値ＭＯＳＦＥＴの活性領域を
    取り囲む素子分離領域の少なくとも一部に第２導電型不
    純物を同時に注入し、 上記各逆導電型ＭＯＳＦＥＴの共通の活性領域内に第１
    導電型不純物を注入する工程では、上記半導体基板内で
    上記逆導電型高しきい値ＭＯＳＦＥＴ及び逆導電型低し
    きい値ＭＯＳＦＥＴの活性領域を取り囲む素子分離領域
    の少なくとも一部に第２導電型不純物を同時に注入する
    ことを特徴とする半導体装置の製造方法。
19. 【請求項１９】 請求項１１，１２，１３，１４，１
    ５，１６，１７又は１８記載の半導体装置の製造方法に
    おいて、 上記第１導電型はｐ型であり、 上記第２導電型はｎ型であることを特徴とする半導体装
    置の製造方法。
20. 【請求項２０】 半導体基板に、各々縦型バイポーラト
    ランジスタ構造を有する第１のバイポーラトランジスタ
    及び第２のバイポーラトランジスタと、ＭＯＳＦＥＴと
    が少なくとも搭載された半導体装置の製造方法であっ
    て、 上記半導体基板内に、上記第１のバイポーラトランジス
    タの第１導電型のコレクタ層と、上記第２のバイポーラ
    トランジスタの第２導電型のコレクタ層と、上記ＭＯＳ
    ＦＥＴの第２導電型の活性領域とを形成する第１の工程
    と、 上記第２のバイポーラトランジスタの上記コレクタ層に
    囲まれる領域に第１導電型不純物を注入して、上記第２
    のバイポーラトランジスタの真性ベース層を形成する第
    ２の工程と、 上記ＭＯＳＦＥＴのゲート絶縁膜とゲート電極とを形成
    する第３の工程と、 上記第１のバイポーラトランジスタの上記コレクタ層に
    囲まれる領域と上記ＭＯＳＦＥＴの上記活性領域内で上
    記ゲート電極の両側方に位置する領域とに、第２導電型
    不純物を少なくとも上記ＭＯＳＦＥＴのソース側とドレ
    イン側とに傾いた２方向から同時に注入して、上記第１
    のバイポーラトランジスタの真性ベース層と上記ＭＯＳ
    ＦＥＴのポケット注入層とを形成する第４の工程とを少
    なくとも備えていることを特徴とする半導体装置の製造
    方法。