JPH01123474A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH01123474A JPH01123474A JP28097187A JP28097187A JPH01123474A JP H01123474 A JPH01123474 A JP H01123474A JP 28097187 A JP28097187 A JP 28097187A JP 28097187 A JP28097187 A JP 28097187A JP H01123474 A JPH01123474 A JP H01123474A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 238000009792 diffusion process Methods 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 38
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 210000004709 eyebrow Anatomy 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型半導体装置に関し、特に絶縁ゲー
ト型電界効果トランジスタのチャネル構造を改良した半
導体装置に関する。
ト型電界効果トランジスタのチャネル構造を改良した半
導体装置に関する。
絶縁ゲート型半導体装置の高性能化、高集積化を目的と
して、絶縁ゲート型電界効果トランジスタ(以下MIS
)ランジスタと省略)のチャネル長を短縮することが試
みられている。しかし、M■Sトランジスタのチャネル
長が2μm適度以下にまで短縮されてくると、内部電界
強度の増大のため、ゲートしきい電圧(VTHと略記)
が低下され、パンチ・スルーによるドレイン耐圧が低下
されるといった短チヤネル効果が問題になる。
して、絶縁ゲート型電界効果トランジスタ(以下MIS
)ランジスタと省略)のチャネル長を短縮することが試
みられている。しかし、M■Sトランジスタのチャネル
長が2μm適度以下にまで短縮されてくると、内部電界
強度の増大のため、ゲートしきい電圧(VTHと略記)
が低下され、パンチ・スルーによるドレイン耐圧が低下
されるといった短チヤネル効果が問題になる。
素子の微・細化に伴う短チヤネル効果を防ぐものとして
、従来、第6図に示すようなMIS)ランジスタが提案
されている。このMISI−ランジスタはp型シリコン
基板11にゲート酸化膜12及びフィールド酸化膜13
を形成し、ゲート酸化膜12上に設けたゲート電極15
とソース領域17及びドレイン領域18とでMIS)ラ
ンジスタを構成している。そして、その活性領域に基板
と同一導電型の不純物をイオン注入し、チャネルの深い
位置に比較的高い不純物濃度(〜10”cm−’)の半
導体N14(深いチャネルドープ層と略記する)を形成
している。
、従来、第6図に示すようなMIS)ランジスタが提案
されている。このMISI−ランジスタはp型シリコン
基板11にゲート酸化膜12及びフィールド酸化膜13
を形成し、ゲート酸化膜12上に設けたゲート電極15
とソース領域17及びドレイン領域18とでMIS)ラ
ンジスタを構成している。そして、その活性領域に基板
と同一導電型の不純物をイオン注入し、チャネルの深い
位置に比較的高い不純物濃度(〜10”cm−’)の半
導体N14(深いチャネルドープ層と略記する)を形成
している。
なお、21は層間絶縁膜としてのPSG膜、22はアル
ミニウム配線層である。
ミニウム配線層である。
この構成によれば、深いチャネルドープ層14により、
ドレイン空乏層の横方向への広がりが抑制され、ゲート
電圧でコントロールできない短チヤネル効果を防止でき
る。
ドレイン空乏層の横方向への広がりが抑制され、ゲート
電圧でコントロールできない短チヤネル効果を防止でき
る。
上述した従来の構造では、MISI−ランジスタの微細
化を進めるのに従い、深いチャネルドープ層14の不純
物濃度も高めていく必要がある。この際、イオン注入は
前述と同様MIS)ランジスタの活性領域全面に行われ
るため、その後形成されるソース・ドレイン領域17.
18のn′″層がこの深いチャネルドープ層14と直接
に接合を形成する。このため、ドレイン耐性が低下した
り、ソース・ドレイン領域の接合容量が増大するという
問題がある。
化を進めるのに従い、深いチャネルドープ層14の不純
物濃度も高めていく必要がある。この際、イオン注入は
前述と同様MIS)ランジスタの活性領域全面に行われ
るため、その後形成されるソース・ドレイン領域17.
18のn′″層がこの深いチャネルドープ層14と直接
に接合を形成する。このため、ドレイン耐性が低下した
り、ソース・ドレイン領域の接合容量が増大するという
問題がある。
本発明は、ドレイン耐性の低下及び接合容量の増大を防
止することができる絶縁ゲート型半導体装置を提供する
ことを目的としている。
止することができる絶縁ゲート型半導体装置を提供する
ことを目的としている。
本発明の絶縁ゲート型半導体装置は、MISトランジス
タの少なくともゲート電極下の深い位置に、半導体基体
と同一の導電型でしかも半導体基体よりも高不純物濃度
のチャネルドープ層を形成しており、かつこの深いチャ
ネルドープ層はソース・ドレイン領域の高不純物濃度領
域とは直接接触していないよう構成し、耐圧の向上、接
合容量の低減を図っている。
タの少なくともゲート電極下の深い位置に、半導体基体
と同一の導電型でしかも半導体基体よりも高不純物濃度
のチャネルドープ層を形成しており、かつこの深いチャ
ネルドープ層はソース・ドレイン領域の高不純物濃度領
域とは直接接触していないよう構成し、耐圧の向上、接
合容量の低減を図っている。
次に、本発明を図面を参照して説明する。
(第1実施例)
第1図は本発明の第1の実施例を示すMISトランジス
タの断面図である。この実施例はp型シリコン基板11
をシリコン酸化膜13で活性領域を画成した上で、ゲー
ト酸化膜12を介してゲート電極15を形成し、かつn
型不純物を高濃度に導入したソース領域17.ドレイン
領域18を形成してMIS)ランジスタを構成している
。また、前記ゲート電極15下にはソース領域17.ド
レイン領域18とは直接接触していない深いチャネルド
ープ層14を形成している。この深いチャネルドープ層
14は前記p型シリコン基板11と同じ導電型の不純物
拡散層からなり、しかもその不純物濃度はシリコン基板
11よりも高くされている。
タの断面図である。この実施例はp型シリコン基板11
をシリコン酸化膜13で活性領域を画成した上で、ゲー
ト酸化膜12を介してゲート電極15を形成し、かつn
型不純物を高濃度に導入したソース領域17.ドレイン
領域18を形成してMIS)ランジスタを構成している
。また、前記ゲート電極15下にはソース領域17.ド
レイン領域18とは直接接触していない深いチャネルド
ープ層14を形成している。この深いチャネルドープ層
14は前記p型シリコン基板11と同じ導電型の不純物
拡散層からなり、しかもその不純物濃度はシリコン基板
11よりも高くされている。
なお、図において21は眉間絶縁膜、22はアルミニウ
ム配線層である。
ム配線層である。
第2図(a)乃至第2図(d)は前記第1の実施例の製
造工程を説明すための断面図である。
造工程を説明すための断面図である。
先ず、まず、第2図(a)の示すようにp型シリコン基
板11上に例えば選択酸化法により素子分離のために厚
いシリコン酸化膜13を形成し、その後素子の活性領域
上にゲート酸化膜として薄い酸化膜を形成し、更にこの
ゲート酸化膜12を通して基板と同一導電型の不純物、
例えばホウ素をイオン注入し、深いドープ層14Aを形
成しておく。
板11上に例えば選択酸化法により素子分離のために厚
いシリコン酸化膜13を形成し、その後素子の活性領域
上にゲート酸化膜として薄い酸化膜を形成し、更にこの
ゲート酸化膜12を通して基板と同一導電型の不純物、
例えばホウ素をイオン注入し、深いドープ層14Aを形
成しておく。
次に、第2図(b)に示すようにゲート酸化膜12上に
n型多結晶9932層15を堆積し、更にこの上にフォ
トレジストを用いてゲートパターン16を形成、する。
n型多結晶9932層15を堆積し、更にこの上にフォ
トレジストを用いてゲートパターン16を形成、する。
そして、このゲートパターン16をマスクに通常の反応
性イオンエツチングにより、多結晶シリコン層を選択エ
ツチングし、ゲート電極15を形成する。
性イオンエツチングにより、多結晶シリコン層を選択エ
ツチングし、ゲート電極15を形成する。
更に、第2図(C)に示すようにゲート電極15及び厚
い酸化膜13に対してn型不純物であるリンを自己整合
的にイオン注入する。このリンのイオン注入は、前記の
ホウ素のイオン注入で形成されたp層と同じ深さでかつ
p層の濃度より低く設定する。これにより、ゲート直下
の領域以外の前記ドープ層14A・の不純物濃度を初期
の半導体基板の不純物濃度と同程度まで低下させ、この
結果ゲート電極15の直下にのみ深いチャネルドープ層
14が形成される。
い酸化膜13に対してn型不純物であるリンを自己整合
的にイオン注入する。このリンのイオン注入は、前記の
ホウ素のイオン注入で形成されたp層と同じ深さでかつ
p層の濃度より低く設定する。これにより、ゲート直下
の領域以外の前記ドープ層14A・の不純物濃度を初期
の半導体基板の不純物濃度と同程度まで低下させ、この
結果ゲート電極15の直下にのみ深いチャネルドープ層
14が形成される。
その後、第2図(d)に示すように、該ゲート電極15
を用いた自己整合法によりn型不純物をイオン注入して
ソース・ドレイン領域としてのn゛層i7.18を形成
する。深いチャネルドープ層14は先にイオン注入した
リンの横方向拡散により、ゲート端から内側に押し込ま
れており、ソース・ドレイン領域17.18と深いチャ
ネルドープ層14は直接接していない。
を用いた自己整合法によりn型不純物をイオン注入して
ソース・ドレイン領域としてのn゛層i7.18を形成
する。深いチャネルドープ層14は先にイオン注入した
リンの横方向拡散により、ゲート端から内側に押し込ま
れており、ソース・ドレイン領域17.18と深いチャ
ネルドープ層14は直接接していない。
以下は、通常の工程によりPSGにより眉間絶縁膜21
を形成し、コンタクトホールを開設した上でアルミニウ
ム配線層22を形成し、第1図の構造を得る。
を形成し、コンタクトホールを開設した上でアルミニウ
ム配線層22を形成し、第1図の構造を得る。
したがって、この構成によればゲート電極15の直下に
形成された深いチャネルドープ層14により、MIS)
ランジスタの微細化に伴ってチャネルドープ濃度を増大
しても、この深いチャネルドープ層14はソース・ドレ
イン領域17.18とは直接接触していないため、MI
S)ランジスタにおける耐圧の低下やソース・ドレイン
容量の増大を防止することが可能となる。
形成された深いチャネルドープ層14により、MIS)
ランジスタの微細化に伴ってチャネルドープ濃度を増大
しても、この深いチャネルドープ層14はソース・ドレ
イン領域17.18とは直接接触していないため、MI
S)ランジスタにおける耐圧の低下やソース・ドレイン
容量の増大を防止することが可能となる。
(第2実施例)
第3図は本発明の第2の実施例を示す断面図であり、第
1図と同一部分には同一符号を付しである。
1図と同一部分には同一符号を付しである。
二の実施例ではソース・ドレイン領域を高濃度の領域(
n+tl)17.t8と低濃度の領域(n−J!f)1
9.20とで所謂LDD構造に構成している。また、第
1実施例と同様に構成した深いチャネルドープ層14は
低濃度領域19.20と接しているが、高濃度領域17
.18とは接していない構成となっている。
n+tl)17.t8と低濃度の領域(n−J!f)1
9.20とで所謂LDD構造に構成している。また、第
1実施例と同様に構成した深いチャネルドープ層14は
低濃度領域19.20と接しているが、高濃度領域17
.18とは接していない構成となっている。
この構成によれば前記第1実施例と同様に耐圧低下及び
接合容量の増大を防止できるととにも、LDD構造を採
用したことによりドレイン耐圧を更に向上することが可
能となる。
接合容量の増大を防止できるととにも、LDD構造を採
用したことによりドレイン耐圧を更に向上することが可
能となる。
ここで、低濃度領域19.20と深いチャネルドープ層
14は接触しない構成としてもよい。
14は接触しない構成としてもよい。
(第3実施例)
第4図は本発明の第3の実施例を示すMISトランジス
タの断面図であり、第1図と同一部分には同一符号を付
しである。この実施例では、ソース・ドレイン領域を高
濃度領域17.18と低濃度領域19.20とでLDD
構造に構成すると共に、深いチャネルドープ層14をゲ
ート電極15の直下及びソース・ドレイン領域の下にも
形成している。但し、深いチャネルドープ層14が高濃
度領域17.18とは直接接していないことは言うまで
もない。
タの断面図であり、第1図と同一部分には同一符号を付
しである。この実施例では、ソース・ドレイン領域を高
濃度領域17.18と低濃度領域19.20とでLDD
構造に構成すると共に、深いチャネルドープ層14をゲ
ート電極15の直下及びソース・ドレイン領域の下にも
形成している。但し、深いチャネルドープ層14が高濃
度領域17.18とは直接接していないことは言うまで
もない。
第5図(a)乃至第5図(d)はこの第3の実施例の製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
まず、第5図(a、 )に示すように、p型シリコン基
板11上に素子分離用の厚い酸化膜13.ゲート酸化膜
12を形成した後、n型子結晶シリコンjiJ15を堆
積し、更にこの上にフォトレジストを用いてゲートパタ
ーン16を形成する。
板11上に素子分離用の厚い酸化膜13.ゲート酸化膜
12を形成した後、n型子結晶シリコンjiJ15を堆
積し、更にこの上にフォトレジストを用いてゲートパタ
ーン16を形成する。
次に、第5図(b)に示すように、ゲートパターン16
を用いてゲート電極15を形成した後、n型不純物とし
て例えばホウ素をイオン注入し、ゲート電極15及びソ
ース・ドレイン拡散層となる領域下に深いチャネルドー
プ層14を形成する。
を用いてゲート電極15を形成した後、n型不純物とし
て例えばホウ素をイオン注入し、ゲート電極15及びソ
ース・ドレイン拡散層となる領域下に深いチャネルドー
プ層14を形成する。
ここでのイオン注入は、ホウ素がゲート電極15をつき
抜けて、ゲート電極下の深い領域に不純物のピークが位
置するよう注入エネクギーを選定する。この際、ゲート
電極のないソース・ドレイン形成予定領域では、ホウ素
は基板内の深い領域にピークを生じる。
抜けて、ゲート電極下の深い領域に不純物のピークが位
置するよう注入エネクギーを選定する。この際、ゲート
電極のないソース・ドレイン形成予定領域では、ホウ素
は基板内の深い領域にピークを生じる。
次いで、第5図(c)に示すように、ゲート電極15を
利用して例えばリンを自己整合的にイオン注入し、n型
の低濃度領域19.20を形成する。その後、ゲート電
極15の側面に例えばC■D酸化膜による側壁23を形
成し、この側壁23を利用して例えばヒ素を自己整合的
にイオン注入し、n型の高濃度領域17.18を形成す
る。
利用して例えばリンを自己整合的にイオン注入し、n型
の低濃度領域19.20を形成する。その後、ゲート電
極15の側面に例えばC■D酸化膜による側壁23を形
成し、この側壁23を利用して例えばヒ素を自己整合的
にイオン注入し、n型の高濃度領域17.18を形成す
る。
後は、通常工程により配線層を形成し、第4図の構造を
得る。
得る。
この実施例では深いチャネルドープ層14がMIs)ラ
ンジスタの全領域にわたって形成されており、耐圧低下
及び接合容量の増大をいっそう効果的に抑制できる。
ンジスタの全領域にわたって形成されており、耐圧低下
及び接合容量の増大をいっそう効果的に抑制できる。
以上説明したように本発明は、MISI−ランジスタの
少なくともゲート電極下に形成する深いチャネルドープ
層が、ソース・ドレイン領域の高不純物濃度領域とは直
接接触していないよう構成しているので、MIS)ラン
ジスタの微細化に伴うチャネルドープ濃度の増大に起因
する耐圧劣化。
少なくともゲート電極下に形成する深いチャネルドープ
層が、ソース・ドレイン領域の高不純物濃度領域とは直
接接触していないよう構成しているので、MIS)ラン
ジスタの微細化に伴うチャネルドープ濃度の増大に起因
する耐圧劣化。
拡散層容量の増大を防止することができる効果がある。
第1図は本発明による絶縁ゲート型電界効果トランジス
タの第1の実施例を示す断面図、第2図(a)乃至第2
図(d)は第1図のトランジスタを製造する方法を工程
順に示す断面図、第3図は本発明の第2の実施例を示す
断面図、第4図は本発明の第3の実施例を示す断面図、
第5図(a)乃至第5図(d)゛は第4図のトランジス
タを製造する方法を工程順に示す断面図、第6図は従来
の絶縁ゲート型電界効果トランジスタの一例を示す断面
図である。 11・・・p型シリコン基板、12・・・ゲート酸化膜
、13・・・素子分離用酸化膜、14.14A・・・深
いチャネルドープ層、15・・・ゲート電極、16・・
・ゲートハターン、17.18・・・ソース・ドレイン
領域(高濃度領域)、19.20・・・ソース・ドレイ
ン領域(低濃度領域)、21・・・層間絶縁膜、22・
・・アルミニウム配線層、23・・・側壁。 第1図 第2図 第4図 第5図
タの第1の実施例を示す断面図、第2図(a)乃至第2
図(d)は第1図のトランジスタを製造する方法を工程
順に示す断面図、第3図は本発明の第2の実施例を示す
断面図、第4図は本発明の第3の実施例を示す断面図、
第5図(a)乃至第5図(d)゛は第4図のトランジス
タを製造する方法を工程順に示す断面図、第6図は従来
の絶縁ゲート型電界効果トランジスタの一例を示す断面
図である。 11・・・p型シリコン基板、12・・・ゲート酸化膜
、13・・・素子分離用酸化膜、14.14A・・・深
いチャネルドープ層、15・・・ゲート電極、16・・
・ゲートハターン、17.18・・・ソース・ドレイン
領域(高濃度領域)、19.20・・・ソース・ドレイ
ン領域(低濃度領域)、21・・・層間絶縁膜、22・
・・アルミニウム配線層、23・・・側壁。 第1図 第2図 第4図 第5図
Claims (1)
- (1)第1導電型の半導体基体にゲート絶縁膜を介して
形成したゲート電極と、前記半導体基体に形成した第2
導電型のソース・ドレイン領域とを備える絶縁ゲート型
半導体装置において、少なくとも前記ゲート電極下の深
い位置に第1導電型で前記半導体基体よりも高不純物濃
度のチャネルドープ層を形成しており、かつこの深いチ
ャネルドープ層は前記ソース・ドレイン領域の高不純物
濃度領域とは直接接触していないことを特徴とする絶縁
ゲート型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28097187A JPH01123474A (ja) | 1987-11-09 | 1987-11-09 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28097187A JPH01123474A (ja) | 1987-11-09 | 1987-11-09 | 絶縁ゲート型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01123474A true JPH01123474A (ja) | 1989-05-16 |
Family
ID=17632447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28097187A Pending JPH01123474A (ja) | 1987-11-09 | 1987-11-09 | 絶縁ゲート型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01123474A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0637305A (ja) * | 1992-07-15 | 1994-02-10 | Toshiba Corp | Ldd構造を有する半導体装置及びその製造方法 |
JP2005328048A (ja) * | 2004-05-10 | 2005-11-24 | Hynix Semiconductor Inc | 半導体基板へのイオン注入方法及び半導体素子の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55102269A (en) * | 1979-01-29 | 1980-08-05 | Agency Of Ind Science & Technol | Method of fabricating semiconductor device |
JPS61292963A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1987
- 1987-11-09 JP JP28097187A patent/JPH01123474A/ja active Pending
Patent Citations (2)
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