JPH01123474A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ゲート型半導体装置に関し、特に絶縁ゲー
ト型電界効果トランジスタのチャネル構造を改良した半
導体装置に関する。

〔従来の技術〕

絶縁ゲート型半導体装置の高性能化、高集積化を目的と
して、絶縁ゲート型電界効果トランジスタ（以下ＭＩＳ
）ランジスタと省略）のチャネル長を短縮することが試
みられている。しかし、Ｍ■Ｓトランジスタのチャネル
長が２μｍ適度以下にまで短縮されてくると、内部電界
強度の増大のため、ゲートしきい電圧（ＶＴＨと略記）
が低下され、パンチ・スルーによるドレイン耐圧が低下
されるといった短チヤネル効果が問題になる。

素子の微・細化に伴う短チヤネル効果を防ぐものとして
、従来、第６図に示すようなＭＩＳ）ランジスタが提案
されている。このＭＩＳＩ−ランジスタはｐ型シリコン
基板１１にゲート酸化膜１２及びフィールド酸化膜１３
を形成し、ゲート酸化膜１２上に設けたゲート電極１５
とソース領域１７及びドレイン領域１８とでＭＩＳ）ラ
ンジスタを構成している。そして、その活性領域に基板
と同一導電型の不純物をイオン注入し、チャネルの深い
位置に比較的高い不純物濃度（〜１０”ｃｍ−’）の半
導体Ｎ１４（深いチャネルドープ層と略記する）を形成
している。

なお、２１は層間絶縁膜としてのＰＳＧ膜、２２はアル
ミニウム配線層である。

この構成によれば、深いチャネルドープ層１４により、
ドレイン空乏層の横方向への広がりが抑制され、ゲート
電圧でコントロールできない短チヤネル効果を防止でき
る。

〔発明が解決しようとする問題点〕

上述した従来の構造では、ＭＩＳＩ−ランジスタの微細
化を進めるのに従い、深いチャネルドープ層１４の不純
物濃度も高めていく必要がある。この際、イオン注入は
前述と同様ＭＩＳ）ランジスタの活性領域全面に行われ
るため、その後形成されるソース・ドレイン領域１７．
１８のｎ′″層がこの深いチャネルドープ層１４と直接
に接合を形成する。このため、ドレイン耐性が低下した
り、ソース・ドレイン領域の接合容量が増大するという
問題がある。

本発明は、ドレイン耐性の低下及び接合容量の増大を防
止することができる絶縁ゲート型半導体装置を提供する
ことを目的としている。

〔問題点を解決するための手段〕

本発明の絶縁ゲート型半導体装置は、ＭＩＳトランジス
タの少なくともゲート電極下の深い位置に、半導体基体
と同一の導電型でしかも半導体基体よりも高不純物濃度
のチャネルドープ層を形成しており、かつこの深いチャ
ネルドープ層はソース・ドレイン領域の高不純物濃度領
域とは直接接触していないよう構成し、耐圧の向上、接
合容量の低減を図っている。

〔実施例〕

次に、本発明を図面を参照して説明する。

（第１実施例） 第１図は本発明の第１の実施例を示すＭＩＳトランジス
タの断面図である。この実施例はｐ型シリコン基板１１
をシリコン酸化膜１３で活性領域を画成した上で、ゲー
ト酸化膜１２を介してゲート電極１５を形成し、かつｎ
型不純物を高濃度に導入したソース領域１７．ドレイン
領域１８を形成してＭＩＳ）ランジスタを構成している
。また、前記ゲート電極１５下にはソース領域１７．ド
レイン領域１８とは直接接触していない深いチャネルド
ープ層１４を形成している。この深いチャネルドープ層
１４は前記ｐ型シリコン基板１１と同じ導電型の不純物
拡散層からなり、しかもその不純物濃度はシリコン基板
１１よりも高くされている。

なお、図において２１は眉間絶縁膜、２２はアルミニウ
ム配線層である。

第２図（ａ）乃至第２図（ｄ）は前記第１の実施例の製
造工程を説明すための断面図である。

先ず、まず、第２図（ａ）の示すようにｐ型シリコン基
板１１上に例えば選択酸化法により素子分離のために厚
いシリコン酸化膜１３を形成し、その後素子の活性領域
上にゲート酸化膜として薄い酸化膜を形成し、更にこの
ゲート酸化膜１２を通して基板と同一導電型の不純物、
例えばホウ素をイオン注入し、深いドープ層１４Ａを形
成しておく。

次に、第２図（ｂ）に示すようにゲート酸化膜１２上に
ｎ型多結晶９９３２層１５を堆積し、更にこの上にフォ
トレジストを用いてゲートパターン１６を形成、する。

そして、このゲートパターン１６をマスクに通常の反応
性イオンエツチングにより、多結晶シリコン層を選択エ
ツチングし、ゲート電極１５を形成する。

更に、第２図（Ｃ）に示すようにゲート電極１５及び厚
い酸化膜１３に対してｎ型不純物であるリンを自己整合
的にイオン注入する。このリンのイオン注入は、前記の
ホウ素のイオン注入で形成されたｐ層と同じ深さでかつ
ｐ層の濃度より低く設定する。これにより、ゲート直下
の領域以外の前記ドープ層１４Ａ・の不純物濃度を初期
の半導体基板の不純物濃度と同程度まで低下させ、この
結果ゲート電極１５の直下にのみ深いチャネルドープ層
１４が形成される。

その後、第２図（ｄ）に示すように、該ゲート電極１５
を用いた自己整合法によりｎ型不純物をイオン注入して
ソース・ドレイン領域としてのｎ゛層ｉ７．１８を形成
する。深いチャネルドープ層１４は先にイオン注入した
リンの横方向拡散により、ゲート端から内側に押し込ま
れており、ソース・ドレイン領域１７．１８と深いチャ
ネルドープ層１４は直接接していない。

以下は、通常の工程によりＰＳＧにより眉間絶縁膜２１
を形成し、コンタクトホールを開設した上でアルミニウ
ム配線層２２を形成し、第１図の構造を得る。

したがって、この構成によればゲート電極１５の直下に
形成された深いチャネルドープ層１４により、ＭＩＳ）
ランジスタの微細化に伴ってチャネルドープ濃度を増大
しても、この深いチャネルドープ層１４はソース・ドレ
イン領域１７．１８とは直接接触していないため、ＭＩ
Ｓ）ランジスタにおける耐圧の低下やソース・ドレイン
容量の増大を防止することが可能となる。

（第２実施例） 第３図は本発明の第２の実施例を示す断面図であり、第
１図と同一部分には同一符号を付しである。

二の実施例ではソース・ドレイン領域を高濃度の領域（
ｎ＋ｔｌ）１７．ｔ８と低濃度の領域（ｎ−Ｊ！ｆ）１
９．２０とで所謂ＬＤＤ構造に構成している。また、第
１実施例と同様に構成した深いチャネルドープ層１４は
低濃度領域１９．２０と接しているが、高濃度領域１７
．１８とは接していない構成となっている。

この構成によれば前記第１実施例と同様に耐圧低下及び
接合容量の増大を防止できるととにも、ＬＤＤ構造を採
用したことによりドレイン耐圧を更に向上することが可
能となる。

ここで、低濃度領域１９．２０と深いチャネルドープ層
１４は接触しない構成としてもよい。

（第３実施例） 第４図は本発明の第３の実施例を示すＭＩＳトランジス
タの断面図であり、第１図と同一部分には同一符号を付
しである。この実施例では、ソース・ドレイン領域を高
濃度領域１７．１８と低濃度領域１９．２０とでＬＤＤ
構造に構成すると共に、深いチャネルドープ層１４をゲ
ート電極１５の直下及びソース・ドレイン領域の下にも
形成している。但し、深いチャネルドープ層１４が高濃
度領域１７．１８とは直接接していないことは言うまで
もない。

第５図（ａ）乃至第５図（ｄ）はこの第３の実施例の製
造工程を説明するための断面図である。

まず、第５図（ａ、　）に示すように、ｐ型シリコン基
板１１上に素子分離用の厚い酸化膜１３．ゲート酸化膜
１２を形成した後、ｎ型子結晶シリコンｊｉＪ１５を堆
積し、更にこの上にフォトレジストを用いてゲートパタ
ーン１６を形成する。

次に、第５図（ｂ）に示すように、ゲートパターン１６
を用いてゲート電極１５を形成した後、ｎ型不純物とし
て例えばホウ素をイオン注入し、ゲート電極１５及びソ
ース・ドレイン拡散層となる領域下に深いチャネルドー
プ層１４を形成する。

ここでのイオン注入は、ホウ素がゲート電極１５をつき
抜けて、ゲート電極下の深い領域に不純物のピークが位
置するよう注入エネクギーを選定する。この際、ゲート
電極のないソース・ドレイン形成予定領域では、ホウ素
は基板内の深い領域にピークを生じる。

次いで、第５図（ｃ）に示すように、ゲート電極１５を
利用して例えばリンを自己整合的にイオン注入し、ｎ型
の低濃度領域１９．２０を形成する。その後、ゲート電
極１５の側面に例えばＣ■Ｄ酸化膜による側壁２３を形
成し、この側壁２３を利用して例えばヒ素を自己整合的
にイオン注入し、ｎ型の高濃度領域１７．１８を形成す
る。

後は、通常工程により配線層を形成し、第４図の構造を
得る。

この実施例では深いチャネルドープ層１４がＭＩｓ）ラ
ンジスタの全領域にわたって形成されており、耐圧低下
及び接合容量の増大をいっそう効果的に抑制できる。

〔発明の効果〕

以上説明したように本発明は、ＭＩＳＩ−ランジスタの
少なくともゲート電極下に形成する深いチャネルドープ
層が、ソース・ドレイン領域の高不純物濃度領域とは直
接接触していないよう構成しているので、ＭＩＳ）ラン
ジスタの微細化に伴うチャネルドープ濃度の増大に起因
する耐圧劣化。

拡散層容量の増大を防止することができる効果がある。

【図面の簡単な説明】

第１図は本発明による絶縁ゲート型電界効果トランジス
タの第１の実施例を示す断面図、第２図（ａ）乃至第２
図（ｄ）は第１図のトランジスタを製造する方法を工程
順に示す断面図、第３図は本発明の第２の実施例を示す
断面図、第４図は本発明の第３の実施例を示す断面図、
第５図（ａ）乃至第５図（ｄ）゛は第４図のトランジス
タを製造する方法を工程順に示す断面図、第６図は従来
の絶縁ゲート型電界効果トランジスタの一例を示す断面
図である。 １１・・・ｐ型シリコン基板、１２・・・ゲート酸化膜
、１３・・・素子分離用酸化膜、１４．１４Ａ・・・深
いチャネルドープ層、１５・・・ゲート電極、１６・・
・ゲートハターン、１７．１８・・・ソース・ドレイン
領域（高濃度領域）、１９．２０・・・ソース・ドレイ
ン領域（低濃度領域）、２１・・・層間絶縁膜、２２・
・・アルミニウム配線層、２３・・・側壁。 第１図 第２図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. （１）第１導電型の半導体基体にゲート絶縁膜を介して
   形成したゲート電極と、前記半導体基体に形成した第２
   導電型のソース・ドレイン領域とを備える絶縁ゲート型
   半導体装置において、少なくとも前記ゲート電極下の深
   い位置に第１導電型で前記半導体基体よりも高不純物濃
   度のチャネルドープ層を形成しており、かつこの深いチ
   ャネルドープ層は前記ソース・ドレイン領域の高不純物
   濃度領域とは直接接触していないことを特徴とする絶縁
   ゲート型半導体装置。