JPH0637305A - Ｌｄｄ構造を有する半導体装置及びその製造方法 - Google Patents
Ｌｄｄ構造を有する半導体装置及びその製造方法Info
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- JPH0637305A JPH0637305A JP4210927A JP21092792A JPH0637305A JP H0637305 A JPH0637305 A JP H0637305A JP 4210927 A JP4210927 A JP 4210927A JP 21092792 A JP21092792 A JP 21092792A JP H0637305 A JPH0637305 A JP H0637305A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造の電界緩和効果の劣化しないＩＧ
ＦＥＴの構造及びその製造方法を提供する。 【構成】 ＬＤＤ構造を示すソ−ス／ドレイン領域の低
不純物濃度領域４の間にあって、ゲ−ト電極１の下にあ
るシャロウチャネル領域５の下にディ−プチャネル領域
６を形成する。このディ−プチャネル領域６のピ−ク不
純物濃度の半導体基板１表面からの深さを前記低不純物
濃度領域４の最深部より深くする。ＬＤＤ構造の電界緩
和効果の劣化を有効に防いで実効チャネル長を短くする
ことを可能にする。
ＦＥＴの構造及びその製造方法を提供する。 【構成】 ＬＤＤ構造を示すソ−ス／ドレイン領域の低
不純物濃度領域４の間にあって、ゲ−ト電極１の下にあ
るシャロウチャネル領域５の下にディ−プチャネル領域
６を形成する。このディ−プチャネル領域６のピ−ク不
純物濃度の半導体基板１表面からの深さを前記低不純物
濃度領域４の最深部より深くする。ＬＤＤ構造の電界緩
和効果の劣化を有効に防いで実効チャネル長を短くする
ことを可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧のＬＤＤ(Light
ly Doped Drain) 構造を有する絶縁ゲート型電界効果ト
ランジスタの構造及びその製造方法に関するものであ
る。
ly Doped Drain) 構造を有する絶縁ゲート型電界効果ト
ランジスタの構造及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】絶縁ゲ−ト型電界効果トランジスタ（IG
FET ：Insulated Gate Field EffectTransistor）は、
ゲ−ト絶縁膜に接する半導体基板の表面部にチャネルと
いう反転領域をソ−ス領域とドレイン領域の間に形成
し、これをソ−ス／ドレイン領域間の電流通路として利
用することを特徴としている。半導体装置の微細化にと
もなって、このＩＧＦＥＴのチャネル長も著しく微細化
されるようになってきた。チャネル長が短くなるに連れ
て様々な影響、例えば、しきい値電圧（Ｖth）の低下、
サブスレッショルド領域でのパンチスル−に起因するリ
−ク電流の発生、ホットキャリアによる特性変動等が現
われるが、これら微細化に伴う影響を安定させる手段の
１つにＬＤＤ構造の採用がある。これは、高濃度のソ−
ス／ドレイン領域あるいは高濃度のドレイン領域に低濃
度領域を接するように形成し、これをソ−ス／ドレイン
領域間に配置するものである。
FET ：Insulated Gate Field EffectTransistor）は、
ゲ−ト絶縁膜に接する半導体基板の表面部にチャネルと
いう反転領域をソ−ス領域とドレイン領域の間に形成
し、これをソ−ス／ドレイン領域間の電流通路として利
用することを特徴としている。半導体装置の微細化にと
もなって、このＩＧＦＥＴのチャネル長も著しく微細化
されるようになってきた。チャネル長が短くなるに連れ
て様々な影響、例えば、しきい値電圧（Ｖth）の低下、
サブスレッショルド領域でのパンチスル−に起因するリ
−ク電流の発生、ホットキャリアによる特性変動等が現
われるが、これら微細化に伴う影響を安定させる手段の
１つにＬＤＤ構造の採用がある。これは、高濃度のソ−
ス／ドレイン領域あるいは高濃度のドレイン領域に低濃
度領域を接するように形成し、これをソ−ス／ドレイン
領域間に配置するものである。
【０００３】このような構造によって、ピンチオフ状態
で生じるドレイン空乏層のピ−ク電界強度を緩和する事
ができる。パンチスル−現象は、ドレイン領域の空乏層
とソ−ス領域の空乏層が接する事によりシリコン半導体
基板内部を電流が流れる現象であり、リ−ク電流の増大
を招くものである。とくに、ＤＲＡＭのトランスファト
ランジスタやＣＭＯＳインバ−タなどのリ−ク電流を極
端に嫌うトランジスタにとって影響のある現象である。
このパンチスル−防止のためにソ−ス／ドレイン領域の
半導体基板の深さ方向の最深部付近にピ−ク濃度が来る
ように不純物をイオン注入することが有効である。すな
わち、チャネル領域の下部に不純物によるディ−プチャ
ネル領域を形成するものである。
で生じるドレイン空乏層のピ−ク電界強度を緩和する事
ができる。パンチスル−現象は、ドレイン領域の空乏層
とソ−ス領域の空乏層が接する事によりシリコン半導体
基板内部を電流が流れる現象であり、リ−ク電流の増大
を招くものである。とくに、ＤＲＡＭのトランスファト
ランジスタやＣＭＯＳインバ−タなどのリ−ク電流を極
端に嫌うトランジスタにとって影響のある現象である。
このパンチスル−防止のためにソ−ス／ドレイン領域の
半導体基板の深さ方向の最深部付近にピ−ク濃度が来る
ように不純物をイオン注入することが有効である。すな
わち、チャネル領域の下部に不純物によるディ−プチャ
ネル領域を形成するものである。
【０００４】図１５に、従来技術のＬＤＤ構造を備えた
ＩＧＦＥＴの断面図を示す。半導体基板１０は、例え
ば、不純物濃度が約１×１０15ｃｍ-3程度のＰ型シリコ
ン半導体基板を用い、その主表面には、ゲ−ト絶縁膜２
が形成されている。このゲ−ト絶縁膜、すなわち、ゲ−
ト酸化膜は、熱酸化あるいはＣＶＤ法などにより形成さ
れた厚さが１０００〜２０００オングストロ−ム程度の
シリコン酸化膜（ＳｉＯ2 ）からなる。この上に厚さが
約４０００オングストロ−ム、ゲ−ト長Ｌが約５μｍの
ポリシリコンなどからなるゲ−ト電極１が形成されてい
る。半導体基板１０の表面領域には、このゲ−ト電極１
を挟むような位置にソ−ス／ドレイン領域３、４が形成
されている。このソ−ス／ドレイン領域は、低濃度不純
物拡散領域（以下、低濃度領域という）４と高濃度不純
物拡散領域（以下、高濃度領域という）３からなるＬＤ
Ｄ構造になっている。この低濃度領域４は、ゲ−ト絶縁
膜２とゲ−ト電極１が形成されている半導体基板の領域
を介して互いに向い合っており、その先端部分は、一部
分ゲ−ト電極１の下に入り込んでいる。そして、高濃度
領域３は、低濃度領域４の中に形成されているが、その
半導体基板１０表面からの深さは、低濃度領域４より深
い。
ＩＧＦＥＴの断面図を示す。半導体基板１０は、例え
ば、不純物濃度が約１×１０15ｃｍ-3程度のＰ型シリコ
ン半導体基板を用い、その主表面には、ゲ−ト絶縁膜２
が形成されている。このゲ−ト絶縁膜、すなわち、ゲ−
ト酸化膜は、熱酸化あるいはＣＶＤ法などにより形成さ
れた厚さが１０００〜２０００オングストロ−ム程度の
シリコン酸化膜（ＳｉＯ2 ）からなる。この上に厚さが
約４０００オングストロ−ム、ゲ−ト長Ｌが約５μｍの
ポリシリコンなどからなるゲ−ト電極１が形成されてい
る。半導体基板１０の表面領域には、このゲ−ト電極１
を挟むような位置にソ−ス／ドレイン領域３、４が形成
されている。このソ−ス／ドレイン領域は、低濃度不純
物拡散領域（以下、低濃度領域という）４と高濃度不純
物拡散領域（以下、高濃度領域という）３からなるＬＤ
Ｄ構造になっている。この低濃度領域４は、ゲ−ト絶縁
膜２とゲ−ト電極１が形成されている半導体基板の領域
を介して互いに向い合っており、その先端部分は、一部
分ゲ−ト電極１の下に入り込んでいる。そして、高濃度
領域３は、低濃度領域４の中に形成されているが、その
半導体基板１０表面からの深さは、低濃度領域４より深
い。
【０００５】この低濃度領域４間のゲ−ト電極１下の半
導体基板１０の領域には、チャネル領域５、すなわち、
反転層を形成しており、その実効チャネル長Ｌeff は、
約３μｍである。パンチスル−に対する耐性を向上させ
るために、このチャネル領域５の下に不純物濃度の高い
領域６を形成する。この領域６の半導体基板１０の深さ
方向（Ｄ−Ｄ′）の不純物濃度プロファイルを、図１６
に示す。この領域６のピ−ク不純物濃度は、１×１０16
ｃｍ-3程度である。この領域６がディ−プチャネル領域
であり、また、チャネル領域５は、シャロ−チャネル領
域という。ディ−プチャネル領域６における半導体基板
１０の水平方向の不純物濃度プロファイルは、ほぼ一定
であるが、半導体基板１０の深さ方向の不純物濃度プロ
ファイルは、深さ方向のこの領域６の幅のほぼ中心にピ
−ク濃度（約１×１０16ｃｍ-3)があり、そして、その
深さ位置は、ソ−ス／ドレイン領域の低濃度領域４の最
深部（約０．３５μｍ）とほぼ一致している。この領域
の幅は、約０．４μｍであり、低濃度領域４のピ−ク濃
度は、約１×１０17ｃｍ-3である。半導体基板１０の濃
度は、約１×１０15ｃｍ-3以上のように、ディ−プチャ
ネル領域６は、ゲ−ト長が十分入るような長さを有して
いて、さらに、そのピ−ク不純物濃度の深さは、前記低
濃度領域４の底部とほぼ同じであるから、この低濃度領
域４とディ−プチャネル領域６とは、部分的に重なって
いる。
導体基板１０の領域には、チャネル領域５、すなわち、
反転層を形成しており、その実効チャネル長Ｌeff は、
約３μｍである。パンチスル−に対する耐性を向上させ
るために、このチャネル領域５の下に不純物濃度の高い
領域６を形成する。この領域６の半導体基板１０の深さ
方向（Ｄ−Ｄ′）の不純物濃度プロファイルを、図１６
に示す。この領域６のピ−ク不純物濃度は、１×１０16
ｃｍ-3程度である。この領域６がディ−プチャネル領域
であり、また、チャネル領域５は、シャロ−チャネル領
域という。ディ−プチャネル領域６における半導体基板
１０の水平方向の不純物濃度プロファイルは、ほぼ一定
であるが、半導体基板１０の深さ方向の不純物濃度プロ
ファイルは、深さ方向のこの領域６の幅のほぼ中心にピ
−ク濃度（約１×１０16ｃｍ-3)があり、そして、その
深さ位置は、ソ−ス／ドレイン領域の低濃度領域４の最
深部（約０．３５μｍ）とほぼ一致している。この領域
の幅は、約０．４μｍであり、低濃度領域４のピ−ク濃
度は、約１×１０17ｃｍ-3である。半導体基板１０の濃
度は、約１×１０15ｃｍ-3以上のように、ディ−プチャ
ネル領域６は、ゲ−ト長が十分入るような長さを有して
いて、さらに、そのピ−ク不純物濃度の深さは、前記低
濃度領域４の底部とほぼ同じであるから、この低濃度領
域４とディ−プチャネル領域６とは、部分的に重なって
いる。
【０００６】
【発明が解決しようとする課題】一般に、ＩＧＦＥＴの
チャネル領域には、前述のようにイオン注入を行う。デ
ィ−プチャネル領域には、パンチスル−防止のための深
いイオン注入を行い、シャロ−チャネル領域には、しき
い値調整のための浅いイオン注入が行われる。これらの
イオン注入は、半導体基板に形成された素子分離領域に
囲まれた素子形成領域の全面に行い、その後、ソ−ス／
ドレイン領域を形成するのが通常の方法である。しか
し、本発明のように２０Ｖを越える高耐圧のトランジス
タの場合にはソ−ス／ドレイン領域の低濃度領域とディ
−プチャネル領域のピ−ク不純物濃度の差があまり無い
ので、この低濃度領域は、両者が重なるとディ−プチャ
ネル領域に食われてしまう。そこで上記のように耐圧が
大体２０Ｖを越えるような本発明が対象とするトランジ
スタでは、チャネル領域に対するイオン注入にしても、
ソ−ス／ドレイン領域にしても、いずれもフォトレジス
トなどのマスクを利用して互いの重なりが無いようにし
ている。しかし、前述のように、低濃度ソ−ス／ドレイ
ン領域４とディープチャネル領域とが互いにオーバーラ
ップするのは避けられない。
チャネル領域には、前述のようにイオン注入を行う。デ
ィ−プチャネル領域には、パンチスル−防止のための深
いイオン注入を行い、シャロ−チャネル領域には、しき
い値調整のための浅いイオン注入が行われる。これらの
イオン注入は、半導体基板に形成された素子分離領域に
囲まれた素子形成領域の全面に行い、その後、ソ−ス／
ドレイン領域を形成するのが通常の方法である。しか
し、本発明のように２０Ｖを越える高耐圧のトランジス
タの場合にはソ−ス／ドレイン領域の低濃度領域とディ
−プチャネル領域のピ−ク不純物濃度の差があまり無い
ので、この低濃度領域は、両者が重なるとディ−プチャ
ネル領域に食われてしまう。そこで上記のように耐圧が
大体２０Ｖを越えるような本発明が対象とするトランジ
スタでは、チャネル領域に対するイオン注入にしても、
ソ−ス／ドレイン領域にしても、いずれもフォトレジス
トなどのマスクを利用して互いの重なりが無いようにし
ている。しかし、前述のように、低濃度ソ−ス／ドレイ
ン領域４とディープチャネル領域とが互いにオーバーラ
ップするのは避けられない。
【０００７】これは、ディ−プチャネル領域６および低
濃度ソ−ス／ドレイン領域４を形成する場合に、例え
ば、イオン注入法を用いるが、その時のマスク合わせの
ずれを考慮して合わせ余裕を設けるためである。しか
し、その結果、このオ−バ−ラップした部分において、
ドレイン領域のＰＮ接合界面が浅く形成される。そし
て、そのために、ＬＤＤの電界緩和効果が悪くなって耐
圧低下や信頼性劣化が発生する。したがって、半導体装
置の微細化に伴って、ゲ−ト長Ｌを短くする場合でもゲ
−ト長によって規定される実効チャネル長Ｌeff は、約
３μｍより小さくすると、図３に示すように耐圧が低下
し、パンチスル−が発生するので、これ以下の実効チャ
ネル長の半導体装置は、実用にならなず、この微細化に
は、限界があった。図３の曲線Ｂは、４０Ｖ耐圧の半導
体装置を対象にしているが、耐圧がこれより大きくても
小さくても同じ様に実効チャネル長が約３μｍ程度まで
しか信頼性の高い半導体装置が得られない。すなわち、
少なくとも２０Ｖ〜８０Ｖ程度の範囲では、従来の半導
体装置では、図３と同じような特性曲線Ｂのような特性
を備えている。
濃度ソ−ス／ドレイン領域４を形成する場合に、例え
ば、イオン注入法を用いるが、その時のマスク合わせの
ずれを考慮して合わせ余裕を設けるためである。しか
し、その結果、このオ−バ−ラップした部分において、
ドレイン領域のＰＮ接合界面が浅く形成される。そし
て、そのために、ＬＤＤの電界緩和効果が悪くなって耐
圧低下や信頼性劣化が発生する。したがって、半導体装
置の微細化に伴って、ゲ−ト長Ｌを短くする場合でもゲ
−ト長によって規定される実効チャネル長Ｌeff は、約
３μｍより小さくすると、図３に示すように耐圧が低下
し、パンチスル−が発生するので、これ以下の実効チャ
ネル長の半導体装置は、実用にならなず、この微細化に
は、限界があった。図３の曲線Ｂは、４０Ｖ耐圧の半導
体装置を対象にしているが、耐圧がこれより大きくても
小さくても同じ様に実効チャネル長が約３μｍ程度まで
しか信頼性の高い半導体装置が得られない。すなわち、
少なくとも２０Ｖ〜８０Ｖ程度の範囲では、従来の半導
体装置では、図３と同じような特性曲線Ｂのような特性
を備えている。
【０００８】ここに示す耐圧は、ゲ−ト酸化膜の厚さに
ほぼ比例しており、２０Ｖ耐圧の半導体装置は、約５０
０オングストロ−ムのゲ−ト酸化膜厚を備え、８０Ｖ耐
圧の半導体装置は、約２０００オングストロ−ムのゲ−
ト酸化膜を備えている。図３の４０Ｖ耐圧の半導体装置
のゲ−ト酸化膜は、約１１５０オングストロ−ムの厚さ
がある。また、ソース領域にも低濃度領域４を設ける場
合には、深さ方向にチャネル領域６が重なると低濃度ソ
−ス領域の幅が狭くなるので、ソース抵抗が増大して、
電流駆動力を低下させるという問題も有る。本発明は、
以上のような事情によりなされたものであり、ＬＤＤ構
造の電界緩和効果の劣化しない構造のＩＧＦＥＴを提供
する事を目的にしている。
ほぼ比例しており、２０Ｖ耐圧の半導体装置は、約５０
０オングストロ−ムのゲ−ト酸化膜厚を備え、８０Ｖ耐
圧の半導体装置は、約２０００オングストロ−ムのゲ−
ト酸化膜を備えている。図３の４０Ｖ耐圧の半導体装置
のゲ−ト酸化膜は、約１１５０オングストロ−ムの厚さ
がある。また、ソース領域にも低濃度領域４を設ける場
合には、深さ方向にチャネル領域６が重なると低濃度ソ
−ス領域の幅が狭くなるので、ソース抵抗が増大して、
電流駆動力を低下させるという問題も有る。本発明は、
以上のような事情によりなされたものであり、ＬＤＤ構
造の電界緩和効果の劣化しない構造のＩＧＦＥＴを提供
する事を目的にしている。
【０００９】
【課題を解決するための手段】半導体基板に形成された
絶縁ゲ−ト型電界効果半導体装置のディープチヤネル領
域のピ−ク不純物濃度の半導体基板の深さ方向の位置を
ＬＤＤ構造の低濃度領域の半導体基板の深さ方向の最深
部より深く形成することを特徴としている。すなわち、
本発明の半導体装置は、半導体基板と、前記半導体基板
の表面領域に形成された高不純物濃度拡散領域とこの高
不純物拡散領域を囲む低不純物濃度拡散領域とからなる
ドレイン領域と、前記半導体基板の表面領域に形成され
た高不純物濃度拡散領域とこの高不純物拡散領域を囲む
低不純物濃度拡散領域とからなるソ−ス領域と、前記半
導体基板の前記ソ−ス領域と前記ドレイン領域との間の
表面領域上に形成されたゲ−ト絶縁膜と、前記ゲ−ト絶
縁膜上に形成されたゲ−ト電極と、前記半導体基板の前
記ソ−ス領域と前記ドレイン領域との間の表面領域に形
成されたシャロ−チャネル領域と、前記半導体基板の前
記ソ−ス領域と前記ドレイン領域との間の表面領域に形
成され、前記シャロ−チャネル領域の下に形成されたデ
ィ−プチャネル領域とを備え、前記ディ−プチャネル領
域のピ−ク不純物濃度の前記半導体基板表面からの深さ
は、前記ソ−ス領域及びドレイン領域の前記低不純物拡
散領域の最深部より深いことを第１の特徴としている。
絶縁ゲ−ト型電界効果半導体装置のディープチヤネル領
域のピ−ク不純物濃度の半導体基板の深さ方向の位置を
ＬＤＤ構造の低濃度領域の半導体基板の深さ方向の最深
部より深く形成することを特徴としている。すなわち、
本発明の半導体装置は、半導体基板と、前記半導体基板
の表面領域に形成された高不純物濃度拡散領域とこの高
不純物拡散領域を囲む低不純物濃度拡散領域とからなる
ドレイン領域と、前記半導体基板の表面領域に形成され
た高不純物濃度拡散領域とこの高不純物拡散領域を囲む
低不純物濃度拡散領域とからなるソ−ス領域と、前記半
導体基板の前記ソ−ス領域と前記ドレイン領域との間の
表面領域上に形成されたゲ−ト絶縁膜と、前記ゲ−ト絶
縁膜上に形成されたゲ−ト電極と、前記半導体基板の前
記ソ−ス領域と前記ドレイン領域との間の表面領域に形
成されたシャロ−チャネル領域と、前記半導体基板の前
記ソ−ス領域と前記ドレイン領域との間の表面領域に形
成され、前記シャロ−チャネル領域の下に形成されたデ
ィ−プチャネル領域とを備え、前記ディ−プチャネル領
域のピ−ク不純物濃度の前記半導体基板表面からの深さ
は、前記ソ−ス領域及びドレイン領域の前記低不純物拡
散領域の最深部より深いことを第１の特徴としている。
【００１０】また、半導体基板と、前記半導体基板の表
面領域に形成された高不純物濃度拡散領域とこの高不純
物拡散領域を囲む低不純物濃度拡散領域とからなるドレ
イン領域と、前記半導体基板の表面領域に形成されたソ
−ス領域と、前記半導体基板の前記ソ−ス領域と前記ド
レイン領域との間の表面領域上に形成されたゲ−ト絶縁
膜と、前記ゲ−ト絶縁膜上に形成されたゲ−ト電極と、
前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域に形成されたシャロ−チャネル領域と、
前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域に形成され、前記シャロ−チャネル領域
の下に形成されたディ−プチャネル領域とを備え、前記
ディ−プチャネル領域のピ−ク不純物濃度の前記半導体
基板表面からの深さは、ドレイン領域の前記低不純物拡
散領域の最深部より深いことを第２の特徴としている。
なお、前記高不純物濃度拡散領域の前記半導体基板表面
からの深さ方向の最深部は、前記低不純物濃度拡散領域
の前記半導体基板表面からの深さ方向の最深部より深
い。前記ディ−プチャネル領域のピ−ク不純物濃度はそ
のピ−ク不純物濃度の前記半導体基板表面からの深さが
深くなるに従って高くなっている。前記ディ−プチャネ
ル領域のピ−ク不純物濃度は、前記ソ−ス領域とドレイ
ン領域との間の表面領域に形成された前記シャロ−チャ
ネル領域の実効チャネル長が短くなるに従って高くなっ
ている。
面領域に形成された高不純物濃度拡散領域とこの高不純
物拡散領域を囲む低不純物濃度拡散領域とからなるドレ
イン領域と、前記半導体基板の表面領域に形成されたソ
−ス領域と、前記半導体基板の前記ソ−ス領域と前記ド
レイン領域との間の表面領域上に形成されたゲ−ト絶縁
膜と、前記ゲ−ト絶縁膜上に形成されたゲ−ト電極と、
前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域に形成されたシャロ−チャネル領域と、
前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域に形成され、前記シャロ−チャネル領域
の下に形成されたディ−プチャネル領域とを備え、前記
ディ−プチャネル領域のピ−ク不純物濃度の前記半導体
基板表面からの深さは、ドレイン領域の前記低不純物拡
散領域の最深部より深いことを第２の特徴としている。
なお、前記高不純物濃度拡散領域の前記半導体基板表面
からの深さ方向の最深部は、前記低不純物濃度拡散領域
の前記半導体基板表面からの深さ方向の最深部より深
い。前記ディ−プチャネル領域のピ−ク不純物濃度はそ
のピ−ク不純物濃度の前記半導体基板表面からの深さが
深くなるに従って高くなっている。前記ディ−プチャネ
ル領域のピ−ク不純物濃度は、前記ソ−ス領域とドレイ
ン領域との間の表面領域に形成された前記シャロ−チャ
ネル領域の実効チャネル長が短くなるに従って高くなっ
ている。
【００１１】前記シャロ−チャネル領域の実効チャネル
長を所定の長さにした半導体装置の場合は、前記ディ−
プチャネル領域のピ−ク不純物濃度を高くすることによ
って耐圧を上げることが出来る。前記ディ−プチャネル
領域の前記半導体基板表面からの深さが最も浅い部分
は、前記ドレイン領域又は前記ソ−ス領域及びドレイン
領域の前記低不純物拡散領域の最深部よりも深く形成さ
せることが出来る。前記ディ−プチャネル領域の前記半
導体基板表面からの深さが最も浅い部分は、前記ドレイ
ン領域又は前記ソ−ス領域及びドレイン領域の前記低不
純物拡散領域の最深部よりも浅く形成させることができ
る。また、前記ディ−プチャネル領域のピ−ク不純物濃
度が、７×１０15ｃｍ-3以上であり、前記ディ−プチャ
ネル領域の前記半導体基板表面からの深さが最も浅い部
分が前記半導体基板表面から０．４μｍより深い位置に
あるようにすることができる。
長を所定の長さにした半導体装置の場合は、前記ディ−
プチャネル領域のピ−ク不純物濃度を高くすることによ
って耐圧を上げることが出来る。前記ディ−プチャネル
領域の前記半導体基板表面からの深さが最も浅い部分
は、前記ドレイン領域又は前記ソ−ス領域及びドレイン
領域の前記低不純物拡散領域の最深部よりも深く形成さ
せることが出来る。前記ディ−プチャネル領域の前記半
導体基板表面からの深さが最も浅い部分は、前記ドレイ
ン領域又は前記ソ−ス領域及びドレイン領域の前記低不
純物拡散領域の最深部よりも浅く形成させることができ
る。また、前記ディ−プチャネル領域のピ−ク不純物濃
度が、７×１０15ｃｍ-3以上であり、前記ディ−プチャ
ネル領域の前記半導体基板表面からの深さが最も浅い部
分が前記半導体基板表面から０．４μｍより深い位置に
あるようにすることができる。
【００１２】本発明の半導体装置の製造方法は、半導体
基板のソ−ス／ドレイン領域間の表面領域にシャロ−チ
ャネル領域を形成する工程と、前記半導体基板の前記ソ
−ス／ドレイン領域間の表面領域にあり、かつ、前記シ
ャロ−チャネル領域の下に存在するディ−プチャネル領
域を形成する工程と、半導体基板の表面領域に前記ソ−
ス／ドレイン領域を構成するその最深部が前記ディ−プ
チャネル領域のピ−ク不純物濃度の前記半導体基板表面
からの深さより浅い低不純物濃度拡散領域を形成する工
程と、前記半導体基板の前記ソ−ス／ドレイン領域間の
表面領域上にゲ−ト絶縁膜を形成する工程と、前記ゲ−
ト絶縁膜上にゲ−ト電極を形成する工程と、前記半導体
基板の表面領域に前記ソ−ス／ドレイン領域を構成する
高不純物濃度拡散領域を形成する工程とを備えているこ
とを特徴としている。
基板のソ−ス／ドレイン領域間の表面領域にシャロ−チ
ャネル領域を形成する工程と、前記半導体基板の前記ソ
−ス／ドレイン領域間の表面領域にあり、かつ、前記シ
ャロ−チャネル領域の下に存在するディ−プチャネル領
域を形成する工程と、半導体基板の表面領域に前記ソ−
ス／ドレイン領域を構成するその最深部が前記ディ−プ
チャネル領域のピ−ク不純物濃度の前記半導体基板表面
からの深さより浅い低不純物濃度拡散領域を形成する工
程と、前記半導体基板の前記ソ−ス／ドレイン領域間の
表面領域上にゲ−ト絶縁膜を形成する工程と、前記ゲ−
ト絶縁膜上にゲ−ト電極を形成する工程と、前記半導体
基板の表面領域に前記ソ−ス／ドレイン領域を構成する
高不純物濃度拡散領域を形成する工程とを備えているこ
とを特徴としている。
【００１３】
【作用】ディープチヤネル領域のピ−ク不純物濃度の深
さ方向の位置をＬＤＤ構造の低濃度領域の深さ方向の最
深部より深く形成することによりＬＤＤ構造の電界緩和
効果の劣化を有効に防いで、実効チャネル長を短くする
ことを可能にする。
さ方向の位置をＬＤＤ構造の低濃度領域の深さ方向の最
深部より深く形成することによりＬＤＤ構造の電界緩和
効果の劣化を有効に防いで、実効チャネル長を短くする
ことを可能にする。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図３を参照して第１の実施例を説
明する。図１は、例えば、ＣＭＯＳロジックなどに適用
される、本発明に係るＬＤＤ構造を備えたＩＧＦＥＴの
断面図である。半導体基板には、例えば、不純物濃度が
約７×１０14ｃｍ-3程度のＰ型シリコン半導体基板１０
を用いる。この半導体基板１０の固有抵抗は、約２０Ω
ｃｍである。半導体基板１０の主面には、ゲ−ト絶縁膜
２が形成されている。この絶縁膜は、通常、熱酸化ある
いはＣＶＤ法などにより形成された厚さが１０００〜２
０００オングストロ−ム程度のシリコン酸化膜（ＳｉＯ
2 ）からなるが、この実施例では、約１１５０オングス
トロ−ムの厚さにしている。この上に、例えば、厚さ約
４０００オングストロ−ム、ゲ−ト長Ｌが約５μｍのポ
リシリコンなどからなるゲ−ト電極１が形成されてい
る。シリコン半導体基板１０主面の表面領域には、この
ゲ−ト電極１を挟むような位置にソ−ス／ドレイン領域
３、４が、形成されている。このソ−ス／ドレイン領域
は、Ｎ−低濃度領域４とＮ＋高濃度領域３からなるＬＤ
Ｄ構造になっている。
する。まず、図１乃至図３を参照して第１の実施例を説
明する。図１は、例えば、ＣＭＯＳロジックなどに適用
される、本発明に係るＬＤＤ構造を備えたＩＧＦＥＴの
断面図である。半導体基板には、例えば、不純物濃度が
約７×１０14ｃｍ-3程度のＰ型シリコン半導体基板１０
を用いる。この半導体基板１０の固有抵抗は、約２０Ω
ｃｍである。半導体基板１０の主面には、ゲ−ト絶縁膜
２が形成されている。この絶縁膜は、通常、熱酸化ある
いはＣＶＤ法などにより形成された厚さが１０００〜２
０００オングストロ−ム程度のシリコン酸化膜（ＳｉＯ
2 ）からなるが、この実施例では、約１１５０オングス
トロ−ムの厚さにしている。この上に、例えば、厚さ約
４０００オングストロ−ム、ゲ−ト長Ｌが約５μｍのポ
リシリコンなどからなるゲ−ト電極１が形成されてい
る。シリコン半導体基板１０主面の表面領域には、この
ゲ−ト電極１を挟むような位置にソ−ス／ドレイン領域
３、４が、形成されている。このソ−ス／ドレイン領域
は、Ｎ−低濃度領域４とＮ＋高濃度領域３からなるＬＤ
Ｄ構造になっている。
【００１５】この低濃度領域４は、ゲ−ト絶縁膜２とゲ
−ト電極１が形成されている半導体基板の所定領域を介
して互いに向い合っており、その先端部分は、一部分ゲ
−ト電極１の下に入込んでいる。入込む距離は、例え
ば、それぞれ約１．２μｍであるので、ゲ−ト電極１下
のチャネル長Ｌeff は、約２．６μｍになる。高濃度領
域３は、低濃度領域４の中に形成されているが、その半
導体基板１０表面からの深さは、低濃度領域４より深
い。この低濃度領域４間のゲ−ト電極１下の半導体基板
１０の領域には、チャネル領域５、すなわち、反転層が
形成されている。低濃度領域４のゲ−ト電極１の下に入
り込んでいる先端部分と高濃度領域３のゲ−ト電極側の
先端部分との間の距離は、約３．７μｍである。このチ
ャネル領域５の下には、チャネル領域となる半導体基板
１０と同じ導電型の不純物濃度の高い高濃度拡散領域６
がディ−プチャネル領域として形成されている。この領
域６の半導体基板１０主面からの深さ方向（Ａ−Ａ′）
の不純物濃度プロファイルを、図２に示す。この領域６
のピ−ク不純物濃度は、３×１０16ｃｍ-3程度である。
この領域６の上のチャネル領域５は、シャロ−チャネル
領域という。
−ト電極１が形成されている半導体基板の所定領域を介
して互いに向い合っており、その先端部分は、一部分ゲ
−ト電極１の下に入込んでいる。入込む距離は、例え
ば、それぞれ約１．２μｍであるので、ゲ−ト電極１下
のチャネル長Ｌeff は、約２．６μｍになる。高濃度領
域３は、低濃度領域４の中に形成されているが、その半
導体基板１０表面からの深さは、低濃度領域４より深
い。この低濃度領域４間のゲ−ト電極１下の半導体基板
１０の領域には、チャネル領域５、すなわち、反転層が
形成されている。低濃度領域４のゲ−ト電極１の下に入
り込んでいる先端部分と高濃度領域３のゲ−ト電極側の
先端部分との間の距離は、約３．７μｍである。このチ
ャネル領域５の下には、チャネル領域となる半導体基板
１０と同じ導電型の不純物濃度の高い高濃度拡散領域６
がディ−プチャネル領域として形成されている。この領
域６の半導体基板１０主面からの深さ方向（Ａ−Ａ′）
の不純物濃度プロファイルを、図２に示す。この領域６
のピ−ク不純物濃度は、３×１０16ｃｍ-3程度である。
この領域６の上のチャネル領域５は、シャロ−チャネル
領域という。
【００１６】ディ−プチャネル領域６における、半導体
基板１０の水平方向の不純物濃度プロファイルは、ほぼ
一定であるが、半導体基板１０の深さ方向の不純物濃度
プロファイルは、一定ではない。このチャネル領域６の
長さは、半導体基板１０の水平方向にあり、その幅は、
半導体基板１０の主面からの深さ方向にあって、その幅
のほぼ中心にピ−ク濃度（約３×１０16ｃｍ-3) があ
る。また、ソ−ス／ドレイン領域の低濃度領域４の最深
部は、半導体基板１０主面から約０．４μｍの深さにあ
るが、ディ−プチャネル領域６の半導体基板表面からの
深さが最も浅い部分、すなわち、最浅部は、この最深部
とは重ならずにほぼ接している。ディ−プチャネル領域
６の幅は、約０．５μｍであり、低濃度領域４のピ−ク
濃度は、約１×１０17ｃｍ-3である。この様に、ディ−
プチャネル領域６のピ−ク不純物濃度の深さ位置は、従
来のものとは異なり、前記低濃度領域４の最深部より深
く、半導体基板表面から、０．６５μｍの深さになって
いる。本発明に用いられる半導体基板の不純物濃度は、
５×１０14〜１×１０16ｃｍ-3程度が好ましく、半導体
基板１０上に設けられたソ−ス／ドレイン領域を構成す
る高濃度領域３の不純物濃度は、５×１０19〜１×１０
21ｃｍ-3程度、その周囲を取り囲む低濃度領域４の不純
物濃度は、５×１０16〜５×１０17ｃｍ-3程度が好まし
い。
基板１０の水平方向の不純物濃度プロファイルは、ほぼ
一定であるが、半導体基板１０の深さ方向の不純物濃度
プロファイルは、一定ではない。このチャネル領域６の
長さは、半導体基板１０の水平方向にあり、その幅は、
半導体基板１０の主面からの深さ方向にあって、その幅
のほぼ中心にピ−ク濃度（約３×１０16ｃｍ-3) があ
る。また、ソ−ス／ドレイン領域の低濃度領域４の最深
部は、半導体基板１０主面から約０．４μｍの深さにあ
るが、ディ−プチャネル領域６の半導体基板表面からの
深さが最も浅い部分、すなわち、最浅部は、この最深部
とは重ならずにほぼ接している。ディ−プチャネル領域
６の幅は、約０．５μｍであり、低濃度領域４のピ−ク
濃度は、約１×１０17ｃｍ-3である。この様に、ディ−
プチャネル領域６のピ−ク不純物濃度の深さ位置は、従
来のものとは異なり、前記低濃度領域４の最深部より深
く、半導体基板表面から、０．６５μｍの深さになって
いる。本発明に用いられる半導体基板の不純物濃度は、
５×１０14〜１×１０16ｃｍ-3程度が好ましく、半導体
基板１０上に設けられたソ−ス／ドレイン領域を構成す
る高濃度領域３の不純物濃度は、５×１０19〜１×１０
21ｃｍ-3程度、その周囲を取り囲む低濃度領域４の不純
物濃度は、５×１０16〜５×１０17ｃｍ-3程度が好まし
い。
【００１７】この実施例によって、どの様に半導体装置
の特性が向上したかを、図３により説明する。図は、チ
ャネル長Ｌeff と耐圧との関係を示す特性図である。従
来のように、ディ−プチャネル領域６のピ−ク不純物濃
度の深さ位置が、低濃度領域４の最深部と等しいかそれ
より浅い場合は、曲線Ｂに示すように、チャネル長が約
３μｍより小さくなると耐圧（４０Ｖ）が劣化してくる
が、この実施例のように、その深さ位置を前記最深部よ
り深く、低濃度領域４とディ−プチャネル領域６とを重
ねずに、両者が接するように配置すると、曲線Ａに示す
ように、実効チャネル長Ｌeff が約１．５μｍより小さ
くなるまで耐圧特性が落ちない。耐圧が４０Ｖは、ゲ−
ト酸化膜２の厚さが、１１５０オングストロ−ムに相当
する。耐圧が６０Ｖ及び８０Ｖの場合は、ゲ−ト酸化膜
厚は、それぞれ１５００オングストロ−ム及び２０００
オングストロ−ムに相当する。耐圧３０Ｖ及び耐圧２０
Ｖでは、それぞれゲ−ト酸化膜厚は、８００オングスト
ロ−ム及び５００オングストロ−ムにほぼ比例してい
る。
の特性が向上したかを、図３により説明する。図は、チ
ャネル長Ｌeff と耐圧との関係を示す特性図である。従
来のように、ディ−プチャネル領域６のピ−ク不純物濃
度の深さ位置が、低濃度領域４の最深部と等しいかそれ
より浅い場合は、曲線Ｂに示すように、チャネル長が約
３μｍより小さくなると耐圧（４０Ｖ）が劣化してくる
が、この実施例のように、その深さ位置を前記最深部よ
り深く、低濃度領域４とディ−プチャネル領域６とを重
ねずに、両者が接するように配置すると、曲線Ａに示す
ように、実効チャネル長Ｌeff が約１．５μｍより小さ
くなるまで耐圧特性が落ちない。耐圧が４０Ｖは、ゲ−
ト酸化膜２の厚さが、１１５０オングストロ−ムに相当
する。耐圧が６０Ｖ及び８０Ｖの場合は、ゲ−ト酸化膜
厚は、それぞれ１５００オングストロ−ム及び２０００
オングストロ−ムに相当する。耐圧３０Ｖ及び耐圧２０
Ｖでは、それぞれゲ−ト酸化膜厚は、８００オングスト
ロ−ム及び５００オングストロ−ムにほぼ比例してい
る。
【００１８】そして、耐圧２０Ｖの半導体装置（ゲ−ト
酸化膜厚５００オングストロ−ム）も、従来のものは、
実効チャネル長が約３μｍ程度でパンチスル−が発生す
るのに、本発明のものでは１．５μｍ程度まで発生しな
い。全く同様に耐圧３０Ｖ、６０Ｖ、８０Ｖの半導体装
置（ゲ−ト酸化膜厚は、それぞれ８００オングストロ−
ム、１５００オングストロ−ム、２０００オングストロ
−ム）も、従来のものは、実効チャネル長が約３．０μ
ｍ程度でパンチスル−が発生するのに、本発明のもので
は、１．５μｍ程度まで発生しない。いずれにしても、
ゲ−ト酸化膜２の膜厚が５００オングストロ−ム〜２０
００オングストロ−ム程度の間では、図３に示すゲ−ト
膜厚が１１５０オングストロ−ムの場合と同様に、実効
チャネル長が約１．５μｍになるまで耐圧特性が落ちな
い。
酸化膜厚５００オングストロ−ム）も、従来のものは、
実効チャネル長が約３μｍ程度でパンチスル−が発生す
るのに、本発明のものでは１．５μｍ程度まで発生しな
い。全く同様に耐圧３０Ｖ、６０Ｖ、８０Ｖの半導体装
置（ゲ−ト酸化膜厚は、それぞれ８００オングストロ−
ム、１５００オングストロ−ム、２０００オングストロ
−ム）も、従来のものは、実効チャネル長が約３．０μ
ｍ程度でパンチスル−が発生するのに、本発明のもので
は、１．５μｍ程度まで発生しない。いずれにしても、
ゲ−ト酸化膜２の膜厚が５００オングストロ−ム〜２０
００オングストロ−ム程度の間では、図３に示すゲ−ト
膜厚が１１５０オングストロ−ムの場合と同様に、実効
チャネル長が約１．５μｍになるまで耐圧特性が落ちな
い。
【００１９】つぎに、この実施例の半導体装置の製造方
法について図４乃至図６を参照して説明する。図は、製
造工程の断面図を示している。Ｐ型シリコン半導体基板
１０上にＬＯＣＯＳにより形成されたフィ−ルド酸化膜
７が形成され、そこを素子分離領域とする。フィ−ルド
酸化膜７以外の表面領域には、ゲ−ト酸化膜を構成する
シリコン酸化膜２が形成されている。ついで、シャロ−
チャネルを形成するために、ＰＥＰ(Photo Engraving P
rocess) 技術により、半導体基板１０のゲ−ト電極形成
領域の下に不純物（ボロン）を約４０ＫｅＶでイオン注
入する。ついで、同じく、ディ−プチャネルを形成する
ために、ＰＥＰ技術により、半導体基板１０のゲ−ト電
極形成領域の下に例えば、ボロンのような不純物をシャ
ロ−チャネル形成用不純物より深く１６０〜２００Ｋｅ
Ｖ程度でイオン注入する（図４）。従来技術では、１０
０ＫｅＶ程度でイオン注入を行っていた。なお、半導体
基板に形成されたＰＭＯＳＦＥＴに本発明を適用する場
合には、ディ−プチャネル領域に注入される不純物に、
例えば、リンなどを用いるが、その時のイオン注入のた
めの電力は、２６０〜４００ＫｅＶ程度である。リンを
従来技術でイオン注入するには、２００ＫｅＶ程度で行
っていた。
法について図４乃至図６を参照して説明する。図は、製
造工程の断面図を示している。Ｐ型シリコン半導体基板
１０上にＬＯＣＯＳにより形成されたフィ−ルド酸化膜
７が形成され、そこを素子分離領域とする。フィ−ルド
酸化膜７以外の表面領域には、ゲ−ト酸化膜を構成する
シリコン酸化膜２が形成されている。ついで、シャロ−
チャネルを形成するために、ＰＥＰ(Photo Engraving P
rocess) 技術により、半導体基板１０のゲ−ト電極形成
領域の下に不純物（ボロン）を約４０ＫｅＶでイオン注
入する。ついで、同じく、ディ−プチャネルを形成する
ために、ＰＥＰ技術により、半導体基板１０のゲ−ト電
極形成領域の下に例えば、ボロンのような不純物をシャ
ロ−チャネル形成用不純物より深く１６０〜２００Ｋｅ
Ｖ程度でイオン注入する（図４）。従来技術では、１０
０ＫｅＶ程度でイオン注入を行っていた。なお、半導体
基板に形成されたＰＭＯＳＦＥＴに本発明を適用する場
合には、ディ−プチャネル領域に注入される不純物に、
例えば、リンなどを用いるが、その時のイオン注入のた
めの電力は、２６０〜４００ＫｅＶ程度である。リンを
従来技術でイオン注入するには、２００ＫｅＶ程度で行
っていた。
【００２０】ついで、ソ−ス／ドレイン領域の低濃度領
域４を形成するために、ＰＥＰ技術を用いて不純物（リ
ン）をイオン注入する。半導体基板１０の上にポリシリ
コンを堆積し、その後ＰＥＰ技術を用いてシリコン酸化
膜２やポリシリコンを、例えば、ＲＩＥエッチングなど
で選択的にエッチングして半導体基板１０上に、ゲ−ト
酸化膜２及びその上にゲ−ト電極１を形成する（図
５）。ついで、ソ−ス／ドレイン領域の高濃度領域３を
形成するために、ＰＥＰ技術により不純物（Ａｓ）をイ
オン注入する（図６）。そして、熱処理を行って、イオ
ン注入した不純物を拡散して低濃度領域４および高濃度
領域３からなるソ−ス／ドレイン領域、シャロ−チャネ
ル領域５およびディ−プチャネル領域６を形成する（図
１参照）。
域４を形成するために、ＰＥＰ技術を用いて不純物（リ
ン）をイオン注入する。半導体基板１０の上にポリシリ
コンを堆積し、その後ＰＥＰ技術を用いてシリコン酸化
膜２やポリシリコンを、例えば、ＲＩＥエッチングなど
で選択的にエッチングして半導体基板１０上に、ゲ−ト
酸化膜２及びその上にゲ−ト電極１を形成する（図
５）。ついで、ソ−ス／ドレイン領域の高濃度領域３を
形成するために、ＰＥＰ技術により不純物（Ａｓ）をイ
オン注入する（図６）。そして、熱処理を行って、イオ
ン注入した不純物を拡散して低濃度領域４および高濃度
領域３からなるソ−ス／ドレイン領域、シャロ−チャネ
ル領域５およびディ−プチャネル領域６を形成する（図
１参照）。
【００２１】つぎに、図７及び図８を参照して第２の実
施例を説明する。図７は、例えば、ＣＭＯＳロジックな
どに適用される、本発明に係るＬＤＤ構造を備えたＩＧ
ＦＥＴの断面図であり、その構造は、第１の実施例の図
１に示すトランジスタの半導体基板１０上の部分につい
ては、同じである。シリコン半導体基板１０主面の表面
領域には、このゲ−ト電極１を挟むような位置にソ−ス
／ドレイン領域３、４が、形成されている。このソ−ス
／ドレイン領域は、Ｎ−低濃度領域４とＮ＋高濃度領域
３からなるＬＤＤ構造になっている。本実施例ではディ
−プチャネル領域６の位置が、前実施例とは異なってい
る。ゲ−ト酸化膜２下のシャロ−チャネル領域５の下
に、チャネル領域となる半導体基板１０と同じ導電型の
不純物濃度の高いディ−プチャネル領域６が形成されて
いる。このディ−プチャネル領域６の半導体基板１０主
面からの深さ方向（Ｂ−Ｂ′）の不純物濃度プロファイ
ルを、図８に示す。この領域６のピ−ク不純物濃度は、
１×１０17ｃｍ-3程度である。ディ−プチャネル領域６
における、半導体基板１０の水平方向の不純物濃度プロ
ファイルは、ほぼ一定であるが、半導体基板１０の深さ
方向の不純物濃度プロファイルは、一定ではない。
施例を説明する。図７は、例えば、ＣＭＯＳロジックな
どに適用される、本発明に係るＬＤＤ構造を備えたＩＧ
ＦＥＴの断面図であり、その構造は、第１の実施例の図
１に示すトランジスタの半導体基板１０上の部分につい
ては、同じである。シリコン半導体基板１０主面の表面
領域には、このゲ−ト電極１を挟むような位置にソ−ス
／ドレイン領域３、４が、形成されている。このソ−ス
／ドレイン領域は、Ｎ−低濃度領域４とＮ＋高濃度領域
３からなるＬＤＤ構造になっている。本実施例ではディ
−プチャネル領域６の位置が、前実施例とは異なってい
る。ゲ−ト酸化膜２下のシャロ−チャネル領域５の下
に、チャネル領域となる半導体基板１０と同じ導電型の
不純物濃度の高いディ−プチャネル領域６が形成されて
いる。このディ−プチャネル領域６の半導体基板１０主
面からの深さ方向（Ｂ−Ｂ′）の不純物濃度プロファイ
ルを、図８に示す。この領域６のピ−ク不純物濃度は、
１×１０17ｃｍ-3程度である。ディ−プチャネル領域６
における、半導体基板１０の水平方向の不純物濃度プロ
ファイルは、ほぼ一定であるが、半導体基板１０の深さ
方向の不純物濃度プロファイルは、一定ではない。
【００２２】このチャネル領域６の長さは、半導体基板
１０の水平方向にあり、その幅は、半導体基板１０の主
面からの深さ方向にあって、その幅のほぼ中心にピ−ク
濃度がある。また、ソ−ス／ドレイン領域の低濃度領域
４の最深部は、半導体基板１０主面から約０．４μｍの
深さにあるが、ディ−プチャネル領域６の再浅部は、こ
の半導体基板主面から約０．５μｍの深さにあり、した
がって、低濃度領域４とディ−プチャネル領域６とは、
約０．１μｍはなれている。このディ−プチャネル領域
６の深さ位置は、半導体基板表面から０．７５μｍの深
さにあり、その幅は、約０．５μｍである。この様に、
ディ−プチャネル領域６のピ−ク不純物濃度の深さ位置
は、従来のものとは異なり、前記低濃度領域４の最深部
より深くなっている。しかし、ディ−プチャネル領域６
が半導体基板１０主面より下において、従来より深く配
置すると、パンチスル−防止効果が無くなるので、少な
くとも図３の曲線Ａに示す効果を維持するためには、デ
ィ−プチャネル領域６のピ−ク不純物濃度を前記の様に
第１の実施例の場合よりも高くする必要がある。すなわ
ち、ディ−プチャネル領域６のピ−ク不純物濃度を高く
すると、空乏層は、不純物濃度の薄い方にのびるので、
空乏層の拡張によるソ−ス／ドレイン領域間のパンチス
ル−が抑止されるが、あまり不純物濃度を高くすると、
ＬＤＤ構造による耐圧向上の効果を阻害するので、ＬＤ
Ｄに近いほどその不純物濃度は、低くしなければならな
い。
１０の水平方向にあり、その幅は、半導体基板１０の主
面からの深さ方向にあって、その幅のほぼ中心にピ−ク
濃度がある。また、ソ−ス／ドレイン領域の低濃度領域
４の最深部は、半導体基板１０主面から約０．４μｍの
深さにあるが、ディ−プチャネル領域６の再浅部は、こ
の半導体基板主面から約０．５μｍの深さにあり、した
がって、低濃度領域４とディ−プチャネル領域６とは、
約０．１μｍはなれている。このディ−プチャネル領域
６の深さ位置は、半導体基板表面から０．７５μｍの深
さにあり、その幅は、約０．５μｍである。この様に、
ディ−プチャネル領域６のピ−ク不純物濃度の深さ位置
は、従来のものとは異なり、前記低濃度領域４の最深部
より深くなっている。しかし、ディ−プチャネル領域６
が半導体基板１０主面より下において、従来より深く配
置すると、パンチスル−防止効果が無くなるので、少な
くとも図３の曲線Ａに示す効果を維持するためには、デ
ィ−プチャネル領域６のピ−ク不純物濃度を前記の様に
第１の実施例の場合よりも高くする必要がある。すなわ
ち、ディ−プチャネル領域６のピ−ク不純物濃度を高く
すると、空乏層は、不純物濃度の薄い方にのびるので、
空乏層の拡張によるソ−ス／ドレイン領域間のパンチス
ル−が抑止されるが、あまり不純物濃度を高くすると、
ＬＤＤ構造による耐圧向上の効果を阻害するので、ＬＤ
Ｄに近いほどその不純物濃度は、低くしなければならな
い。
【００２３】つぎに、図９及び図１０を参照して第３の
実施例を説明する。図９は、例えば、ＣＭＯＳロジック
などに適用される、本発明に係るＬＤＤ構造を備えたＩ
ＧＦＥＴの断面図であり、その構造は、第１の実施例の
図１に示すトランジスタの半導体基板１０上の部分につ
いては、同じである。シリコン半導体基板１０主面の表
面領域には、このゲ−ト電極１を挟むような位置にソ−
ス／ドレイン領域３、４が形成されている。このソ−ス
／ドレイン領域は、Ｎ−低濃度領域４とＮ＋高濃度領域
３からなるＬＤＤ構造になっている。本実施例では、デ
ィ−プチャネル領域６の位置が、第１の実施例とは異な
っている。ゲ−ト酸化膜２下のシャロ−チャネル領域５
の下に、チャネル領域となる半導体基板１０と同じ導電
型の不純物濃度の高いディ−プチャネル領域６が形成さ
れている。ディ−プチャネル領域６の半導体基板１０主
面からの深さ方向（Ｃ−Ｃ′）の不純物濃度プロファイ
ルを図１０に示す。ディ−プチャネル領域６のピ−ク不
純物濃度は、１×１０16ｃｍ-3程度である。ディ−プチ
ャネル領域６における、半導体基板１０の水平方向の不
純物濃度プロファイルは、ほぼ一定であるが、半導体基
板１０の深さ方向の不純物濃度プロファイルは、一定で
はない。このチャネル領域６の長さは、半導体基板１０
の水平方向にあり、その幅は、半導体基板１０の主面か
らの深さ方向にあって、その幅のほぼ中心にピ−ク濃度
がある。
実施例を説明する。図９は、例えば、ＣＭＯＳロジック
などに適用される、本発明に係るＬＤＤ構造を備えたＩ
ＧＦＥＴの断面図であり、その構造は、第１の実施例の
図１に示すトランジスタの半導体基板１０上の部分につ
いては、同じである。シリコン半導体基板１０主面の表
面領域には、このゲ−ト電極１を挟むような位置にソ−
ス／ドレイン領域３、４が形成されている。このソ−ス
／ドレイン領域は、Ｎ−低濃度領域４とＮ＋高濃度領域
３からなるＬＤＤ構造になっている。本実施例では、デ
ィ−プチャネル領域６の位置が、第１の実施例とは異な
っている。ゲ−ト酸化膜２下のシャロ−チャネル領域５
の下に、チャネル領域となる半導体基板１０と同じ導電
型の不純物濃度の高いディ−プチャネル領域６が形成さ
れている。ディ−プチャネル領域６の半導体基板１０主
面からの深さ方向（Ｃ−Ｃ′）の不純物濃度プロファイ
ルを図１０に示す。ディ−プチャネル領域６のピ−ク不
純物濃度は、１×１０16ｃｍ-3程度である。ディ−プチ
ャネル領域６における、半導体基板１０の水平方向の不
純物濃度プロファイルは、ほぼ一定であるが、半導体基
板１０の深さ方向の不純物濃度プロファイルは、一定で
はない。このチャネル領域６の長さは、半導体基板１０
の水平方向にあり、その幅は、半導体基板１０の主面か
らの深さ方向にあって、その幅のほぼ中心にピ−ク濃度
がある。
【００２４】また、ディ−プチャネル領域６が、一部ソ
−ス／ドレイン領域の低濃度領域４に重なっているの
で、その最浅部は、前実施例の場合より浅くなり、半導
体基板１０主面から約０．３５μｍの深さにある。ディ
−プチャネル領域６のピ−ク不純物濃度の深さ位置は、
この主面から約０．５μｍの深さにある。この部分（Ｃ
−Ｃ′）のディ−プチャネル領域６の幅は、約０．４μ
ｍである。この様にディ−プチャネル領域６のピ−ク不
純物濃度の深さ位置は、従来のものとは異なり、前記低
濃度領域４の最深部より深くなっている。しかし、この
実施例の場合、前記低濃度領域４とディ−プチャネル領
域６とは、一部で重なっているので、少なくとも図３の
曲線Ａに示す効果を維持するためには、このディ−プチ
ャネル領域６のピ−ク不純物濃度を前記いずれの実施例
よりも低くする必要がある。つぎに、図１１を参照し
て、本発明の構造を備えたトランジスタが、耐圧２０
Ｖ、３０Ｖ、４０Ｖ、６０Ｖを維持するために必要な実
効チャネル長Ｌeff とその時のディ−プチャネル領域の
ピ−ク不純物濃度との関係を説明する。トランジスタの
ゲ−ト酸化膜の厚さは、耐圧に合わせて前述のように調
整する。
−ス／ドレイン領域の低濃度領域４に重なっているの
で、その最浅部は、前実施例の場合より浅くなり、半導
体基板１０主面から約０．３５μｍの深さにある。ディ
−プチャネル領域６のピ−ク不純物濃度の深さ位置は、
この主面から約０．５μｍの深さにある。この部分（Ｃ
−Ｃ′）のディ−プチャネル領域６の幅は、約０．４μ
ｍである。この様にディ−プチャネル領域６のピ−ク不
純物濃度の深さ位置は、従来のものとは異なり、前記低
濃度領域４の最深部より深くなっている。しかし、この
実施例の場合、前記低濃度領域４とディ−プチャネル領
域６とは、一部で重なっているので、少なくとも図３の
曲線Ａに示す効果を維持するためには、このディ−プチ
ャネル領域６のピ−ク不純物濃度を前記いずれの実施例
よりも低くする必要がある。つぎに、図１１を参照し
て、本発明の構造を備えたトランジスタが、耐圧２０
Ｖ、３０Ｖ、４０Ｖ、６０Ｖを維持するために必要な実
効チャネル長Ｌeff とその時のディ−プチャネル領域の
ピ−ク不純物濃度との関係を説明する。トランジスタの
ゲ−ト酸化膜の厚さは、耐圧に合わせて前述のように調
整する。
【００２５】そして、このトランジスタのディ−プチャ
ネル領域の最浅部位置は、低濃度領域の最深部とほぼ接
している状態にある。図は縦軸にディ−プチャネル領域
のピ−ク不純物濃度をとり、横軸にトランジスタのチャ
ネル長を示す特性図である。図に示されるように、実効
チャネル長Ｌeff を短くしながら図３に示すような耐圧
特性を維持させるためにはこのピ−ク不純物濃度を濃く
すればよい。例えば、耐圧４０Ｖ曲線においてディ−プ
チャネル領域のピ−ク不純物濃度を４×１０17ｃｍ-3程
度にすると、チャネル長Ｌeff を１．５μｍ程度にして
も図３に示すように特性を安定化させることができる。
チャネル長が長い場合は、ピ−ク不純物濃度は低くて良
い。また、１０15ｃｍ-3程度以下の前記ピ−ク不純物濃
度でも半導体基板の不純物濃度を低くすれば可能であ
る。
ネル領域の最浅部位置は、低濃度領域の最深部とほぼ接
している状態にある。図は縦軸にディ−プチャネル領域
のピ−ク不純物濃度をとり、横軸にトランジスタのチャ
ネル長を示す特性図である。図に示されるように、実効
チャネル長Ｌeff を短くしながら図３に示すような耐圧
特性を維持させるためにはこのピ−ク不純物濃度を濃く
すればよい。例えば、耐圧４０Ｖ曲線においてディ−プ
チャネル領域のピ−ク不純物濃度を４×１０17ｃｍ-3程
度にすると、チャネル長Ｌeff を１．５μｍ程度にして
も図３に示すように特性を安定化させることができる。
チャネル長が長い場合は、ピ−ク不純物濃度は低くて良
い。また、１０15ｃｍ-3程度以下の前記ピ−ク不純物濃
度でも半導体基板の不純物濃度を低くすれば可能であ
る。
【００２６】つぎに、図１２を参照して、本発明の構造
を備えたトランジスタが、耐圧４０Ｖを維持するために
必要なディ−プチャネル領域のピ−ク不純物濃度の半導
体基板深さ位置とその時の最適なピ−ク不純物濃度との
関係を説明する。トランジスタのゲ−ト酸化膜の厚さは
約１１５０オングストロ−ムとする。図は、縦軸に、デ
ィ−プチャネル領域のピ−ク不純物濃度をとり、横軸
に、半導体基板表面からの深さをとっている。図示のよ
うに、低濃度領域とディ−プチャネル領域とのオ−バ−
ラップによる影響を少なくするためには、ディ−プチャ
ネル領域を半導体基板の深い領域に配置すれば良いが、
そのディ−プチャネル領域の特性を十分に生かすには、
この領域が深く形成されるにしたがってＬＤＤ構造によ
る耐圧向上の効果を維持するためにピ−ク不純物濃度を
濃くする必要がある。なお、この図に示す場合におい
て、ディ−プチャネル領域のピ−ク不純物濃度が約７×
１０15ｃｍ-3より低い場合は、ディ−プチャネル領域の
パンチスル−を防止する作用効果が十分得られない。
を備えたトランジスタが、耐圧４０Ｖを維持するために
必要なディ−プチャネル領域のピ−ク不純物濃度の半導
体基板深さ位置とその時の最適なピ−ク不純物濃度との
関係を説明する。トランジスタのゲ−ト酸化膜の厚さは
約１１５０オングストロ−ムとする。図は、縦軸に、デ
ィ−プチャネル領域のピ−ク不純物濃度をとり、横軸
に、半導体基板表面からの深さをとっている。図示のよ
うに、低濃度領域とディ−プチャネル領域とのオ−バ−
ラップによる影響を少なくするためには、ディ−プチャ
ネル領域を半導体基板の深い領域に配置すれば良いが、
そのディ−プチャネル領域の特性を十分に生かすには、
この領域が深く形成されるにしたがってＬＤＤ構造によ
る耐圧向上の効果を維持するためにピ−ク不純物濃度を
濃くする必要がある。なお、この図に示す場合におい
て、ディ−プチャネル領域のピ−ク不純物濃度が約７×
１０15ｃｍ-3より低い場合は、ディ−プチャネル領域の
パンチスル−を防止する作用効果が十分得られない。
【００２７】つぎに、図１３を参照して第４の実施例を
説明する。図は、本発明に係るＬＤＤ構造を備えたＩＧ
ＦＥＴの断面図である。半導体基板１０には、例えば、
不純物濃度が約７×１０14ｃｍ-3程度のＮ型シリコン半
導体基板を用い、ここにウエル領域を形成しＣＭＯＳ構
造にしている。この基板の固有抵抗は、約２０Ωｃｍで
ある。この半導体基板１０には、例えば、ボロンのイオ
ン注入によって、Ｐウエル８が形成される。Ｐウエル８
不純物濃度は、半導体基板より１０倍程度濃くなってい
る。半導体基板１０主面には、素子分離領域にフィ−ル
ド酸化膜７が形成されており、半導体基板１０内および
Ｐウエル領域８には、例えば、熱酸化により形成された
厚さが約１１５０オングストロ−ムのゲ−ト絶縁膜２が
設けられている。この半導体基板１０にシャロ−チャネ
ル領域５及びディ−プチャネル領域６を形成する。これ
らの領域は、ＰＥＰにより不純物をイオン注入して形成
する。Ｐウエル領域のディ−プチャネル領域６には、ボ
ロンをイオン注入し、Ｎ型シリコン半導体基板１０のデ
ィ−プチャネル領域６には、リンを注入する。このディ
−プチャネル領域６の両サイドには、ソ−ス／ドレイン
領域の低濃度領域４が形成される。
説明する。図は、本発明に係るＬＤＤ構造を備えたＩＧ
ＦＥＴの断面図である。半導体基板１０には、例えば、
不純物濃度が約７×１０14ｃｍ-3程度のＮ型シリコン半
導体基板を用い、ここにウエル領域を形成しＣＭＯＳ構
造にしている。この基板の固有抵抗は、約２０Ωｃｍで
ある。この半導体基板１０には、例えば、ボロンのイオ
ン注入によって、Ｐウエル８が形成される。Ｐウエル８
不純物濃度は、半導体基板より１０倍程度濃くなってい
る。半導体基板１０主面には、素子分離領域にフィ−ル
ド酸化膜７が形成されており、半導体基板１０内および
Ｐウエル領域８には、例えば、熱酸化により形成された
厚さが約１１５０オングストロ−ムのゲ−ト絶縁膜２が
設けられている。この半導体基板１０にシャロ−チャネ
ル領域５及びディ−プチャネル領域６を形成する。これ
らの領域は、ＰＥＰにより不純物をイオン注入して形成
する。Ｐウエル領域のディ−プチャネル領域６には、ボ
ロンをイオン注入し、Ｎ型シリコン半導体基板１０のデ
ィ−プチャネル領域６には、リンを注入する。このディ
−プチャネル領域６の両サイドには、ソ−ス／ドレイン
領域の低濃度領域４が形成される。
【００２８】この領域を形成するには、ＰＥＰ技術によ
り、Ｐウエル領域８には、リンをイオン注入し、半導体
基板１０には、ボロンをイオン注入し、熱処理を行う。
Ｐウエル８には、Ｎ−低濃度領域４が形成され、半導体
基板１０にはＰ−低濃度領域４が形成される。前記ソ−
ス／ドレイン領域の高濃度領域３は、前記低濃度領域４
に囲まれるように形成される。この領域を形成するに
は、ＰＥＰ技術により、Ｐウエル領域８には、砒素（Ａ
ｓ）をイオン注入し、半導体基板１０にはボロンをイオ
ン注入し、熱処理を行う。Ｐウエル領域８には、Ｎ＋高
濃度領域３が形成され、半導体基板１０には、Ｐ＋高濃
度領域３が形成される。前述のように、Ａｓをイオン注
入する場合には、半導体基板表面を覆っている酸化膜を
予め所定領域だけ取除いておくとによりイオン注入が調
整良く実施できる。ゲ−ト絶縁膜２の上には、ゲ−ト電
極１が形成される。ポリシリコン膜を半導体基板１０の
表面上に堆積させ、ＰＥＰ技術を用いてＲＩＥ(Reactiv
e Ion Etching)によりエッチングを行って、ポリシリコ
ンゲ−ト電極１を形成する。このようにして、Ｐウエル
領域８には、ＮＭＯＳＦＥＴが形成され、半導体基板１
０には、ＰＭＯＳＦＥＴが形成される。どのＦＥＴもデ
ィ−プチャネル領域６は、低濃度領域４と接しており、
両領域は、重なっていない。
り、Ｐウエル領域８には、リンをイオン注入し、半導体
基板１０には、ボロンをイオン注入し、熱処理を行う。
Ｐウエル８には、Ｎ−低濃度領域４が形成され、半導体
基板１０にはＰ−低濃度領域４が形成される。前記ソ−
ス／ドレイン領域の高濃度領域３は、前記低濃度領域４
に囲まれるように形成される。この領域を形成するに
は、ＰＥＰ技術により、Ｐウエル領域８には、砒素（Ａ
ｓ）をイオン注入し、半導体基板１０にはボロンをイオ
ン注入し、熱処理を行う。Ｐウエル領域８には、Ｎ＋高
濃度領域３が形成され、半導体基板１０には、Ｐ＋高濃
度領域３が形成される。前述のように、Ａｓをイオン注
入する場合には、半導体基板表面を覆っている酸化膜を
予め所定領域だけ取除いておくとによりイオン注入が調
整良く実施できる。ゲ−ト絶縁膜２の上には、ゲ−ト電
極１が形成される。ポリシリコン膜を半導体基板１０の
表面上に堆積させ、ＰＥＰ技術を用いてＲＩＥ(Reactiv
e Ion Etching)によりエッチングを行って、ポリシリコ
ンゲ−ト電極１を形成する。このようにして、Ｐウエル
領域８には、ＮＭＯＳＦＥＴが形成され、半導体基板１
０には、ＰＭＯＳＦＥＴが形成される。どのＦＥＴもデ
ィ−プチャネル領域６は、低濃度領域４と接しており、
両領域は、重なっていない。
【００２９】本発明においては、この実施例のように、
ＣＭＯＳ構造の半導体装置の場合には、ＮＭＯＳＦＥＴ
及びＰＭＯＳＦＥＴの双方にディ−プチャネル領域のピ
−ク不純物濃度の半導体基板表面からの深さが前記低濃
度領域の最深部より深く配置しているが、この様なディ
−プチャネル領域の配置を適用するのは、ＮＭＯＳＦＥ
Ｔ又はＰＭＯＳＦＥＴのいずれか一方のみに限ることも
できるが、半導体装置を有効に微細化するなら、前記両
方のＦＥＴに適用するほうが有利である。
ＣＭＯＳ構造の半導体装置の場合には、ＮＭＯＳＦＥＴ
及びＰＭＯＳＦＥＴの双方にディ−プチャネル領域のピ
−ク不純物濃度の半導体基板表面からの深さが前記低濃
度領域の最深部より深く配置しているが、この様なディ
−プチャネル領域の配置を適用するのは、ＮＭＯＳＦＥ
Ｔ又はＰＭＯＳＦＥＴのいずれか一方のみに限ることも
できるが、半導体装置を有効に微細化するなら、前記両
方のＦＥＴに適用するほうが有利である。
【００３０】つぎに、図１４を参照して第５の実施例を
説明する。図１４は、例えば、ＣＭＯＳロジックなどに
適用される、本発明に係るＬＤＤ構造を備えた絶縁ゲ−
ト型電界効果トランジスタの断面図であり、その構造
は、第１の実施例の図１に示すトランジスタの半導体基
板１０上の部分については、同じである。この実施例に
おいては、ソ−ス側に高い電圧を印加しないので、この
部分をＬＤＤ構造にしない。したがって、シリコン半導
体基板１０主面の表面領域には、このゲ−ト電極１を挟
むような位置に、一方は、Ｎ＋ソ−ス領域３１とし、他
方は、ドレイン領域としており、ドレイン領域は、Ｎ＋
高濃度領域３２とＮ−低濃度領域４２からなるＬＤＤ構
造になっている。ゲ−ト酸化膜２下のシャロ−チャネル
領域５の下に、半導体基板１０と同じ導電型の不純物濃
度の高いディ−プチャネル領域６が形成されている。ド
レイン領域の低濃度領域４の最深部は、ディ−プチャネ
ル領域６の表面とほぼ同じ深さにある。すなわち、両者
は接しており、重なっていない。このような構成によ
り、図３と同様な耐圧特性が得られる。
説明する。図１４は、例えば、ＣＭＯＳロジックなどに
適用される、本発明に係るＬＤＤ構造を備えた絶縁ゲ−
ト型電界効果トランジスタの断面図であり、その構造
は、第１の実施例の図１に示すトランジスタの半導体基
板１０上の部分については、同じである。この実施例に
おいては、ソ−ス側に高い電圧を印加しないので、この
部分をＬＤＤ構造にしない。したがって、シリコン半導
体基板１０主面の表面領域には、このゲ−ト電極１を挟
むような位置に、一方は、Ｎ＋ソ−ス領域３１とし、他
方は、ドレイン領域としており、ドレイン領域は、Ｎ＋
高濃度領域３２とＮ−低濃度領域４２からなるＬＤＤ構
造になっている。ゲ−ト酸化膜２下のシャロ−チャネル
領域５の下に、半導体基板１０と同じ導電型の不純物濃
度の高いディ−プチャネル領域６が形成されている。ド
レイン領域の低濃度領域４の最深部は、ディ−プチャネ
ル領域６の表面とほぼ同じ深さにある。すなわち、両者
は接しており、重なっていない。このような構成によ
り、図３と同様な耐圧特性が得られる。
【００３１】以上の様に、従来は、実効チャネル長が約
３μｍより短い耐圧が２０Ｖを越えるＭＯＳトランジス
タを提供することは、非常に困難であったが、本発明に
よって、実効チャネル長が約１．５〜２．０μｍ程度で
ありながら、パンチスル−が発生せず、信頼性の高い耐
圧が２０Ｖを越えるＭＯＳトランジスタを提供すること
が可能になる。半導体基板は、導電型に制限はなく、Ｎ
型でもＰ型でも良い。また、半導体基板表面にエピタキ
シャル成長層を堆積させたものを半導体基板に用いても
良い。ゲ−ト電極として例示したものはポリシリコンゲ
−トであるが、この他にもシリサイドゲ−トでも良く、
ポリシリコンとシリサイドの複合層であるポリサイドゲ
−トなど通常使われているゲ−ト材料を適用できる。本
発明のＭＯＳトランジスタは、ＣＭＯＳ回路やＢｉＣＭ
ＯＳ回路などに用いられる。その用途としては、例え
ば、耐圧が６０Ｖの液晶ドライバに用いると、半導体装
置が十分高集積化されるので小型化されて有利である。
３μｍより短い耐圧が２０Ｖを越えるＭＯＳトランジス
タを提供することは、非常に困難であったが、本発明に
よって、実効チャネル長が約１．５〜２．０μｍ程度で
ありながら、パンチスル−が発生せず、信頼性の高い耐
圧が２０Ｖを越えるＭＯＳトランジスタを提供すること
が可能になる。半導体基板は、導電型に制限はなく、Ｎ
型でもＰ型でも良い。また、半導体基板表面にエピタキ
シャル成長層を堆積させたものを半導体基板に用いても
良い。ゲ−ト電極として例示したものはポリシリコンゲ
−トであるが、この他にもシリサイドゲ−トでも良く、
ポリシリコンとシリサイドの複合層であるポリサイドゲ
−トなど通常使われているゲ−ト材料を適用できる。本
発明のＭＯＳトランジスタは、ＣＭＯＳ回路やＢｉＣＭ
ＯＳ回路などに用いられる。その用途としては、例え
ば、耐圧が６０Ｖの液晶ドライバに用いると、半導体装
置が十分高集積化されるので小型化されて有利である。
【００３２】
【発明の効果】以上のように、ＬＤＤ構造がディ−プチ
ャネル領域に妨げられないので、ゲート端付近のＬＤＤ
構造の接合深さが深く形成され、その結果、ＬＤＤ構造
の電界緩和効果が向上し、ドレイン領域の接合耐圧が向
上する。この電界緩和効果は、実効チャネル長が小さく
なっても十分維持されるので、半導体装置の高集積化が
進む。さらに、ソース領域にＬＤＤ構造を備えている場
合においては、ＬＤＤ構造の接合深さが増すので、ソー
ス抵抗が低減して電流駆動力が向上する。
ャネル領域に妨げられないので、ゲート端付近のＬＤＤ
構造の接合深さが深く形成され、その結果、ＬＤＤ構造
の電界緩和効果が向上し、ドレイン領域の接合耐圧が向
上する。この電界緩和効果は、実効チャネル長が小さく
なっても十分維持されるので、半導体装置の高集積化が
進む。さらに、ソース領域にＬＤＤ構造を備えている場
合においては、ＬＤＤ構造の接合深さが増すので、ソー
ス抵抗が低減して電流駆動力が向上する。
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】図１のＡ−Ａ′部分の不純物濃度プロファイル
図。
図。
【図３】本発明の半導体装置の耐圧とチャネル長との関
係を示す特性図。
係を示す特性図。
【図４】第１の実施例の半導体装置の製造工程断面図。
【図５】第１の実施例の半導体装置の製造工程断面図。
【図６】第１の実施例の半導体装置の製造工程断面図。
【図７】第２の実施例の半導体装置の断面図。
【図８】図７のＢ−Ｂ′部分の不純物濃度プロファイル
図。
図。
【図９】第３の実施例の半導体装置の断面図。
【図１０】図９のＣ−Ｃ′部分の不純物濃度プロファイ
ル図。
ル図。
【図１１】ディ−プチャネル領域のピ−ク不純物濃度と
実効チャネル長との関係を示す特性図。
実効チャネル長との関係を示す特性図。
【図１２】ディ−プチャネル領域のピ−ク不純物濃度と
基板深さとの関係を示す特性図。
基板深さとの関係を示す特性図。
【図１３】第４の実施例の半導体装置の断面図。
【図１４】第５の実施例の半導体装置の断面図。
【図１５】従来の半導体装置の断面図。
【図１６】図１５のＤ−Ｄ′部分の不純物濃度プロファ
イル図。
イル図。
１ ゲート電極 ２ ゲート酸化膜 ３ ソース／ドレイン領域の高不純物濃度領
域 ４ ソース／ドレイン領域の低不純物濃度領
域 ５ シャロウチャネル領域 ６ ディープチャネル領域 ７ フィ−ルド酸化膜 ８ ウエル領域 １０ Ｐ型シリコン半導体基板 ３１ ソ−ス領域 ３２ ドレイン領域の高不純物濃度領域 ４２ ドレイン領域の低不純物濃度領域
域 ４ ソース／ドレイン領域の低不純物濃度領
域 ５ シャロウチャネル領域 ６ ディープチャネル領域 ７ フィ−ルド酸化膜 ８ ウエル領域 １０ Ｐ型シリコン半導体基板 ３１ ソ−ス領域 ３２ ドレイン領域の高不純物濃度領域 ４２ ドレイン領域の低不純物濃度領域
Claims (11)
- 【請求項１】 半導体基板と、 前記半導体基板の表面領域に形成された高不純物濃度拡
散領域とこの高不純物拡散領域を囲む低不純物濃度拡散
領域とからなるドレイン領域と、 前記半導体基板の表面領域に形成された高不純物濃度拡
散領域とこの高不純物拡散領域を囲む低不純物濃度拡散
領域とからなるソ−ス領域と、 前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域上に形成されたゲ−ト絶縁膜と、 前記ゲ−ト絶縁膜上に形成されたゲ−ト電極と、 前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域に形成されたシャロ−チャネル領域と、 前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域に形成され、前記シャロ−チャネル領域
の下に形成されたディ−プチャネル領域とを備え、 前記ディ−プチャネル領域のピ−ク不純物濃度の前記半
導体基板表面からの深さは、前記ソ−ス領域及びドレイ
ン領域の前記低不純物拡散領域の最深部より深いことを
特徴とするＬＤＤ構造を有する半導体装置。 - 【請求項２】 半導体基板と、 前記半導体基板の表面領域に形成された高不純物濃度拡
散領域とこの高不純物拡散領域を囲む低不純物濃度拡散
領域とからなるドレイン領域と、 前記半導体基板の表面領域に形成されたソ−ス領域と、 前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域上に形成されたゲ−ト絶縁膜と、 前記ゲ−ト絶縁膜上に形成されたゲ−ト電極と、 前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域に形成されたシャロ−チャネル領域と、 前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域に形成され、前記シャロ−チャネル領域
の下に形成されたディ−プチャネル領域とを備え、 前記ディ−プチャネル領域のピ−ク不純物濃度の前記半
導体基板表面からの深さは、ドレイン領域の前記低不純
物拡散領域の最深部より深いことを特徴とするＬＤＤ構
造を有する半導体装置。 - 【請求項３】 前記高不純物濃度拡散領域の前記半導体
基板表面からの深さ方向の最深部は、前記低不純物濃度
拡散領域の前記半導体基板表面からの深さ方向の最深部
より深い事を特徴とする請求項１又は請求項２に記載の
ＬＤＤ構造を有する半導体装置。 - 【請求項４】 前記ディ−プチャネル領域のピ−ク不純
物濃度は、そのピ−ク不純物濃度の前記半導体基板表面
からの深さが深くなるに従って、高くなることを特徴と
する請求項１乃至請求項３のいずれかに記載のＬＤＤ構
造を有する半導体装置。 - 【請求項５】 前記ディ−プチャネル領域のピ−ク不純
物濃度は、前記ソ−ス領域とドレイン領域との間の表面
領域に形成された前記シャロ−チャネル領域の実効チャ
ネル長が短くなるに従って、高くなることを特徴とする
請求項１乃至請求項４のいずれかに記載のＬＤＤ構造を
有する半導体装置。 - 【請求項６】 前記シャロ−チャネル領域の実効チャネ
ル長を所定の長さにした半導体装置において、前記ディ
−プチャネル領域のピ−ク不純物濃度を高くすることに
よって耐圧を上げることを特徴とする請求項１乃至請求
項５に記載のＬＤＤ構造を有する半導体装置。 - 【請求項７】 前記ディ−プチャネル領域の前記半導体
基板表面からの深さが最も浅い部分は、前記ドレイン領
域又は前記ソ−ス領域及びドレイン領域の前記低不純物
拡散領域の最深部よりも深く形成されていることを特徴
とする請求項１乃至請求項６のいずれかに記載のＬＤＤ
構造を有する半導体装置。 - 【請求項８】 前記ディ−プチャネル領域の前記半導体
基板表面からの深さが最も浅い部分は、前記ドレイン領
域又は前記ソ−ス領域及びドレイン領域の前記低不純物
拡散領域の最深部よりも浅く形成されていることを特徴
とする請求項１乃至請求項７のいずれかに記載のＬＤＤ
構造を有する半導体装置。 - 【請求項９】 ＣＭＯＳ構造の半導体装置を用いること
を特徴とする請求項１乃至請求項８のいずれかに記載の
ＬＤＤ構造を有する半導体装置。 - 【請求項１０】 前記ディ−プチャネル領域のピ−ク不
純物濃度は、７×１０15ｃｍ-3以上であり、前記ディ−
プチャネル領域の前記半導体基板表面からの深さが最も
浅い部分は、前記半導体基板表面から０．４μｍより深
い位置にあることを特徴とする請求項１乃至請求項９の
いずれかに記載のＬＤＤ構造を有する半導体装置。 - 【請求項１１】 半導体基板のソ−ス／ドレイン領域間
の表面領域にシャロ−チャネル領域を形成する工程と、 前記半導体基板の前記ソ−ス／ドレイン領域間の表面領
域にあり、かつ、前記シャロ−チャネル領域の下に存在
するディ−プチャネル領域を形成する工程と、 半導体基板の表面領域に前記ソ−ス／ドレイン領域を構
成するその最深部が前記ディ−プチャネル領域のピ−ク
不純物濃度の前記半導体基板表面からの深さより浅い低
不純物濃度拡散領域を形成する工程と、 前記半導体基板の前記ソ−ス／ドレイン領域間の表面領
域上にゲ−ト絶縁膜を形成する工程と、 前記ゲ−ト絶縁膜上にゲ−ト電極を形成する工程と、 前記半導体基板の表面領域に前記ソ−ス／ドレイン領域
を構成する高不純物濃度拡散領域を形成する工程とを備
えていることを特徴とするＬＤＤ構造を有する半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210927A JP2760709B2 (ja) | 1992-07-15 | 1992-07-15 | 高耐圧のｌｄｄ構造を有する半導体装置及びその製造方法 |
| US08/090,934 US5355011A (en) | 1992-07-15 | 1993-07-14 | Insulated gate field effect transistor having LDD structure and method of making the same including a channel stop having a peak impurity concentration, the channel stop provided below a channel region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210927A JP2760709B2 (ja) | 1992-07-15 | 1992-07-15 | 高耐圧のｌｄｄ構造を有する半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637305A true JPH0637305A (ja) | 1994-02-10 |
| JP2760709B2 JP2760709B2 (ja) | 1998-06-04 |
Family
ID=16597385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4210927A Expired - Fee Related JP2760709B2 (ja) | 1992-07-15 | 1992-07-15 | 高耐圧のｌｄｄ構造を有する半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5355011A (ja) |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278933A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2006278932A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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|---|---|---|---|---|
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-
1992
- 1992-07-15 JP JP4210927A patent/JP2760709B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-14 US US08/090,934 patent/US5355011A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5355011A (en) | 1994-10-11 |
| JP2760709B2 (ja) | 1998-06-04 |
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