KR0159141B1 - 다수의 불순물층을 포함하고 있는 반도체장치 및 그 제조방법 - Google Patents

다수의 불순물층을 포함하고 있는 반도체장치 및 그 제조방법 Download PDF

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Abstract

소자간의 분리특성이 향상될 수 있고 기판정수와 접합용량의 증가가 억제될 수 있는 반도체 장치를 기술하였다.
소자분리능력을 증진시키기 위한 불순물층은 분리절연막의 바로 밑에만 위치하게 된다.
기판정수와 접합용량을 조정하기 위한 불순물층은 독립적인 공정을 통해서 분리특성을 개선하는 불순물층으로 형성된다.

Description

다수의 불순물층을 포함하고 있는 반도체 장치 및 그 제조방법
제1도는 본 발명에 따른 반도체 장치의 평면도.
제2도는 제1도의 선 A-A'를 따라 얻은 단면도.
제3도는 제1도의 선 B-B'를 따라 얻은 단면도.
제4도는 제2도의 선 C-C'를 따라 도시된 불순물농도의 분포곡선.
제5도는 제2도의 선 D-D'를 따라 도시된 불순물농도의 분포곡선.
제6도는 분리절연막을 가지고 있는 반도체 기판의 단면도.
제7도는 분리절연막의 바로 밑에만 불순물층을 갖고 있는 반도체 기판의 단면도.
제8도는 제1, 제2, 제3 및 제4의 불순물층을 포함하고 있는 반도체 기판의 단면도.
제9도는 4개의 불순물층에 제5의 불순물층을 더 포함하고 있는 반도체 기판의 단면도.
제10도는 분리 절연막의 바로 밑에만 불순물층을 포함하고 있는 반도체 장치의 단면도.
제11도는 소자형성영역과 소자분리영역과의 경계 부분에 불순물층을 갖고 있는 반도체 기판의 단면도.
제12도는 산화 방지막을 갖고 있는 반도체기판의 단면도.
제13도는 분리절연막의 바로 밑에만 불순물층을 갖고 있는 반도체 기판의 단면도.
제14도는 4개의 불순물층을 갖고 있는 반도체 기판의 단면도.
제15도는 종래 반도체 장치의 평면도.
제16도는 제15도의 선 E-E'를 따라 얻은 단면도.
제17도는 제15도의 선 F-F'를 따라 얻은 단면도.
제18도는 제16도의 선 G-G'를 따라 도시된 불순물농도의 분포곡선.
제19도는 제16도의 선 H-H'를 따라 도시된 불순물농도의 분포곡선.
* 도면의 주요부분에 대한 부호의 설명
1, 21 : 반도체 기판 2, 22 : 소자형성 영역
3, 23 : 소자분리 영역 4, 24 : 분리 절연막
5, 25 : 게이트 전극층 6, 26 : 소오스 영역
7, 27 : 드레인 영역 8, 28 : 제1불순물층
9, 29 : 제2불순물층 10, 30 : 제3불순물층
31 : 제4불순물층 40 : 제5불순물층
32 : 마스크 층
본 발명은 이온주입법에 의해서 형성된 다수의 불순물층을 포함하고 있는 반도체 장치, 및 그 제조 방법에 관한 것이다.
반도체 기판의 주 표면은 소자형성 영역과 소자분리 영역으로 분리되어 있다.
소자형성 영역에는 MOS 트랜지스터(TRANSISTOR)와 같은 소자로 형성되어 있다.
소자분리영역은 인접 소자형성영역간의 전기적인 분리를 위해 소자형성영역을 에워싸도록 형성된 분리절연막을 구비하고 있다.
제15도는 위 사실을 보여주는 MOS형의 반도체 장치 도면이며, 제16, 제17도는 제15도의 선 E-E'와 선 F-F'를 각각 따라 얻은 단면도이다.
도면에서 도시된 바와 같이 실리콘(SILICON)의 단결정으로 형성된 반도체 기판(1)의 주표면은, 예를 들면 소자형성영역(2)과 소자형성영역(2)을 둘러싸고 있는 소자분리영역(3)을 포함하고 있다.
소자분리영역(3)에는 인접한 소자형성영역(2) 각각을 전기적으로 분리시키는 분리절연막(4)이 형성되어 있다.
분리절연막(4)은 예를 들면, 열산화법에 의하여 형성된 산화막이다.
다결정 실리콘으로 형성된 게이트(Gate) 전극층(5)은 소자형성영역(2)과 소자분리영역(3)위를 상호 연장하고 있다.
제15도에서 도시된 바와 같이 소자형성영역(2)은 게이트 전극층(5)의 일방측 MOS 트랜지스터의 소오스(Source) 영역(6)과 타방측 드레인(Drain) 영역(7)을 가지고 있다.
제16, 17도에서 도시된 바와 같이 제1불순물층(8)은 소자형성영역(2)의 주 표면에 근접하여 형성되어 있으며, 제2불순물층(9)은 상기 제1불순물층(8) 보다 조금 더 깊은 위치에 형성되어 있으며, 제3불순물층(10)은 상기 제2불순물층(9) 보다 더 깊은 위치에 형성되어 있다.
제2불순물층(9)과 제3불순물층(10)은 반도체 기판(1)의 면방향의 전 영역에 평행하게 형성된다.
제1, 제2, 및 제3의 불순물층(8, 9, 10)은 기판(1)과 같은 도전형(CONDUCTIVITY TYPE) 불순물에 의해 형성되어진다.
P-채널 MOS 트랜지스터가 형성될 때, 소자형성영역(2)의 주 표면에 붕소를 주입함으로써 소오스 영역(6)과 드레인 영역(7)이 형성된다.
N-채널 MOS 트랜지스터가 형성될 때, 소자형성영역(2)의 주 표면에 인(P) 또는 비소를 주입시킴으로써 소오스 영역(6)과 드레인 영역(7)이 형성된다.
제18도는 제16도의 선 G-G'를 따라 도시된 불순물농도의 분포곡선이며, 반면에 제19도는 제16도의 선 H-H'를 따라 도시된 불순물농도의 분포 곡선이다.
제1불순물층(8)은 트랜지스터의 문턱전압을 조절함으로써 형성되며, 그것은 피크(Peak) 불순물농도는 소자형성영역(2)의 주 표면으로부터 기껏해야 0.2㎛ 깊이의 범위내에 위치한다.
분리절연막(4)의 밑에 위치한 제2불순물층(9)의 작용은 소자형성영역(2)의 아래에 위치한 제2불순물층(9)의 작용과는 다르다.
즉, 분리절연막(4) 아래에 위치한 제2불순물층(9)은 소자분리 특성을 증진시키는 것이다.
특히, 소자간의 펀치 스루(Punch Through)를 억제하기 위하여 기생 필드(Parasitic Field)트랜지스터의 문턱전압을 상승시키는 역할을 한다.
소자형성영역(2)의 밑에 위치한 제2불순물층(9) 영역의 작용은 기판정수와 접합용량을 조절하는 것이다.
특히, 트랜지스터의 펀치 스루를 억제하기 위하여 웰(Well) 저항의 저농도 부분을 제거하는 역할을 한다.
분리절연막(4)의 밑에 위치한 제2불순물층(9) 영역의 불순물농도 피크는 분리절연막의 하면으로부터 0.1㎛이하 깊이의 범위내에 있다.
반면에, 소자형성영역의 밑에 위치한 제2불순물층(9) 영역의 불순물농도 피크는 기판의 주 표면으로부터 0.4㎛ 내지 0.5㎛의 범위내에 있다.
제3불순물층(10)의 작용은 낮은 웰 저항과 관계있다.
구체적으로, 소자형성영역(2)에 CMOS 회로가 형성될 때, 래치 업(Latch Up) 저항을 증가시키고, 메모리 셀이 소자형성영역내에 형성될 때, 소프트 에러(Soft Error) 저항을 증가시킨다. 또한, 누설전류의 확산 성분을 억제시킨다.
분리절연막(4)의 밑에 있는 제3불순물층(10)은 분리절연막의 하면으로부터 0.7㎛ 내지 1.0㎛의 범위내에서 불순물농도 피크를 가지며, 소자형성 영역(2)의 밑에 위치한 제3불순물층(10)은 기판의 주 표면으로부터 1.1㎛ 내지 1.4㎛의 범위내에 불순물농도 피크를 가진다.
제1, 제2, 및 제3의 불순물층(8, 9, 10)의 불순물농도 중에서 제2불순물층(9)의 불순물농도 최대값이 가장 작다.
종래의 제1, 제2 및 제3의 불순물층(10)은 다음과 같은 방식으로 형성되어졌다.
첫째로, 반도체 기판(1)의 주 표면 전면에 불순물의 이온주입으로 분리절연막(4)이 형성되고, 그 위에 제2 및 제3의 불순물층(9, 10)이 형성된다.
소자형성영역(2)의 주 표면을 통해서 이온을 주입함으로써 형성된 불순물층의 깊이는 두꺼운 분리절연막(4)을 통해 이온을 주입함으로써 형성된 불순물층의 깊이와는 달라진다.
제16도 및 제17도에서 도시된 바와 같이 제2불순물층(9)과 제3불순물층(10)은 소자형성영역(2)의 아래에는 깊게, 그리고 분리절연막(4)의 아래에는 얕게 형성된다.
제2불순물층(9), 및 제3불순물층(10)이 형성된 후에 반도체 기판(1)의 주 표면 전면에 불순물을 이온 주입시킴으로써 제1불순물층(8)이 반도체 기판(1)의 주 표면에 인접해서 형성된다.
이때, 제1불순물층을 형성하기 위한 이온 주입의 에너지가 작기 때문에 불순물층이 소자분리영역에 형성되지 않는다.
위에서 설명한 바와 같이 종래의 반도체 장치는 다음과 같은 문제점을 갖고 있다.
제2불순물층(9)은 소자형성영역(2) 밑에 위치해 있는 영역과 소자분리영역(3) 밑에 있는 영역에서 다른 작용을 갖고 있다.
분리절연막(4)의 밑에 위치해 있는 제2불순물층(9)의 영역은 소자간의 분리특성을 증가시키는 작용을 하고, 반면에 소자형성영역(2)의 아래에 있는 제2불순물층(9) 영역은 기판정수와 접합용량을 조정하는 기능을 갖고 있다.
반도체 장치의 집적도가 증가됨에 따라 소자분리영역의 더 높은 분리특성이 요구되어 왔다.
소자분리특성을 개선하기 위하여 분리절연막(4)의 밑에 위치해 있는 제2불순물층(9)의 불순물농도를 증가시키는 것이 필요하다.
소자형성영역(2)의 밑에 있는 제2불순물층(9)의 불순물농도의 피크값은 소자분리영역(3) 아래의 영역에 있는 그 값과는 다르다.
그러므로, 분리 특성을 개선하기 위하여 제2불순물층(9)의 전체 영역의 불순물농도를 증가시킬 필요가 있다.
소자형성영역(2)의 밑에 있는 제2불순물층(9)이 더 높은 불순물농도를 가지게 될 때, 그것은 소자형성영역 전체의 불순물농도가 상승됨을 의미한다.
이 결과, 기판에 바이어스 전압을 가했을 때 더 큰 기판정수와 문턱전압의 더 큰 변동을 가져오게 된다.
문턱전압이 커질 때, 드레인 전류는 더 작아지고 게이트에 인가된 작동전압과 문턱전압과의 사이에 차이가 더욱 작아지는데 이는 회로의 응답속도에 영향을 미친다.
더 나아가, 기판의 불순물농도가 높아지기 때문에 소오스 영역(6)과 드레인 영역(7)을 형성하는 고농도의 불순물층과 기판사이에 형성된 접합용량은 증가한다.
그러므로, 제2불순물층(9)의 불순물농도가 증가하면, 접합용량도 증가하며 회로의 응답속도에 영향을 미친다.
기판정수와 접합용량의 증가를 억제시키기 위하여 소자형성영역(2)의 밑에 있는 제2불순물층(9)의 불순물농도를 낮추어야 하며, 불순물농도 피크가 더 깊게 위치하도록 해야한다.
그러나, 만약 이런 상태를 만족시켜 준다면 분리절연막(4)의 밑에 있는 제2불순물층(9)의 소자분리특성은 떨어지게 될 것이다.
종래의 반도체 장치에 있어서, 만일 소자간의 분리특성을 개선하려 한다면 트랜지스터와 같은 소자의 동작 특성을 떨어지고, 반면에 소자의 동작특성을 개선하려 한다면 소자간의 분리특성은 떨어지게 된다.
따라서, 본 발명은 소자간의 분리특성과 소자의 동작특성 양자를 개선할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 기판정수와 접합용량을 감소시키고 충분한 소자간의 분리특성을 가지는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명에 있어서 반도체 장치는 소자형성영역과 소자분리영역으로 분류되어진 주 표면을 지닌 반도체 기판과, 소자형성영역을 둘러싸고 있는 소자분리영역에서 형성되어진 분리절연막, 즉 제1불순물층, 제2불순물층, 제3불순물층, 및 제4불순물층을 포함하고 있다.
제1불순물층은 소자형성영역의 주 표면으로부터 제1깊이의 위치에 불순물농도 피크를 가지고 있다.
제2불순물층은 분리절연막의 하면으로부터 제2깊이의 위치에 불순물농도 피크를 가지고 기판면에 평행한 방향으로 소자형성영역과 소자분리영역간의 경계부의 바로밑에 인접한 위치까지 확장된다.
제3불순물층은 소자형성영역의 주 표면으로부터 제1의 깊이보다 더 깊은 제3의 깊이의 위치에 불순물농도 피크를 가진다.
제4불순물층은 소자형성영역의 주 표면으로부터 제3의 깊이보다 더 깊은 제4의 깊이의 위치에 불순물농도 피크를 가진다.
제1불순물층은 트랜지스터의 문턱전압을 조정하기 위하여 형성된다.
제2불순물층은 소자간의 분리특성을 증진하기 위하여 형성된다.
제3불순물층은 기판정수와 접합용량을 조정하기 위하여 형성된다.
제4불순물층은 웰(WELL) 저항을 낮추기 위하여 형성된다.
본 발명에 있어서 제2불순물은 분리절연막의 밑에만 위치해 둔다.
그러므로, 제2불순물층의 농도가 분리특성을 개선하기 위하여 증가되더라도 소자의 동작 특성에 영향을 주지 못한다.
더욱이, 제2불순물층과 제3불순물층은 각각 분리해서 형성되어 지기 때문에 기판 정수와 접합용량에 있어서의 증가가 억제될 수 있는 동시에 소자간의 분리 특성이 개선될 수 있다.
본 발명에 의해서, 각 불순물층들은 서로 독립적인 최적의 불순물농도의 분포를 가지도록 형성될 수 있다.
바람직하게 제1, 제2, 제3, 및 제4 불순물층 중에서 제3불순물층은 불순물농도의 피크값이 가장 낮게 형성된다.
하나의 실시예에서 제1깊이는 0.2㎛이하이고, 제2깊이는 0.1㎛이하이며 제3 깊이는 0.7㎛ 내지 0.8㎛의 범위내이고, 그리고 제4 깊이는 1.4㎛ 내지 1.7㎛의 범위내이다.
일실시예에 있어서 제3불순물층과 제4불순물층은 제2불순물층의 밑에 위치해 있는 영역까지 연장되어 있다.
제3불순물층은 분리절연막의 아래면으로부터 제2깊이보다 더 깊은 제5깊이의 위치에서 불순물농도 피크를 가지고 있다.
제4불순물층은 분리절연막의 아래면으로부터 제5깊이보다 더 깊은 제6깊이의 지점에서 불순물농도 피크를 가지고 있다.
예를들면, 제5깊이는 0.3㎛내지 0.4㎛의 범위내이며, 제6깊이는 1.0㎛ 내지 1.3㎛의 범위내이다.
바람직하게, 제1, 제2, 제3, 및 제4불순물층은 같은 도전형(Conductivity Type)이다.
본 발명의 또 다른 양상에 있어서, 그 반도체 장치는 더욱이 제2불순물층의 끝나는 부위에 겹쳐져 있는 소자형성영역과 소자분리영역 사이의 경계 바로 밑에 인접하는 제5불순물층을 포함한다.
제5불순물층은 소자간의 분리특성을 개선하게 될 것이고, 가급적 소자형성영역의 주 표면 방향으로 경사지게 연장된다.
본 발명에 있어서 반도체 장치의 제조방법은 반도체 기판의 주 표면상에 소자들 각각을 분리하거나, 분리절연막을 형성하는 공정과, 분리절연막에 의해 둘러싸여진 소자형성영역의 주 표면에 불순물의 통과를 방지하는 마스크 층을 형성하는 공정과, 마스크 층이 준비된 반도체 기판의 주 표면상의 분리 절연막을 통해 불순물을 이온 주입하여, 분리절연막 바로 밑에만 제1불순물층을 형성하는 공정과, 마스크 층을 제거한 후에 소자 형성영역의 주표면을 통해 불순물을 이온 주입시키고 분리절연막을 통해 불순물을 이온 주입하여 제1불순물층보다 깊은 위치에 제2불순물층을 형성하는 공정을 포함한다.
제1불순물층은 소자간의 분리특성을 향상시키게 되고, 제2불순물층은 기판정수와 접합용량을 조정하게 된다.
본 발명의 방법에 있어서 제1, 제2 불순물층은 개별적인 공정을 거쳐 형성되기 때문에 소자간의 분리특성은 증진될 것이고, 반면 기판상수와 접합용량에 있어서의 증가는 억제될 것이다.
본 발명의 또 다른 양상에 따른 방법에 있어서, 마스크 층을 그대로 남겨둔 반도체 기판의 주 표면에 불순물을 경사지게 이온 주입하여 소자형성영역의 주 표면의 방향으로 경사지게 연장되고 제1불순물층의 끝나는 부위와 부분적으로 겹쳐지는 제3의 불순물층이 형성된다.
제3불순물층은 소자간의 분리특성을 증진시킨다.
본 발명의 또 다른 국면에 따른 방법에 있어서, 분리절연막은 열산화법에 의해 형성된 산화막이다.
분리절연막의 형성에 앞서, 소자형성영역의 주 표면을 덮기 위해 형성된 산화 방지막은 제1불순물층을 형성하기 위한 마스크층으로 사용된다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1도에서 제3도까지 보여주는 바와 같이 반도체 기판(21)의 주 표면은 소자형성영역(22)과 소자분리영역(23)으로 구분되어 있다.
소자분리영역(23)은 열산화법에 의하여 형성된 산화막인 분리절연막(24)을 갖는다.
다결정 실리콘의 게이트 전극층(25)은 소자형성영역(22)과 소자분리영역(23)의 위에 연장된다.
소자형성영역(22)은 각각의 게이트 전극층(25)의 일방측 소오스영역(26)과 타방측 드래인 영역(27)을 갖고 있다.
예를 들면, P-채널 MOS 트랜지스터에 있어서 소오스 영역(26)과 드레인 영역(27)은 붕소(B)의 이온주입법에 의해 형성되고, N-채널 MOS트랜지스터에 있어서는 소오스 영역(26)과 드레인 영역(27)은 인(P), 비소(As) 등의 이온주입으로 형성된다.
도시된 바와 같이 반도체장치는 반도체 기판(21)과 같은 도전형인 제1불순물층(28)과, 제2불순물층(29)과, 제3불순물층(30)과, 제4불순물층(31)을 포함하고 있다.
제4도와 제5도는 불순물층들 각각의 불순물농도의 분포곡선을 보여주고 있다.
제1불순물층(28)은 소자형성영역(22)의 주 표면으로부터 제1깊이의 위치에서 피크 불순물농도를 가진다.
이 실시예에서 제1깊이는 0.2㎛이하이다.
제1불순물층(28)은 트랜지스터의 문턱전압을 조정하기 위해 형성된다.
제2불순물층(29)은 분리절연막(24)의 표면밑으로부터 제2깊이의 위치에 불순물농도 피크를 가지며, 그것의 기판에 평행한 방향으로의 확장은 소자형성 영역(22)과 소자분리 영역(23)사이의 경계 바로밑에 인접해서 끝난다.
이 실시예에서, 제2깊이는 0.1㎛까지의 범위내이다.
제2불순물층(29)은 분리절연막(24)의 바로밑에만 위치하며, 그것의 작용은 소자간의 분리특성을 향상시키는 것이다.
특히, 기생 필드 트랜지스터의 문턱전압을 증가시키며, 소자간의 펀치 스루를 억제시킨다.
제3불순물층(30)은 소자형성영역(22)의 주 표면으로부터 제1깊이보다 더 깊은 제3 깊이의 위치에 불순물농도 피크를 가진다.
이 실시예에서 제3 깊이는 0.7㎛ 내지 0.8㎛의 범위내이다.
제3불순물층(30)의 작용은 기판정수와 접합용량을 조정하는 것이다.
구체적으로, 그것은 웰(Well)에서의 낮은 농도 부위를 제거하며, 트랜지스터의 펀치 스루를 억제한다.
도시된 바와 같은 실시예에서, 제3불순물층(30)은 제2불순물층(29)의 밑에 위치한 영역까지 확장된다.
제3불순물층(30)은 분리절연막(24)의 하부면으로부터 제2깊이보다 더깊은 제5깊이의 위치에 불순물농도 피크를 갖는다.
이 실시예에서 제5깊이는 0.3㎛ 내지 0.4㎛의 범위내이다.
제4불순물층(31)은 소자형성영역(22)의 주 표면으로부터 제3 깊이보다 더 깊은 제4 깊이의 위치에 불순물농도 피크를 가진다.
이 실시예에서 제4 깊이는 1.4㎛ 내지 1.7㎛의 범위내이다.
제4불순물층(31)의 작용은 웰 저항을 낮추는 것이다.
구체적으로, 소자형성영역에 CMOS 회로가 형성될 때, 래치 업 저항을 증진시키고, 메모리 셀이 소자형성영역에 형성될 때, 소프트 에러(Soft Error) 저항을 증가시킨다.
더 나아가, 누설전류의 확산 성분을 억제시킨다.
도시된 바와 같은 실시예에서, 제4불순물층(31)은 제2불순물층(29)밑에 위치한 영역까지 확장된다.
제4불순물층은 분리절연막(24)의 하부면으로부터 상기 제5깊이보다 더 깊은 제6깊이의 위치에 불순물농도 피크를 가진다.
이 실시예에서, 제6깊이는 1.0㎛ 내지 1.3㎛의 범위내이다.
4개의 불순물층들(28, 29, 30, 31)은 반도체 기판(21)과 동일한 도전형이다.
N-채널 MOS 트랜지스터가 소자형성영역(21)에 형성된다고 할 때, 4개의 불순물층(28, 29, 30, 31)은 예를들면, 붕소(B)와 같은 P형 불순물의 이온주입법에 의하여 형성되어 진다.
P-채널 MOS 트랜지스터가 소자형성영역(22)에 형성된다고 할 때, 4개의 불순물층(28, 29, 30, 31)은 예를들면, 인(P) 또는 비소(As)와 같은 N형 불순물의 이온주입법에 의해 형성되어 진다.
4개의 불순물층(28, 29, 30, 31)은 그 불순물층들이 의도된 작용을 훌륭하게 수행하기 위하여 최적의 불순물농도 분포룰 가지도록 형성되어 진다.
4개의 불순물층(28, 29, 30, 31) 가운데 불순물농도의 피크값이 가장 낮은 것은 제3불순물층(30)이다.
제6도에서 제8도까지는 순서대로 본 발명의 일실시예의 제조 공정을 보여준다.
우선, 제6도에서 보여주는 구조를 가진 반도체 기판(21)이 준비된다.
반도체 기판(21)의 주 표면은 소자형성영역(22)과 소자분리영역(23)으로 분류되어진다.
소자분리영역(23)은 열산화법에 의해 형성된 두꺼운 산화막인 분리절연막(24)을 갖는다.
그 다음으로 제7도에서 도시된 바와 같이, 불순물의 통과를 방지하기 위한 마스크 층(32)은 분리절연막(24)에 의해 둘러쌓인 소자형성영역(22)의 주 표면위에 형성되어 진다.
이 실시예에서, 포토레지스트(Photoresist)막이 마스크 층(32)로 사용된다.
이 상태를 가지고 불순물의 이온주입법에 의해 제2불순물층(29)이 분리절연막(24) 바로 밑에만 형성된다.
소자형성영역(22)에 N-채널 MOS 트랜지스터가 형성된다고 할 때, 붕소(B)와 같은 P형 불순물이 주입되는 불순물로 쓰여진다.
이온주입을 위한 조건은 그것의 밑에 불순물층(29)을 형성하기 위해 분리절연막(24)을 통해 붕소(B)를 통과시키도록 결정되어야만 할 것이다.
또한, 이렇게 결정된 상황하에서 이온주입법이 진행되는 동안 마스크 층(32)의 두께는 불순물이 마스크 층(32)을 통과할 수 없도록 결정되어야 한다.
분리절연막(24)의 두께가 400㎚이고, 인가전압 150KeV의 에너지와 6×1012/㎠의 주입량을 가지고 이온주입법이 실행되었을 때, 분리절연막(24) 바로 아래에 형성된 제2불순물층(29)의 불순물농도는 약 3×1017/㎤이다.
또한, 제2불순물층(29)의 불순물농도 피크는 분리절연막(24)의 하부면으로부터 0.1㎛까지의 깊이내에 위치해 있다.
만약 마스크 층(32)이 대략 2㎛의 두께라고 하면, 불순물의 통과가 방해될 수 있다.
그 다음으로 마스크층(32)을 제거하고 나서, 제8도에서 도시된 바와 같이 소자형성영역 및 분리절연막(24)을 통하여 붕소(B)와 같은 불순물을 이온 주입시킨다.
그러면 제3불순물층(30)과 제4불순물층(31)이 제2불순물층(29)보다 더 깊은 위치에 형성된다.
제4불순물층(31)을 형성하기 위한 이온주입법의 조건은 예를 들면, 700KeV의 인가전압 에너지와 1×1013/㎠의 주입량이다.
그와 같은 조건하에서 이온주입법이 수행될 때, 형성된 제4불순물층(31)의 불순물농도는 약 5×1017/㎤이다.
주 표면으로부터 불순물농도 피크의 깊이는 1.4㎛ 내지 1.7㎛의 범위내에 위치한다.
제3불순물층(30)을 형성하기 위한 이온주입법의 조건은 인가전압 250KeV 에너지와 2×1012/㎠의 주입량이다.
만약, 그와 같은 조건하에서 이온주입법이 실행된다면, 제3불순물층(30)의 불순물농도는 약 1×1017/㎤이다.
주 표면으로부터 불순물농도 피크의 깊이는 0.7㎛ 내지 0.8㎛의 범위내에 위치한다.
그 다음에 붕소를 이온 주입하여 소자형성영역(22)의 주 표면에 인접하여 제1불순물층(28)이 형성된다.
이때, 불순물이 단지 반도체기판(2)의 주 표면의 부근에 주입되게 되므로 분리절연막(24)의 밑에는 불순물층이 형성되지 않는다.
제1불순물층(28)을 형성하기 위한 이온주입법의 조건은 예를들면, 인가전압 50KeV의 에너지와 약 2×1012/㎠의 주입량이다.
그와 같은 상태에서 이온주입법을 실행하게 될 때, 형성된 제1불순물층(28)의 불순물농도는 대략 1×1017/㎤이다.
주 표면으로부터의 불순물농도 피크의 깊이는 0.2㎛까지의 범위내에 위치한다.
P-채널 MOS트랜지스터가 소자형성영역에 형성될 때, 붕소대신에 인 또는 비소와 같은 N형 불순물이 사용된다.
제1도에서 제8도까지 도시된 실시예에서, 소자간의 분리특성을 증진시키기 위한 제2불순물층(29)과 기판상수와 접합용량을 조정하기 위한 제3불순물층(30)은 독립적인 공정을 통해 서로 각각 분리되어 형성된다.
제2불순물층(29)은 분리절연막(24)의 바로 아래에만 위치하며 소자형성영역(22)에는 들어가지 않는다.
그러므로, 제2불순물층(29)의 불순물농도가 소자간의 분리특성을 개선하기 위하여 증가될 때에도 소자형성영역에 형성된 소자의 동작특성에 영향을 끼치지 않는다.
제9도는 본 발명의 또 다른 실시예를 보여준다.
제9도에서는 앞서 설명된 실시예와 같거나 또는 상응하는 소자들이 같은 참고 번호에 의해 표시된다.
제9도에서 도시된 실시예에 있어서, 제5불순물층(40)은 소자형성영역(22)과 소자분리영역(23)사이의 경계 바로 밑의 부분에 인접하여 형성되어지고 제2불순물층(29)의 끝나는 부분에 겹쳐 있다.
제5불순물층(40)은 소자간의 분리특성을 한층 더 향상시키도록 한다.
도시된 제9도의 실시예에 있어서, 제5불순물층(40)은 소자형성영역(22)의 주 표면을 향하여 경사지게 확장된다.
도시된 제1도에서 제8도까지의 실시예에 있어서 분리절연막(24)의 가장자리에 인접한 불순물농도는 낮다.
그러므로, 트랜지스터가 동작하는 동안 그 부위에 반전층(Inversion Layer)이 생길 가능성이 있다.
그래서, 제9도의 실시예에 있어서 제5불순물층(40)은 트랜지스터가 동작하는 동안 그와 같은 반전층의 형성을 방지하도록 제공된다.
제10도와 제11도는 제5불순물층(40)을 형성하기 위한 공정을 보여준다.
제10도에서 도시된 바와 같이 제2불순물층(29)은 마스크 층(32)을 사용하여 형성되고 그 후, 위에 마스크 층(32)을 가지고 있는 반도체 기판(21)의 표면에 불순물이 경사지게 이온 주입된다.
제11도에서 제5불순물층(40)이 이온주입으로 형성된다.
도전형인 제5불순물층(40)은 제1불순물층(28), 제2불순물층(29), 제3불순물층(30), 및 제4불순물층(31)들과 동일한 것이다.
N-채널 MOS 트랜지스터는 소자형성영역에 형성되며 예를들면 제5불순물층(40)을 형성하기 위한 불순물로서 붕소가 사용된다.
분리절연막(24)이 두께가 400㎚일 때, 제5불순물층(40)을 형성하기 위한 이온 주입 조건은 인가전압 90KeV의 에너지와 약 2×1012/㎠의 주입량이다.
제5불순물층(40)이 형성된 후에, 마스크 층(32)을 제거하고 반도체 기판(21)의 주표면 전면에 이온주입법을 실시하게 되면 그것에 의해 제1불순물층(28)과, 제3불순물층(30), 및 제4불순물층(31)이 형성된다.
P-채널 MOS 트랜지스터는 소자형성영역에 형성되며, 인 또는 비소와 같은 N형 불순물은 제5불순물층(40)을 형성하기 위한 불순물로 사용된다.
제12도에서 제14도까지는 본 발명에 있어서의 또 다른 제조방법을 보여준다.
이들 도면에 있어서 앞서 설명된 실시예에 있어서와 같거나 또는 상응하는 소자들은 같은 참고번호로 표시하였다.
제12도에서 보여주는 것은 얇은 절연막(41), 다결정 실리콘막(42), 및 두꺼운 질화막(Nitrid Film)(43)을 포함하고 있는 얇은 판모양 구조가 소자형성 영역(22)의 주표면 위에 형성되는 것이다.
이 얇은 판모양 구조(적층 구조)는 석판술(Photolithography)과 이방성 엣칭(Anisotropic Etching)에 의하여 형성된다.
예를 들면, 얇은 절연막(41)의 두께는 50㎚이고 다결정 실리콘 막(42)의 두께는 100㎚이며, 두꺼운 질화막(43)의 두께는 250㎚이다.
이 얇은 판 모양 구조는 산화방지막을 제공한다.
제13도에서 도시된 바와 같이, 반도체 기판(21)이 1100℃의 고온에서 열산화될 때, 약 300nm의 두께를 지닌 산화막인 분리절연막(24)은 소자형성영역(23)에 형성된다.
그때, 절연막(41)과 다결정 실리콘(42), 및 질화막(43)을 포함하고 있는 얇은 판 구조는 이온주입법을 위한 마스크 층으로 사용되며, 불순물 이온주입법이 실행되어 제2불순물층(29)이 분리절연막(24)의 바로 밑에만 형성된다.
이때, 이온주입법을 위한 조건은 인가전압 100KeV의 에너지와 약 6×1012/㎠의 주입량이다.
이온주입법이 이와 같은 상태에서 실행될 때 형성된 제2불순물층(29)의 불순물농도는 약 3×1017/㎤이다.
피크 불순물농도는 분리절연막(24)의 하면으로부터 0.1㎛깊이의 범위내에 위치한다.
위에서 설명된 실시예에 있어서, N-채널 MOS 트랜지스터가 소자형성영역에 형성될 때, 붕소 등이 제2불순물층(29)을 형성하기 위한 불순물로 사용된다.
P-채널 MOS 트랜지스터가 형성될 때, 인 또는 비소와 같은 N형 불순물이 붕소대신에 사용된다.
제2불순물층(29)이 형성된 후에 절연막(41), 다결정 실리콘막(42), 및 질화막(43)을 포함하고 있는 얇은 판 구조를 제거하고서, 제14도에서 도시된 바와 같은 제1불순물층(28), 제3불순물층(30) 및 제4불순물층(31)을 형성하기 위하여 반도체 기판(21)의 주 표면 전면에 불순물을 이온 주입시킨다.
제9도에서 도시된 바와 같이 제5불순물층(40)이 형성되게 하려면 제13도의 상태에서 불순물을 경사지게 이온 주입시켜야 할 것이다.
앞서 설명된 바와 같이 본 발명에 따라서 소자간의 분리특성의 개선을 위한 불순물층과 기판정수와 접합용량을 조정하기 위한 불순물층은 독립된 공정을 거쳐 각각 분리되어 형성된다.
그러므로, 소자간의 분리특성은 향상될 수 있고 반면 기판정수와 접합용량에 있어서의 증가는 억제될 수 있다.

Claims (18)

  1. 소자형성영역과 소자분리영역으로 구분되는 주 표면을 가지는 반도체 기판과, 상기 소자형성영역을 둘러싸고 있는 소자분리영역에 형성된 분리절연막과, 상기 소자형성영역의 주 표면으로부터 제1깊이의 위치에 불순물농도 피크를 가지는 제1불순물층과, 상기 분리절연막의 하부면으로부터 제2깊이의 위치에 불순물농도 피크를 가지며, 상기 소자형성영역과 상기 소자분리영역 사이의 경계부의 바로 밑의 위치에 근접해서 기판면에 평행한 방향으로의 확장이 끝나는 제2불순물층과, 상기 소자형성영역의 주 표면으로부터 상기 제1깊이보다 더 깊은 제3 깊이의 위치에 불순물농도 피크를 가지는 제3 불순물층과, 상기 소자형성영역의 주 표면으로부터 상기 제3 깊이보다 더 깊은 제4 깊이의 위치에 불순물농도 피크를 가지는 제4 불순물층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 제1, 제2, 제3, 및 제4불순물층 중에서 상기 제3불순물층이 최저값의 불순물농도 피크를 갖는 반도체 장치.
  3. 제1항에 있어서, 상기 제1깊이는 0.2㎛이하이고, 상기 제2깊이는 0.1㎛이하이며, 상기 제3 깊이는 0.7㎛ 내지 0.8㎛의 범위이고, 상기 제4 깊이는 1.4㎛내지 1.7㎛의 범위인 반도체 장치.
  4. 제1항에 있어서, 상기 제3불순물층과 상기 제4불순물층은 상기 제2불순물층의 밑에 위치한 영역까지 확장하고, 상기 제3불순물층은 상기 분리절연막의 하부면으로부터 상기 제2깊이보다 더 깊은 제5깊이의 위치에 불순물농도 피크를 가지며, 상기 제4 불순물층은 상기 분리절연막의 하부면으로부터 상기 제5깊이보다 더 깊은 제6깊이의 위치에 불순물농도 피크를 가지는 반도체장치.
  5. 제4항에 있어서, 상기 제5깊이는 0.3㎛ 내지 0.4㎛의 범위이고, 상기 제6깊이는 1.0㎛내지 1.3㎛의 범위인 반도체 장치.
  6. 제1항에 있어서, 상기 제1, 제2, 제3, 및 제4불순물층들이 동일한 도전형들인 반도체장치.
  7. 제1항에 있어서, 상기 제1불순물층은 트랜지스터의 문턱전압을 조정하기 위하여 형성되고, 상기 제2불순물층은 소자간의 분리특성을 향상시키기 위해 형성되며, 상기 제3불순물층은 기판정수와 접합용량을 조정하기 위하여 형성되고, 상기 제4불순물층은 웰 저항을 낮추기 위하여 형성되는 반도체 장치.
  8. 제1항에 있어서, 상기 소자형성영역과 상기 소자분리영역 사이의 경계면 바로 밑부분에 근접하고 상기 제2불순물층의 끝나는 부분에 겹치는 제5불순물층을 더 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 제5불순물층이 소자간의 분리특성을 증진시키기 위하여 형성되는 반도체장치.
  10. 제8항에 있어서, 상기 제5불순물층은 상기 소자형성영역의 주 표면으로 향하여 경사지게 확장되는 반도체장치.
  11. 반도체 기판의 주 표면상에 소자간의 분리를 위한 분리절연막을 형성하는 공정과, 상기 분리절연막에 의해 둘러싸여진 소자형성영역의 주 표면에 불순물의 통과를 방지하기 위한 마스크 층을 형성하는 공정과, 상기 마스크 층을 가지고 있는 반도체기판의 주 표면위의 상기 분리절연막을 통하여 불순물을 이온 주입시켜, 상기 분리절연막의 바로 밑에만 제1불순물층을 형성하는 공정과, 상기 마스크 층을 제거한 후에, 상기 소자형성영역의 주 표면 및 상기 분리절연막을 통하여 불순물을 이온 주입하여 상기 제1불순물층보다 더 깊은 위치에 제2불순물층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 제1불순물층이 소자간의 분리특성을 향상시키도록 형성되고, 상기 제2불순물층은 기판정수와 접합용량을 조정하도록 형성되는 반도체장치의 제조방법.
  13. 제12항에 있어서, 상기 제1불순물층이 상기 분리절연막의 하부면으로부터 0.1㎛깊이의 범위내에 불순물농도 피크를 가지며, 상기 제2불순물층은 상기 소자형성영역의 주 표면으로부터 0.7㎛ 내지 0.8㎛깊이의 범위내에 불순물농도 피크를 가지는 반도체 장치의 제조방법.
  14. 제13항에 있어서, 상기 제2불순물층은 상기 제1불순물층의 밑에 위치하는 영역까지 확장되고, 상기 제2불순물층은 상기 분리절연막의 하부면으로부터 0.3㎛ 내지 0.4㎛깊이의 범위내에 불순물농도 피크를 가지는 반도체장치의 제조방법.
  15. 제11항에 있어서, 상기 마스크 층을 남겨 둔 채 상기 반도체 기판의 주 표면에 불순물을 경사지게 이온 주입하여 상기 제1불순물층의 끝나는 부분에 부분적으로 겹치고, 상기 소자형성영역의 주 표면으로 향하여 경사지게 확장하는 제3불순물층을 형성하는 공정을 더 포함하는 반도체장치의 제조방법.
  16. 제15항에 있어서, 상기 제3불순물층은 소자간의 분리특성을 증진하도록 형성되는 반도체장치의 제조방법.
  17. 제11항에 있어서, 상기 분리절연막은 열산화법에 의하여 형성되는 산화막이고, 상기 분리절연막을 형성하기에 앞서 상기 소자형성영역의 주 표면을 덮도록 형성된 산화 방지막이 마스크 층으로 사용되는 반도체 장치의 제조방법.
  18. 제11항에 있어서, 상기 제2불순물층의 불순물농도의 피크값이 상기 제1불순물층의 불순물농도의 피크값보다 더 작은 반도체 장치의 제조방법.
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