KR0126652B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents
반도체 소자의 트랜지스터 형성방법Info
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Abstract
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 게이트 하부의 well 형성시 서로 농도가 다른 p-well과 p+well을 형성함으로써 소오스와 드레인을 바꾸어서 트랜지스터를 동작시킬때 문턱전압을 달리하는 소자를 구현하여 트렌지스터의 회로적용에 유연성을 가질 수 있게 하는 방법에 관한 것이다.
Description
제 1a 도 내지 제 1f 도는 본 발명에 의하여 형성된 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판2 : 산화막
3 : 폴리실리콘막4 : 질화막
5,8 : 감광막 패턴6 : 소자분리절연막
7 : P-well9 : P＋wel1
10 : 게이트 산화막1l : 게이트 폴리실리콘
12 : 게이트14 : n-소오스/드레인
15 : 스페이서 산화막15' : 스페이서
l6 : n+소오스/드레인
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로 특히 게이트 하부의 p-wel1을 p+wel1과 p-wel1로 분리하여 소오스와 드레인이 바뀔때 문턱전압(threshold voltage)을 변화시키는 방법에 관한 것이다.
종래의 트랜지스터는 소오스와 드레인이 바뀌어도 문턱전압의 변화가 없으며 이에 따라 전류구동력의 차이가 없으므로 한쪽 방향의 전류가 다른 방향의 전류보다 많이 흐르게 하는 특수한 기능을 가진 소자의 트랜지스터로 한계가 있다.
따라서, 본 발명에서는 문턱전압이 게이트 하부에 있는 wel1 농도에 의해 결정되므로 게이트 하부에 서로 농도가 다른 wel1을 형성하여 문턱전압 차이가 나는 트랜지스터를 형성하는데 그 목적이 있다.
이하 본 발명을 도면을 참조하여 상세히 설명하기로 한다.
제 1a 도 내지 제 1f 도는 본 발명에 의해 형성된 트랜지스터의 단면도이다.
제 1a 도는 실리콘기판(1) 상부에 산화막(2), 폴리실리콘막(3), 질화막(4) 및 감광막 패턴(5)을 순차적으로 적층한 후 활성(active)영역의 패턴을 형성한 단면도 이다.
제 1b 도는 감광막 패턴(5)을 제거하고 소자분리절연막(6)을 형성한 후, 질화막(4)과 폴리실리콘막(3)을 제거한 후, 보론(B)으로 이온주입을 실시하여 p-well(7)을 형성한 단면도이다.
제 1c 도는 서로 다른 농도를 가진 p+well을 형성하기 위하여 감광막 패턴(8)을 형성한 후, 보론이나 BF2이온을 사용하여 이온주입을 실시하며 p+wel1(9)을 형성한 단면도이며, p+wel1의 p-wel1로의 확산을 방지하기 위하여 각도를 주어서 이온주입을 실시하며 p+well의 농도가 높을때 보디효과(body effect)가 커지는 것을 방지하기 위하여 이온주입 에너지를 낮게 한다.
제 1d 도는 감광막 패턴(8)을 제거하고, 게이트 산화막(10)과 게이트 폴리실리콘(11)을 형성한 단면도이며, p+wel1(9)보다 p-well) 지역이 상대적으로 농도가 낮게 되며 게이트 폴리실리콘(11)은 도우핑을 실시하여 n-타입(type)이 되도록한다.
제 1e 도는 사진식각법으로 게이트(12)를 형성한 다음, 열산화막(도시안됨)을 헝성하고 인(P)이온을 사용하여 이온주입으로 n-소오스/드레인(l4)영역을 형성한 후, 그 상부에 스페이서 산화막(15)을 적층한 단면도이다.
제 1f 도는 게이트(12) 측멱에 스페이서(15')를 형성하고 비소(As)이온으로 이온주입을 실시하여 n+소오스/드레인(16)을 형성한 단면도이며, 왼쪽 n+/n-영역을 소오스, 오른쪽 n+/n-영역을 드레인이라 할때 문턱전압은 드레인과 p-well의 에너지 차이 때문에 발생하므로 소오스와 드레인이 서로 바뀌는 경우 p-well 농도가 달라지게 되어 문턱전압은 다른 값으로 측정이 되며 문턱전압의 차이 때문에 한쪽 방향으로만 전류구동력이 커지게 된다
특히 숏 채널(short channel) 트랜지스터가 실제로 동작하는 회로에서는 드레인 영역에 커다란 바이어스(bias)가 걸리게 되어 DIBL(Drain Indnced Barrier Lowering)효과 때문에 이러한 현상은 더욱 커지게 된다,
상기에서 설명한 바와 같이 게이트 하부에 서로 다른 농도를 갖는 p-wel1과 p+well을 형성함으로써 소오스와 드레인을 서로 바꾸어서 트랜지스터를 동작시킬때 문턱-전압을 달리하는 소자를 구현하여 트랜지스터의 회로적용에 유연성을 가질 수 있다
Claims (3)
- 반도체 소자의 트랜지스터 형성방법에 있어서, 실리콘 기판 상부에 산화막, 폴리실리콘막, 절화막을 적층하고 사진식각법으로 활성영역의 패턴을 형성하는 공정과, 소자분리절연막을 형성한 후, 남아있는 패턴을 식각하고 이온주입으로 p-well을 형성하는 공정과, p-well의 중간부분까지 덮어지는 감광막 패턴을 형성한 후 이온주입을 실시하여 p+well을 형성하는 공정과, 상기 감광막 패턴을 제거하고 p-well과 p+well 상부에 게이트를 형성하고, 열산화막을 형성한 다음, 이온주입으로 n-소오스/드레인을 형성한 후 그 상부에 스페이서 산화막을 적층하는 공정과, 게이트 측벽에 스페이서를 형성하고 이온주입을 실시하여 n+소오스/드레인을 형성하는 공정을 포함하는 반도체 소자의 트랜지스터 형성방법.
- 제 1 항에 있어서, p+well 형성을 위한 이온주입시 p-well이 형성되지 않은 반대방향으로 일정한 각도를 주어서 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1항에 있어서, p+well 형성을 위한 이온주입시 보디 효과를 줄이기 위해 B 또는 BF2를 사용하고 이온주입 에너지를 낮게하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
Priority Applications (1)
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| KR1019930031860A KR0126652B1 (ko) | 1993-12-31 | 1993-12-31 | 반도체 소자의 트랜지스터 형성방법 |
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| KR1019930031860A KR0126652B1 (ko) | 1993-12-31 | 1993-12-31 | 반도체 소자의 트랜지스터 형성방법 |
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| KR950021765A KR950021765A (ko) | 1995-07-26 |
| KR0126652B1 true KR0126652B1 (ko) | 1998-04-02 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190040682A (ko) | 2017-10-11 | 2019-04-19 | (주) 세종인더스트리 | 이중 금속증착층을 갖는 광 투과성 사출품 및 제조방법 |
-
1993
- 1993-12-31 KR KR1019930031860A patent/KR0126652B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| KR950021765A (ko) | 1995-07-26 |
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