JPH07263694A - 浅い接合金属酸化物半導体電界効果トランジスタの製造方法 - Google Patents

浅い接合金属酸化物半導体電界効果トランジスタの製造方法

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JPH07263694A
JPH07263694A JP7048597A JP4859795A JPH07263694A JP H07263694 A JPH07263694 A JP H07263694A JP 7048597 A JP7048597 A JP 7048597A JP 4859795 A JP4859795 A JP 4859795A JP H07263694 A JPH07263694 A JP H07263694A
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シュヴァルケ ウド
Heinz Zeininger
ツァイニンガー ハインツ
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Abstract

(57)【要約】 【目的】 メモリ又はロジック適用のための改良された
金属酸化物半導体電界効果トランジスタの新規製造方法
を提供する。 【構成】 ゲート電極に隣接した基板表面に緩衝層を析
出させ、該緩衝層に高濃度低エネルギレベルで第１のド
ーパントをイオン注入し、該緩衝層に低濃度高エネルギ
レベルで第２のドーパントをイオン注入し、かつ前記イ
オンを前記基板に拡散させることよりなる。 【効果】 ゲート電極の側壁スペーサをグレード化する
ことにより、ソース／ドレイン領域と、ゲート電極の下
のチャンネル領域との間の連続性を保証するために、よ
り多い又は少ないイオンをスペーサフットと介して注入
することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリ又はロジック適
用のための集積回路用の改良された金属酸化物半導体電
界効果トランジスタ（以下にはＭＯＳＦＥＴと記載す
る）及びその製造方法に関する。詳細には、本発明は、
減少した接合漏れ及び改良されたデバイス態様及び信頼
性を有するＭＯＳＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】単一半導体基板（シリコンウエーハ）上
に製造された多数のデバイスが増加しかつ該デバイスの
相対寸法が減少するに伴い、態様及び製造可能性の両者
において問題が生じる。ＭＯＳＦＥＴを製造する際に
は、ｎ形ウエル内の浅い（＜０．２５ミクロン）の、低
い抵抗ｐ形ソース／ドレイン（以下にはＳ／Ｄと称す
る）領域が低い接合ブレークダウン及び高い接合キャパ
シタンスにさらされる。従って、グレーデットＳ／Ｄ領
域が示唆された。これらの接合は、それらの接合部位に
わたるドーピングプロフィールにおける少ない突然の変
化、及び高い高いブレークダウン電圧及び低い接合キャ
パシタンスを有する。これらのグレーテッド接合は、予
め選択した抵抗を生じるために低エネルギ及び高濃度で
の第１の注入（例えば硼素）、引き続いての接合のブレ
ークダウン特性を設定する高エネルギ及び低濃度での第
２の注入（この場合も硼素）からなるイオン注入により
製造することができる。これらのイオン注入工程は、そ
の後にドーパントを再分配しかつシリコン結晶の対する
何らかの注入ダメージを修復するためにアニーリング工
程を必要とする。
【０００３】例えば、米国特許第４，７５７，０２６号
明細書においてWoo et al.はグレーデットＳ／Ｄ接合を
有するＭＯＳＦＥＴの製造を開示した。記載された方法
によれば、２つのマスク層を析出させ、かつ２番目のマ
スク層を異方性エッチングして、絶縁されたゲート電極
の側壁上の第２のマスク層のスペーサを残す。高濃度イ
オン注入を第１のマスク層により実施しかつ基板に対す
るダメージを修復するために高温アニールを実施する。
該スペーサは、イオンがゲートに隣接した基板内に侵入
するのを阻止する。次いで該スペーサを除去し、第２の
低レベルイオン注入を実施し、それによりゲートに隣接
した基板に注入する。次いで、第２のアニールを実施す
る。
【０００４】Woo et al.によるグレーデッド接合デバイ
スは第１図に示されておりかつ高抵抗のｎ形ウエル１０
と、該ｎ形ウエル１０の一部分を覆う厚いフィールド酸
化物領域１１と、ゲートを形成するウエル１０の一部分
を覆う薄いゲート酸化物層１２とからなり、かつ基板内
にチャンネル領域１３と、該チャンネル領域１３及びゲ
ート酸化物層１２を覆う導電性ゲート層１６と、フィー
ルド酸化物領域１１とゲート１６との間の低抵抗のｐ形
Ｓ／Ｄ領域１４と、Ｓ／Ｄ領域１４を包囲しかつ該領域
をｎ形ウエル１０から分離する高抵抗のｐ形グレーディ
ング領域１５とを有する。このような構造は、高濃度ド
ープド領域とｎ形ウエルが分離されていることに基づき
接合の降伏電圧を増大し、同じ理由のために接合キャパ
シタンスを減少し、かつゲート酸化物の下のグレーディ
ング領域の侵食に基づき有効ゲート長さを減少する。し
かしながら、イオン注入されたイオンを活性化しかつシ
リコン基板中に垂直方向で拡散させるために、長期間に
わたり高温に加熱することなる注入工程間にドライブ・
イン工程が必要とされる。第２のイオン注入の後でイオ
ン注入により惹起されたシリコン基板へのダメージを修
復するために別の高温アニーリングが必要である。この
結晶ダメージは、変位を形成するための核形成中心を生
じ、かつ完全に除去されねばならない。
【０００５】しかしながら、Ｓ／Ｄ領域及びゲートを含
むトランジスタの種々のデバイス部品の幅は益々小さく
なっているので、Ｓ／Ｄ領域の垂直方向深さも制御され
ねばならず、かつＳ／Ｄ領域より浅くすることが所望さ
れる。従って、サブミクロンＣＭＯＳ製造は、極めて浅
いＳ／Ｄ接合及びチャンネルプロフィールを達成するた
めに垂直方向のドーパント拡散を減少させる必要に基づ
き、低温度製造への制限を必要とする。
【０００６】浅い接合を得るために、処理温度は、バル
クシリコン内への垂直方向のドーパント拡散の制御が達
成されるように制限されねばならず、一方ゲート／チャ
ンネル領域とＳ／Ｄ接合のある程度のオーバラップを保
証し、それによりこれらの両者の間の連続性を保証する
ためにドーパントのある程度の横方向拡散を考慮しなけ
らばならない。この連続性は、電流駆動能力及び“熱い
電子”安定性のために必要である。
【０００７】一般に垂直方向と横方向の拡散係数はほぼ
同じであるので、これは困難な操作である。
【０００８】従って、高温アニーリングはシリコンウエ
ーハに対する結晶ダメージを除去するために必要であ
り、かつ低温度は浅いＳ／Ｄ領域を得るためにに必要で
あるという、２つの競争する製造要求が存在する。
【０００９】シリコン結晶に対するイオン注入ダメージ
はポリシリコン又はドープド珪化物緩衝層を介するイオ
ン注入によって回避することができ、かつシリコン結晶
に全くダメージを与えない。従って、転位形成及びその
結果として生ずる接合漏れは緩衝層を使用したイオン注
入により減少される。しかしながら、熱加熱工程なしで
は、接合の拡散深さは不十分であり、かつひいては良好
な接合特性を得ることはできない。更に、ポリシリコン
又は珪化物層からの不十分な外部拡散（out-diffusio
n）は、珪化物スパイキング及びトンネリングを介する
一層の接合漏れを惹起することがある。ポリシリコンの
下でのドーパントの外部拡散は高温が存在しないことに
制限され、かつポリシリコン／シリコン界面に酸化物残
渣の存在すると外部拡散を完全にブロックすることあ
り、それにより接合特性が劣化する。また、不完全な外
部拡散は横方向接合に一層影響を及ぼす。
【００１０】
【発明が解決しようとする課題】従って、改良された浅
い接合ＭＯＳＦＥＴ及び高温処理を回避するそれらの製
造方法がを見出すことが必要とされた。
【００１１】
【課題を解決するための手段】本発明による浅い接合Ｍ
ＯＳＦＥＴは、側壁上にスペーサを有する前形成された
ゲート電極に隣接した金属珪化物又はポリシリコン層を
析出させ、該金属珪化物又はポリシリコン層に高濃度低
エネルギ注入を使用して第１のドーパントをイオン注入
し、かつ該金属珪化物又はポリシリコン層を介して高濃
度、低エネルギ注入を使用して第２のドーパントをイオ
ン注入することよりなる低温度方法により製造される。
バルクシリコンの高濃度イオン注入が回避されるので、
シリコン結晶に対する問題となるダメージは生じない。
低温度アニールである、不動態及び平坦化層のリフロー
アニール中に注入されたイオンの外部拡散が起こり、Ｍ
ＯＳＦＥＴのための浅いグレーテッドＳ／Ｄ領域が得ら
れる。
【００１２】グレーテッドゲート側壁スペーサを使用し
て、垂直方向及び横方向両者の外部拡散の独立した最適
化を達成することができる。グレーテッドスペーサ配置
両者はスペーサ／シリコン界面のストレスを減少し、ま
たチャンネル及びＳ／Ｄ領域間の領域内へのある程度の
直接的イオン注入を可能にし、ひいてはこれらの領域の
連続性を保証する。
【００１３】
【実施例】本発明は、イオン注入による基板への結晶ダ
メージを排除する、珪化物又はポリシリコン層のような
イオン注入された緩衝層からの外部拡散による接合の形
成と、接合をグレード化するために緩衝層を介する低濃
度高エネルギイオン注入を使用する第２のイオン注入と
を組み合わせたものである。本発明による方法を、図２
〜図７を参照して説明する。
【００１４】ＣＭＯＳデバイスを製造するために、交互
のｎ形ウエルとｐ形ウエルをシリコン基板のイオン注入
により形成する。さて図２を参照すれば、シリコン基板
が１１１で示され、該基板に公知方法でｎ形ウエル及び
ｐ形ウエルを形成する。また、シリコンウエーハの表面
に通常の方法でフィールド酸化物領域１１２及び薄いゲ
ート酸化物領域１１３を形成する。ゲート電極材料とし
て、燐を約１×１０20／ｃｍ2〜約１×１０21ｃｍ2のレ
ベルまでドープしたブランケットポリシリコン層１１６
を析出させる。ゲート導電性を強化するためにゲート電
極上に場合による珪化物層１１７を析出させることがで
き、かつその上に酸化珪素又は窒化珪素キャップ層１１
８を析出させる。このキャップ層１１８はゲートのイオ
ン注入を阻止するための遮断層として作用する。
【００１５】次いで、通常の方法でリソグラフィー技術
によりゲートを形成し、該ゲートスタックを薄い酸化物
層で封入するために、ポリアサイドスタック１１６，１
１７，１１８を再酸化し、かつゲートスタック１１７，
１１８，１１９の側壁に応力のない側壁スペーサ１１９
を形成する。
【００１６】シリコン表面に対して、ソース／ドレイン
領域１２１を解放する。残りのゲート構造１２０及びＳ
／Ｄ領域は図３に示されている。
【００１７】次いで、Ｓ／Ｄ領域１２１上に緩衝層１２
３を析出させる。該緩衝層１２３はポリシリコン又は金
属珪化物層、例えばＣｏＳｉ2であってよく、この場合
自己調心珪化物法を使用する。この緩衝層は信頼できる
ドーパント外部拡散層を保証する。引き続いてのイオン
注入工程中のチャンネリング及び汚染作用を最小にする
ために、該緩衝層１２３上に酸化珪素又は窒化珪素１２
２の薄い層を析出させる。生じた構造は図４に示されて
いる。
【００１８】ｐ形ウエル中のソース／ドレイン領域の形
成中に、例えばホトレジスト層１２４でｎ形ウエルをブ
ロックする。ソース／ドレイン領域をｎ形ウエル中に形
成する際には、ｐ形ウエルをホトレジストでブロックす
る。次いで、図５に示されているように、該緩衝層への
第１の高濃度低エネルギイオン注入、例えば砒素５×１
０15／ｃｍ2，２５ｋｅＶのイオン注入を実施する。こ
のイオン注入は緩衝層１２３に制限され、完全にシリコ
ン基板１１１に対する結晶ダメージを回避する。
【００１９】次いで、図６に示されているように、緩衝
層１２３への第２の低濃度高エネルギイオン注入、例え
ば砒素５×１０14／ｃｍ2のレベルまでのイオン注入を
実施する。バルクシリコンウエーハ１１１よりもむしろ
緩衝層１２３内へのイオン注入もまたシリコンウエーハ
１１１の結晶構造へのいかなるダメージをも回避する。
【００２０】通常の方法で、ｎ形ウエーハをホトレジス
トでブロックしかつｐ形ウエル内にソース／ドレイン領
域を形成するためにｐ形イオン注入を行う。
【００２１】本発明による方法のもう１つの利点は、イ
オン注入の外部拡散をプラナリゼーションと組み合わせ
ることができることにある。例えば、公知方式でのＴＥ
ＯＳの化学的蒸着により、ドープされていない酸化珪素
の第１の薄い層１２９（厚さ約５０ｎｍ）を形成し、次
いで硼燐珪酸ガラス（ＢＰＳＧ）層１３０を析出させ
る。層を平坦化するために、該ＢＰＳＧ層１３０を窒素
雰囲気内で約９００℃で約５０分間加熱することにより
リフローさせる。このリフロー工程は、ＮＦＥＴ及びＰ
ＦＥＴソース／ドレイン接合を同時に活性化しかつ浅い
グレーテッド接合１２７及び１２８を形成する。生じた
構造は、図７に示されている。
【００２２】ＣＭＯＳデバイスを完成させるために、Ｂ
ＰＳＧ層をパターンエッチングして、ゲート、ソース及
びドレイン領域上に開口を形成する。次いで、これらの
開口内に通常の方法で金属接点を設けることができる。
【００２３】前記のように第２の低濃度高エネルギイオ
ン注入を使用して製造したデバイスは、１回の高濃度低
エネルギイオン注入を行い、引き続き９００℃で５分間
アニールした先行技術のデバイスよりも３０％オーバラ
ップ容量を増大する。本発明による方法に基づき製造し
たデバイスの逆漏れは約１０3程度改良された。
【００２４】本発明の装置の接合は、グレーテッドゲー
ト側壁スペーサを使用したイオンの垂直及び横方向外部
拡散の独立した最適化により更に改良することができ
る。先行技術に基づく通常のスペーサ配置及び生じたグ
レーテッド接合は図８Ａに示されている。図８Ａは通常
のイオン注入した緩衝層３２３、側壁スペーサ３１９を
有するゲート電極３２０及び通常の外部拡散グレーテッ
ド接合３２７を示す。図８Ｂに示されているように側壁
スペーサ層をグレード化しかつフット（foot）領域３１
９ａを形成するために側壁スペーサ層の配置を変更する
ことにより、側壁スペーサ層３１９とその下にあるシリ
コン層３１４の間の界面の応力解放及び欠陥減少が達成
される。第２の低濃度高エネルギイオン注入は、側壁ス
ペーサ３１９のフット３１９ａをその下のシリコンに侵
入させ、ひいては幾分かのイオンをシリコン表面に注入
することができる。このイオン注入は、注入された緩衝
層３２３のための横方向外部拡散を増大させかつ適当な
接合／ゲートオーバラップを保証する一方、低温方法を
提供する。注入された緩衝層３２３からのイオンの垂直
方向拡散は矢印ｙで示され、注入された緩衝層３２３か
らのイオンの横方向拡散は矢印ｘで示されている。この
バルクシリコンの直接的イオン注入は若干の結晶ダメー
ジを惹起することがあるので、より多い又は少ないイオ
ン注入を可能にし、ひいては所望のようにシリコンへの
より多い又は少ないダメージを可能にするために、グレ
ーテッド側壁スペーサ３１９のフット３１９ａの厚さを
変更することができる。従って、シリコン基板に対する
注入ダメージ制限する一方、横方向と垂直方向の両者の
イオン拡散を互いに無関係に最適化することができる。
【００２５】本発明による方法は、通常の方法に比して
若干の利点を有する。高濃度イオン注入を緩衝層に限定
することによりシリコン基板への結晶ダメージが回避さ
れる。更に、可能な欠陥はソース／シリコン界面に配置
され、このような浅い欠陥は深い欠陥よりも著しく低い
活性化エネルギを有する。従って、この界面はドーパン
トの外部拡散中の欠陥のためのゲッターとして作用す
る。
【００２６】第２の低濃度高エネルギイオン注入は、高
エネルギでの大きな散在に基づき、接合境界面で横方向
に広がる、それにより低温度処理でも接合／ゲートオー
バラップが生じる。
【００２７】グレーテッドゲート側壁スペーサを使用す
ることにより、第２の低濃度高エネルギイオン注入はス
ペーサをそのフットで侵入させ、それにより幾分かの注
入されたイオンをシリコン基板内に貫通させかつ十分な
接合／ゲートオーバラップを保証する。スペーサフット
の厚さを調節することにより、より多く又は少なく注入
されたイオンは、基板に貫通する。従って、許容される
基板への注入ダメージの調節が行われる。生じたグレー
テッド接合プロフィールは垂直及び横方向の両者におい
て、付加的なマスク工程を必要とせずかつ欠陥発生を生
じないで、向上したデバイス信頼性（ホット・キャリヤ
安定性）を提供する。
【００２８】本発明を特殊な実施例で説明したが、工程
の順序及び操作条件の種々に変更を行うことができるこ
とは、当業者にとって周知であり、これらの変更も本発
明に包含される。本発明は特許請求の範囲によってのみ
制限されるものである。
【図面の簡単な説明】
【図１】先行技術によるグレーテッド接合ＭＯＳＦＥＴ
の断面図である。
【図２】ＣＭＯＳデバイスを製造する際の本発明による
方法の第１工程を示す図である。
【図３】ＣＭＯＳデバイスを製造する際の本発明による
方法の第２工程を示す図である。
【図４】ＣＭＯＳデバイスを製造する際の本発明による
方法の第３工程を示す図である。
【図５】ＣＭＯＳデバイスを製造する際の本発明による
方法の第４工程を示す図である。
【図６】ＣＭＯＳデバイスを製造する際の本発明による
方法の第５工程を示す図である。
【図７】ＣＭＯＳデバイスを製造する際の本発明による
方法の第６工程を示す図である。
【図８】Ａ及びＢは従来のゲート側壁スペーサと本発明
によるグレーテッド側壁スペーサを比較して示す図であ
る。
【符号の説明】
１１１ シリコン基板、 １１２ フィールド酸化物領
域、 １１３ 薄いゲート酸化物領域、 １１６ ブラ
ンケットポリシリコン層、 １１７ 珪化物層、 １１
８ 酸化珪素又は窒化珪素キャップ層、 １１９ 側壁
スペーサ、 １２０ 残りのゲート構造、 １２１ ソ
ース／ドレイン領域、 １２２ 酸化珪素又は窒化珪素
の薄い層、 １２３ 緩衝層、 １２７，１２８ 浅い
グレーテッド接合、 １２９ ドープされていない酸化
珪素の第１の薄い層、 １３０硼燐珪酸ガラス（ＢＰＳ
Ｇ）層、 ３１４ シリコン層、 ３１９ 側壁スペ
ーサ、 ３１９ａ フット領域、 ３２０ ゲート電
極、 ３２７ 通常の外部拡散グレーテッド接合、
３２３ 注入された緩衝層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812 Ｈ０１Ｌ 21/265 Ｗ Ｆ 9171−4Ｍ 29/80 Ｆ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 浅い接合金属酸化物半導体電界効果トラ
    ンジスタの製造方法において、 ゲート電極に隣接した基板表面に緩衝層を析出させ、 該緩衝層に高濃度低エネルギレベルで第１のドーパント
    をイオン注入し、 該緩衝層に低濃度高エネルギレベルで第２のドーパント
    をイオン注入し、かつ前記イオンを前記基板に拡散させ
    ることを特徴とする、浅い接合金属酸化物半導体電界効
    果トランジスタの製造方法。
  2. 【請求項２】 前記第１及び第２のドーパントが同じで
    ある、請求項１記載の製造方法。
  3. 【請求項３】 前記ドーパントが燐、砒素、硼素及びＢ
    Ｆ2からなる群からなる請求項２記載の製造方法。
  4. 【請求項４】 前記イオンを引き続いてのプラナリゼー
    ション中に拡散させる請求項１記載の製造方法。
  5. 【請求項５】 前記ゲート電極がグレーデット側壁スペ
    ーサを有する請求項１記載の製造方法。
  6. 【請求項６】 前記グレーデット側壁スペーサが、イオ
    ン注入中により多くの又は少ないイオンを貫通させるた
    めに可変厚さを有するフット部を有する請求項５記載の
    製造方法。
  7. 【請求項７】 前記第１及び第２のドーパントが異なっ
    ている請求項１記載の製造方法。
  8. 【請求項８】 前記ドーパントが燐、砒素、硼素及びＢ
    Ｆ2からなる群からなる請求項７記載の製造方法。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0151195B1 (ko) * 1994-09-13 1998-10-01 문정환 박막 트랜지스터의 구조 및 제조방법
KR0144020B1 (ko) * 1995-02-24 1998-08-17 김주용 낮은 면저항을 갖는 접합 형성방법
US6465295B1 (en) * 1995-03-24 2002-10-15 Seiko Instruments Inc. Method of fabricating a semiconductor device
JPH0964355A (ja) * 1995-08-25 1997-03-07 Oki Electric Ind Co Ltd 半導体素子の製造方法
US5923999A (en) * 1996-10-29 1999-07-13 International Business Machines Corporation Method of controlling dopant diffusion and metal contamination in thin polycide gate conductor of mosfet device
US6284633B1 (en) * 1997-11-24 2001-09-04 Motorola Inc. Method for forming a tensile plasma enhanced nitride capping layer over a gate electrode
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof
US6255180B1 (en) * 1998-05-14 2001-07-03 Cypress Semiconductor Corporation Semiconductor device with outwardly tapered sidewall spacers and method for forming same
US6025242A (en) * 1999-01-25 2000-02-15 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions including an insulating spacer by thermal oxidation creating taper-shaped isolation
US6022771A (en) * 1999-01-25 2000-02-08 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions
US5998248A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region
US5998273A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions
JP3443355B2 (ja) * 1999-03-12 2003-09-02 三洋電機株式会社 半導体装置の製造方法
KR100395755B1 (ko) * 2001-06-28 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
AU2002319801A1 (en) * 2001-08-09 2003-02-24 Amberwave Systems Corporation Optimized buried-channel fets based on sige heterostructures
DE10146933B4 (de) * 2001-09-24 2007-07-19 Infineon Technologies Ag Integrierte Halbleiteranordnung mit Abstandselement und Verfahren zu ihrer Herstellung
DE10250888B4 (de) * 2002-10-31 2007-01-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit verbesserten Dotierprofilen und ein Verfahren zur Herstellung der Dotierprofile eines Halbleiterelements
US20040097027A1 (en) * 2002-11-14 2004-05-20 Won-Kyu Park Method for manufacturing semiconductor device
US6720213B1 (en) 2003-01-15 2004-04-13 International Business Machines Corporation Low-K gate spacers by fluorine implantation
WO2005064665A1 (en) * 2003-12-08 2005-07-14 International Business Machines Corporation REDUCTION OF BORON DIFFUSIVITY IN pFETs
US8294224B2 (en) * 2006-04-06 2012-10-23 Micron Technology, Inc. Devices and methods to improve carrier mobility
US7759208B1 (en) * 2009-03-27 2010-07-20 International Business Machines Corporation Low temperature ion implantation for improved silicide contacts
JP2011249586A (ja) * 2010-05-27 2011-12-08 Elpida Memory Inc 半導体装置の製造方法
US10084060B2 (en) * 2014-08-15 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US10573722B2 (en) 2016-02-17 2020-02-25 General Electric Company Systems and methods for in-situ doped semiconductor gate electrodes for wide bandgap semiconductor power devices

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4417325A (en) * 1981-07-13 1983-11-22 Eliyahou Harari Highly scaleable dynamic ram cell with self-signal amplification
US4558507A (en) * 1982-11-12 1985-12-17 Nec Corporation Method of manufacturing semiconductor device
KR910006249B1 (ko) * 1983-04-01 1991-08-17 가부시기가이샤 히다찌세이사꾸쇼 반도체 장치
US4663825A (en) * 1984-09-27 1987-05-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US4859620A (en) * 1985-04-12 1989-08-22 General Electric Company Graded extended drain concept for reduced hot electron effect
US4701423A (en) * 1985-12-20 1987-10-20 Ncr Corporation Totally self-aligned CMOS process
US4703551A (en) * 1986-01-24 1987-11-03 Ncr Corporation Process for forming LDD MOS/CMOS structures
US4755479A (en) * 1986-02-17 1988-07-05 Fujitsu Limited Manufacturing method of insulated gate field effect transistor using reflowable sidewall spacers
DE3728849C2 (de) * 1986-08-29 1995-07-13 Toshiba Kawasaki Kk MIS (Metallisolatorhalbleiter)-Halbleitervorrichtung und Verfahren zur Herstellung derselben
US4784965A (en) * 1986-11-04 1988-11-15 Intel Corporation Source drain doping technique
US4728617A (en) * 1986-11-04 1988-03-01 Intel Corporation Method of fabricating a MOSFET with graded source and drain regions
US4757026A (en) * 1986-11-04 1988-07-12 Intel Corporation Source drain doping technique
US4801555A (en) * 1987-01-14 1989-01-31 Motorola, Inc. Double-implant process for forming graded source/drain regions
US4788160A (en) * 1987-03-31 1988-11-29 Texas Instruments Incorporated Process for formation of shallow silicided junctions
US4928156A (en) * 1987-07-13 1990-05-22 Motorola, Inc. N-channel MOS transistors having source/drain regions with germanium
US4837173A (en) * 1987-07-13 1989-06-06 Motorola, Inc. N-channel MOS transistors having source/drain regions with germanium
US4786609A (en) * 1987-10-05 1988-11-22 North American Philips Corporation, Signetics Division Method of fabricating field-effect transistor utilizing improved gate sidewall spacers
US5057902A (en) * 1987-12-02 1991-10-15 Advanced Micro Devices, Inc. Self-aligned semiconductor devices
US5081516A (en) * 1987-12-02 1992-01-14 Advanced Micro Devices, Inc. Self-aligned, planarized contacts for semiconductor devices
EP0344277A4 (en) * 1987-12-02 1990-05-14 Advanced Micro Devices Inc SELF-ALIGNED INTERMEDIATE CONNECTIONS FOR SEMICONDUCTOR ARRANGEMENTS.
US4977108A (en) * 1987-12-02 1990-12-11 Advanced Micro Devices, Inc. Method of making self-aligned, planarized contacts for semiconductor devices
US5028555A (en) * 1987-12-02 1991-07-02 Advanced Micro Devices, Inc. Self-aligned semiconductor devices
US5055427A (en) * 1987-12-02 1991-10-08 Advanced Micro Devices, Inc. Process of forming self-aligned interconnects for semiconductor devices
US4914500A (en) * 1987-12-04 1990-04-03 At&T Bell Laboratories Method for fabricating semiconductor devices which include sources and drains having metal-containing material regions, and the resulting devices
US4835112A (en) * 1988-03-08 1989-05-30 Motorola, Inc. CMOS salicide process using germanium implantation
US4912061A (en) * 1988-04-04 1990-03-27 Digital Equipment Corporation Method of forming a salicided self-aligned metal oxide semiconductor device using a disposable silicon nitride spacer
US4933739A (en) * 1988-04-26 1990-06-12 Eliyahou Harari Trench resistor structures for compact semiconductor memory and logic devices
US5063422A (en) * 1988-06-20 1991-11-05 At&T Bell Laboratories Devices having shallow junctions
US5006477A (en) * 1988-11-25 1991-04-09 Hughes Aircraft Company Method of making a latch up free, high voltage, CMOS bulk process for sub-half micron devices
US5047812A (en) * 1989-02-27 1991-09-10 Motorola, Inc. Insulated gate field effect device
US4994404A (en) * 1989-08-28 1991-02-19 Motorola, Inc. Method for forming a lightly-doped drain (LDD) structure in a semiconductor device
US5012306A (en) * 1989-09-22 1991-04-30 Board Of Regents, The University Of Texas System Hot-carrier suppressed sub-micron MISFET device
US5235204A (en) * 1990-08-27 1993-08-10 Taiwan Semiconductor Manufacturing Company Reverse self-aligned transistor integrated circuit
KR930010124B1 (ko) * 1991-02-27 1993-10-14 삼성전자 주식회사 반도체 트랜지스터의 제조방법 및 그 구조
US5086017A (en) * 1991-03-21 1992-02-04 Industrial Technology Research Institute Self aligned silicide process for gate/runner without extra masking
US5182619A (en) * 1991-09-03 1993-01-26 Motorola, Inc. Semiconductor device having an MOS transistor with overlapped and elevated source and drain
EP0537684B1 (en) * 1991-10-15 1998-05-20 Texas Instruments Incorporated Improved performance lateral double-diffused MOS transistor and method of fabrication thereof
US5268317A (en) * 1991-11-12 1993-12-07 Siemens Aktiengesellschaft Method of forming shallow junctions in field effect transistors
US5424571A (en) * 1992-03-30 1995-06-13 Sgs-Thomson Microelectronics, Inc. Sloped spacer for mos field effect devices

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TW262585B (ja) 1995-11-11
US5439831A (en) 1995-08-08
US5872382A (en) 1999-02-16
EP0671759A3 (en) 1996-07-17

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