DE3728849C2 - MIS (Metallisolatorhalbleiter)-Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

MIS (Metallisolatorhalbleiter)-Halbleitervorrichtung und Verfahren zur Herstellung derselben

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Description

Die Erfindung betrifft eine MIS Halbleitervorrichtung und insbesondere eine Vorrichtung, deren Source- und Drainbereiche durch ein Selbstausrichtungsverfahren gebildet sind.
In jüngster Zeit hat es der Fortschritt der Feinbearbeitungstechnik für integrierte Halbleiterschaltungen möglich gemacht, einen MIS (Metallisolatorhalbleiter)- Transistor herzustellen, der eine Gatelänge von 1 µm oder weniger aufweist. Bei diesem MIS Transistor mit Feinstaufbau ist es ein ernsthaftes Problem, daß die effektive Kanallänge kürzer als die Gateelektrodenlänge ist. Es ist unvermeidbar, das Halbleitersubstrat einem Glühvorgang zu unterwerfen, um die durch die Ionenimplantierung eingeführten Fremdatome zu aktivieren. Infolgedessen diffundieren die eingeführten Fremdatome nicht nur in Längsrichtung sondern auch in seitlicher Richtung innerhalb des Halbleitersubstrates. Diese seitliche Diffusion der Fremdatome hat insbesondere Einfluß auf einen P-Kanal MIS Transistor, der in einer CMOS Schaltung vorliegt. Die Source- und Drainbereiche des P-Kanal MIS Transistors werden im allgemeinen durch Ionenimplantierung unter Verwendung von Bor gebildet. Der Diffusionskoeffizient von Bor ist erheblich größer als der Diffusionskoeffizient von Arsen bei Verwendung der Fremdatome für einen N-Kanal MIS Transistor. Infolgedessen ist die seitliche Diffusion bei den bisher entworfenen P-Kanal MIS Transistoren beträchtlich. Beim Entwurf von CMOS-Schaltungen war die effektive Kanallänge des P-Kanal MIS Transistors kürzer als beim N-Kanal MIS Transistor und die Überlappungsbereiche zwischen einer Gateelektrode und den Source- und Drainbereichen des P-Kanal MIS Transistors wurden größer. Diese Überlappungsbereiche erhöhen die Streukapazität an einer Gateelektrode und stören den Hochgeschwindigkeitsbetrieb. Dabei werden wahrscheinlich Durchgriffsphänomene zwischen den Source- und Drainbereichen verursacht. Um die Verringerung der effektiven Kanallänge zu verhindern, ist es möglich, im voraus die Gatelänge etwas größer zu entwerfen. Jedoch kann das Ausmaß der Überlappungsbereiche sich nicht ändern.
Zur Veranschaulichung der Problematik der Erfindung wird ein bekannter P-Kanal MIS Transistor anhand der Fig. 1 und 2 beschrieben.
Fig. 1 zeigt einen bekannten P-Kanal MIS Transistor zur Lösung der vorausgehend aufgeführten Schwierigkeiten. Eine Isolatorschicht (11) zur Elementisolierung ist auf einem N-Siliciumsubstrat (12) hergestellt. Eine Gateelektrode (13) ist auf einem Elementformungsbereich mittels einer Gateisolierschicht (14) ausgebildet. Seitenwandisolatorschichten (15, 16) sind selektiv an den Seitenwänden der Gateelektrode (13) mittels eines anisotropen Trockenätzungsverfahrens nach Aufbringen der CVD (chemische Dampfabscheidung)-Isolatorschicht auf der gesamten Oberfläche des Substrates (12) ausgebildet.
Source- und Drainbereiche (17, 18) werden durch Ionenimplantierung der Fremdatome unter Verwendung der Gateelektrode (13) und der Seitenwandisolatorschicht (15, 16) als Maske hergestellt. Anschließend deckt eine CVD (chemische Dampfabscheidung)-Isolatorschicht die gesamte Oberfläche des Substrates (12) ab. Source- und Drainelektroden (20, 21) werden über Kontaktlöcher hergestellt, die an der CVD Isolatorschicht (19) münden.
Die Source- und Drainbereiche (17, 18) sind in einer Entfernung entsprechend der Dicke der Seitenwandisolatorschichten (15, 16) von den Rändern der Gateelektrode (13) ausgebildet. Anschließend fallen die Ränder der Gateelektrode (13) und der Source- und Drainbereiche (17, 18) bei der Diffusion durch den Glühvorgang etwa zusammen. Es ist möglich,zu verhindern, daß die effektive Kanallänge zu kurz wird, indem die Fremdatome in eine vorgegebene Position im Abstand vom Rand der Gateelektrode gebracht werden. Falls jedoch die Schichtdicke der Seitenwandisolatorschichten (15, 16) erheblich variiert, ist zu befürchten, daß die Ränder der Source- und Drainbereiche (17, 18) nicht mit den Rändern der Gateelektrode (13) fluchten, was als versetzter Gateaufbau bezeichnet wird. Selbst wenn ein versetzter Gateaufbau verhindert wird, entsteht ein starker Abfall der Fremdatomkonzentration in deren Verteilung längs der Seitenrichtung an den Kanal-, Source- und Drainbereichen, wodurch ein Streuwiderstand entsteht.
Der Streuwiderstand begrenzt den elektrischen Strom und verringert die Steuerfähigkeit, während gleichzeitig der Hochgeschwindigkeitsbetrieb beendet wird.
Fig. 2 zeigt einen bekannten LDD (gering dotierte Drainelektrode) MIS Transistor zur Verhinderung des Kurzkanaleffektes. Sein Merkmal sind Bereiche (22, 23) mit niedriger Fremdatomkonzentration und Bereiche (24, 25) mit hoher Fremdatomkonzentration. Die Bereiche (22, 23) mit niedriger Fremdatomkonzentration werden durch Ionenimplantierung unter Verwendung einer Gateelektrode (26) als Maske hergestellt. Die Bereiche (24, 25) mit hoher Fremdatomdichte werden durch Ionenimplantierung unter Verwendung der Gateelektrode (26) und der Seitenwandisolatorschichten (27, 28) als Maske erzeugt.
Dieser LDD (gering dotierte Drainelektrode)-Transistor hat Bereiche (22, 23) mit niedriger Fremdatomkonzentration und verhindert daher den versetzten Gateaufbau, jedoch liegen Bereiche (22, 23) mit niedriger Fremdatomkonzentration, d. h. Bereiche mit hohem Widerstand, an den Source- und Drainbereichen an, so daß der elektrische Strom durch den Kanalbereich begrenzt wird.
Aus IEEE Electron Device Letters, Bd. EDL7, No. 6, June 1986, S. 380 bis 382 sind graduell veränderliche, vergrabene LDD- Strukturen bekannt, die zur Verbesserung der Zuverlässigkeit mit energiereichen Elektronen dienen, wobei diese Strukturen denen des LDD-Transistors von Fig. 2 ähnlich sind.
Der Erfindung liegt die Aufgabe zugrunde, eine P-Kanal MIS Halbleitervorrichtung und ein Verfahren zur Herstellung derselben zu schaffen, um den Streuwiderstand zu verringern.
Diese Aufgabe wird bei einer MIS Halbleitervorrichtung mit einem Bereich des N-Leitungstyps, einer darauf ausgebildeten Gate-Isolatorschicht, einer auf der Gate-Isolatorschicht gebildeten Gateelektrode, und Source- und Drainbereichen des P-Leitungstyps erfindungsgemäß dadurch gelöst,
daß jeder der Source- und Drainbereiche einen ersten Bereich und einen zweiten Bereich aufweist, daß der erste Bereich eine höhere Fremdatomkonzentration als der zweite Bereich aufweist, und daß der zweite Bereich innerhalb des ersten Bereiches liegt.
Die anliegenden Zeichnungen, die mitaufgenommen sind und einen Teil der Unterlagen bilden, stellen mehrere Ausführungsformen der Erfindung dar und dienen zusammen mit der Beschreibung zur lediglich beispielhaften Erläuterung der Prinzipien der Erfindung. Es zeigen:
Fig. 1 und 2 Schnittdarstellungen des MIS Transistors gemäß dem Stand der Technik,
Fig. 3 eine Schnittansicht eines MIS Transistors gemäß einer Ausführungsform der Erfindung,
Fig. 4A bis 4D Schnittdarstellungen zur Beschreibung des Herstellungs­ verfahrens des in Fig. 3 dargestellten MIS Transistors,
Fig. 5A und 5B Darstellungen des CMOS Aufbaus einer anderen Ausführungsform der Erfindung, wobei Fig. 5A ein Grundriß und Fig. 5B ein Querschnitt längs einer Linie A-A der Fig. 5A ist,
Fig. 6A bis 6L Schnittansichten zur Beschreibung des Herstellungsverfahrens der CMOS Anordnung nach den Fig. 5A und 5B,
Fig. 7A bis 7E Grundrisse der Hauptstufen gemäß den Fig. 6A bis 6L,
Fig. 8A und 8B grafische Darstellungen, die das Fremdatomkonzentrationsprofil betreffen,
Fig. 9 eine grafische Darstellung bezüglich der Kennlinie eines P-Kanal MIS Transistors gemäß der Erfindung im Vergleich zum bekannten Transistor,
Fig. 10 eine grafische Darstellung, die den Widerstand zwischen den Source- und Drainbereichen gemäß der vorliegenden Erfindung im Vergleich zum bekannten Transistor angibt,
Fig. 11 eine grafische Darstellung bezüglich der Verteilung der Kapazität bei der vorliegenden Erfindung im Vergleich zum bekannten Transistor,
Fig. 12A eine vergrößerte Darstellung des erfindungsgemäßen P-Kanal MIS Transistors, und
Fig. 12B ein Fremdatom-Konzentrationsprofil entsprechend der Fig. 12A,
Fig. 13A und 13B Darstellungen einer weiteren erfindungsgemäßen Ausführungsform und
Fig. 14A und 14B Darstellungen einer weiteren erfindungsgemäßen Ausführungsform.
Eine erfindungsgemäße MIS Halbleitervorrichtung weist verbesserte Source- und Drainbereiche auf, die jeweils aus einem Bereich hoher Fremdatomkonzentration und einem Bereich niedriger Fremdatomkonzentration bestehen. Der Bereich niedriger Fremdatomkonzentration wird durch Ionenimplantierung unter Verwendung einer Gateelektrode als Maske hergestellt und der Bereich hoher Fremdatomkonzentration wird durch Ionenimplantierung unter Verwendung einer Gateelektrode und der Seitenwand- Isolatorschichten, den neben der Gateelektrode liegen, als Maske hergestellt.
Beim Vergleich der vorliegenden Erfindung mit der bekannten LDD (gering dotierte Drainelektrode)- Transistoranordnung ist der Unterschied vorhanden, daß die Kanalbereich-Seitenränder der Bereiche mit hoher Fremdatomkonzentration gerade an den Rändern der Bereiche mit niedriger Fremdatomkonzentration oder innerhalb des Kanalbereiches liegen. Dabei wird die Übergangsposition zwischen den Source- und Drainbereichen und dem Substrat durch die Ränder der Bereiche mit hoher Fremdatomkonzentration bestimmt. Die Erfinder haben diesen MIS Transistor als STD (Seitentransistor mit doppelt dotierter Drainelektrode)- Anordnung bezeichnet.
Fig. 3 zeigt einen Querschnitt des MIS Transistors gemäß einer Ausführungsform der Erfindung.
Eine Feldoxidschicht (29) ist auf der Oberfläche eines N-Siliciumsubstrates (30) ausgebildet. Die Feldoxidschicht (29) bestimmt den Transistorherstellungsbereich, Eine Gateelektrode (31) wird auf der Oberfläche des Substrates durch eine Gateisolatorschicht (32) ausgebildet. Die Länge des Gateelektrodenmusters längs der Source-Drain-Richtung beträgt weniger als 1 µm. Bereiche (33, 34) mit niedriger Fremdatomkonzentration, die selbstfluchtend zur Gateelektrode liegen, werden durch Ionenimplantierung unter Verwendung von Bor als Fremdatom hergestellt. Die Gateelektrode (31) bildet eine Maske für die Ionenimplantierung. Bereiche (35, 36) mit hoher Fremdatomkonzentration, die selbstfluchtend zur Gateelektrode und den Seitenwandisolatoren liegen, enthalten Bereiche (33, 34) mit niedriger Fremdatomkonzentration.
Infolgedessen werden die Source- und Drainbereiche und das N-Siliciumsubstrat (30) durch die Bereiche (35, 36) mit hoher Fremdatomkonzentration bestimmt. Anders ausgedrückt, der Kanalbereich (37) steht nur mit den Bereichen (35, 36) mit hoher Fremdatomkonzentration in Berührung, so daß die effektive Kanallänge durch die Bereiche (35, 36) mit hoher Fremdatomkonzentration bestimmt wird.
Die Seitenwand-Isolatorschichten (38, 39) werden selektiv neben der Gateelektrode (31) gebildet und dienen als Maske für die Ionenimplantierung zur Herstellung der Bereiche (35, 36) mit hoher Fremdatomkonzentration.
Infolge der Ausbildung der Bereiche (35, 36) mit hoher Fremdatomkonzentration diffundiert das implantierte Borion mittels eines Glühverfahrens vertikal und seitlich in das N-Siliciumsubstrat hinein.
Source- und Drainelektroden (40, 41) werden auf der Oberfläche der Source- und Drainbereiche über Fenster einer Isolatorschicht (42) aufgebracht, die durch ein CVD (chemische Dampfabscheidung)-Verfahren hergestellt wird.
Bei dieser Ausführungsform der Erfindung werden die Source- und Drainbereiche im wesentlichen durch die Bereiche mit hoher Fremdatomkonzentration bestimmt und somit wird die effektive Kanallänge ebenfalls durch die Bereiche (35, 36) mit hoher Fremdatomkonzentration bestimmt. Falls keine Bereiche (33, 34) mit niedriger Fremdatomkonzentration vorhanden sind, steigt der Streuwiderstand des Kanalbereiches an, jedoch kompensieren in der Ausführungsform nach Fig. 3 die Bereiche (33, 34) mit niedriger Fremdatomkonzentration den Abfall der Fremdatomkonzentration. Infolgedessen wird ein Anstieg des Streuwiderstandes des Kanalbereiches verhindert.
Die Überlappung zwischen der Gateelektrode und dem Source- und Drainbereich kann auf eine kleinere Fläche begrenzt werden und daher ist die Streukapazität geringer und auch für einen Betrieb mit hoher Arbeitsgeschwindigkeit geeignet.
Die Fig. 4A bis 4D zeigen das Herstellungsverfahren der Ausführung nach Fig. 3 und gleiche Teile in der Fig. 3 und den Fig. 4A bis 4D werden mit den gleichen Bezugszeichen bezeichnet.
Die Feldoxidschicht (29) wird auf dem N-Siliciumsubstrat (30) hergestellt. Es wird eine Gateisolatorschicht (32) mit einer Dicke von etwa 150 Å gebildet und anschließend wird die Gateelektrode (31) mit einer Dicke von 4000 Å mittels der polykristallinen Siliciumschicht, die Phosphor enthält, gebildet.
In das N-Siliciumsubstrat (30) wird Bor implantiert unter Verwendung der Gateelektrode (31) als Maske, und Bereiche (33, 34) mit niedriger Fremdatomkonzentration werden an den Source- und Drainbereichen gebildet (gemäß Fig. 4A) Die Ionenimplantierung geschieht wie folgt: Es wird eine Beschleunigungsspannung von 15 KeV verwendet und die Dotierungsmenge ist 4×10¹³/cm².
Anschließend wird eine Isolatorschicht mittels eines CVD (chemische Dampfabscheidung)-Verfahrens unter Verwendung von Silangas auf der gesamten Oberfläche des N-Siliciumsubstrates (30) aufgebracht und die Seitenwand-Isolatorschichten (38, 39) werden selektiv unter Verwendung eines reaktiven Ionenätzverfahrens neben der Gateelektrode (31) zurückgelassen. Die Dicke der Seitenwand-Isolatorschicht (38, 39) beträgt etwa 1500 Å.
Bereiche (35, 36) mit hoher Fremdatomkonzentration werden durch Ionenimplantierung von Borfluorid unter Verwendung der Gateelektrode (31) und der Seitenwand-Isolatorschichten (38, 39) als Maske hergestellt (gemäß Fig. 4B).
Die Gateelektrode (31) kann eine SiO₂-Schicht auf ihrer Oberfläche aufweisen, wenn die Ionenimplantierungsschritte für die vorausgehend beschriebenen Bereiche mit hoher und niedriger Fremdatomkonzentration durchgeführt werden.
Die Arbeitsweise bei der Ionenimplantierung für die Bereiche mit hoher und niedriger Fremdatomkonzentration ist wie folgt. Es wird eine Beschleunigungsspannung von 30 KeV und eine Dotierungsmenge von 5×10¹⁵/cm² verwendet. Anschließend wird eine CVD Isolatorschicht (42) auf der gesamten Oberfläche abgeschieden und die ionenimplantierten Fremdstoffe werden durch einen Glühprozeß aktiviert, der bei etwa 900°C während 20 Minuten erfolgt. Infolgedessen liegen die Ränder der Bereiche (35, 36) mit hoher Fremdatomkonzentration vor den Rändern der Bereiche (33, 34) mit niedriger Fremdatomkonzentration und die Bereiche (35, 36) mit hoher Fremdatomkonzentration verlaufen quer zu den Rändern der Bereiche (33, 34) mit niedriger Fremdatomkonzentration. Die Bereiche (35, 36) mit hoher Fremdatomkonzentration bestimmen die Kanallänge. Die Isolatorschicht (42) ist über der gesamten Oberfläche des Siliciumsubstrates (30) aufgebracht (gemäß Fig. 4C).
Schließlich werden Source- und Drainelektroden (40, 41) aus Aluminium auf den Bereichen (33, 34) mit niedriger Fremdatomkonzentration durch die Kontaktlöcher hergestellt, die in die Isolatorschicht (42) münden und der MIS Transistor ist fertiggestellt (gemäß Fig. 4D).
Bei dieser Ausführungsform der Erfindung werden die Source- und Drainbereiche durch das gleiche Herstellungsverfahren des LDD (gering dotierte Drainelektrode)-Transistors hergestellt, jedoch unterscheidet sich die Ausführungsform gegenüber dem LDD Transistor, bei welchem die Bereiche mit niedriger Fremdatomkonzentration nicht außerhalb der Bereiche mit hoher Fremdatomkonzentration verbleiben. Diese Situation erfordert geeignete Bedingungen, beispielsweise die Betriebswerte der Ionenimplantierung, die Stärke der Seitenwand-Isolatorschicht, die neben der Gateelektrode verbleibt, und die Betriebswerte des Glühvorganges zur Aktivierung der implantierten Fremdatome und dergleichen.
Insbesondere werden der Übergang zwischen dem N-Siliciumsubstrat (30) und den Source- und Drainbereichen, sowie die effektive Kanallänge jeweils durch die Bereiche (35, 36) mit hoher Fremdatomkonzentration bestimmt. Daher bleibt bei dieser Ausführungsform die Schicht mit hohem Widerstand nicht neben dem Kanalbereich, und die Bereiche (33, 34) mit niedriger Fremdatomkonzentration sind wichtige Teile um die Fremdatomkonzentration in der Nachbarschaft des unter der Gateelektrode liegenden Bereiches zu kompensieren. Infolgedessen wird der Anstieg des Reihenwiderstandes wie beim LDD (gering dotierte Drainelektrode)-Transistor verhindert.
Schließlich können die Seitenränder der Bereiche (35, 36) mit hoher Fremdatomkonzentration gerade an den Seitenrändern der Bereiche (33, 34) mit niedriger Fremdatomkonzentration angeordnet werden.
Die Erfindung kann bei verschiedenen Arten von integrierten Halbleiterschaltungen eingesetzt werden. Die nächste Ausführungsform der Erfindung betrifft eine integrierte CMOS Schaltung.
Die Fig. 5A und 5B beschreiben eine CMOS Inverterschaltung. Fig. 5A stellt einen Grundriß und Fig. 5B einen Querschnitt längs der Linie A-A der Fig. 5A dar. Ein N-Quellbereich (Well) (43) und ein P-Quellbereich (44) sind in einem Siliciumsubstrat (45) ausgebildet und P- und N-Kanal MIS Transistoren sind in den jeweiligen Bereichen (43, 44) hergestellt. Die Leitfähigkeit des Siliciumsubstrates (45) beruht vorzugsweise entweder auf einem P- oder N-Leitungstyp.
Die Substratanordnung kann selektiv so getroffen sein, daß beispielsweise der N-Quellbereich nur in einem P-Siliciumsubstrat ausgebildet ist oder daß der P-Quellbereich nur in einem N-Siliciumsubstrat ausgebildet ist. Bei einer weiteren Anordnung werden ein P-Bereich und/oder N-Bereich mit hoher Fremdatomkonzentration oder beide Bereiche im Siliciumsubstrat ausgebildet, worauf eine Silicium-Epitaxialschicht auf dem Siliciumsubstrat aufwächst. Infolgedessen werden Quellbereiche in den Bereichen mit hoher Fremdatomkonzentration gebildet, die in das Siliciumsubstrat eingebracht sind und die Leitfähigkeit der Epitaxialschicht kann entweder aus einem P- oder N-Leitungstyp mit niedriger Konzentration bestehen. Diese epitaxiale Anordnung des Substrates ist besser als eine andere Anordnung in bezug auf Auslösungserscheinungen und dergleichen.
Feldoxidschichten (46, 47) werden jeweils zwischen den Quellbereichen (43, 44) und auf dem Feldbereich ausgebildet. Die Feldoxidschicht (46) trennt die Oberfläche der N- und P-Quellbereiche (43, 44) und die andere Feldoxidschicht (47) trennt die Schaltungselemente. Diese Feldoxidschichten (46, 47) werden durch ein selektives Oxidierungsverfahren (LOCOS-Verfahren) hergestellt. Andere Trennverfahren sind ebenfalls brauchbar, beispielsweise das Oxidschicht-Einbringverfahren (BOX-Verfahren) oder das Verfahren zum Einbringen der Oxidschicht in einen tiefen Graben (was als Graben-Trennverfahren bezeichnet wird).
Eine Gateelektrode (48, 49) ist jeweils auf einem getrennten Bereich des aus einer polykristallinen Siliciumschicht bestehenden Siliciumsubstrates (45) auf Gateisolatorlagen (50, 51) ausgebildet. Die erste auf dem P-Kanal ausgebildete Gateelektrode (48) und die zweite auf dem N-Kanal ausgebildete Gateelektrode (49) werden durch die gemeinsame polykristalline Siliciumschicht verbunden.
Eine P-Schicht (52) ist vorab an der Oberfläche des N-Quellbereiches (43) des P-Kanal MIS Transistors mittels Ionenimplantierung angebracht, um den Schwellenwert bei Verwendung der N+ polykristallinen Schicht als Gateelektroden (48, 49) zu steuern.
Die Source- und Drainbereiche neben dem P-Kanal bestehen aus P⁻-Schichten (53, 54) und P⁺-Schichten (55, 56). Die P⁻-Schichten (53, 54) sind erste ionenimplantierte Schichten mit niedriger Fremdatomkonzentration und die P⁺-Schichten (55, 56) sind erste ionenimplantierte Schichten hoher Fremdatomkonzentration. Die P⁻-Schichten (53, 54) werden mittels Ionenimplantierung von Bor oder Borfluorid unter Verwendung der Gateelektrode (48) als Maske erhalten. Die P⁺-Schichten (55, 56) werden mittels Ionenimplantierung von Bor oder Borfluorid unter Verwendung der Gateelektrode (48) und der ersten Seitenwand-Isolatorschicht (57), die selektiv neben der Gateelektrode (48) ausgebildet ist, als Maske erhalten.
Die P⁻-Schichten (53, 54) werden in die P⁺-Schichten (55, 56) durch den Glühvorgang nach der Ionenimplantierung eingebracht und bilden die STD (Seitentransistor mit doppelt dotierter Drainelektrode)-Anordnung. Somit werden der Übergang zwischen den Source- und Drainbereichen und dem Siliciumsubstrat und die effektive Kanallänge durch die P⁺-Schichten (55, 56) bestimmt.
Die Source- und Drainbereiche neben dem N-Kanal bestehen aus N⁻-Schichten (59, 60) und N⁺-Schichten (61, 62). Die N⁻-Schichten (59, 60) sind zweite ionenimplantierte Schichten geringer Fremdatomkonzentration und die N⁺-Schichten (61, 62) sind zweite ionenimplantierte Schichten hoher Fremdatomkonzentration. Die N⁻-Schichten (59, 60) werden durch Ionenimplantierung von Phosphor unter Verwendung einer Gateelektrode (49) als Maske erhalten. Die N⁺-Schichten (61, 62) werden mittels Ionenimplantierung von Arsen unter Verwendung der Gateelektrode (49) und einer zweiten Seitenwand-Isolatorschicht (63), die selektiv neben der Elektrode (49) ausgebildet wird, als Maske erhalten.
Die ersten und zweiten Seitenwand-Isolatorschichten (57, 57; 63, 63) sind von der gemeinsamen CVD Isolatorschicht neben jeder Gateelektrode (48, 49) verblieben.
Die Kanalseitenränder der N⁻-Schichten (59, 60) wurden außerhalb der N⁺-Schichten (61, 62) gehalten, obgleich durch den Glühvorgang nach der Ionenimplantierung die N-Kanal-Seitenanordnung die LDD (gering dotierte Drainelektrode)-Transistoranordnung ist.
Falls die Gatelänge auf 0,7 µm des P-Kanal Transistors und 0,5 µm des N-Kanal Transistors festgelegt wird, und geeignete Bedingungen für die Ionenimplantierung und den Glühvorgang jeweils ausgewählt werden, so werden beide effektive Kanallängen des P- und N-Kanal Transistors gleich 0,5 µm.
Die Siliciumsubstrat-Oberfläche wird mittels einer CVD Isolatorschicht (65) aufgebracht. Metallische Leiter (66, 67, 68), beispielsweise aus Aluminium, werden über der CVD Isolatorschicht (65) über Kontaktlöcher hergestellt.
Die Fig. 6A bis 6L beschreiben die Herstellungsschritte der erfindungsgemäßen integrierten CMOS Schaltung und die Fig. 7A bis 7E sind Grundrisse der Hauptstufen gemäß Fig. 6. Einige Abschnitte haben in den Fig. 5, 6 und 7 gleiche Bezugszeichen.
N- und P-Quellbereiche (43, 44) mit einer Fremdatomkonzentration nahe der Oberfläche von etwa 10¹⁶/cm³ werden im Siliciumsubstrat (45) hergestellt. Anschließend werden gleichzeitig Feldoxidschichten (46, 47) gebildet. Die Fig. 7A zeigt die getrennten N- und P-Quellbereiche (43, 44). Die Gateisolatorschichten (50, 51) mit einer Dicke von 100 Å werden durch ein thermisches Oxidierungsverfahren hergestellt. Fremdatome werden in der Oberfläche der Quellbereiche ionenimplantiert, um einen Durchgriff zu verhindern und den Schwellenwert zu steuern.
Das heißt, die P-Schicht (52), die als eingebrachter Kanal verwendet wird, wird durch Ionenimplantierung in der Oberfläche des N-Quellbereiches (43) gebildet. Bei dieser Ausführungsform werden Arsen und Phosphor unterhalb der P-Schicht (52) ionenimplantiert. Bor wurde an der Oberfläche des P-Quellbereiches ionenimplantiert. Die Fig. 8A und 8B sind grafische Darstellungen des Fremdatom-Konzentrationsprofils, wobei Fig. 8A das Profil der Oberfläche des N-Quellbereiches (43 und Fig. 8B das Profil der Oberfläche des P-Quellbereiches (44) darstellt.
Eine polykristalline Siliciumschicht (69) mit einer Dicke von etwa 2000 Å bis 4000 Å, die Phosphor enthält, wird auf der Oberfläche des Siliciumsubstrates ab geschieden.
Erste Fotoresistmuster (70) werden aufgebracht (die in Fig. 6B dargestellt sind). Gateelektroden (48, 49) werden durch selektives Atzen der polykristallinen Schicht (69) unter Verwendung der Fotoresistmuster (70) als Maske hergestellt, Gateelektrodenschichten (48, 49) werden einheitlich hergestellt, damit sie an die gemeinsame Signaleingangsklemme geführt werden können (die in Fig. 7c dargestellt ist). Ein zweites Fotoresistmuster (71) deckt die Oberfläche des N-Quellbereiches (43) ab und die Oberfläche des P-Quellbereiches (44) liegt frei. N⁻-Schichten (59, 60), die als Source- und Drainbereiche verwendet werden, werden durch Ionenimplantierung bei einer Beschleunigungsspannung von 25 KeV und einer Dotierungsmenge von 4×10¹³/cm² von Phosphor gebildet (in Fig. 6D dargestellt).
Als nächstes deckt ein drittes Fotoresistmuster (72) die Oberfläche des P-Quellbereiches (44) ab und die Oberfläche des N-Quellbereiches (43) liegt frei. N⁻-Schich­ ten (53, 54), die als Source- und Drainbereiche verwendet werden, werden durch Ionenimplantierung bei einer Beschleunigungsspannung von 15 KeV und einer Dotierungsmenge von 4×10¹³/cm² von Borfluorid gebildet (in Fig. 6D dargestellt).
Die CVD Isolatorschicht (65) wird auf die gesamte Oberfläche des Siliciumsubstrates (45) unter Verwendung des Silangases aufgebracht (in Fig. 6E dargestellt). Diese CVD Isolatorschicht (65) wird anisotrop geätzt unter Verwendung eines reaktiven Ionenätzverfahrens. Infolgedessen bleiben Teile der CVD Isolatorschicht (65) als erste und zweite Seitenwand-Isolatorschichten (57, 57; 63, 63) selektiv neben der Gateelektrode (48, 49).
Die Dicke einer jeden Seitenwand-Isolatorschicht (57, 57; 63, 63) beträgt etwa 1000 Å (in Fig. 6F dargestellt). Diese Seitenwand-Isolatorschichten (57, 57; 63, 63) bleiben kontinuierlich längs der Gateelektroden (50, 51) bestehen (in Fig. 7D dargestellt), Vierte Fotoresistmuster (73) decken erneut die Oberfläche des N-Quellbereiches (43) ab und die Oberfläche des P-Quellbereiches (44) liegt frei. N⁺-Schichten (61, 62) werden mittels
Ionenimplantierung bei einer Beschleunigungsspannung von 40 keV und einer Dotierungsmenge von 5×10¹⁵/cm² von Arsen hergestellt (in Fig. 6G dargestellt), Ferner deckt ein fünftes Fotoresistmuster (74) die Oberfläche des P-Quellbereiches (44) ab und die Oberfläche des N-Quellbereiches (43) liegt frei. P⁺-Schichten (55, 56) werden mittels Ionenimplantierung bei einer Beschleunigungsspannung von 30 keV und einer Dotierungsmenge von 3×10¹⁵/cm² von Borfluorid hergestellt (in Fig. 6H dargestellt),
Anschließend wird die CVD Isolatorschicht (65) auf der Gesamtfläche des Siliciumsubstrates (45) aufgebracht und hinsichtlich der implantierten Fremdatome durch den Glühvorgang aktiviert, beispielsweise bei 900°C und während 60 Minuten. Als Resultat werden P⁻-Schichten (53, 54) innerhalb der P⁺-Schichten (55, 56) erhalten und ein P-Kanal MIS Transistor mit einer STD (Seitentransistor mit doppelt dotierter Drainelektrode)-Anordnung wird erhalten. Da die Diffusionsgeschwindigkeit von Bor größer als die von Arsen ist, wird dies durch den Unterschied der Diffusionsgeschwindigkeiten, abhängig vom Unterschied der Fremdatomkonzentration, erhalten. Inzwischen erhält der N-Kanal MIS Transistor die LDD Ausbildung (gering dotierte Drainelektrode). Da die Diffusionsgeschwindigkeit von Arsen geringer als jene von Phosphor ist, bleibt der an den Seiten der N⁻-Schichten (59, 60) liegende Rand außerhalb der N⁺-Schichten (61, 62).
Die CVD Isolatorschicht (65) wird selektiv geätzt unter Verwendung eines sechsten Fotoresistmusters (75) und die Kontaktlöcher (76) werden geöffnet (in Fig. 6J dargestellt). Fig. 6K zeigt lediglich die Kontaktlöcher für die Source- und Drainbereiche allein und die Kontaktlöcher (76) werden ferner auf den gemeinsamen Verbindungsabschnitt der Gateelektroden (48, 49) geöffnet, Schließlich werden metallische Zuleitungen (66, 67, 68) hergestellt und der CMOS Inverter ist fertiggestellt.
Bei dieser Ausführungsform werden die Source- und Drainbereiche des P-Kanal MIS Transistors im wesentlichen mit dem gleichen Verfahren der LDD Anordnung (gering dotierte Drainelektrode) gebildet, jedoch ist der Unterschied vorhanden, daß die Schicht geringer Fremdatomkonzentration nicht außerhalb des Bereiches mit hoher Fremdatomkonzentration bleibt. Die effektive Kanallänge des P-Kanal MIS Transistors wird durch die Bereiche hoher Fremdatomkonzentration der Source- und Drainbereiche bestimmt. Bei dem CMOS Inverter betrugen die beiden effektiven Kanallängen der P- und N-Kanal MIS Transistoren etwa 0,5 µm, wenn die Gatelänge des P-Kanal MIS Transistors auf 0,7 µm und die Gatelänge des N-Kanal MIS Transistors auf 0,5 µm festgesetzt wurde.
P⁻-Schichten (53, 54) kompensieren die Verringerung der Fremdatomkonzentration in der Nähe des Kanalbereiches der P⁺-Schichten (55, 56). Daher verringert sich der Streuwiderstand, verglichen mit dem bekannten P-Kanal Seitenwandaufbau, der mittels lediglich einer Ionenimplantierung und LDD Anordnung (gering dotierte Drainelektrode) hergestellt ist und daher verringert sich der Reihenwiderstand zwischen den Source- und Drainbereichen ebenfalls. Infolgedessen wird erfindungsgemäß der verbesserte P-Kanal MIS Transistor bevorzugt, der einen großen elektrischen Strom erzeugt, eine hohe Steuerfähigkeit und eine hohe Betriebsgeschwindigkeit aufweist.
Fig. 9 zeigt eine Kennlinie des P-Kanal MIS Transistors dieser Ausführungsform, im Vergleich zum bekannten Transistor. Die voll ausgezogenen Linien stellen die Kennlinie des P-Kanal MIS Transistors mit einer erfindungsgemäßen STD Anordnung (Seitentransistor mit doppelt dotierter Drainelektrode) dar und die gestrichelte Linie stellt den bekannten Transistor gemäß Fig. 1 dar. Bei dieser Ausführung kann die Größe des elektrischen Stroms etwa um 10% vergrößert sein.
Fig. 10 stellt den Widerstand zwischen den Source- und Drainbereichen des P-Kanal MIS Transistors dieser Ausführungsform dar, verglichen mit dem vorausgehend erwähnten bekannten Transistor. Der Unterschied im Widerstand beträgt etwa 200 Ohm. Dieser Widerstand beeinflußt nicht den Transistor mit langer Kanallänge, hat jedoch einen erheblichen Einfluß auf die Drainstrom-Kennlinie des Transistors mit kurzer Kanallänge, beispielsweise mit 0,5 µm.
Fig. 11 stellt die Kapazitätsverteilung zwischen der Gate- und Sourceelektrode des P-Kanal MIS Transistors dar, im Vergleich zu dem bekannten Transistor, indem die Source- und Drainbereiche unter Verwendung der Gateelektrode als Maske hergestellt werden. Die Kapazität dieser Ausführungsform ist gegenüber dem bekannten Transistor etwa um die Hälfte verringert. Dies bedeutet eine Verringerung von zu großen Belastungen und äußert sich in diesem Ausmaß günstig bei Hochgeschwindigkeitsbetrieb.
Die Fig. 12A und 12B zeigen die Verteilung der Oberflächen-Fremdatomkonzentration in der Nähe des Kanalbereiches des P-Kanal MIS Transistors dieser Ausführungsform, die Fig. 12A ist eine vergrößerte Darstellung des Gaterandes und Fig. 12B ist ein Fremdatom-Konzentrationsprofil längs der Oberfläche dieses Bereiches. Ein Rand der Seitenwand-Isolatorschicht (57) ist mit (y₁) bezeichnet, ein Rand der Gateelektrode (48) mit (y₂) und ein Rand des Kanalbereiches mit (y₃) Dabei kann eine effektive Kompensation des Abfalls der Fremdatomkonzentration in der Nähe des Randes des Kanalbereiches der P⁺-Schicht erwartet werden, wenn die P⁻-Schicht verwendet wird. Der Dotierungspegel der Ionenimplantierung mit Bor des Kanals beträgt 1×10¹⁷/cm³. Diese Figur zeigt ferner jenen Fall, bei welchem die Seitenränder der Schichten mit hoher Fremdatomkonzentration gerade an den Seitenrändern der Schichten mit niedriger Fremdatomkonzentration neben dem Kanalabschnitt liegen.
In Fig. 12B hat die Kurve der Schicht niedriger Fremdatomkonzentration einen Abschnitt, der oberhalb des Endteils der Kurve der Schichten mit hoher Fremdatomkonzentration. Dieser Zustand kann auch realisiert werden, falls die Seitenränder der Schichten mit hoher Fremdatomkonzentration sich über die Seitenränder der Schichten mit niedriger Fremdatomkonzentration hinaus gegen den Kanalbereich hin erstrecken.
Bei dieser Ausführungsform weist der N-Kanal MIS Transistor die LDD Anordnung (gering dotierte Drainelektrode) auf, so daß deshalb die Verringerung der Zuverlässigkeit, die durch heiße Elektronen verursacht wird, verhindert werden kann.
Beim Transistor dieser Ausführungsform wurde eine N⁺-polykristalline Siliciumschicht als Gateelektrodenwerkstoff verwendet, jedoch können andere Werkstoffe, beispielsweise feuerfeste Metalle, wie Wolfram und dergleichen, oder ihre Silicide verwendet werden. Der rasche Glühvorgang unter Verwendung der Lampe und dergleichen ist ebenfalls anstelle des üblichen Glühvorganges als Maßnahme zur Aktivierung der ionenimplantierten Fremdstoffe geeignet.
Dieses Verfahren ist von Bedeutung, wenn die Feinherstellung der Transistorelemente stärker auf die Steuerung der Rediffusion der Fremdatome abgestellt ist.
Die nächste Ausführungsform der Erfindung ist eine integrierte BICMOS Schaltung (bipolare CMOS). Fig. 13A stellt einen Grundriß dieser Ausführungsform dar und Fig. 13B eine Schnittansicht längs der Linie A-A der Fig. 13A. Eine Halbleiterscheibe wird durch ein Siliciumsubstrat (77) und eine auf dieser befindlichen N-Epitaxialschicht (78) gebildet. Ein N-Kanal MIS Transistor wird in einem P-Quellbereich (79) hergestellt, und ein P-Kanal MIS Transistor sowie ein NPN Transistor werden in einer N-Epitaxialschicht (78) hergestellt. Eine N+ innere Schicht (80) ist vorab auf dem den NPN Transistor bildenden Bereich des Siliciumsubstrates (77) hergestellt worden. Diese Substratanordnung ist veränderbar, beispielsweise hat das P-Siliciumsubstrat nur den N-Quellbereich oder das N-Siliciumsubstrat hat nur den P-Quellbereich.
Die Feldisolatorschichten (31) trennen die einzelnen Transistorelemente. Gateelektroden (82, 83) aus einer polykristallinen Siliciumschicht werden auf den P- und N-Kanalbereichen durch Gateisolatorschichten (84) gebildet. Source- und Drainbereiche des P-Kanal MIS Transistors bestehen aus P⁻-Schichten (85, 86) und P⁺-Schichten (87, 88). Die P⁻-Schichten (85, 86) sind ionenimplantierte Schichten einer ersten niedrigen Fremdatomkonzentration und die P⁺-Schichten (87, 88) sind ionenimplantierte Schichten mit einer ersten hohen Fremdatomkonzentration.
Die P⁻-Schichten (85, 86) werden mittels einer Ionenimplantierung von Bor oder Borfluorid unter Verwendung der Gateelektrode (82) als Maske hergestellt, und die P⁺-Schichten (87, 88) werden mittels Ionenimplantierung von Bor oder Borfluorid unter Verwendung der Gateelektrode (82) und der ersten Seitenwand-Isolatorschichten (89, 90) als Maske hergestellt.
Die P⁻-Schichten (85, 86) werden nach der Ionenimplantierung durch den Glühvorgang in die P⁺-Schichten (87, 88) eingeschlossen und es wird eine STD Anordnung (Seitentransistor mit doppelt dotierter Drainelektrode) gebildet. Infolgedessen werden der Übergang zwischen dem Siliciumsubstrat (77) und dem Kanalbereich und die effektive Kanallänge durch die P⁺-Schichten (87, 88) bestimmt.
Die Source- und Drainbereiche des N-Kanal MIS Transistors bestehen aus N⁻-Schichten (91, 92) und N⁺-Schichten (93, 94). Die N⁻-Schichten sind ionenimplantierte Schichten einer zweiten, niedrigen Fremdatomkonzentration und die N⁺-Schichten (93, 94) sind ionenimplantierte Schichten einer zweiten, hohen Fremdatomkonzentration.
Die N⁻-Schichten (91, 92) werden mittels Ionenimplantierung von Phosphor unter Verwendung der Gateelektrode (83) als Maske erhalten und die N⁺-Schichten (93, 94) werden mittels Ionenimplantierung von Arsen unter der Verwendung der Gateelektrode (83) und der zweiten Seitenwand-Isolatorschichten (95, 96) als Maske erhalten.
Die neben dem Kanalbereich der N⁻-Schichten (91, 92) liegenden Ränder sind nach dem Glühvorgang außerhalb der N⁺-Schichten (93, 94) und der N-Leitungstyp MIS Transistor wird durch die LDD Anordnung (gering dotierte Drainelektrode) gebildet.
Der NPN bipolare Transistor wird in der N-Epitaxialschicht (78) erzeugt, in welcher die innere Schicht (80) mit N⁺-Leitungstyp gebildet wird. Eine aktivierte Basisschicht (97) mit P⁻-Leitungstyp wird in der Epitaxialschicht (78) des N-Leitungstyps gebildet und die Emitterschicht (98) des N⁺-Leitungstyps wird in der aktivierten Basisschicht (97) des P⁻-Leitungstyps gebildet. Die Basiskontaktschicht (99) des P⁺-Leitungstyps wird an dem Austrittsabschnitt der Basiselektrode gebildet, die N⁺-Kollektorkontaktschicht (100) wird am Austrittsabschnitt der Kollektorelektrode gebildet, um die innere Schicht (80) des N⁺-Leitungstyps zu erreichen. Die N⁺-Emitterschicht (98) wird durch die Festkörperdiffusion von der mit einem Fremdatom dotierten polykristallinen Siliciumschicht (101) gebildet, jedoch kann eine Ionenimplantierung von Arsen in einer Menge von 5×10¹⁵/cm² verwendet werden. Das Siliciumsubstrat wird völlig durch die CVD Isolatorschichten (102, 103) abgedeckt. Die metallischen Zuleitungen (104), die beispielsweise aus Aluminium und dergleichen bestehen, werden in den Kontaktlöchern erzeugt.
Die aktivierte Basisschicht (97) des P⁻-Leitungstyps wird durch eine Borionenimplantierung gebildet, wobei die Beschleunigungsspannung 30 keV beträgt und die Dosis 4×10¹³/cm² ist. Dieser Ionenimplantierungsvorgang kann gleichzeitig mittels des Ionenimplantierungsvorganges erfolgen, der die Schichten (85, 86) des P⁻-Leitungstyps in dem P-Kanal MIS Transistor bildet.
Die Basiskontaktschicht (99) des P⁺-Leitungstyps wird durch Borfluorionenimplantierung gebildet, wobei die Beschleunigungsspannung 40 keV beträgt und die Dosis 5×10¹⁵/cm² ist. Dieser Ionenimplantierungsvorgang kann gleichzeitig mittels des Ionenimplantierungsvorganges erfolgen, der die Schichten (87, 88) des P⁺-Leitungstyps im P-Kanal MIS Transistor bildet.
Die Emitterkontaktelektrode wird durch die mit Arsen dotierte polykristalline Siliciumschicht gebildet und die Emitterschicht (98) des N⁺-Leitungstyps wird durch Diffusion aus der mit Arsen dotierten polykristallinen Siliciumschicht in die aktivierte Basisschicht (97) des P⁻-Leitungstyps unter Verwendung eines Glühvorganges erzeugt. Der Glühvorgang erfolgt bei 900°C und während 30 Minuten.
Bei dem vorausgehend erwähnten BICMOS erfolgt die Trennung des bipolaren Transistors mittels des PN-Überganges und die Trennung der CMOS Transistoren erfolgt mittels der Feldisolatorschichten, jedoch ist eine Grabentrennung als weitere Trennanordnung verwendbar.
Die Fig. 14A und 14B stellen die Grabentrennanordnung dar, die eine weitere Ausführungsform der Erfindung ist. Trenngräben (105) werden unter Verwendung des reaktiven Ionenätzverfahrens tief ausgebildet, und Trennisolatoren (106) werden in die Trenngräben (105) eingebracht. Diese Grabentrennanordnung verbessert die Reduzierung der Belegung des Trennbereiches des bipolaren Transistors.

Claims (18)

1. MIS Halbleitervorrichtung, mit einem Bereich (30) des N-Leitungstyps, einer darauf ausgebildeten Gate-Isolatorschicht (32), einer auf der Gate-Isolatorschicht gebildeten Gateelektrode (31), und Source- und Drainbereichen des P-Leitungstyps, dadurch gekennzeichnet, daß jeder der Source- und Drainbereiche einen ersten Bereich (35, 36) und einen zweiten Bereich (33, 34) aufweist, daß der erste Bereich (35, 36) eine höhere Fremdatomkonzentration als der zweite Bereich (33, 34) aufweist, und daß der zweite Bereich (33, 34) innerhalb des ersten Bereiches (35, 36) liegt.
2. MIS Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie ferner Source- und Drainelektroden (40, 41) aufweist, die an der Oberfläche der Source- und Drainbereiche gebildet sind.
3. MIS Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Seitenränder der ersten Bereiche (35, 36) neben dem Kanalabschnitt von den Seitenrändern der zweiten Bereiche (33, 34) neben dem Kanalabschnitt getrennt sind.
4. MIS Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Seitenränder der ersten Bereiche (35, 36) neben dem Kanalabschnitt gerade an den Seitenrändern der zweiten Bereiche (33, 34) neben dem Kanalabschnitt liegen.
5. MIS Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine P-Kanal ionenimplantierte Schicht an der Oberfläche des Bereiches (30) des N-Leitungstyps ausgebildet ist.
6. MIS Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Bereiche (35, 36) tiefer als die zweiten Bereiche (33, 34) sind.
7. MIS Halbleitervorrichtung nach Anspruch 1, ferner gekennzeichnet durch Seitenwandisolatoren (38, 39), die selbstfluchtend zur Gateleketrode (31) liegen, wobei die ersten Bereiche (35, 36) selbstfluchtend zur Gateelektrode (31) und den Seitenwand-Isolatoren (38, 39) liegen und die zweiten Bereiche (33, 34) selbstfluchtend zur Gateelektrode (31) liegen (Fig. 4B).
8. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Fremdatome der ersten und zweiten Bereiche aus Bor bestehen.
9. MIS Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Länge des Gateelektrodenmusters in Source-Drain-Richtung geringer als 1 µm ist.
10. MIS Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Fremdatom- Konzentrationskennlinie des P-Leitungstyps längs der Oberfläche der zweiten Bereiche (33, 34) oberhalb jener der ersten Bereiche (35, 36) verläuft.
11. MIS Halbleitervorrichtung, gekennzeichnet durch einen auf dem Substrat (45) gebildeten Bereich des N-Leitungstyps; eine auf der Oberfläche des Bereiches des N-Leitungstyps gebildete erste Gateisolatorschicht (50); eine auf der ersten Gateisolatorschicht gebildete erste Gateelektrode (48); erste Source- und Drainbereiche des P-Leitungstyps, wovon jeder einen Bereich des P-Leitungstyps mit hoher Fremdatomkonzentration und einen Bereich des P-Leitungstyps mit niedriger Fremdatomkonzentration aufweist; die Bereiche des P-Leitungstyps mit niedriger Fremdatomkonzentration innerhalb der Bereiche des P-Leitungstyps mit hoher Fremdatomkonzentration neben dem Kanalabschnitt liegen; einen auf dem Substrat (45) gebildeten Bereich (44) des P-Leitungstyps; eine auf der Oberfläche des Bereiches des P-Leitungstyps gebildete zweite Gateisolatorschicht (51); eine auf der zweiten Gateisolatorschicht gebildete zweite Gateelektrode (49); zweite Source- und Drainbereiche des N-Leitungstyps, wovon jeder einen Bereich des N-Leitungstyps mit hoher Fremdatomkonzentration und einen Bereich mit niedriger Fremdatomkonzentration aufweist, deren Ränder vom Kanalabschnitt unterschiedlich weit entfernt liegen (Fig. 5B).
12. MIS Halbleitervorrichtung nach Anspruch 11, gekennzeichnet durch eine erste Sourceelektrode und eine erste Drainelektrode, die auf der Oberfläche des ersten Source- und ersten Drainbereiches gebildet wird; und eine zweite Sourceelektrode und eine zweite Drainelektrode, die auf der Oberfläche des zweiten Source- und Drainbereiches gebildet wird.
13. MIS Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß ein aus dem ersten Sourcebereich und dem ersten Drainbereich gewählter Bereich und ein aus dem zweiten Sourcebereich und zweiten Drainbereich gewählter Bereich miteinander elektrisch verbunden werden und daß die erste Gateelektrode und die zweite Gateelektrode elektrisch miteinander verbunden werden, um einen Inverter zu bilden.
14. MIS Halbleitervorrichtung nach Anspruch 11, gekennzeichnet durch Seitenwandisolatoren (57, 63), die mit der ersten und zweiten Gateelektrode (48, 49) selbstfluchtend angeordnet sind, wobei die Bereiche hoher Fremdatomkonzentration (55, 56; 61, 62) der Source- und Drainbereiche beider Kanaltypen selbstfluchtend zu den Gateelektroden und den Seitenwandisolatoren (57, 63) angeordnet sind, und die Bereiche niedriger Fremdatomkonzentration (53, 54; 59, 60) der Source- und Drainbereiche beider Kanaltypen selbstfluchtend zu den Gateelektroden angeordnet sind.
15. MIS Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Fremdatome der Bereiche mit hoher und niedriger Fremdatomkonzentration des ersten Sourcebereiches und des ersten Drainbereiches des P-Leitungstyps aus Bor bestehen, jene der zweiten Source- und Drainbereiche mit einem N-Leitungstyp hoher Fremdatomkonzentration aus Arsen bestehen, und jene des zweiten Sourcebereiches und des zweiten Drainbereiches mit einem N-Leitungstyp niedriger Konzentration aus Phosphor bestehen.
16. MIS Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß ein bipolarer Transistor auf dem Substrat ausgebildet ist.
17. MIS Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß das Substrat ein Halbleitersubstrat ist und daß der Bereich mit N-Leitungstyp und der Bereich mit P-Leitungstyp in einer Halbleiter-Epitaxialschicht gebildet werden, die auf dem Halbleitersubstrat hergestellt wird.
18. Verfahren zur Herstellung einer MIS Halbleitervorrichtung, dadurch gekennzeichnet, daß eine Gateisolatorschicht auf einem Halbleiterbereich des N-Leitungstyps gebildet wird; daß eine Gateelektrode auf der Oberfläche des Gateisolators gebildet wird; daß Fremdatome des P-Leitungstyps niedriger Konzentration in das Halbleitersubstrat des N-Leitungstyps unter Verwendung des Gateelektrodenbereiches als Maske eingeführt werden; daß die Seitenwandisolatoren neben der Gateelektrode gebildet werden; daß Fremdatome des P-Leitungstyps hoher Konzentration in den Halbleiterbereich des N-Leitungstyps unter Verwendung des Gateelektrodenbereiches und der Seitenwandisolatoren als Maske eingeführt werden; und daß eine Wärmebehandlung für den Halbleiterbereich des N-Leitungstyps erfolgt, so daß die Bereiche niedriger Fremdatomkonzentration innerhalb der Bereiche hoher Fremdatomkonzentration neben dem Kanalabschnitt liegen.
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