DE19639697C2 - Bipolar- oder MOS-Transistor mit vergrabener Diffusionsbarriere und Herstellungsverfahren dafür - Google Patents
Bipolar- oder MOS-Transistor mit vergrabener Diffusionsbarriere und Herstellungsverfahren dafürInfo
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Description
Diese Erfindung bezieht sich auf eine Halbleitervorrichtung
wie einen Bipolartransistor oder einen MOS-Transistor mit
einer Siliziumschicht, die einen N(P)-Störstoff auf einem
P(N)-Halbleitersubstrat aufweist, und Verfahren zur
Herstellung der Halbleitervorrichtung.
Ein Verfahren zum Reduzieren der Übergangstiefe eines
Source-Drain-Bereiches, der ein Diffusionsschichtbereich
ist, um den Kurzkanaleffekt aufgrund der Reduktion der Ga
telänge eines MOS-Transistors zu verbessern, ist allgemein
bekannt. Im allgemeinen wird Ionenimplantation zur Ausbil
dung eines Diffusionsschichtbereiches verwendet, und um
eine diffundierte n+-Schicht auszubilden, wird Ionenimplan
tation mit Arsen oder Phosphor durchgeführt, um jedoch eine
p+-Diffusionsschicht zu bilden, wird Ionenimplantation von
Bor oder BF2 durchgeführt.
Um ein Source-Drain in einer vergleichsweise kleinen Über
gangstiefe auszubilden, sind die folgenden Punkte wichtig:
- 1. Minimierung der Implantationsenergie,
- 2. Einstellen der Temperatur bei der Wärmebehandlung in dem Produktionsprozeß nach der Implantation so niedrig wie mög lich, so daß der ionenimplantierte Störstoff so gering wie möglich diffundiert, und
- 3. Verhindern eines Kanalisierungsphänomens, das ein Hin dernis bei der Ausbildung eines flachen Übergangs dar stellt.
Hier ist das Kanalisierungsphänomen, das in dem obenstehen
den dritten Punkt erwähnt ist, ein Effekt, bei dem, wenn
Störstoffatome in einen Siliziumeinkristall implantiert
werden, sie durch Lücken in dem Atomaufbau tief in den Si
liziumeinkristall eindringen. Dieses Kanalisierungsphänomen
erscheint insbesondere dann deutlich, wenn Ionen einer
kleinen Massezahl wie Borionen eingesetzt werden. Selbst
wenn die Ionenimplantation bei geringer Energie durchge
führt wird, ist es in diesem Fall sehr schwierig, eine fla
che P+-Diffusionsschicht auszubilden.
Verschiedene Versuche wurden vorgeschlagen, um das Kanali
sierungsphänomen zu verhindern. Beispielsweise ist in der
japanischen Patentoffenlegungsschrift Nr. Hei 2-191341 be
schrieben, daß zunächst Ionen von Si+ oder Ge+ in einen
Transistorausbildungsbereich implantiert werden, um einen
amorphen Bereich zu bilden, wie in Fig. 1(a) dargestellt
ist, und dann werden Ionen von B+ (BF2+) in den amorphen
Bereich implantiert, um eine Source-Drain-Diffusionsschicht
auszubilden, wie in Fig. 1(b) dargestellt ist, um die Ka
nalisierung in vertikalen und horizontalen Richtungen, die
bei der Ausbildung einer Source-Drain-Diffusionsschicht be
teiligt sind, zu verhindern.
Demgegenüber wird in einem Siliziumbipolartransistor eine
Basisdiffusionsschicht normalerweise durch Ionenimplanta
tion gebildet, und zur Ausbildung einer flachen Basisdiffu
sionsschicht wird ein Verfahren angewandt, bei dem die Im
plantationsenergie niedrig eingestellt ist oder bei dem
BF2-Ionen oder dgl. Ionen mit hoher Massenzahl verwendet
werden. Selbst wenn jedoch diese Verfahren eingesetzt wer
den, wird ein Folgebereich (Schwanzabschnitt), der eine ge
ringere Störstoffkonzentration zeigt, an der Bodenfläche
der Basisdiffusionsschicht ausgebildet, wie in Fig. 2(a)
dargestellt ist, da ein Kanalisierungsphänomen in gleicher
Weise wie im Falle eines MOS-Transistors auftritt. Demzu
folge ist es schwierig, die Basisübergangstiefe niedrig zu
gestalten.
Es soll festgestellt werden, daß ein Verfahren zur Ausbil
dung einer epitaktischen Basisschicht unter Verwendung ei
ner MBE-Technik (Molekularstrahlepitaxie: epitaktische Mo
lekularstrahl-Wachstumsmethode) oder einer Tieftemperatur-
CVD-Technik, die einen hohen Grad von Unterdruck verwendet,
in letzten Jahren vorgeschlagen wurden, und wenn dieses
Verfahren eingesetzt wird, wird eine Störstoffkon
zentrationsverteilung mit sogenannter Schachtelform (Box
shape) erhalten, bei der der Folgebereich der Basisschicht
so klein ist, wie in Fig. 2(b) dargestellt. Da jedoch der
Basisstörstoff in das Siliziumsubstrat durch Wärmebehand
lung zum Einbringen von Emittern od. dgl. Wärmebehandlung
im Verfahren der Herstellung diffundiert wird, was nach der
Ausbildung der epitaktischen Basisschicht geschieht, ist es
nicht möglich, den Folgebereich der Basis vollständig zu
vermeiden. Falls dieser Folgebereich der Basisschicht vor
handen ist, erhöht dieses die Basisbreite und verschlech
tert die Hochfrequenzeigenschaften, und desweiteren wird
der Early-Effekt des Bipolartransistors bedeutend, und die
Transistoreigenschaften werden verschlechtert. Hier be
zeichnet der Early-Effekt ein Phänomen, bei dem, wenn der
Kollektor-Basis-Übergang rückwärts vorgespannt wird, die
Verarmungsschicht an der Schnittstelle des Basis-Kollektor-
Übergangs ausgedehnt wird und die effektive Basisbereichs
länge vermindert wird, und folglich wird der Gradient der
Injektions-Minderheitsträger in dem neutralen Basisbereich
steiler, und der Kollektorstrom steigt an, während sich der
Basisstrom nicht sehr verändert. Ein Phänomen, bei dem der
Stromverstärkungsfaktor ansteigt, wenn die Rückvorspannung
an dem Kollektorbasisübergang in dieser Weise vergrößert
wird, wird im allgemeinen Early-Effekt genannt.
Wie in Fig. 3 dargestellt ist, zeigt der Kollektorstrom
einen hohen Anstieg unter einem festen Basisstrom, wenn der
Kollektor mit Bezug auf den Emitter vorgespannt ist, d. h.
die Rückvorspannung zwischen dem Kollektor und der Basis
ansteigt. Die Early-Spannung VA wird durch die Spannung an
dem Schnittpunkt der Verlängerungslinie (durch eine unter
brochene Linie in Fig. 3 dargestellt) des Kollektorstroms
zur Kollektor-Emitter-Spannungscharakteristik definiert. Es
kann gesagt werden, daß, wenn der Absolutwert der Early-
Spannung VA ansteigt, sich der Einfluß des Early-Effektes
geringer bemerkbar macht. Falls die Early-Spannung abfällt,
kann eine konstante Stromcharakteristik in einem aktiven
Bereich der Strom-Spannungs-Charakteristik eines Transi
stors nicht erhalten werden, was zu einem Nachteil bei der
Schaltung, hinsichtlich der Charakteristik einer Konstant
stromquelle führt, die in der Schaltung eingesetzt wird.
In den letzten Jahren wurde zur Verbesserung der Early-
Spannung eines Bipolartransistors ein Silizium-Heteroüber
gangs-Bipolartransistor vorgeschlagen, der, als Basis, ein
Material einsetzt, das ein verbotenes Band aufweist, das
niedriger ist als das des einkristallinen Siliziums, z. B.
ein Mischkristall von Silizium und Germanium (im Folgenden
kurz als SiGe-Schicht bezeichnet), und zwar in einem Arti
kel von D. L.-Harame et al, IEDM Tech. Dig., 1993, Seiten
71-74.
Bei diesem Transistor hat die Ge-Konzentration in einer
intrinsischen Basisschicht eine derartige Verteilung, daß
sie auf der Emitterbereichsseite geringer ist und auf der
Kollektorseite größer ist. Zum Beispiel hat die Ge-Konzen
tration eine solche geneigte Konzentrationsverteilung, daß
der Gehalt von Ge auf der Emitterseite 0% beträgt, während
der Gehalt von Ge an der Kollektorseite 10 bis 25% beträgt.
Da Elektronen, die Minoritätsträger sind, durch ein elek
trisches Driftfeld beschleunigt werden, das von der geneig
ten Verteilung der Ge-Konzentration erzeugt wird, wenn die
Rückvorspannung zwischen dem Kollektor und der Basis an
steigt, wird die Verarmungsschicht des Basis-Kollektor-
Überganges erweitert. Selbst wenn die effektive
Basisbereichsbreite kurz wird, verhindert somit das elek
trische Driftfeld, daß die Steigung der injizierten
Minoritätsträgerverteilung in dem neutralen Basisbereich
steiler wird, wodurch ein Abfallen der Early-Spannung ver
hindert wird.
Die bekannten Verfahren der Herstellung von Halbleitervor
richtungen wie einem MOS-Transistor und einem Bipolartran
sistor, die oben beschrieben wurden, haben jedoch die fol
genden Probleme.
Wie obenstehend beschrieben wurde, wird zur Ausbildung ei
nes Source-Drain-Bereichs mit kleiner Übergangstiefe eine
Wärmebehandlung in dem Herstellungsprozeß nach der Implan
tation vorzugsweise bei einer Temperatur durchgeführt, die
so gering wie möglich ist, so daß die ionenimplantierten
Störstoffe sowenig wie möglich diffundieren. Um anderer
seits Störstoffionen zu aktivieren, um eine ausreichende
Trägerkonzentration zu erzielen, wird vorzugsweise die Wär
mebehandlung bei einer möglichst hohen Temperatur durchge
führt. Daraus ergibt sich, daß die Wärmebehandlungstempera
tur natürlich einen Optimalbereich zeigt, und die Wärmebe
handlung wird normalerweise bei einer Temperatur von etwa
750°C bis 850°C durchgeführt. Durch die ledigliche Gegen
maßnahme des Einsatzes einer niedrigen Temperatur innerhalb
dieses Temperaturbereiches zur Wärmebehandlung ist es je
doch wegen des Einflusses des oben beschriebenen Kanalisie
rungsphänomens sehr schwierig, eine sehr flache Diffusions
schicht auszubilden, die beispielsweise eine Übergangstiefe
von 0,1 µm oder weniger aufweist.
Gemäß dem in der japanischen Offenlegungsschrift Nr. Hei 2-
191341 beschriebenen Verfahren wird, obwohl es möglich ist,
das Tunneln in den vertikalen und horizontalen Richtungen
durch Implantieren von Ionen von Si+ oder Ge+ in den Tran
sistorausbildungsbereich zum vorherigen Ausbilden eines
amorphen Bereichs zu verhindern, ein Leckstrom durch einen
Defekt zweiter Ordnung als Ergebnis der Ausbildung des
amorphen Bereiches erzeugt. Es ist sehr schwierig, diesen
Leckstrom zu unterdrücken. Es soll festgestellt werden, daß
ein Verfahren zum Verhindern des Anstiegs des Leckstroms
durch Vergrößern der Tiefe des amorphen Bereichs in der ja
panischen Offenlegungsschrift Nr. Hei 2-191341 beschrieben
ist. Es ist beispielsweise beschrieben, daß, durch dreima
liges Durchführen von Ionenimplantation unter Einsatz von
Implantationsenergien von näherungweise 50 keV, 200 keV und
400 keV, ein amorpher Bereich mit einer Dicke von
näherungsweise 0,5 µm erhalten werden kann. In diesem Fall
tritt jedoch ein Defekt zweiter Ordnung im Niedrigenergie
zustand (ein Zustand, um einen Teil eines Substrats in der
Nähe der Oberfläche in einen amorphen Zustand zu bringen)
in folgender Weise auf.
Das heißt, obwohl ein Defekt zweiter Ordnung, der in die
Tiefe von näherungsweise 0,5 µm mit 400 keV eingebracht
ist, keinen Leckstrom verursacht, da er durch einen ausrei
chenden Abstand von der Diffusionsschicht entfernt ist, daß
ein weiterer Defekt zweiter Ordnung, der mit 50 keV einge
bracht ist, in der Nähe der Oberfläche ausgebildet wird, er
sie anfällig macht, leicht Leckströme zu erzeugen.
In dem Verfahren zur Ausbildung einer epitaktischen Basis
schicht eines Bipolartransistors unter Verwendung der MBE-
Technik oder der Tieftemperatur-CVD-Technik wird ein Basis
störstoff in ein Siliziumsubstrat durch Wärmebehandlung zum
Emittereinbringen oder eine andere Wärmebehandlung bei dem
Herstellungsprozeß durchgeführt, der nach der Ausbildung
der Basisschicht ausgeführt wird, und folglich ist es
schwierig, eine vollständige schachtelförmige Störstoffkon
zentrationsverteilung, die keinen Folgebereich aufweist, zu
realisieren. Falls die Basisschicht einen Folgebereich auf
weist (d. h., falls die Dotierungskonzentration des Basisbe
reiches fast die gleiche ist wie die des Kollektorberei
ches), tritt der Abfall der Early-Spannung deutlich auf.
Bei dem Verfahren, in dem die Ge-Konzentrationsverteilung
in einer intrinsischen SiGe-Basisschicht auf eine geneigte
Konzentrationsverteilung eingestellt wird, wobei die Ge-
Konzentration an der Emitterbereichsseite geringer ist und
an der Kollektorseite höher ist, falls beabsichtigt ist,
die Early-Spannung des Bipolartransistors weiterhin zu er
höhen, dann muß die Ge-Konzentrationssteigung steiler sein.
Falls die Ge-Konzentrationssteigung sehr steil wird, steigt
der Gehalt von Ge, der in der gesamten Basisschicht enthal
ten ist, an, und falls in diesem Fall die Basisschicht als
dünner Film ausgebildet ist, kann der Hochdehnungszustand
(Beanspruchung der Schicht) nicht aufrechterhalten werden,
und ein Defekt wird in der Schnittstelle der Basis-Kollek
tor-Übergangs erzeugt. Wenn beispielsweise eine geneigte
Konzentrationsverteilung, bei der der Gehalt von Ge auf der
Emitterseite 0% beträgt und 30 bis 40% auf der Kollektor
seite, eingesetzt wird, kann der Hochdehnungszustand (Deh
nung der Schicht) nicht aufrechterhalten werden, sofern
nicht die Basisschicht mit einer Filmdicke von beispiels
weise weniger als 50 nm ausgebildet ist. Folglich stimmen
eine Filmdicke, in der eine Hochbeanspruchungsbedingung
aufrechterhalten werden kann, und eine optimale
Basisschichtfilmdicke, bei der eine vorgegebene Emitter-
Kollektor-Durchbruchspannungseigenschaft erhalten wird,
nicht miteinander überein.
In Burghartz, J. N., et al.: High-Performance Emitter-
Up/Down SiGe HBT's, TEE Electron Device Letters, Band
15, Nr. 9, September 1994, Seiten 360 bis 362 ist ein
Bipolartransistor offenbart, der zwischen zwei Silizium
schichten eine p-dotierte SiGe-Schicht aufweist. Der
Germaniumanteil dieser Schicht beträgt über 20%. In US
5302841 ist ein Bipolartransistor mit einer SiGe-Basis
offenbart, in der der Germaniumgehalt im Mittelabschnitt
der SiGe-Basis geringer ist als an den Rändern.
Außerdem ist aus jeder der Druckschriften US 5 019 882 und JP 1-231171 (A) ein
MOS-Transistor mit einer SiGe-Schicht und aus US 5242847
ein MOS-Transistor mit einer SiGe-Schicht als Diffusi
onsquelle bekannt.
Es ist eine erste Aufgabe der Erfindung, eine Halbleiter
vorrichtung zu schaffen, die, unter Lösung der obengenann
ten Probleme, die Erzeugung von Leckstrom oder ein Abfall
der Earlyspannung nicht ermöglicht und eine Diffusions
schicht mit reduzierter Tiefe aufweist.
Es ist eine weitere Aufgabe der Erfindung, Verfahren
zur Erzeugung der eben beschriebenen Halbleitervorrichtung
zu schaffen.
Die erste oben beschriebene Aufgabe wird durch die in Anspruch 1 angegebenen
Merkmale gelöst.
Vorzugsweise liegt die Konzentration des Störstoffs des
zweiten Leitfähigkeitstyps, der in zumindest einem Teil der
Siliziumschicht enthalten ist, bei gleich oder mehr als 1 ×
1018 cm-3, und der Gehalt von Germanium in der Abstands
schicht beträgt 10% bis 15%.
Die Konzentrationsverteilung von Germanium in der Abstands
schicht kann eine geneigte Konzentrationsverteilung sein,
bei der die Konzentration an der Siliziumschichtseite ge
ringer ist als an der Halbleitersubstratseite.
In der obenbeschriebenen Halbleitervorrichtung ist die
Source-Drain-Schicht eines MOS-Transistors in der Silizium
schicht ausgebildet, oder die Siliziumschicht ist eine ak
tive Basisschicht eines Bipolartransistors.
Um die obengenannte zweite Aufgabe zu lösen wird erfin
dungsgemäß ein erstes Verfahren zur Herstellung einer Halb
leitervorrichtung angegeben, bei dem, auf einem Halbleiter
substrat eines ersten Leitfähigkeitstyps, eine Silizium
schicht, die einen Störstoff eines zweiten Leitfähigkeits
typs enthält, ausgebildet wird, wobei eine Abstandsschicht
aus einer einkristallinen Siliziumschicht, die Germanium
enthält, und einer Siliziumschicht aufeinanderfolgend auf
dem Halbleitersubstrat des ersten Leitfähigkeitstyps gebil
det werden, und anschließend wird ein Diffusionsbereich mit
dem Störstoff des zweiten Leitfähigkeitstyps in der Silizi
umschicht durch Ionenimplantation ausgebildet.
Erfindungsgemäß wird ein zweites Verfahren zur Herstellung
einer Halbleitervorrichtung geschaffen, bei dem, auf einem
Halbleitersubstrat als ersten Leitfähigkeitstyps, eine Si
liziumschicht, die einen Störstoff eines zweiten Leitfähig
keitstyps enthält, ausgebildet wird, mit einem ersten
Schritt des aufeinanderfolgenden Ausbildens einer Abstands
schicht aus einer Einkristall-Siliziumschicht, die Germa
nium enthält, und einer Siliziumschicht auf dem Halbleiter
substrat des ersten Leitfähigkeitstyps, einem zweiten
Schritt zur Ausbildung eines Gateoxidfilms einer vorgegebe
nen Dicke in einem Bereich der Siliziumschicht, die in dem
ersten Schritt ausgebildet ist und die einen aktiven Be
reich bildet, einem dritten Schritt zur Ausbildung einer
Gateelektrode in einem vorgegebenen Muster auf dem Gateo
xidfilm, der durch den zweiten Schritt ausgebildet wurde,
und einem vierten Schritt des Implantierens von Ionen eines
Störstoffs eines zweiten Leitfähigkeitstyps unter Verwen
dung der Gateelektrode, die im dritten Schritt ausgebildet
wurde, als Maske für die Ionenimplantation und Durchführen
von Tempern in einer Stickstoffatmosphäre mit einer vorge
gebenen Temperatur zur Ausbildung eines Source-Drain-Be
reichs in der Siliziumschicht.
Erfindungsgemäß wird ein drittes Verfahren zur Herstellung
einer Halbleitervorrichtung geschaffen, bei dem, auf einem
Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine
Siliziumschicht gebildet wird, die einen Störstoff eines
zweiten Leitfähigkeitstyps enthält, mit einem ersten
Schritt des aufeinanderfolgenden Ausbildens, auf dem Halb
leitersubstrat des ersten Leitfähigkeitstyps, einer ver
senkten Schicht des zweiten Leitfähigkeitstyps und einer
Kollektorschicht des zweiten Leitfähigkeitstyps, einem
zweiten Schritt zur Ausbildung eines ersten Oxidfilms mit
einer vorgegebenen Dicke auf der Kollektorschicht des zwei
ten Leitfähigkeitstyps, die in dem ersten Schritt ausgebil
det wurde, dem Implantieren von Ionen eines Störstoffs des
zweiten Leitfähigkeitstyps in einen vorgegebenen Bereich
der Kollektorschicht des zweiten Leitfähigkeitstyps und der
Durchführung von Tempern in einer Stickstoffatmosphäre ei
ner vorgegebenen Temperatur zur Ausbildung einer Kollektor
auslaßdiffusionsschicht, einem dritten Schritt zum Entfer
nen des Oxidfilms in einem Basisbereich von innerhalb des
ersten Oxidfilms, der durch den zweiten Schritt gebildet
wurde, und aufeinanderfolgendes Ausbilden einer Abstands
schicht, die aus einer Einkristall-Siliziumschicht gebildet
ist, die Germanium enthält, und einer Siliziumschicht auf
dem Basisbereich der Kollektorschicht des zweiten Leitfä
higkeitstyps, deren Oberfläche freigelegt ist, einem vier
ten Schritt des aufeinanderfolgenden Ausbildens einer poly
kristallinen Siliziumschicht des ersten Leitfähigkeitstyps
und eines zweiten Oxidfilms einer vorgegebenen Dicke über
den Gesamtbereich und Mustern der polykristallinen Silizi
umschicht des ersten Leitfähigkeitstyps und des zweiten
Oxidfilms in eine vorgegebene Form zur Ausbildung einer Ba
sisauslaßelektrode, einem fünften Schritt zur Ausbildung
einer polykristallinen Siliziumschicht einer vorgegebenen
Dicke, die einen Störstoff des zweiten Leitfähigkeitstyps
enthält, über die Gesamtfläche und Strukturieren der poly
kristallinen Siliziumschicht in vorgegebene Form, zur Aus
bildung einer Emitterelektrode, und einem sechsten Schritt
zum Diffundieren eines Störstoffs des ersten Leitfähig
keitstyps in die Siliziumschicht zur Ausbildung einer ex
ternen Basisdiffusionsschicht und Diffundieren eines Stör
stoffs des zweiten Leitfähigkeitstyps in die Silizium
schicht zur Ausbildung einer Emitterdiffusionsschicht in
der aktiven Basisschicht.
Da gemäß der obenbeschriebenen Erfindung die Germanium ent
haltende Abstandsschicht unterhalb der Siliziumschicht vor
gesehen ist, wenn eine Diffusionsschicht mit einem Stör
stoff des zweiten Leitfähigkeitstyps auf der Silizium
schicht zu bilden ist, wird der Störstoff des zweiten Leit
fähigkeitstyps nicht in die Abstandsschicht oder das Halb
leitersubstrat mit dem ersten Leitfähigkeitstyp unter der
Abstandsschicht wegen des Kanalisierungsphänomens oder an
derer Effekte diffundiert, und die Diffusion in der Brei
tenrichtung wird durch die Abstandsschicht beschränkt. Der
erste Grund dafür besteht darin, daß Kanalisierung nicht
einfach auftritt, da Ge mit einem geringen Gehalt in der
SiGe-Abstandsschicht enthalten ist und eine mechanische Spannung
wegen der Differenz der Gitterkonstanten zwischen Ge-Atomen
und Si-Atomen auftritt. Der zweite Grund liegt darin, daß
die Diffusionsdosis des Störstoffs in der SiGe-Abstands
schicht gering ist, wie anschließend beschrieben wird.
Dementsprechend ist die Tiefe der Diffusionsschicht im we
sentlichen gleich der Filmdicke der Siliziumschicht, die
auf der Abstandsschicht ausgebildet wird.
Da desweiteren erfindungsgemäß ein amorpher Bereich nicht
ausgebildet werden muß, was einen Unterschied zur bekannten
Vorrichtung ist, wird kein Leckstrom erzeugt. Da desweite
ren der Störstoff nicht in einen Bereich verteilt wird, der
tiefer als der Bereich liegt, der durch die Abstandsschicht
begrenzt ist, fällt die Early-Spannung nicht ab, selbst
wenn eine Wärmebehandlung zum Emittereinbringen oder eine
andere Wärmebehandlung bei dem Herstellungsverfahren durch
geführt wird, die nach der Ausbildung der Basisschicht ge
schieht.
Da, wie oben beschrieben, erfindungsgemäß die Tiefe der
Diffusionsschicht, die durch Einbringen eines Störstoffs
des zweiten Leitfähigkeitstyps gebildet wird, durch die Ab
standsschicht beschränkt wird, ergibt sich der Effekt, daß
eine Diffusionsschicht mit geringer Tiefe, die konventio
nell nicht erzielt werden kann, ausgebildet werden kann,
und eine hohe Early-Spannung kann realisiert werden. Insbe
sondere wo die Konzentrationsverteilung von Germanium der
Abstandsschicht eine geneigte Konzentrationsverteilung ist,
bei der die Konzentration auf der Siliziumsschichtseite ge
ringer ist als auf der Halbleitersubstratseite, kann eine
weitere Verbesserung der Early-Spannung erzielt werden.
Wenn eine Source-Drain-Schicht eines MOS-Transistors in der
Siliziumschicht gebildet wird, kann desweiteren ein MOS-
Transistor, bei dem die Tiefe der Source-Drain-Diffusions
schicht sehr gering ist und die Kapazität des Source-Drain-
Übergangs reduziert ist, erzeugt werden.
Wenn die Siliziumschicht eine aktive Basisschicht eines Bi
polartransistors ist, kann ein Bipolartransistor, bei dem
die Dicke der aktiven Basisschicht sehr gering ist und die
Kapazität des Basis-Kollektor-Überganges reduziert ist und
bei dem desweiteren eine hohe Early-Spannung realisiert
ist, erzielt werden.
In den beigefügten Zeichnungen zeigt:
Fig. 1(a) eine schematischen Schnittdarstellung einer
Halbleitervorrichtung, bei der ein amorpher Bereich ausge
bildet ist, und Fig. 1(b) ist eine schematische Schnitt
darstellung der Halbleitervorrichtung, bei der eine Source-
Drain-Diffusionsschicht in dem amorphen Bereich ausgebildet
ist,
Fig. 2(a) einen Graphen zur Erläuterung der Störstoffver
teilung in einer Bipolarstransistorbasis-Diffusionsschicht,
wenn ein Verfahren, bei dem die Implantationsenergie nied
rig eingestellt ist, oder ein anderes Verfahren, bei dem
Ionen mit einer großen Massenzahl verwendet werden, ange
wandt wird, und Fig. 2(b) ist ein Graph zur Erläuterung
einer Störstoffverteilung einer Bipolartransistorbasisdif
fusionsschicht, wenn eine epitaktische Basisschicht unter
Verwendung einer MBE-Technik oder einer Tieftemperatur-CVD-
Methode mit einem hohen Unterdruck eingesetzt wird,
Fig. 3 einen Graphen des Kollektorstroms bezüglich der Kol
lektor-Emitter-Spannungscharakteristik eines bekannten Bi
polartransistors,
Fig. 4 eine Schnittdarstellung eines Aufbaus eines ersten
Ausführungsbeispiels, wenn eine Halbleitervorrichtung gemäß
der Erfindung auf einen MOS-Transistor angewendet wird,
Fig. 5 einen Graphen zur Erläuterung des Unterschiedes in
der Bordiffusionsdosis, abhängig davon, ob Ge vorhanden ist
oder nicht,
Fig. 6(a) bis 6(d) Schnittdarstellungen zur Erläuterung
unterschiedlicher Schritte bei der Herstellung der in Fig.
4 dargestellten Halbleitervorrichtung,
Fig. 7(a) und 7(b) Schnittdarstellung zur Erläuterung un
terschiedlicher Beispiele einer Struktur der in Fig. 4 dar
gestellten Halbleitervorrichtung,
Fig. 8 eine Schnittdarstellung des Aufbaus eines zweiten
Ausführungsbeispiels, bei dem eine Halbleitervorrichtung
gemäß der Erfindung auf einen Bipolartransistor angewandt
ist,
Fig. 9 einen Graphen zur Erläuterung einer Störstoffkonzen
trationsverteilung in Tiefenrichtung und eines Ge-Gehaltes
einer SiGe-Abstandsschicht der Halbleitervorrichtung ent
lang einer Linie A-A der Fig. 8,
Fig. 10 einen Graphen zur Erläuterung der Beziehung zwi
schen dem Ge-Gehalt in der SiGe-Abstandsschicht und einer
kritischen Filmdicke, bei der ein Defekt auftritt,
Fig. 11 einen Graphen zur Erläuterung einer Störstoffkon
zentrationsverteilung in Tiefenrichtung und des Ge-Gehaltes
der SiGe-Abstandsschicht der Halbleitervorrichtung entlang
der Linie A-A der Fig. 8, wenn die Ge-Konzentrationsvertei
lung der SiGe-Abstandsschicht von geneigter Art ist,
Fig. 12(a) bis 12(e) Schnittdarstellungen verschiedener
Schritte zur Herstellung der Halbleitervorrichtung gemäß
Fig. 8,
und
Fig. 13 eine Schnittdarstellung eines weiteren Beispiels
eines Aufbaus bezüglich der Halbleitervorrichtung gemäß
Fig. 8.
Im Folgenden wird die vorliegende Erfindung mit Bezug auf
die Zeichnungen dargestellt.
Fig. 4 ist eine Schnittdarstellung des Aufbaus des ersten
Ausführungsbeispiels, wobei eine Halbleitervorrichtung ge
mäß der vorliegenden Erfindung auf einen MOS-Transistor an
gewandt ist.
Auf einem N-Siliziumsubstrat 1 sind eine SiGe-Abstands
schicht 2 und eine Kanalsiliziumschicht 3 aufeinanderfol
gend unter Verwendung einer Tieftemperatur-Epitaxiewachs
tumstechnik aufgebracht. Ein Gateoxidfilm 6 mit einer vor
gegebenen Dicke wird auf der Oberfläche der Kanalsilizium
schicht 3 ausgebildet, und eine Gateelektrode 7 mit vorge
gebener Form wird auf diesem Gateoxidfilm 6 ausgebildet.
Desweiteren wird eine Source-Drain-Bereich 8, der eine Dif
fusionsschicht ist, durch Ionenimplantation in der Kanalsi
liziumschicht 3 ausgebildet, wodurch ein MOS-Transistor ge
bildet wird. Die Dicke der Kanalsiliziumschicht 3 beträgt
beispielsweise 10 bis 100 nm, und die Dicke der SiGe-Ab
standsschicht 2 beträgt beispielsweise 10 bis 100 nm, und
der Germaniumgehalt in der SiGe-Abstandsschicht 2 beträgt
beispielsweise 10%. Wenn die Temperatur der Wärmebehandlung
in dem Herstellungsprozeß, nachdem die SiGe-Abstandsschicht
2 ausgebildet wird, höher ist als 800°C, beträgt, um die
Beanspruchung der SiGe-Schicht zu erhalten, vorzugsweise
die Dicke der Abstandsschicht weniger als 100 nm, und der
Gehalt von Ge ist geringer als 15%.
Fig. 5 ist ein Graph zur Erläuterung des Ergebnisses des
Vergleichs zwischen den Beziehungen der Borkonzentration
und der Bordiffusionsdosis, wobei der Gehalt von Ge 15% und
0% beträgt, wenn die Temperatur der Wärmebehandlung 850°C
beträgt. Wie aus Fig. 5 ersichtlich ist, zeigt sich eine
geringere Diffusionsdosis, wenn der Gehalt von Ge 15% be
trägt, und selbst wenn die Borkonzentration ansteigt,
steigt die Diffusionsdosis nicht scharf an.
Da in einer Halbleitervorrichtung mit dem oben beschriebe
nen Aufbau die SiGe-Abstandsschicht 2 auf eine Dicke von 10
bis 100 nm unter der Kanalsiliziumschicht 3 gebracht wird,
selbst wenn Wärmebehandlung in dem Prozeß der Herstellung
durchgeführt wird, nachdem der Source-Drain-Bereich 8 in
der Kanalsiliziumschicht 3 beispielsweise bei einer Tempe
ratur von 800 bis 900°C für näherungsweise 30 min durchge
führt wird, wird die Diffusion des Störstoffs in der Tie
fenrichtung unterdrückt, und ein niedriger Übergang kann
ausgebildet werden. Insbesondere hat bei der erfindungsge
mäßen Halbleitervorrichtung der Source-Drain-Bereich 8 eine
sehr geringe Tiefe von 10 bis 100 nm, was im wesentlichen
gleich der Dicke der Kanalsiliziumschicht 3 ist.
Es soll hier festgestellt werden, daß während die oben be
schriebene Halbleitervorrichtung ein Aufbau eines P-Kanal-
MOS-Transistors hat, der Aufbau nicht darauf beschränkt
ist, und der eines N-Kanal-MOS-Transistors oder eines CMOS-
Transistors sein kann.
Im Folgenden wird ein Verfahren der Herstellung der obenge
nannten Halbleitervorrichtung im Detail beschrieben. Hier
wird ein Verfahren der Herstellung eines P-Kanal-MOS-Tran
sistors beschrieben.
Die Fig. 6a und 6d sind Schnittdarstellungen unter
schiedlicher Schritte der Herstellung der Halbleitervor
richtung, die in Fig. 4 dargestellt ist.
Zunächst werden die (undotierte) SiGe-Abstandsschicht 2,
die keinen Störstoff enthält, und die Kanalsiliziumschicht
3 aufeinanderfolgend auf der Oberfläche des N-Siliziumsub
strats 1 aufgewachsen, wie in Fig. 6(a) dargestellt ist,
wobei ein Tieftemperatur-Epitaxie-Wachstumsverfahren einge
setzt wird. Die SiGe-Abstandsschicht 2 wird beispielsweise
mit Bedingungen bei einer Temperatur von 500 bis 700°C,
GeH4-Gas mit 0,5 bis 1,0 sccm und Disilangas von 0,5 bis 1
sccm aufgebracht. Desweiteren wird die Kanalsiliziumschicht
3 aufgewachsen, beispielsweise bei einer Temperatur von
500° bis 700°C, mit Disilangas von 0,5 bis 1 sccm und ei
ner Borkonzentration von 1 × 1018 cm-3 oder weniger (vor
zugsweise 1 × 1018 bis 1 × 1015 cm-3).
Anschließend wird die N-Kanalstopperschicht 4 ausgebildet,
und eine Isolierung 5, in der ein Isolierfilm, beispiels
weise ein Oxidfilm, in einer Nut von 0,5 bis 1 µm Tiefe
versenkt ist, wird ausgebildet, wie in Fig. 6(b) darge
stellt ist, durch ein bekanntes Ionenimplantationsverfahren
und ein bekanntes Nutenisolationsausbildungsverfahren.
Diese Isolierung 5 kann alternativ durch ein bekanntes Se
lektivoxidationsverfahren geschaffen werden. Oder die SiGe-
Abstandsschicht 2 und die Kanalsiliziumschicht 3, die oben
beschrieben wurden, können aufeinanderfolgend aufgewachsen
werden, nachdem die Isolierung 5 auf dem Substrat 1 auf der
freiliegenden Oberfläche des Substrats in einem geplanten
Transistorbildungsbereich ausgebildet ist, und zwar unter
Verwendung einer selektiven Epitaxiewachstumsmethode (siehe
Fig. 7(a)).
Es soll hier festgestellt werden, daß bei dem vorliegenden
Ausführungsbeispiel die Schwellspannungssteuerung des MOS-
Transistors mit der Kanalsiliziumschicht 3, die einen Stör
stoff enthält, durchgeführt wird. Diese Kanalsilizium
schicht 3 kann alternativ durch Einbringen eines Störstof
fes durch Ionenimplantation ausgebildet werden, nachdem ein
undotierter Siliziumfilm, der keine Störstoffe enthält,
aufgewachsen ist.
Nachdem die Kanalstopperschicht 4 und die Isolation 5 aus
gebildet wurden, wird der Gateoxidfilm 6 mit 5 bis 15 nm
Dicke in einem Teil ausgebildet, der einen aktiven Bereich
des MOS-Transistors ausmacht, wie in Fig. 6(c) dargestellt
ist. Desweiteren wird nach der Ionenimplantation zur Ein
stellung der Schwellspannung des MOS-Transistors ein poly
kristalliner Siliziumfilm von 200 nm Dicke unter Verwendung
eines bekannten CVD-Verfahrens abgeschieden, und ein N-
Störstoff wie Phosphor wird unter Verwendung thermischer
Diffusion oder Ionenimplantation eingebracht, wonach der
polykristalline Siliziumfilm durch Fotoätzen zur Ausbildung
der Gateelektrode 7 bearbeitet wird. Hier kann der polykri
stalline Siliziumfilm durch einen Polyzidfilm ersetzt wer
den, der ein zusammengesetzter Film eines Metallsilizid
films und eines polykristallinen Siliziumfilms ist. Oder
die Einbringung des Störstoffs in den polykristallinen Si
liziumfilm kann auch als Ionenimplantation zur Ausbildung
eines Source-Drain-Bereiches dienen, der im folgenden be
schrieben werden wird.
Nachdem die Gateelektrode 7 ausgebildet ist, werden P-Stör
stoffionen von Bor, BF2 od. dgl. mit einer Implantationsdo
sis von 1 × 1015 bis 1 × 1016 cm-2 mit einer Implantations
energie von 1 bis 10 keV unter Verwendung der Gateelektrode
7 als Maske für die Ionenimplantation ausgebildet, und dann
wird in einer Stickstoffatmosphäre bei einer Temperatur um
900°C zur Ausbildung des P-Source-Drain-Bereichs 8 ein Tem
pern durchgeführt. Durch die oben beschriebenen Schritte
wird ein Aufbau gebildet, der in der Schnittdarstellung der
Fig. 6(c) dargestellt ist. Es soll festgestellt werden,
daß der Source-Drain-Bereich 8 alternativ durch Einbringen
des Störstoffs des Source-Drain in die Siliziumschicht 14
oder der polykristallinen Siliziumschicht ausgebildet wer
den kann, nachdem die Siliziumschicht 14 oder der polykri
stalline Siliziumfilm in einem geplanten Source-Drain-Aus
bildungsbereich unter Verwendung eines selektiven Epitaxie-
Wachstumsverfahrens ausgebildet wurde, und anschließende
Tempern in einer Stickstoffatmosphäre, um den Störstoff in
der Kanalsiliziumschicht 3 zu diffundieren.
Bezugnehmend auf die Fig. 7(b) bezeichnet die Bezugsziffer
9 einen Seitenwandungs-Isolierfilm. Der Einsatz dieses Auf
baus vergrößert die effektive Tiefe des Source-Drain (d. h.
die effektive Tiefe der Source-Drain ist die Summe der Tie
fen der Siliziumschicht 14 und des Source-Drain-Bereichs 8)
und kann weiterhin den Source-Drain-Widerstand vermindern.
Während in dem vorliegenden Äußerungsbeispiel die Source-
Drain-Struktur des MOS-Transistors einen Einzeldrainaufbau
aufweist, kann sie alternativ eine LDD-Struktur aufweisen
("lightly doped dram", leicht dotiertes Drain). Die LDD-
Struktur bedeutet eine Struktur, bei der die Störstoffkon
zentrationen der Endbereiche der Source- und Drainbereiche
niedrig eingestellt sind, um elektrische Felder, die zwi
schen der Source und dem Gate und zwischen dem Drain und
dem Gate erzeugt werden, zu mäßigen.
Nachdem der Source-Drain-Bereich 8 mit einer Störstoffkon
zentration von näherungsweise 1 × 1018 bis 1 × 1020 cm-3
gebildet ist, werden ein Oxidfilm 10 von 50 bis 100 nm
Dicke und ein Borsilikatglas (BPSG) 11 von 500 bis 600 nm
Dicke aufeinanderfolgend durch ein bekanntes CVD-Verfahren
abgeschieden, und anschließend, nachdem ein Zwischen
schicht-Isolierfilm ausgebildet wurde, wird ein Tempern in
einer Stickstoffatmosphäre bei 850 bis 950°C durchgeführt,
wonach ein Kontaktloch 12 und eine Verdrahtung 13 durch be
kannte Herstellungsverfahren zur Vervollständigung der
Schnittdarstellung der Fig. 6(d) ausgebildet werden.
In der Halbleitervorrichtung des ersten Ausführungsbei
spiels, die sich auf den oben beschriebenen MOS-Transistor
bezieht, kann durch Vorsehen einer Siliziumschicht, die
Germanium enthält, unter einer Siliziumschicht, in der eine
Source-Drain-Diffusionsschicht erzeugt wird, die eine Stör
stoffkonzentration enthält, eine sehr flache Diffusions
schicht erzeugt werden, deren Übergangstiefe kleiner ist
als 0,1 µm. Da desweiteren die Tiefe der Source-Drain-Dif
fusionsschicht vermindert ist, zeigt der Kurzkanal-Effekt
des Transistors eine Verbesserung um etwa 0,05 µm, im Ver
gleich mit einer bekannten Struktur. Da desweiteren die
Verarmungsschicht von der Source-Drain sich in Richtung auf
die Abstandsschichtseite erstreckt, wobei die Dicke der un
dotierten SiGe-Abstandsschicht, die keinen Störstoff ent
hält, 100 nm beträgt, kann die Source-Drain-Übergangskapa
zität um etwa 10 bis 30% im Vergleich mit der konventionel
len Struktur vermindert werden.
Fig. 8 ist eine Schnittdarstellung eines Aufbaus eines
zweiten Ausführungsbeispiels, wobei eine Halbleitervorrich
tung gemäß der Erfindung auf einen NPN-Bipolartransistor
angewandt wurde.
Bezugnehmend auf Fig. 8 bezeichnet die Bezugsziffer 21 ein
P-Siliziumsubstrat, 22 bezeichnet eine hochkonzentrierte N-
Versenkungsschicht, 23 ist eine Si-Kollektorschicht (N-Epi
taxieschicht), 27 ist eine SiGe-Abstandsschicht, die einen
N-Störstoff enthält, 28 ist eine P-Si-Basisschicht (intrin
sische Siliziumbasisschicht), die auf der SiGe-Abstands
schicht 27 durch eine selektive Epitaxiewachstumstechnik
aufgewachsen wurde, 33 ist eine N-Emitterdiffusionsschicht,
32 ist eine polykristalline Siliziumschicht zum Ausleiten
des Emitters, und 29 ist eine polykristalline P-Silizium
schicht zum externen Herausleiten der Basis. Die Störstoff
konzentrationsverteilung in der Dickenrichtung und der Ger
maniumgehalt der SiGe-Abstandsschicht 27 der Halbleitervor
richtung, aufgenommen entlang der Linie A-A der Fig. 8,
sind in Fig. 9 dargestellt.
Wie in Fig. 9 dargestellt ist, hat in der Halbleitervor
richtung gemäß der Erfindung die polykristalline N-Silizi
umschicht 32 eine Dicke von 200 bis 300 nm und eine Stör
stoffkonzentration von 1 × 1020 bis 1 × 1021 cm3, und die
N-Emitterdiffusionsschicht 33 hat eine Störstoffkonzentra
tion von beipielsweise 1 × 1020 bis 1 × 1021 cm-3 und eine
Tiefe von 40 bis 50 nm. Die effektive Dicke der P-Si-Basis
schicht (intrinsische Siliziumbasisschicht) 28, die eine
intrinsische Basisregion direkt unter der Emitterdiffusi
onsschicht 33 ist, beträgt 30 bis 70 nm, und die p-Stör
stoffkonzentration der P-Si-Basisschicht (intrinsische Si
liziumbasisschicht) 28 beträgt beispielsweise 1 × 1018 cm-3
oder mehr (vorzugsweise 2 × 1018 bis 1 × 1019 cm-3). Die
Dicke der SiGe-Abstandsschicht 27 beträgt 20 bis 60 nm, und
die N-Störstoffkonzentration der SiGe-Abstandsschicht 27
beträgt beispielsweise 1 × 1017 bis 6 × 1017 cm-3. Die
Dicke der Si-Kollektorschicht 23 beträgt 50 bis 800 nm, und
die N-Störstoffkonzentration der Si-Kollektorschicht 23 be
trägt beispielsweise 1 × 1016 bis 6 × 1016 cm-3. Die Stör
stoffkonzentration der N-Versenkungsschicht 22 beträgt bei
spielsweise 5 × 1019 bis 1 × 1021 cm-3.
Der Gehalt von Germanium in der SiGe-Abstandsschicht 27 be
trägt beispielsweise 15%. Es soll festgestellt werden, daß,
wenn der Germaniumgehalt der SiGe-Abstandsschicht 27 an
steigt, die Diffusionsschicht eines Störstoffs, beispiels
weise Bor, weiter unterdrückt werden kann, aber falls der
Germaniumgehalt 20% übersteigt, kann leicht ein Defekt in
der Basisschicht wegen der Tatsache auftreten, daß Silizium
und Germanium unterschiedliche Gitterkoeffizienten aufwei
sen und folglich die Störstoffdiffusionsdosis demgegenüber
ansteigt. Aufgrunddessen ist vorzugsweise der Gehalt von
Germanium in der SiGe-Abstandsschicht 27 auf weniger als
höchstens 20% eingestellt. Desweiteren ist vorzugsweise der
Gehalt von Germanium auf 10 bis 15% eingestellt, wenn be
rücksichtigt wird, daß nach der Ausbildung der Abstands
schicht eine Wärmebehandlung bei einer hohen Temperatur
durchgeführt wird. Da in diesem Fall ein Defekt leicht auf
treten kann, falls die Schicht mit einer größeren Dicke als
100 nm ausgebildet wird, beträgt vorzugsweise die Dicke der
SiGe-Abstandsschicht 27 10 bis 60 nm.
Fig. 10 zeigt die Beziehung zwischen dem Germaniumgehalt in
der SiGe-Schicht und der kritischen Filmdicke, bei der ein
Defekt auftritt. Wie aus Fig. 10 ersichtlich ist, steigt
die kritische Filmdicke plötzlich an, wenn der Germaniumge
halt unter 5% sinkt.
Während in der Halbleitervorrichtung gemäß diesem Ausfüh
rungsbeispiel Ge in der SiGe-Abstandsschicht 27 gleichför
mig enthalten ist, kann die Konzentrationsverteilung von
Germanium in der SiGe-Abstandsschicht 27 alternativ eine
geneigte Konzentrationsverteilung sein. Beispielsweise kann
die Konzentrationsverteilung auf eine geneigte Konzentrati
onsverteilung eingestellt werden, bei der der Germaniumge
halt an der Basisschichtseite 0% beträgt und der Germanium
gehalt an der Kollektorseite 10% beträgt, wie in Fig. 11
dargestellt ist. Selbst wenn eine Wärmebehandlung bei einer
hohen Temperatur und für eine lange Zeitspanne durchgeführt
wird und der Basisstörstoff in die SiGe-Abstandsschicht 27
diffundiert, bis ein Basisfolgebereich ausgebildet wird,
kann in diesem Fall ein Abfallen der Early-Spannung durch
Verbesserung der Mobilität der Minoritätsträger durch ein
elektrisches Driftfeld in der SiGe-Abstandsschicht 27 ver
hindert werden.
Im folgenden wird ein Verfahren zur Herstellung der Halb
leitervorrichtung mit einem oben beschriebenen Aufbau er
läutert.
Die Fig. 12(a) bis 12(e) sind Schnittdarstellungen zur
Erläuterung unterschiedlicher Stufen in der Produktion der
Halbleitervorrichtung, die in Fig. 8 dargestellt ist.
Zunächst werden eine N-Versenkungsschicht 22 und eine N-Si-
Kollektorschicht (N-Epitaxieschicht) 23 aufeinanderfolgend
über die Gesamtfläche des P-Siliziumsubstrats 21 ausgebil
det, wie in Fig. 12(a) dargestellt ist. Anschließend wird
ein Isolationsoxidfilm 24 mit einer Dicke von 300 bis 600
nm selektiv unter Verwendung eines bekannten Verfahrens
ausgebildet. In diesem Fall wird ein Oxidfilm 26 auf der
Oberfläche der Si-Kollektorschicht (N-Epitaxieschicht) 23
ausgebildet. Anschließend werden Ionenimplantation und eine
nachfolgende Temper-Wärmebehandlung bei oder etwa 900°C
durchgeführt, um eine Kollektorauslaß-Diffusionsschicht 25
zu bilden und sie zur N-Versenkungsschicht 22 zu erstrec
ken.
Nachdem die Kollektorauslaß-Diffusionsschicht 25 ausgebil
det ist, wird der Oxidfilm 26 auf dem Basisbereich durch
ein bekanntes Fotoätzverfahren entfernt, wie in Fig. 12(b)
dargestellt ist. Dann werden unter Verwendung eines selek
tiven Epitaxiewachstumsverfahrens eine SiGe-Abstandsschicht
27 und eine P-Si-Basisschicht (intrinsische Siliziumbasis
schicht) 28 aufeinanderfolgend auf einem Basisbereich aus
gebildet, in dem die Oberfläche der Si-Kollektorschicht (N-
Epitaxieschicht) 23 freiliegt. Die SiGe-Abstandsschicht 27
wird beispielsweise bei einer Temperatur von 500 bis 700°C
mit GeH4-Gas von 0,5 bis 1,0 sccm, Silangas von 0,5 bis 1
sccm und einer N-Störstoffkonzentration von 1 × 1016 bis 6
× 1016 cm-3 aufgewachsen. Falls eine Epitaxietechnik, die
eine Niederdruck-CVD-Technik mit Ultrahochvakuumauslaß ver
wendet, eingesetzt wird, ist es möglich zu bewirken, daß
Germanium mit einem hohen Genauigkeitsgrad in einem Silizi
umfilm enthalten ist. Desweiteren wird eine P-Si-Basis
schicht (intrinsische Siliziumbasisschicht) 28 aufgewach
sen, beispielsweise bei einer Temperatur von 500 bis 700°C,
einem Silangas von 0,5 bis 1 sccm und einer Borkonzentra
tion von 1018 bis 1019 cm-3.
Nachdem die SiGe-Abstandsschicht 27 und die P-Si-Basis
schicht (intrinsische Siliziumbasisschicht) 28 ausgebildet
wurde, werden aufeinanderfolgend eine polykristalline P-Si
liziumschicht 29 von 100 bis 300 nm, die Bor enthält, und
ein Zwischenschichtisolierfilm, beispielsweise ein Oxidfilm
30, mit 100 bis 300 nm Dicke über die gesamte Fläche ausge
bildet, wie in Fig. 12(c) dargestellt ist. Anschließend
werden sie in eine Basisauslaßelektrode 29a mit vorgege
benem Aussehen strukturiert, und ein Seitenwandungsisolier
film 31 mit beispielsweise 100 bis 300 nm Dicke aus einem
Nitridfilm wird durch eine bekannte Technik auf einer End
fläche der Basisauslaßelektrode 29a ausgebildet.
Nachdem der Isolierfilm 31 ausgebildet wurde, wird eine po
lykristalline Siliziumschicht 32, die einen N-Störstoff
enthält, z. B. Arsen, mit einer Dicke von 100 bis 200 nm
ausgebildet, die in Fig. 12(d) dargestellt ist, und dann
unter Einsatz eines Fotoätzverfahrens zur Ausbildung einer
Emitterelektrode 32a strukturiert. Anschließend wird eine
Wärmebehandlung bei 850 bis 950°C durchgeführt, um die
Emitterdiffusionsschicht 33 in der P-Si-Basisschicht
(intrinsische Siliziumbasisschicht) 28 auszubilden. An
schließend wird auch eine externe Basisdiffusionsschicht 34
gleichzeitig ausgebildet.
Nachdem die Emitterdiffusionsschicht 33 und die externe Ba
sisdiffusionsschicht 34 ausgebildet sind, werden ein Zwi
schenschichtisolierfilm 35 und Elektroden 36b, 36c und 36e
durch ein bekanntes Verfahren hergestellt, wie in der Fig.
12(e) dargestellt ist, wodurch ein Bipolartransistor ver
vollständigt wird.
Die SiGe-Abstandsschicht 27 kann von einem undotierten Typ
sein, der keine Störstoff enthält, oder von einem dotierten
Typ, der einen N-Störstoff von 1 × 1016 bis 1 × 1017 cm-3
enthält. Wenn die keinen Störstoff enthaltende SiGe-Ab
standsschicht 27 verwendet wird, ist es möglich, daß sich
eine Verarmungsschicht in einem rückwärts vorgespannten Ba
sis-Kollektor-Übergang erstreckt, und folglich kann die
Durchbruchsspannungseigenschaft zwischen der Basis und dem
Kollektor oder zwischen dem Kollektor und dem Emitter ver
bessert werden. Wenn andererseits eine SiGe-Abstandsschicht
27, die einen N-Störstoff enthält, verwendet wird, kann die
Abschneidefrequenz verbessert werden, da der Kirk-Effekt
(ein Effekt, bei dem die Abschneidefrequenz eine Bipolar
transistors sinkt, wenn der Kollektorstrom des Bipolartran
sistors steigt) in einem Kollektorinjektionsstromzustand
unterdrückt werden kann. Oder die SiGe-Abstandsschicht 27
kann so ausgebildet sein, daß nachdem die undotierte SiGe-
Schicht, die keinen Störstoff enthält, aufgewachsen ist und
eine Emitteröffnung in der undotierten SiGe-Schicht gebil
det ist, wie in Fig. 13 dargestellt ist, Ionen eines N-
Störstoffs, wie beispielsweise Phosphor, in einen Silizium
kollektorbereich direkt unterhalb eines Emitterbereichs
einschließlich der SiGe-Abstandsschicht 27 unter der Bedin
gung implantiert werden, daß die Beschleunigungsenergie 200
bis 300 keV beträgt und die Implantationsdosis 1 × 1012 bis
1 × 1013 cm-2 beträgt, zur Ausbildung eines Sockelkollek
tors 37. Falls dieses Verfahren angewendet wird, wird, da
eine Verarmungsschicht zur Ausdehnung in einem rückwärts
vorgespannten Basiskollektorübergangsbereich auftreten
kann, die parasitäre Kapazität zwischen der Basis und dem
Kollektor reduziert werden, und desweiteren kann der Kirk
effekt, der bei einer hohen Kollektorstromdichte auftritt,
unterdrückt werden.
Da bei der Halbleitervorrichtung des zweiten Ausführungs
beispiels, das auf den Bipolartransistor gerichtet ist,
eine SiGe-Abstandsschicht, die aus einer Germanium enthal
tenden Einkristallsiliziumschicht gebildet ist, zwischen
einem Basisbereich und einem Kollektorbereich vorgesehen
ist und Diffusion eines Basisstörstoffs durch diese SiGe-
Abstandsschicht unterdrückt wird, können eine flache Basis
diffusionsschicht und eine hohe Earlyspannung realisiert
werden. Durch Einstellen der Germaniumkonzentration in der
SiGe-Abstandsschicht derart, daß eine geneigte Verteilung
erzielt wird, wobei sie an der Basisbereichsseite geringer
und an der Kollektorseite höher ist, kann desweiteren die
Earlyspannung weiter verbessert werden. Die Earlyspannung
wird auf 40 bis 60 V durch Anwendung der vorliegenden Er
findung verbessert, während sie bekannterweise bei 20 bis
30 V lag.
Da desweiteren im vorliegenden Ausführungsbeispiel die
SiGe-Abstandsschicht unter der Basisschicht vorhanden ist,
wird, selbst wenn eine Wärmebehandlung durchgeführt wird,
nachdem die Basisschicht ausgebildet ist, die Diffusion des
Basisstörstoffs in das Siliziumsubstrat unterdrückt.
Dementsprechend kann eine schachtelförmige Störstoffkonzen
trationsverteilung, die keinen Fortsetzungsbereich der Ba
sisschicht aufweist, erhalten werden. Dementsprechend ist
die Earlyspannung deutlich verbessert.
Claims (8)
1. Halbleitervorrichtung mit:
einem Halbleitersubstrat (1, 21) eines ersten Leit fähigkeitstyps,
einer Abstands schicht (2, 27), die auf dem Halbleitersubstrat (1, 21) gebildet ist und aus einer Germanium enthaltenden Ein kristall-Siliziumschicht besteht,
einer Siliziumschicht (3, 28), die auf der Ab standsschicht (2, 27) gebildet ist, und Halbleiterbereichen (8, 34) eines zweiten, dem ersten Leitfähigkeitstyps entgegengesetzten Leitfähigkeitstyps, die auf der Abstandsschicht (2, 27) gebildet sind, und die benachbart zur Siliziumschicht (3, 28) an entgegen gesetzten Seiten der Siliziumschicht (3, 28) angeordnet sind.
einem Halbleitersubstrat (1, 21) eines ersten Leit fähigkeitstyps,
einer Abstands schicht (2, 27), die auf dem Halbleitersubstrat (1, 21) gebildet ist und aus einer Germanium enthaltenden Ein kristall-Siliziumschicht besteht,
einer Siliziumschicht (3, 28), die auf der Ab standsschicht (2, 27) gebildet ist, und Halbleiterbereichen (8, 34) eines zweiten, dem ersten Leitfähigkeitstyps entgegengesetzten Leitfähigkeitstyps, die auf der Abstandsschicht (2, 27) gebildet sind, und die benachbart zur Siliziumschicht (3, 28) an entgegen gesetzten Seiten der Siliziumschicht (3, 28) angeordnet sind.
2. Halbleitervorrichtung nach Anspruch 1, in der die
Dotierstoffkonzentration in den Halbleiterbereichen
(8, 34) des zweiten Leitfähigkeitstyps höher ist als die
Dotierstoffkonzentration in der Siliziumschicht (3, 28)
und in der der Gehalt an Germanium in der Abstands
schicht (2, 27) 10 bis 15% beträgt.
3. Halbleitervorrichtung nach Anspruch 1, in der die
Konzentrationsverteilung des Germaniums in der Abstands
schicht (2, 27) eine geneigte Konzentrationsverteilung
ist, bei der die Konzentration auf der Siliziumschicht
seite (3, 28) niedriger ist als auf der Halbleitersub
stratseite (1, 21).
4. Halbleitervorrichtung nach einem der Ansprüche 1
bis 3, in der die Halbleiterbereiche (8) des zweiten
Leitfähigkeitstyps Source- und Drain-Bereiche eines MOS-
Transistors bilden und die Siliziumschicht (3) einen Ka
nalbereich bildet.
5. Halbleitervorrichtung nach einem der Ansprüche 1
bis 3, in der die Halbleiterbereiche (34) des zweiten
Leitfähigkeitstyps einen externen Basisbereich eines Bi
polar-Transistors bilden und die Siliziumschicht (28)
einen intrinsischen Basisbereich eines Bipolar-
Transistors bildet.
6. Verfahren zum Herstellen einer Halbleitervorrich
tung mit den Schritten:
Bilden einer Abstandsschicht (2, 27) auf einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, wo bei die Abstandsschicht (2, 27) aus einer Einkristall- Siliziumschicht, die Germanium enthält, gebildet wird,
Bilden einer Siliziumschicht (3, 28) auf der Ab standsschicht (2, 27),
Implantieren von Ionen eines Dotierstoffes eines zweiten Leitfähigkeitstyps in einen vorbestimmten Be reich der Siliziumschicht (3, 28), um einen Diffusions bereich (8, 34) des Dotierstoffes des zweiten Leitfähig keitstyps zu bilden.
Bilden einer Abstandsschicht (2, 27) auf einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, wo bei die Abstandsschicht (2, 27) aus einer Einkristall- Siliziumschicht, die Germanium enthält, gebildet wird,
Bilden einer Siliziumschicht (3, 28) auf der Ab standsschicht (2, 27),
Implantieren von Ionen eines Dotierstoffes eines zweiten Leitfähigkeitstyps in einen vorbestimmten Be reich der Siliziumschicht (3, 28), um einen Diffusions bereich (8, 34) des Dotierstoffes des zweiten Leitfähig keitstyps zu bilden.
7. Verfahren zur Herstellung einer Halbleitervorrich
tung mit den Schritten:
Bilden einer Abstandsschicht (2), die aus einer Einkristall-Siliziumschicht, die Germanium enthält, ge bildet wird, auf einem Halbleitersubstrat (1) eines er sten Leitfähigkeitstyps,
Bilden einer Siliziumschicht (3) auf der Abstands schicht (2),
Bilden eines Gateoxidfilms (6) einer vorbestimmten Dicke auf einem Abschnitt der Siliziumschicht (3), der einen aktiven Bereich festlegt,
Bilden einer Gateelektrode (7) mit einem vorbe stimmten Muster auf den Gateoxidfilm (6) und
Implantieren von Ionen eines Dotierstoffes eines zweiten Leitfähigkeitstyps, wobei die Gateelektrode (7) als eine Maske für die Ionenimplantation verwendet wird, und Durchführen eines Tempervorgangs in einer Stick stoffatmosphäre einer vorbestimmten Temperatur, um einen Source-Drain-Bereich (8) in der Siliziumschicht (3) zu bilden.
Bilden einer Abstandsschicht (2), die aus einer Einkristall-Siliziumschicht, die Germanium enthält, ge bildet wird, auf einem Halbleitersubstrat (1) eines er sten Leitfähigkeitstyps,
Bilden einer Siliziumschicht (3) auf der Abstands schicht (2),
Bilden eines Gateoxidfilms (6) einer vorbestimmten Dicke auf einem Abschnitt der Siliziumschicht (3), der einen aktiven Bereich festlegt,
Bilden einer Gateelektrode (7) mit einem vorbe stimmten Muster auf den Gateoxidfilm (6) und
Implantieren von Ionen eines Dotierstoffes eines zweiten Leitfähigkeitstyps, wobei die Gateelektrode (7) als eine Maske für die Ionenimplantation verwendet wird, und Durchführen eines Tempervorgangs in einer Stick stoffatmosphäre einer vorbestimmten Temperatur, um einen Source-Drain-Bereich (8) in der Siliziumschicht (3) zu bilden.
8. Verfahren zum Herstellen einer Halbleitervorrich
tung mit den Schritten:
Bilden einer versenkten Schicht (22) eines zweiten Leitfähigkeitstyps auf einem Halbleitersubstrat (21) ei nes ersten Leitfähigkeitstyps,
Bilden einer Kollektorschicht (23) des zweiten Leitfähigkeitstyps auf der versenkten Schicht,
Bilden eines ersten Oxidfilms (26) einer vorbe stimmten Dicke auf der Kollektorschicht (23) des zweiten Leitfähigkeitstyps,
Implantieren von Ionen eines Dotierstoffes des zweiten Leitfähigkeitstyps in einen vorbestimmten Be reich der Kollektorschicht (23) des zweiten Leitfähig keitstyps und Durchführen eines Tempervorgangs in einer Stickstoffatmosphäre mit einer vorbestimmten Temperatur, um einen Diffusionsbereich (25) im vorbestimmten Bereich der Kollektorschicht (23) zu bilden,
Entfernen des Oxidfilms (26) in einem vorbestimmten Bereich,
Bilden einer Abstandsschicht (27), die aus einer Einkristall-Siliziumschicht, die Germanium enthält, be steht, in dem vorbestimmten Bereich auf der Kollektor schicht (23), in dem die Oxidschicht (26) entfernt wor den ist,
Bilden einer intrinsischen Basisschicht (28) die aus Si lizium eines ersten Leitfähigkeitstyps besteht, auf der Abstandsschicht (27),
Bilden einer ersten polykristallinen Silizium schicht (29) des ersten Leitfähigkeitstyps auf der ge samten Fläche,
Bilden eines zweiten Oxidfilms (30) mit einer vor bestimmten Dicke auf der ersten polykristallinen Silizi umschicht (29),
Strukturieren der ersten polykristallinen Silizium schicht (29) des ersten Leitfähigkeitstyps und des zwei ten Oxidfilms (30) in eine vorbestimmte Form, um eine aus Polysilizium bestehende Basiselektrode (29a) zu bil den,
Bilden einer zweiten polykristallinen Silizium schicht (32) einer vorbestimmten Dicke, die einen Do tierstoff des zweiten Leitfähigkeitstyps enthält, über der gesamten Fläche,
Strukturieren der zweiten polykristallinen Silizi umschicht (32) in eine vorbestimmte Form, um eine Emit terelektrode (32a) zu bilden,
Diffundieren eines Dotierstoffes des ersten Leitfä higkeitstyps in vorbestimmte Bereiche der intrinsischen Basisschicht (28), um eine externe Basisdiffusions schicht (34) zu bilden, und
Diffundieren eines Dotierstoffes des zweiten Leit fähigkeitstyps in die intrinsische Basisschicht (28), um eine Emitterdiffusionsschicht (33) in der intrinsischen Basisschicht (28) unterhalb der Emitterelektrode (32a) zu bilden.
Bilden einer versenkten Schicht (22) eines zweiten Leitfähigkeitstyps auf einem Halbleitersubstrat (21) ei nes ersten Leitfähigkeitstyps,
Bilden einer Kollektorschicht (23) des zweiten Leitfähigkeitstyps auf der versenkten Schicht,
Bilden eines ersten Oxidfilms (26) einer vorbe stimmten Dicke auf der Kollektorschicht (23) des zweiten Leitfähigkeitstyps,
Implantieren von Ionen eines Dotierstoffes des zweiten Leitfähigkeitstyps in einen vorbestimmten Be reich der Kollektorschicht (23) des zweiten Leitfähig keitstyps und Durchführen eines Tempervorgangs in einer Stickstoffatmosphäre mit einer vorbestimmten Temperatur, um einen Diffusionsbereich (25) im vorbestimmten Bereich der Kollektorschicht (23) zu bilden,
Entfernen des Oxidfilms (26) in einem vorbestimmten Bereich,
Bilden einer Abstandsschicht (27), die aus einer Einkristall-Siliziumschicht, die Germanium enthält, be steht, in dem vorbestimmten Bereich auf der Kollektor schicht (23), in dem die Oxidschicht (26) entfernt wor den ist,
Bilden einer intrinsischen Basisschicht (28) die aus Si lizium eines ersten Leitfähigkeitstyps besteht, auf der Abstandsschicht (27),
Bilden einer ersten polykristallinen Silizium schicht (29) des ersten Leitfähigkeitstyps auf der ge samten Fläche,
Bilden eines zweiten Oxidfilms (30) mit einer vor bestimmten Dicke auf der ersten polykristallinen Silizi umschicht (29),
Strukturieren der ersten polykristallinen Silizium schicht (29) des ersten Leitfähigkeitstyps und des zwei ten Oxidfilms (30) in eine vorbestimmte Form, um eine aus Polysilizium bestehende Basiselektrode (29a) zu bil den,
Bilden einer zweiten polykristallinen Silizium schicht (32) einer vorbestimmten Dicke, die einen Do tierstoff des zweiten Leitfähigkeitstyps enthält, über der gesamten Fläche,
Strukturieren der zweiten polykristallinen Silizi umschicht (32) in eine vorbestimmte Form, um eine Emit terelektrode (32a) zu bilden,
Diffundieren eines Dotierstoffes des ersten Leitfä higkeitstyps in vorbestimmte Bereiche der intrinsischen Basisschicht (28), um eine externe Basisdiffusions schicht (34) zu bilden, und
Diffundieren eines Dotierstoffes des zweiten Leit fähigkeitstyps in die intrinsische Basisschicht (28), um eine Emitterdiffusionsschicht (33) in der intrinsischen Basisschicht (28) unterhalb der Emitterelektrode (32a) zu bilden.
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Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2988414B2 (ja) * | 1997-02-20 | 1999-12-13 | 日本電気株式会社 | 半導体装置の製造方法 |
JP3949211B2 (ja) | 1997-03-06 | 2007-07-25 | 富士通株式会社 | 半導体装置の製造方法 |
US6274442B1 (en) * | 1998-07-15 | 2001-08-14 | Advanced Micro Devices, Inc. | Transistor having a nitrogen incorporated epitaxially grown gate dielectric and method of making same |
US6251755B1 (en) * | 1999-04-22 | 2001-06-26 | International Business Machines Corporation | High resolution dopant/impurity incorporation in semiconductors via a scanned atomic force probe |
KR100332108B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
US6274894B1 (en) * | 1999-08-17 | 2001-08-14 | Advanced Micro Devices, Inc. | Low-bandgap source and drain formation for short-channel MOS transistors |
US6346453B1 (en) * | 2000-01-27 | 2002-02-12 | Sige Microsystems Inc. | Method of producing a SI-GE base heterojunction bipolar device |
US6563152B2 (en) | 2000-12-29 | 2003-05-13 | Intel Corporation | Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel |
US6674102B2 (en) * | 2001-01-25 | 2004-01-06 | International Business Machines Corporation | Sti pull-down to control SiGe facet growth |
FR2821483B1 (fr) * | 2001-02-28 | 2004-07-09 | St Microelectronics Sa | Procede de fabrication d'un transistor a grille isolee et a architecture du type substrat sur isolant, et transistor correspondant |
KR20030007758A (ko) * | 2001-03-30 | 2003-01-23 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 낮은 온도 Si 및 SiGe 에피택시에서 n-타입오토도핑의 억제 |
CN1255878C (zh) | 2001-04-12 | 2006-05-10 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
JP2003264346A (ja) * | 2002-03-08 | 2003-09-19 | Sanyo Electric Co Ltd | 窒化物系半導体レーザ素子 |
US6690072B2 (en) * | 2002-05-24 | 2004-02-10 | International Business Machines Corporation | Method and structure for ultra-low contact resistance CMOS formed by vertically self-aligned COSI2 on raised source drain Si/SiGe device |
KR100493062B1 (ko) * | 2003-07-05 | 2005-06-02 | 삼성전자주식회사 | 이온 주입에 의해 실리콘-저매니움층을 선택적으로패터닝하는 방법 |
JP2005332993A (ja) * | 2004-05-20 | 2005-12-02 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
US7078722B2 (en) * | 2004-09-20 | 2006-07-18 | International Business Machines Corporation | NFET and PFET devices and methods of fabricating same |
JP5076367B2 (ja) * | 2006-06-07 | 2012-11-21 | ソニー株式会社 | 半導体装置およびその製造方法 |
US8659054B2 (en) * | 2010-10-15 | 2014-02-25 | International Business Machines Corporation | Method and structure for pFET junction profile with SiGe channel |
US11581430B2 (en) * | 2019-08-22 | 2023-02-14 | Globalfoundries U.S. Inc. | Planar transistor device comprising at least one layer of a two-dimensional (2D) material and methods for making such transistor devices |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01241171A (ja) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | 半導体装置及びその製造方法 |
JPH02191341A (ja) * | 1989-01-19 | 1990-07-27 | Oki Electric Ind Co Ltd | Mos形電界効果トランジスタの製造方法 |
US5019882A (en) * | 1989-05-15 | 1991-05-28 | International Business Machines Corporation | Germanium channel silicon MOSFET |
US5242847A (en) * | 1992-07-27 | 1993-09-07 | North Carolina State University At Raleigh | Selective deposition of doped silion-germanium alloy on semiconductor substrate |
US5302841A (en) * | 1990-11-28 | 1994-04-12 | Nec Corporation | Heterojunction bipolar transistor |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4825269A (en) * | 1988-03-04 | 1989-04-25 | Stanford University | Double heterojunction inversion base transistor |
US5633179A (en) * | 1989-12-01 | 1997-05-27 | Kamins; Theodore I. | Method of forming silicon/silicon-germanium heterojunction bipolar transistor |
JPH03280437A (ja) * | 1990-03-29 | 1991-12-11 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH04179234A (ja) * | 1990-11-14 | 1992-06-25 | Tanaka Kikinzoku Kogyo Kk | バンプ形成方法 |
JPH0691249B2 (ja) * | 1991-01-10 | 1994-11-14 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 変調ドープ形misfet及びその製造方法 |
JP2727818B2 (ja) * | 1991-09-17 | 1998-03-18 | 日本電気株式会社 | 半導体装置 |
US5352912A (en) * | 1991-11-13 | 1994-10-04 | International Business Machines Corporation | Graded bandgap single-crystal emitter heterojunction bipolar transistor |
JPH05183160A (ja) * | 1991-12-26 | 1993-07-23 | Toshiba Corp | 半導体装置及びその製造方法 |
US5461243A (en) * | 1993-10-29 | 1995-10-24 | International Business Machines Corporation | Substrate for tensilely strained semiconductor |
-
1995
- 1995-09-29 JP JP7253247A patent/JP2778553B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-19 US US08/716,032 patent/US5955745A/en not_active Expired - Lifetime
- 1996-09-26 DE DE19639697A patent/DE19639697C2/de not_active Expired - Fee Related
-
1999
- 1999-05-14 US US09/312,124 patent/US20010036712A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01241171A (ja) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | 半導体装置及びその製造方法 |
JPH02191341A (ja) * | 1989-01-19 | 1990-07-27 | Oki Electric Ind Co Ltd | Mos形電界効果トランジスタの製造方法 |
US5019882A (en) * | 1989-05-15 | 1991-05-28 | International Business Machines Corporation | Germanium channel silicon MOSFET |
US5302841A (en) * | 1990-11-28 | 1994-04-12 | Nec Corporation | Heterojunction bipolar transistor |
US5242847A (en) * | 1992-07-27 | 1993-09-07 | North Carolina State University At Raleigh | Selective deposition of doped silion-germanium alloy on semiconductor substrate |
Non-Patent Citations (2)
Title |
---|
BURGHARTZ, J.N., et al.: High-Performance Emitter-Up/Down SiGe-HBT's US-Z.: IEEE Electron Device Letters, Vol. 15, No. 9, Sept. 1994, pp. 360-362 * |
HARAME, D.L., et al.: Optimization of SiGe HBT Technology for High Speed Analog and Mixed- Signal Applications, in: IEDM Tech. Dig., 1993, S. 71-74 * |
Also Published As
Publication number | Publication date |
---|---|
US20010036712A1 (en) | 2001-11-01 |
DE19639697A1 (de) | 1997-04-03 |
US5955745A (en) | 1999-09-21 |
JP2778553B2 (ja) | 1998-07-23 |
JPH0997899A (ja) | 1997-04-08 |
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