JP2778553B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Description
【０００１】
【発明の属する技術分野】本発明は、Ｐ型（Ｎ型）半導
体基板上にＮ型（Ｐ型）不純物を含むシリコン層を有す
るバイポーラトランジスタやＭＯＳトランジスタ等の半
導体装置およびその製造方法に関する。
体基板上にＮ型（Ｐ型）不純物を含むシリコン層を有す
るバイポーラトランジスタやＭＯＳトランジスタ等の半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタのゲート長の微細化
にともなって生じる短チャネル効果を改善するために、
拡散層領域であるソース・ドレイン領域の接合深さを浅
くする方法が一般に知られている。従来、拡散層領域の
形成にはイオン注入法が用いられ、ｎ＋拡散層を形成す
る場合には、ヒ素またはリン、ｐ＋拡散層を形成する場
合にはボロンまたはＢＦ2 のイオン注入が行われてい
る。
にともなって生じる短チャネル効果を改善するために、
拡散層領域であるソース・ドレイン領域の接合深さを浅
くする方法が一般に知られている。従来、拡散層領域の
形成にはイオン注入法が用いられ、ｎ＋拡散層を形成す
る場合には、ヒ素またはリン、ｐ＋拡散層を形成する場
合にはボロンまたはＢＦ2 のイオン注入が行われてい
る。
【０００３】接合深さの浅いソース・ドレイン領域を形
成するには、以下に挙げる点が重要となる。
成するには、以下に挙げる点が重要となる。
【０００４】（１）注入エネルギーを低くする。
【０００５】（２）イオン注入された不純物ができるだ
け拡散しないように注入後の製造工程中の熱処理はでき
るだけ低温にする。
け拡散しないように注入後の製造工程中の熱処理はでき
るだけ低温にする。
【０００６】（３）浅い接合を形成する際に障害となる
チャネリング現象を防止する。
チャネリング現象を防止する。
【０００７】ここで、第３の点に挙げたチャネリング現
象とは、不純物イオンがシリコン単結晶に入射したと
き、原子配列の隙間を抜けて深く進入してゆく現象をい
う。このチャネリング現象は特に質量数の小さなイオ
ン、例えばボロンを用いた場合に顕著に見られ、この場
合は低エネルギーでイオン注入を行っても浅いｐ＋拡散
層の形成は非常に困難であった。
象とは、不純物イオンがシリコン単結晶に入射したと
き、原子配列の隙間を抜けて深く進入してゆく現象をい
う。このチャネリング現象は特に質量数の小さなイオ
ン、例えばボロンを用いた場合に顕著に見られ、この場
合は低エネルギーでイオン注入を行っても浅いｐ＋拡散
層の形成は非常に困難であった。
【０００８】このチャネリング現象を防ぐため幾つかの
試みがなされている。例えば、特開平2-191341号公報に
おいては、図１３（ａ）に示すように、トランジスタ形
成領域にＳｉ+ 、Ｇｅ+ などをイオン注入して予め非晶
質領域を形成した後、図１３（ｂ）に示すように、この
非晶質領域中にＢ+（ＢＦ2 + ）をイオン注入してソース
・ドレイン拡散層を形成することにより、ソース・ドレ
イン拡散層を形成する際の縦、横方向へのチャネリング
が防止される旨が述べられている。
試みがなされている。例えば、特開平2-191341号公報に
おいては、図１３（ａ）に示すように、トランジスタ形
成領域にＳｉ+ 、Ｇｅ+ などをイオン注入して予め非晶
質領域を形成した後、図１３（ｂ）に示すように、この
非晶質領域中にＢ+（ＢＦ2 + ）をイオン注入してソース
・ドレイン拡散層を形成することにより、ソース・ドレ
イン拡散層を形成する際の縦、横方向へのチャネリング
が防止される旨が述べられている。
【０００９】一方、シリコンバイポーラトランジスタで
は、従来、ベース拡散層はイオン注入により形成されて
おり、浅いベース拡散層を形成するために注入エネルギ
ーを低加速化する方法や質量数の大きいＢＦ2 イオンな
どを用いる方法が取られている。しかし、これらの方法
を用いた場合においても、前述のＭＯＳトランジスタの
場合と同様にチャネリング現象が生じるため、ベース拡
散層は図１１（ａ）に示すように底面にベース不純物濃
度の低いテール部分ができてしまい、ベース接合深さを
浅くすることは困難であった。
は、従来、ベース拡散層はイオン注入により形成されて
おり、浅いベース拡散層を形成するために注入エネルギ
ーを低加速化する方法や質量数の大きいＢＦ2 イオンな
どを用いる方法が取られている。しかし、これらの方法
を用いた場合においても、前述のＭＯＳトランジスタの
場合と同様にチャネリング現象が生じるため、ベース拡
散層は図１１（ａ）に示すように底面にベース不純物濃
度の低いテール部分ができてしまい、ベース接合深さを
浅くすることは困難であった。
【００１０】なお、近年ＭＢＥ（molecular beam epita
xy：分子線エピタキシャル成長法）技術や真空度の高い
低温ＣＶＤ技術を用いてエピタキシャルベース層を形成
する方法が提案されており、この方法を用いれば図１１
（ｂ）に示すようにベース層のテール部分が小さい、い
わゆる箱型に近い不純物濃度分布が得られる。しかし、
実際はエピタキシャルベース層形成後に行われるエミッ
タ押し込みのための熱処理や製造工程中のその他の熱処
理によってベース不純物がシリコン基板中に拡散してし
まうため、完全にはベースのテール部分を無くすことが
できない。このベース層のテール領域があると、ベース
幅が厚くなり高周波特性が悪化する他、バイポーラトラ
ンジスタのアーリー効果も顕著になり、トランジスタ特
性が劣化する。ここで、アーリー効果とは、コレクタ・
ベース接合が逆バイアスされるにつれて、ベース・コレ
クタ接合の界面の空乏層が広がり、ベース領域長が短く
なるため、中性ベース領域の注入少数キャリアの勾配が
いっそう急峻になり、ベース電流はあまり変わらないが
コレクタ電流が増加する現象をいう。このように、コレ
クタ・ベース接合の逆バイアスを強くするにつれて電流
利得が大きくなる現象が一般にアーリー効果と呼ばれて
いる。この現象については、例えば培風館、菅野卓雄監
修、永田穣編「超高速バイポーラ・デバイス」ｐｐ５８
〜５９に述べられている。
xy：分子線エピタキシャル成長法）技術や真空度の高い
低温ＣＶＤ技術を用いてエピタキシャルベース層を形成
する方法が提案されており、この方法を用いれば図１１
（ｂ）に示すようにベース層のテール部分が小さい、い
わゆる箱型に近い不純物濃度分布が得られる。しかし、
実際はエピタキシャルベース層形成後に行われるエミッ
タ押し込みのための熱処理や製造工程中のその他の熱処
理によってベース不純物がシリコン基板中に拡散してし
まうため、完全にはベースのテール部分を無くすことが
できない。このベース層のテール領域があると、ベース
幅が厚くなり高周波特性が悪化する他、バイポーラトラ
ンジスタのアーリー効果も顕著になり、トランジスタ特
性が劣化する。ここで、アーリー効果とは、コレクタ・
ベース接合が逆バイアスされるにつれて、ベース・コレ
クタ接合の界面の空乏層が広がり、ベース領域長が短く
なるため、中性ベース領域の注入少数キャリアの勾配が
いっそう急峻になり、ベース電流はあまり変わらないが
コレクタ電流が増加する現象をいう。このように、コレ
クタ・ベース接合の逆バイアスを強くするにつれて電流
利得が大きくなる現象が一般にアーリー効果と呼ばれて
いる。この現象については、例えば培風館、菅野卓雄監
修、永田穣編「超高速バイポーラ・デバイス」ｐｐ５８
〜５９に述べられている。
【００１１】図１２に示すように、エミッタに対してコ
レクタをバイアスするにつれて、すなわちコレクタ・ベ
ース間逆バイアス電圧が増大するにつれて、一定のベー
ス電流のもとでコレクタ電流が大きく増加する。アーリ
ー電圧ＶA は、コレクタ電流−コレクタ・エミッタ間電
圧特性の延長線（図中点線）の交点の電圧で定義され
る。このアーリー電圧ＶA の絶対値が大きいほどアーリ
ー効果の影響が少ないと言える。アーリー電圧が低下す
ると、トランジスタの電流・電圧特性において活性領域
の定電流特性が得られなくなるので、回路内で用いられ
ている定電流源の特性が悪化するなどの回路上での不具
合が生じる。
レクタをバイアスするにつれて、すなわちコレクタ・ベ
ース間逆バイアス電圧が増大するにつれて、一定のベー
ス電流のもとでコレクタ電流が大きく増加する。アーリ
ー電圧ＶA は、コレクタ電流−コレクタ・エミッタ間電
圧特性の延長線（図中点線）の交点の電圧で定義され
る。このアーリー電圧ＶA の絶対値が大きいほどアーリ
ー効果の影響が少ないと言える。アーリー電圧が低下す
ると、トランジスタの電流・電圧特性において活性領域
の定電流特性が得られなくなるので、回路内で用いられ
ている定電流源の特性が悪化するなどの回路上での不具
合が生じる。
【００１２】近年、バイポーラトランジスタのアーリー
電圧を向上させるために、文献；「D.L.Harame et al.,
IEDM Tech. Dig.,pp71-74,1993」においては、単結晶シ
リコンより狭い禁制帯を有する材料、例えばシリコンと
ゲルマニウムの混晶（以下、ＳｉＧｅ層と略記）をベー
スとして用いたシリコン系ヘテロ接合バイポーラトラン
ジスタが提案されている。
電圧を向上させるために、文献；「D.L.Harame et al.,
IEDM Tech. Dig.,pp71-74,1993」においては、単結晶シ
リコンより狭い禁制帯を有する材料、例えばシリコンと
ゲルマニウムの混晶（以下、ＳｉＧｅ層と略記）をベー
スとして用いたシリコン系ヘテロ接合バイポーラトラン
ジスタが提案されている。
【００１３】このトランジスタでは、Ｇｅ濃度分布が真
性ベース層中においてはエミッタ領域側が低くコレクタ
側が高いという分布を有する。例えば、エミッタ側はＧ
ｅの含有率が０％のであり、コレクタ側ではＧｅの含有
率が１０〜２５％である傾斜型の濃度分布を有する。こ
のＧｅ濃度の傾斜分布から生じるドリフト電界により少
数キャリアである電子を加速することで、コレクタ・ベ
ース間が逆バイアスされるにつれてベ−ス・コレクタ接
合の空乏層が広がり、実効ベース領域幅が短くなって
も、中性ベース領域の注入少数キャリアの勾配がいっそ
う急峻になるのを抑制し、アーリー電圧の低下を防止す
る。
性ベース層中においてはエミッタ領域側が低くコレクタ
側が高いという分布を有する。例えば、エミッタ側はＧ
ｅの含有率が０％のであり、コレクタ側ではＧｅの含有
率が１０〜２５％である傾斜型の濃度分布を有する。こ
のＧｅ濃度の傾斜分布から生じるドリフト電界により少
数キャリアである電子を加速することで、コレクタ・ベ
ース間が逆バイアスされるにつれてベ−ス・コレクタ接
合の空乏層が広がり、実効ベース領域幅が短くなって
も、中性ベース領域の注入少数キャリアの勾配がいっそ
う急峻になるのを抑制し、アーリー電圧の低下を防止す
る。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＭＯＳトランジスタおよびバイポーラトランジ
スタ等の半導体装置の製造方法には、以下のような課題
がある。
た従来のＭＯＳトランジスタおよびバイポーラトランジ
スタ等の半導体装置の製造方法には、以下のような課題
がある。
【００１５】前述のように、接合深さの浅いソース・ド
レイン領域を形成するには、イオン注入された不純物を
できるだけ拡散しないように、注入後の製造工程中の熱
処理はできるだけ低温にすることが望ましいが、その反
面、不純物イオンを活性化させ、十分なキャリア濃度を
得るためには熱処理はできるだけ高温にすることが望ま
しい。このことから、熱処理温度には自ずから最適な範
囲が存在し、通常は７５０℃〜８５０℃程度の温度で熱
処理が行われる。しかし、このような熱処理温度範囲内
における低温化だけでは、前述のチャネリング現象の影
響により、例えば接合深さが０．１μｍ以下の極めて浅
い拡散層を形成することは非常に難しい。
レイン領域を形成するには、イオン注入された不純物を
できるだけ拡散しないように、注入後の製造工程中の熱
処理はできるだけ低温にすることが望ましいが、その反
面、不純物イオンを活性化させ、十分なキャリア濃度を
得るためには熱処理はできるだけ高温にすることが望ま
しい。このことから、熱処理温度には自ずから最適な範
囲が存在し、通常は７５０℃〜８５０℃程度の温度で熱
処理が行われる。しかし、このような熱処理温度範囲内
における低温化だけでは、前述のチャネリング現象の影
響により、例えば接合深さが０．１μｍ以下の極めて浅
い拡散層を形成することは非常に難しい。
【００１６】特開平2-191341号公報に記載の方法におい
ては、Ｓｉ+ 、Ｇｅ+ などをトランジスタ形成領域にイ
オン注入し、予め非晶質領域を形成することで縦、横方
向へのチャネリングを防止することができるるものの、
非晶質領域を形成することで２次欠陥によるリーク電流
が発生する。このリーク電流を抑制することは、非常に
難しい。なお、同公報には、非晶質領域の深さを大きく
することでリーク電流の増加を防止する方法が述べられ
ている。例えば、注入エネルギーを５０ｋｅＶ、２００
ｋｅＶ、４００ｋｅＶ程度とした３回のイオン注入を行
うことにより、０．５μｍ程度の深さの非結晶領域が得
られる旨が示されている。しかし、この場合には、次の
ような低エネルギー条件（基板表面付近を非晶質化する
条件）における２次欠陥が問題となる。すなわち、４０
０ＫｅＶで０．５μｍ程度の深さに導入された２次欠陥
は拡散層からの距離が十分あるのでリーク電流の原因と
はならないが、５０ＫｅＶで導入された２次欠陥は表面
付近に形成されるためリーク電流が発生しやすくなって
しまう。
ては、Ｓｉ+ 、Ｇｅ+ などをトランジスタ形成領域にイ
オン注入し、予め非晶質領域を形成することで縦、横方
向へのチャネリングを防止することができるるものの、
非晶質領域を形成することで２次欠陥によるリーク電流
が発生する。このリーク電流を抑制することは、非常に
難しい。なお、同公報には、非晶質領域の深さを大きく
することでリーク電流の増加を防止する方法が述べられ
ている。例えば、注入エネルギーを５０ｋｅＶ、２００
ｋｅＶ、４００ｋｅＶ程度とした３回のイオン注入を行
うことにより、０．５μｍ程度の深さの非結晶領域が得
られる旨が示されている。しかし、この場合には、次の
ような低エネルギー条件（基板表面付近を非晶質化する
条件）における２次欠陥が問題となる。すなわち、４０
０ＫｅＶで０．５μｍ程度の深さに導入された２次欠陥
は拡散層からの距離が十分あるのでリーク電流の原因と
はならないが、５０ＫｅＶで導入された２次欠陥は表面
付近に形成されるためリーク電流が発生しやすくなって
しまう。
【００１７】ＭＢＥ技術や低温ＣＶＤ技術を用いてバイ
ポーラトランジスタのエピタキシャルベース層を形成す
る方法においては、ベース層形成後に行われるエミッタ
押し込みの熱処理やその他製造工程中の熱処理によって
ベース不純物がシリコン基板中に拡散してしまい、テー
ル部分の無い完全な箱型不純物濃度分布を実現すること
が難しい。前述したように、ベース層のテール部分があ
ると（すなわち、ベース領域のドーピング濃度がコレク
タ領域のそれに比べて比較的薄いと）、アーリー電圧の
低下が顕著になってしまう。
ポーラトランジスタのエピタキシャルベース層を形成す
る方法においては、ベース層形成後に行われるエミッタ
押し込みの熱処理やその他製造工程中の熱処理によって
ベース不純物がシリコン基板中に拡散してしまい、テー
ル部分の無い完全な箱型不純物濃度分布を実現すること
が難しい。前述したように、ベース層のテール部分があ
ると（すなわち、ベース領域のドーピング濃度がコレク
タ領域のそれに比べて比較的薄いと）、アーリー電圧の
低下が顕著になってしまう。
【００１８】ＳｉＧｅ真性ベース層中のＧｅ濃度分布を
エミッタ領域側が低くコレクタ側が高い傾斜型の濃度分
布とする方法においては、バイポーラトランジスタのア
ーリー電圧を更に向上させようとすると、Ｇｅ濃度傾斜
をより急勾配にする必要がある。Ｇｅ濃度傾斜を急勾配
にすると、ベース層全体に含まれるＧｅ量が多くなって
しまい、この場合にはベース層を薄膜にしないと、高い
ｓｔｒａｉｎ（層の歪）状態を維持できずにベース・コ
レクタ接合界面に欠陥が発生してしまう。例えば、エミ
ッタ側は０％、コレクタ側で３０〜４０％のＧｅの含有
率を有する傾斜型濃度分布とした場合には、ベース層を
例えば５０ｎｍ以下の膜厚にしないと高いｓｔｒａｉｎ
（層の歪）状態を維持できない。このため、高いｓｔｒ
ａｉｎ状態を維持できる膜厚と所定のエミッタ・コレク
タ耐圧を得る最適なベース層膜厚との不一致を生じる。
エミッタ領域側が低くコレクタ側が高い傾斜型の濃度分
布とする方法においては、バイポーラトランジスタのア
ーリー電圧を更に向上させようとすると、Ｇｅ濃度傾斜
をより急勾配にする必要がある。Ｇｅ濃度傾斜を急勾配
にすると、ベース層全体に含まれるＧｅ量が多くなって
しまい、この場合にはベース層を薄膜にしないと、高い
ｓｔｒａｉｎ（層の歪）状態を維持できずにベース・コ
レクタ接合界面に欠陥が発生してしまう。例えば、エミ
ッタ側は０％、コレクタ側で３０〜４０％のＧｅの含有
率を有する傾斜型濃度分布とした場合には、ベース層を
例えば５０ｎｍ以下の膜厚にしないと高いｓｔｒａｉｎ
（層の歪）状態を維持できない。このため、高いｓｔｒ
ａｉｎ状態を維持できる膜厚と所定のエミッタ・コレク
タ耐圧を得る最適なベース層膜厚との不一致を生じる。
【００１９】本発明の目的は、上記各課題を解決し、リ
ーク電流が発生したり、アーリー電圧が低下したりする
ことのない、拡散層深さの浅い半導体装置およびその製
造方法を提供することにある。
ーク電流が発生したり、アーリー電圧が低下したりする
ことのない、拡散層深さの浅い半導体装置およびその製
造方法を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、第１導電型の不純物拡散領
域が形成される第１のシリコン層と、前記第１のシリコ
ン層下側に接して設けられ、前記第１のシリコン層にお
ける不純物の深さ方向の拡散を抑制する、ゲルマニウム
を含む単結晶シリコン層からなるスペーサ層と、前記ス
ペーサ層下側に接して設けられた第２導電型の第２のシ
リコン層とを有し、前記第１導電型の不純物を、前記第
１のシリコン層と前記スペーサ層にのみ拡散したことを
特徴とする半導体装置。
め、本発明の半導体装置は、第１導電型の不純物拡散領
域が形成される第１のシリコン層と、前記第１のシリコ
ン層下側に接して設けられ、前記第１のシリコン層にお
ける不純物の深さ方向の拡散を抑制する、ゲルマニウム
を含む単結晶シリコン層からなるスペーサ層と、前記ス
ペーサ層下側に接して設けられた第２導電型の第２のシ
リコン層とを有し、前記第１導電型の不純物を、前記第
１のシリコン層と前記スペーサ層にのみ拡散したことを
特徴とする半導体装置。
【００２１】上記半導体装置において、前記第１のシリ
コン層に拡散される第１導電型の不純物の濃度が１×１
０18ｃｍ-3以上で、前記スペーサ層のゲルマニウムの含
有率が１０％〜１５％であることが望ましい。
コン層に拡散される第１導電型の不純物の濃度が１×１
０18ｃｍ-3以上で、前記スペーサ層のゲルマニウムの含
有率が１０％〜１５％であることが望ましい。
【００２２】さらに、前記スペーサ層におけるゲルマニ
ウムの濃度分布を、前記第２のシリコン層側より前記第
１のシリコン層側が低い傾斜型濃度分布としてもよい。
ウムの濃度分布を、前記第２のシリコン層側より前記第
１のシリコン層側が低い傾斜型濃度分布としてもよい。
【００２３】上述のいずれかの半導体装置において、前
記第１のシリコン層内にＭＯＳトランジスタのソース・
ドレイン領域が形成され、該ソース・ドレイン領域の下
側に前記スペーサ層が接して設けられている構成として
もよい。さらに、前記第１のシリコン層がバイポーラト
ランジスタの活性ベース層であってもよい。
記第１のシリコン層内にＭＯＳトランジスタのソース・
ドレイン領域が形成され、該ソース・ドレイン領域の下
側に前記スペーサ層が接して設けられている構成として
もよい。さらに、前記第１のシリコン層がバイポーラト
ランジスタの活性ベース層であってもよい。
【００２４】上記目的を達成するため、本発明の半導体
装置の製造方法は、第２のシリコン層上にゲルマニウム
を含む単結晶シリコン層からなるスペーサ層と第１のシ
リコン層を順次形成した後、第１導電型の不純物を、前
記第１のシリコン層と前記スペーサ層のみに拡散する工
程を含むことを特徴とする。
装置の製造方法は、第２のシリコン層上にゲルマニウム
を含む単結晶シリコン層からなるスペーサ層と第１のシ
リコン層を順次形成した後、第１導電型の不純物を、前
記第１のシリコン層と前記スペーサ層のみに拡散する工
程を含むことを特徴とする。
【００２５】また、本発明の半導体装置の製造方法は、
第１のシリコン層内にＭＯＳトランジスタのソース・ド
レイン層が形成される半導体装置の製造方法であって、
第２のシリコン層上にゲルマニウムを含む単結晶シリコ
ン層からなるスペーサ層と第１のシリコン層を順次形成
する第１の工程と、前記第１の工程にて形成された第１
のシリコン層の能動領域となる部分に所定の厚さのゲー
ト酸化膜を形成する第２の工程と、前記第２の工程にて
形成されたゲート酸化膜上に、所定のパターンのゲート
電極を形成する第３の工程と、前記第３の工程にて形成
されたゲート電極をイオン注入のマスクとして第１の導
電型の不純物イオンをイオン注入し、所定温度の窒素雰
囲気中でアニールすることにより前記シリコン層にソー
ス・ドレイン領域を形成する第４の工程と、を含むこと
を特徴とする。
第１のシリコン層内にＭＯＳトランジスタのソース・ド
レイン層が形成される半導体装置の製造方法であって、
第２のシリコン層上にゲルマニウムを含む単結晶シリコ
ン層からなるスペーサ層と第１のシリコン層を順次形成
する第１の工程と、前記第１の工程にて形成された第１
のシリコン層の能動領域となる部分に所定の厚さのゲー
ト酸化膜を形成する第２の工程と、前記第２の工程にて
形成されたゲート酸化膜上に、所定のパターンのゲート
電極を形成する第３の工程と、前記第３の工程にて形成
されたゲート電極をイオン注入のマスクとして第１の導
電型の不純物イオンをイオン注入し、所定温度の窒素雰
囲気中でアニールすることにより前記シリコン層にソー
ス・ドレイン領域を形成する第４の工程と、を含むこと
を特徴とする。
【００２６】また、本発明の半導体装置の製造方法は、
第１のシリコン層がバイポーラトランジスタの活性ベー
ス層である半導体装置の製造方法であって、第２のシリ
コン層上に第１導電型埋め込み層および第１導電型コレ
クタ層を順次形成する第１の工程と、前記第１の工程に
て形成された第１導電型コレクタ層に所定の厚さの第１
の酸化膜を形成し、該第１導電型コレクタ層内の所定領
域に第１導電型不純物イオンをイオン注入し、所定温度
の窒素雰囲気中でアニールすることによりコレクタ引き
出し拡散層を形成する第２の工程と、前記第２の工程に
て形成された第１の酸化膜のうちベース領域上の酸化膜
を除去し、第１導電型コレクタ層の表面が露出したベー
ス領域上に、ゲルマニウムを含む単結晶シリコン層から
なるスペーサ層とシリコン層を順次形成する第３の工程
と、前記第３の工程の後、第２導電型多結晶シリコン層
と所定の厚さの第２の酸化膜を順次全面に形成し、これ
らを所定形状にパターニングしてベース引き出し電極を
形成する第４の工程と、前記第４の工程の後、第１導電
型の不純物を含む所定の厚さの多結晶シリコン層を全面
に形成し、これを所定形状にパターニングしてエミッタ
電極を形成する第５の工程と、前記第５の工程の後、前
記シリコン層に第２導電型の不純物を拡散させて外部ベ
ース拡散層を形成し、かつ、第１導電型の不純物を拡散
させて活性ベース層中にエミッタ拡散層を形成する第６
の工程と、を有することを特徴とする。
第１のシリコン層がバイポーラトランジスタの活性ベー
ス層である半導体装置の製造方法であって、第２のシリ
コン層上に第１導電型埋め込み層および第１導電型コレ
クタ層を順次形成する第１の工程と、前記第１の工程に
て形成された第１導電型コレクタ層に所定の厚さの第１
の酸化膜を形成し、該第１導電型コレクタ層内の所定領
域に第１導電型不純物イオンをイオン注入し、所定温度
の窒素雰囲気中でアニールすることによりコレクタ引き
出し拡散層を形成する第２の工程と、前記第２の工程に
て形成された第１の酸化膜のうちベース領域上の酸化膜
を除去し、第１導電型コレクタ層の表面が露出したベー
ス領域上に、ゲルマニウムを含む単結晶シリコン層から
なるスペーサ層とシリコン層を順次形成する第３の工程
と、前記第３の工程の後、第２導電型多結晶シリコン層
と所定の厚さの第２の酸化膜を順次全面に形成し、これ
らを所定形状にパターニングしてベース引き出し電極を
形成する第４の工程と、前記第４の工程の後、第１導電
型の不純物を含む所定の厚さの多結晶シリコン層を全面
に形成し、これを所定形状にパターニングしてエミッタ
電極を形成する第５の工程と、前記第５の工程の後、前
記シリコン層に第２導電型の不純物を拡散させて外部ベ
ース拡散層を形成し、かつ、第１導電型の不純物を拡散
させて活性ベース層中にエミッタ拡散層を形成する第６
の工程と、を有することを特徴とする。
【００２７】＜作用＞ 上記のように構成される本発明の半導体装置および製造
方法では、第１のシリコン層下にゲルマニウムを含むス
ペーサ層が設けられているので、第１のシリコン層中に
第１導電型の不純物拡散領域を形成する場合、その第１
導電型の不純物がチャネル現象等によりスペーサ層ある
いはその層下の第２導電型の第２のシリコン層に拡散さ
れることはなく、深さ方向の拡散がスペーサ層により制
限される。この理由は、第１に、ＳｉＧｅスペーサ層に
はＧｅは少量含まれ、Ｇｅ原子とＳｉ原子との格子定数
の違いから歪みを生じているため、チャネリングしにく
くなる。第２には、後述するようにＳｉＧｅスペーサ層
中の不純物の拡散速度が小さいためである。したがっ
て、拡散層の深さは、スペーサ層上に形成された第１の
シリコン層の膜厚とほぼ同じものとなる。また、本発明
では、従来のように非結晶領域を形成する必要はないの
で、リーク電流が発生することはなく、さらには、ベー
ス層形成後に行われるエミッタ押し込みの熱処理やその
他の製造工程中の熱処理によって不純物がスペーサ層に
より制限される領域より深い領域に拡散されることはな
いので、アーリー電圧が低下することもない。
方法では、第１のシリコン層下にゲルマニウムを含むス
ペーサ層が設けられているので、第１のシリコン層中に
第１導電型の不純物拡散領域を形成する場合、その第１
導電型の不純物がチャネル現象等によりスペーサ層ある
いはその層下の第２導電型の第２のシリコン層に拡散さ
れることはなく、深さ方向の拡散がスペーサ層により制
限される。この理由は、第１に、ＳｉＧｅスペーサ層に
はＧｅは少量含まれ、Ｇｅ原子とＳｉ原子との格子定数
の違いから歪みを生じているため、チャネリングしにく
くなる。第２には、後述するようにＳｉＧｅスペーサ層
中の不純物の拡散速度が小さいためである。したがっ
て、拡散層の深さは、スペーサ層上に形成された第１の
シリコン層の膜厚とほぼ同じものとなる。また、本発明
では、従来のように非結晶領域を形成する必要はないの
で、リーク電流が発生することはなく、さらには、ベー
ス層形成後に行われるエミッタ押し込みの熱処理やその
他の製造工程中の熱処理によって不純物がスペーサ層に
より制限される領域より深い領域に拡散されることはな
いので、アーリー電圧が低下することもない。
【００２８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２９】＜第１実施例＞図１は、本発明の半導体装
置をＭＯＳトランジスタに適用した第１の実施例の断面
構造図である。
置をＭＯＳトランジスタに適用した第１の実施例の断面
構造図である。
【００３０】Ｎ型シリコン基板１上に、低温エピタキシ
ャル成長技術を用いてＳｉＧｅスペーサ層２およびチャ
ネルシリコン層３が順次形成されている。チャネルシリ
コン層３の表面には、所定の厚さのゲート酸化膜６が形
成されており、このゲート酸化膜６上には所定形状のゲ
ート電極７が形成されている。また、チャネルシリコン
層３中には拡散層であるソース・ドレイン領域８がイオ
ン注入により形成されており、これによりＭＯＳトラン
ジスタを構成している。チャネルシリコン層３の厚さ
は、例えば１０〜１００ｎｍで、ＳｉＧｅスペーサ層２
が厚さは例えば１０〜１００ｎｍで、ゲルマニウム含有
率は例えば１０％である。ＳｉＧｅスペーサ層２形成後
の製造工程中の熱処理温度が８００℃よりも高温である
場合は、ＳｉＧｅ層の歪（ｓｔｒａｉｎ）を維持するた
め、スペーサ層の厚さは１００ｎｍよりも薄く、Ｇｅの
含有率は１５％よりも低くすることが望ましい。
ャル成長技術を用いてＳｉＧｅスペーサ層２およびチャ
ネルシリコン層３が順次形成されている。チャネルシリ
コン層３の表面には、所定の厚さのゲート酸化膜６が形
成されており、このゲート酸化膜６上には所定形状のゲ
ート電極７が形成されている。また、チャネルシリコン
層３中には拡散層であるソース・ドレイン領域８がイオ
ン注入により形成されており、これによりＭＯＳトラン
ジスタを構成している。チャネルシリコン層３の厚さ
は、例えば１０〜１００ｎｍで、ＳｉＧｅスペーサ層２
が厚さは例えば１０〜１００ｎｍで、ゲルマニウム含有
率は例えば１０％である。ＳｉＧｅスペーサ層２形成後
の製造工程中の熱処理温度が８００℃よりも高温である
場合は、ＳｉＧｅ層の歪（ｓｔｒａｉｎ）を維持するた
め、スペーサ層の厚さは１００ｎｍよりも薄く、Ｇｅの
含有率は１５％よりも低くすることが望ましい。
【００３１】図２は、ボロン濃度とボロン拡散速度の関
係について、熱処理温度８５０℃においてＧｅの含有率
が１５％のものと０％のものとを比較した結果を示した
グラフである。同図から分かるように、Ｇｅの含有率が
１５％のものほうが拡散速度が遅く、ボロン濃度が高く
なっても拡散速度が急激に速くなることもない。
係について、熱処理温度８５０℃においてＧｅの含有率
が１５％のものと０％のものとを比較した結果を示した
グラフである。同図から分かるように、Ｇｅの含有率が
１５％のものほうが拡散速度が遅く、ボロン濃度が高く
なっても拡散速度が急激に速くなることもない。
【００３２】上述のような構成の半導体装置では、チャ
ネルシリコン層３下にＳｉＧｅスペーサ層２を厚さ１０
〜１００ｎｍに成長させてあるため、チャネルシリコン
層３中にソース・ドレイン領域８を形成後、製造工程中
の熱処理温度が、例えば８００〜９００℃で３０分程度
行われたとしても、不純物の深さ方向の拡散が抑制さ
れ、浅い接合を形成することができる。すなわち、この
半導体装置では、ソース・ドレイン拡散層８の深さはほ
ぼチャネルシリコン層３の厚さとほぼ同じ、１０〜１０
０ｎｍの極めて浅いものとなってる。
ネルシリコン層３下にＳｉＧｅスペーサ層２を厚さ１０
〜１００ｎｍに成長させてあるため、チャネルシリコン
層３中にソース・ドレイン領域８を形成後、製造工程中
の熱処理温度が、例えば８００〜９００℃で３０分程度
行われたとしても、不純物の深さ方向の拡散が抑制さ
れ、浅い接合を形成することができる。すなわち、この
半導体装置では、ソース・ドレイン拡散層８の深さはほ
ぼチャネルシリコン層３の厚さとほぼ同じ、１０〜１０
０ｎｍの極めて浅いものとなってる。
【００３３】なお、上述の半導体装置はｐチャネルＭＯ
Ｓトランジスタの構成であるが、これに限定されるもの
ではなく、ｎチャネルＭＯＳトランジスタまたはＣＭＯ
Ｓトランジスタの構成であってもよい。
Ｓトランジスタの構成であるが、これに限定されるもの
ではなく、ｎチャネルＭＯＳトランジスタまたはＣＭＯ
Ｓトランジスタの構成であってもよい。
【００３４】次に、上述の半導体装置の製造方法につい
て詳しく説明する。ここでは、ｐチャネルＭＯＳトラン
ジスタとして説明する。
て詳しく説明する。ここでは、ｐチャネルＭＯＳトラン
ジスタとして説明する。
【００３５】図３は、図１に示した半導体装置の製造工
程を説明するための図で、（ａ）〜（ｄ）は各工程の状
態図である。
程を説明するための図で、（ａ）〜（ｄ）は各工程の状
態図である。
【００３６】まず、図３（ａ）に示すように、Ｎ型シリ
コン基板１上に低温エピタキシャル成長法を用いて基板
表面に不純物を含まない（アン・ドープ）ＳｉＧｅスペ
ーサ層２とチャネルシリコン層３を順次成長する。Ｓｉ
Ｇｅスペーサ層２は、例えば５００〜７００℃、ＧｅＨ
4 ガス０．５〜１．０ｓｃｃｍ、ジシランガス０．５〜
１ｓｃｃｍの条件で成長する。また、チャネルシリコン
層３は、例えば５００〜７００℃、ジシランガス０．５
〜１ｓｃｃｍ、ボロン濃度１×１０18ｃｍ-3以下（より
望ましくは１×１０18〜１×１０15ｃｍ-3）の条件で成
長する。
コン基板１上に低温エピタキシャル成長法を用いて基板
表面に不純物を含まない（アン・ドープ）ＳｉＧｅスペ
ーサ層２とチャネルシリコン層３を順次成長する。Ｓｉ
Ｇｅスペーサ層２は、例えば５００〜７００℃、ＧｅＨ
4 ガス０．５〜１．０ｓｃｃｍ、ジシランガス０．５〜
１ｓｃｃｍの条件で成長する。また、チャネルシリコン
層３は、例えば５００〜７００℃、ジシランガス０．５
〜１ｓｃｃｍ、ボロン濃度１×１０18ｃｍ-3以下（より
望ましくは１×１０18〜１×１０15ｃｍ-3）の条件で成
長する。
【００３７】続いて、図３（ｂ）に示すように、公知の
イオン注入法および溝分離形成法によりＮ型のチャネル
ストッパー層４と深さ０．５〜１μｍの溝に絶縁膜、例
えば酸化膜を埋設した素子分離５を形成する。この素子
分離５は、公知の選択酸化法により形成してもよい。ま
た、上記ＳｉＧｅスペーサ層２とチャネルシリコン層３
は、基板１上に素子分離５を形成した後、トランジスタ
形成予定領域の露出した基板表面上に選択エピタキシャ
ル成長法を用いて順次成長しても良い（図４（ａ）参
照）。なお、本実施例においては、ＭＯＳトランジスタ
のしきい値電圧制御は不純物を含んだチャネルシリコン
層３で行われるが、チャネルシリコン層３に不純物を含
まないアン・ドープト・シリコン膜を成長後、イオン注
入によって不純物を導入して制御することもできる。
イオン注入法および溝分離形成法によりＮ型のチャネル
ストッパー層４と深さ０．５〜１μｍの溝に絶縁膜、例
えば酸化膜を埋設した素子分離５を形成する。この素子
分離５は、公知の選択酸化法により形成してもよい。ま
た、上記ＳｉＧｅスペーサ層２とチャネルシリコン層３
は、基板１上に素子分離５を形成した後、トランジスタ
形成予定領域の露出した基板表面上に選択エピタキシャ
ル成長法を用いて順次成長しても良い（図４（ａ）参
照）。なお、本実施例においては、ＭＯＳトランジスタ
のしきい値電圧制御は不純物を含んだチャネルシリコン
層３で行われるが、チャネルシリコン層３に不純物を含
まないアン・ドープト・シリコン膜を成長後、イオン注
入によって不純物を導入して制御することもできる。
【００３８】チャネルストッパー層４および素子分離５
が形成されると、続いて、図３（ｃ）に示すように、Ｍ
ＯＳトランジスタの能動領域となる部分に厚さ５〜１５
ｎｍのゲート酸化膜６を形成する。さらに、ＭＯＳトラ
ンジスタのしきい値電圧調整用のイオン注入を行った
後、厚さ２００ｎｍの多結晶シリコン膜を公知のＣＶＤ
法を用いて堆積させ、リン等のＮ型不純物を気相拡散ま
たはイオン注入法等を用いて導入し、フォトエッチング
法により多結晶シリコン膜を加工してゲート電極７を形
成する。ここで、多結晶シリコン膜は金属シリサイド膜
と多結晶シリコン膜の複合膜であるポリサイド膜でもよ
い。また、多結晶シリコン膜への不純物導入は、後述す
るソース・ドレイン領域形成のイオン注入と兼ねること
もできる。
が形成されると、続いて、図３（ｃ）に示すように、Ｍ
ＯＳトランジスタの能動領域となる部分に厚さ５〜１５
ｎｍのゲート酸化膜６を形成する。さらに、ＭＯＳトラ
ンジスタのしきい値電圧調整用のイオン注入を行った
後、厚さ２００ｎｍの多結晶シリコン膜を公知のＣＶＤ
法を用いて堆積させ、リン等のＮ型不純物を気相拡散ま
たはイオン注入法等を用いて導入し、フォトエッチング
法により多結晶シリコン膜を加工してゲート電極７を形
成する。ここで、多結晶シリコン膜は金属シリサイド膜
と多結晶シリコン膜の複合膜であるポリサイド膜でもよ
い。また、多結晶シリコン膜への不純物導入は、後述す
るソース・ドレイン領域形成のイオン注入と兼ねること
もできる。
【００３９】ゲート電極７が形成されると、これをイオ
ン注入のマスクとして注入量１×１０15〜１×１０16ｃ
ｍ-2、注入エネルギー１〜１０ＫｅＶでボロンやＢＦ2
等のＰ型不純物イオンをイオン注入し、９００℃前後の
窒素雰囲気中でアニールすることによりＰ型のソース・
ドレイン領域８を形成する。以上の工程により、図３
（ｃ）の断面図に示される構造が形成される。なお、ソ
ース・ドレイン領域８は、図４（ｂに示すように、ソー
ス・ドレイン形成予定領域に選択エピタキシャル成長法
を用いてシリコン層１４又は多結晶シリコン層を形成
後、該シリコン層１４又は多結晶シリコン層にソースド
レインの不純物を導入し、窒素雰囲気中でアニールする
ことによりチャネルシリコン膜３中に拡散させて形成し
てもよい。図４において、９はサイドウォール絶縁膜で
ある。この構造にすることで、ソース・ドレインの実効
的な深さが増し（すなわち、ソース・ドレインの実効的
深さはシリコン層１４とソース・ドレイン領域８の深さ
の和となり）、ソース・ドレイン抵抗を更に低減するこ
とができる。また、本実施例では、ＭＯＳトランジスタ
のソース・ドレイン構造がシングルドレイン構造のもの
について示したが、ＬＤＤ（Lightly Doped Drain ）構
造であってもよい。ＬＤＤ構造とは、ソース−ゲート間
およびドレイン−ゲート間において発生する電界を緩和
するために、ソースおよびドレイン領域の端部の不純物
濃度を低くしたものをいう。
ン注入のマスクとして注入量１×１０15〜１×１０16ｃ
ｍ-2、注入エネルギー１〜１０ＫｅＶでボロンやＢＦ2
等のＰ型不純物イオンをイオン注入し、９００℃前後の
窒素雰囲気中でアニールすることによりＰ型のソース・
ドレイン領域８を形成する。以上の工程により、図３
（ｃ）の断面図に示される構造が形成される。なお、ソ
ース・ドレイン領域８は、図４（ｂに示すように、ソー
ス・ドレイン形成予定領域に選択エピタキシャル成長法
を用いてシリコン層１４又は多結晶シリコン層を形成
後、該シリコン層１４又は多結晶シリコン層にソースド
レインの不純物を導入し、窒素雰囲気中でアニールする
ことによりチャネルシリコン膜３中に拡散させて形成し
てもよい。図４において、９はサイドウォール絶縁膜で
ある。この構造にすることで、ソース・ドレインの実効
的な深さが増し（すなわち、ソース・ドレインの実効的
深さはシリコン層１４とソース・ドレイン領域８の深さ
の和となり）、ソース・ドレイン抵抗を更に低減するこ
とができる。また、本実施例では、ＭＯＳトランジスタ
のソース・ドレイン構造がシングルドレイン構造のもの
について示したが、ＬＤＤ（Lightly Doped Drain ）構
造であってもよい。ＬＤＤ構造とは、ソース−ゲート間
およびドレイン−ゲート間において発生する電界を緩和
するために、ソースおよびドレイン領域の端部の不純物
濃度を低くしたものをいう。
【００４０】不純物濃度１×１０18〜１×１０20ｃｍ-3
程度のソース・ドレイン領域８が形成されると、続い
て、厚さ５０〜１００ｎｍの酸化膜１０と５００〜６０
０ｎｍのボロンシリケイトガラス（ＢＰＳＧ）１１を順
次公知のＣＶＤ法により堆積し、層間絶縁膜を形成した
後に８５０〜９５０℃の窒素雰囲気中でアニールを行
い、コンタクト孔１２、配線１３を公知の製造方法で形
成し、図３（ｄ）の断面図を完成する。
程度のソース・ドレイン領域８が形成されると、続い
て、厚さ５０〜１００ｎｍの酸化膜１０と５００〜６０
０ｎｍのボロンシリケイトガラス（ＢＰＳＧ）１１を順
次公知のＣＶＤ法により堆積し、層間絶縁膜を形成した
後に８５０〜９５０℃の窒素雰囲気中でアニールを行
い、コンタクト孔１２、配線１３を公知の製造方法で形
成し、図３（ｄ）の断面図を完成する。
【００４１】上述のＭＯＳトランジスタに適用した本発
明の第１の実施例の半導体装置では、不純物濃度の高い
ソース・ドレイン拡散層を形成したシリコン層下にゲル
マニウムを含むシリコン層を設けることにより、接合深
さ０．１μｍ以下の極めて浅い拡散層が形成できる。ま
た、ソース・ドレイン拡散層深さが浅くなったことによ
り、トランジスタの短チャネル効果は従来構造よりも約
０．０５μｍ改善され、加えて、アン・ドープ・ＳｉＧ
ｅスペーサ層の厚さが１００ｎｍのとき、ソース・ドレ
インからの空乏層がスペーサ層側に伸びるため、ソース
・ドレイン接合容量は約１０〜３０％程度、従来構造の
ものよりも低減できる。
明の第１の実施例の半導体装置では、不純物濃度の高い
ソース・ドレイン拡散層を形成したシリコン層下にゲル
マニウムを含むシリコン層を設けることにより、接合深
さ０．１μｍ以下の極めて浅い拡散層が形成できる。ま
た、ソース・ドレイン拡散層深さが浅くなったことによ
り、トランジスタの短チャネル効果は従来構造よりも約
０．０５μｍ改善され、加えて、アン・ドープ・ＳｉＧ
ｅスペーサ層の厚さが１００ｎｍのとき、ソース・ドレ
インからの空乏層がスペーサ層側に伸びるため、ソース
・ドレイン接合容量は約１０〜３０％程度、従来構造の
ものよりも低減できる。
【００４２】＜第２実施例＞図５は、本発明の半導体装
置をＮＰＮ型バイポーラトランジスタに適用した第２の
実施例の断面構造図である。
置をＮＰＮ型バイポーラトランジスタに適用した第２の
実施例の断面構造図である。
【００４３】図５において、２１はＰ型シリコン基板、
２２は高濃度Ｎ型埋込み層、２３はＳｉコレクタ層（Ｎ
型エピタキシャル層）、２７はＮ型不純物を含むＳｉＧ
ｅスペーサ層、２８は選択エピタキシャル成長技術によ
りＳｉＧｅスペーサ層２７上に成長したＰ型Ｓｉベース
層（シリコン真性ベース層）、３３はＮ型のエミッタ拡
散層、３２はエミッタ引き出し用多結晶シリコン層、２
９は外部ベース引き出し用Ｐ型多結晶シリコン層であ
る。図５中のＡ−Ａ断面における半導体装置の深さ方向
における不純物濃度分布およびＳｉＧｅスペーサ層２７
のゲルマニウム含有率を図６に示す。
２２は高濃度Ｎ型埋込み層、２３はＳｉコレクタ層（Ｎ
型エピタキシャル層）、２７はＮ型不純物を含むＳｉＧ
ｅスペーサ層、２８は選択エピタキシャル成長技術によ
りＳｉＧｅスペーサ層２７上に成長したＰ型Ｓｉベース
層（シリコン真性ベース層）、３３はＮ型のエミッタ拡
散層、３２はエミッタ引き出し用多結晶シリコン層、２
９は外部ベース引き出し用Ｐ型多結晶シリコン層であ
る。図５中のＡ−Ａ断面における半導体装置の深さ方向
における不純物濃度分布およびＳｉＧｅスペーサ層２７
のゲルマニウム含有率を図６に示す。
【００４４】図６に示すように、本実施例の半導体装置
では、Ｎ型多結晶シリコン層３２は２００〜３００ｎｍ
の厚さで、その不純物濃度は例えば１×１０20〜１×１
０21ｃｍ-3、Ｎ型のエミッタ拡散層３３の不純物濃度は
例えば１×１０20〜１×１０ 21ｃｍ-3で、その深さは４
０〜５０ｎｍである。エミッタ拡散層３３直下の真性ベ
ース領域であるＰ型Ｓｉベース層（シリコン真性ベース
層）２８の実効厚さは３０〜７０ｎｍで、そのＰ型不純
物濃度は例えば１×１０18ｃｍ-3以上（より望ましくは
２×１０18〜１×１０19ｃｍ-3）である。ＳｉＧｅスペ
ーサ層２７の厚さは２０〜６０ｎｍで、そのＮ型不純物
濃度は例えば１×１０17〜６×１０17ｃｍ-3である。Ｓ
ｉコレクタ層２３の厚さは５０〜８００ｎｍで、そのＮ
型不純物濃度は例えば１×１０16〜６×１０16ｃｍ-3で
ある。高濃度Ｎ型埋込み層２２の不純物濃度は、例えば
５×１０19〜１×１０21ｃｍ-3である。
では、Ｎ型多結晶シリコン層３２は２００〜３００ｎｍ
の厚さで、その不純物濃度は例えば１×１０20〜１×１
０21ｃｍ-3、Ｎ型のエミッタ拡散層３３の不純物濃度は
例えば１×１０20〜１×１０ 21ｃｍ-3で、その深さは４
０〜５０ｎｍである。エミッタ拡散層３３直下の真性ベ
ース領域であるＰ型Ｓｉベース層（シリコン真性ベース
層）２８の実効厚さは３０〜７０ｎｍで、そのＰ型不純
物濃度は例えば１×１０18ｃｍ-3以上（より望ましくは
２×１０18〜１×１０19ｃｍ-3）である。ＳｉＧｅスペ
ーサ層２７の厚さは２０〜６０ｎｍで、そのＮ型不純物
濃度は例えば１×１０17〜６×１０17ｃｍ-3である。Ｓ
ｉコレクタ層２３の厚さは５０〜８００ｎｍで、そのＮ
型不純物濃度は例えば１×１０16〜６×１０16ｃｍ-3で
ある。高濃度Ｎ型埋込み層２２の不純物濃度は、例えば
５×１０19〜１×１０21ｃｍ-3である。
【００４５】上記ＳｉＧｅスペーサ層２７中のゲルマニ
ウムの含有率は、例えば１５％である。なお、ＳｉＧｅ
スペーサ層２７のゲルマニウム含有率が大きいほど不純
物、例えばボロンの拡散量を抑制することができるも
が、ゲルマニウム含有率が２０％を超えると、シリコン
とゲルマニウムの格子定数が違うことに起因してベース
層に欠陥が発生しやすくなり、かえって不純物拡散速度
が速くなってしまうことになる。よって、ＳｉＧｅスペ
ーサ層２７のゲルマニウムの含有率は、高くても２０％
以下にすることが望ましい。また、ゲルマニウム含有率
は、スペーサ層形成後の製造工程中の熱処理温度が高温
で行われることを考慮すると１０〜１５％とすることが
望ましく、この場合には、層を１００ｎｍ以上の厚さに
すると欠陥が発生しやすくなることから、ＳｉＧｅスペ
ーサ層２７の膜厚は１０〜６０ｎｍとすることが望まし
い。図７に、ＳｉＧｅ層中のゲルマニウム含有率と欠陥
が発生する臨界膜厚の関係を示す。同図から判るよう
に、ゲルマニウム含有率が５％以下になると、急激に臨
界膜厚は増加する。
ウムの含有率は、例えば１５％である。なお、ＳｉＧｅ
スペーサ層２７のゲルマニウム含有率が大きいほど不純
物、例えばボロンの拡散量を抑制することができるも
が、ゲルマニウム含有率が２０％を超えると、シリコン
とゲルマニウムの格子定数が違うことに起因してベース
層に欠陥が発生しやすくなり、かえって不純物拡散速度
が速くなってしまうことになる。よって、ＳｉＧｅスペ
ーサ層２７のゲルマニウムの含有率は、高くても２０％
以下にすることが望ましい。また、ゲルマニウム含有率
は、スペーサ層形成後の製造工程中の熱処理温度が高温
で行われることを考慮すると１０〜１５％とすることが
望ましく、この場合には、層を１００ｎｍ以上の厚さに
すると欠陥が発生しやすくなることから、ＳｉＧｅスペ
ーサ層２７の膜厚は１０〜６０ｎｍとすることが望まし
い。図７に、ＳｉＧｅ層中のゲルマニウム含有率と欠陥
が発生する臨界膜厚の関係を示す。同図から判るよう
に、ゲルマニウム含有率が５％以下になると、急激に臨
界膜厚は増加する。
【００４６】本実施例の半導体装置においては、ＳｉＧ
ｅスペーサ層２７中のＧｅが一様に含まれているが、こ
のＳｉＧｅスペーサ層２７のゲルマニウムの濃度分布を
傾斜型濃度分布としてもよい。例えば、図８に示すよう
に、ベース層側のゲルマニウム含有率がが０％、コレク
タ側のゲルマニウム含有率が１０％となるような傾斜型
濃度分布にすることが可能である。この場合、仮に熱処
理が高温で、かつ、長時間のため、ＳｉＧｅスペーサ層
２７部分にベース不純物が拡散しベーステールが形成さ
れても、ＳｉＧｅスペーサ層２７内のドリフト電界によ
り少数キャリアの移動度を向上させることによりアーリ
ー電圧の低下を防止できる。
ｅスペーサ層２７中のＧｅが一様に含まれているが、こ
のＳｉＧｅスペーサ層２７のゲルマニウムの濃度分布を
傾斜型濃度分布としてもよい。例えば、図８に示すよう
に、ベース層側のゲルマニウム含有率がが０％、コレク
タ側のゲルマニウム含有率が１０％となるような傾斜型
濃度分布にすることが可能である。この場合、仮に熱処
理が高温で、かつ、長時間のため、ＳｉＧｅスペーサ層
２７部分にベース不純物が拡散しベーステールが形成さ
れても、ＳｉＧｅスペーサ層２７内のドリフト電界によ
り少数キャリアの移動度を向上させることによりアーリ
ー電圧の低下を防止できる。
【００４７】次に、上述のように構成される半導体装置
の製造方法について説明する。
の製造方法について説明する。
【００４８】図９は図５に示した半導体装置の製造工程
を説明するための図で、（ａ）〜（ｅ）は各工程の状態
図である。
を説明するための図で、（ａ）〜（ｅ）は各工程の状態
図である。
【００４９】まず、図９（ａ）に示すように、Ｐ型シリ
コン基板２１上にＮ型埋め込み層２２およびＮ型Ｓｉコ
レクタ層（Ｎ型エピタキシャル層）２３を順次全面に形
成する。続いて、公知の方法を用いて３００〜６００ｎ
ｍの厚さの素子分離酸化膜２４を選択的に形成する。こ
のとき、Ｎ型Ｓｉコレクタ層（Ｎ型エピタキシャル層）
２３の表面には酸化膜２６が形成されている。そして、
イオン注入法とそれに続く９００℃前後のアニール熱処
理を用い、Ｎ型埋め込み層２２にまで達するようにコレ
クタ引き出し拡散層２５を形成する。
コン基板２１上にＮ型埋め込み層２２およびＮ型Ｓｉコ
レクタ層（Ｎ型エピタキシャル層）２３を順次全面に形
成する。続いて、公知の方法を用いて３００〜６００ｎ
ｍの厚さの素子分離酸化膜２４を選択的に形成する。こ
のとき、Ｎ型Ｓｉコレクタ層（Ｎ型エピタキシャル層）
２３の表面には酸化膜２６が形成されている。そして、
イオン注入法とそれに続く９００℃前後のアニール熱処
理を用い、Ｎ型埋め込み層２２にまで達するようにコレ
クタ引き出し拡散層２５を形成する。
【００５０】コレクタ引き出し拡散層２５が形成される
と、続いて、図９（ｂ）に示すように、公知のフォトエ
ッチング法を用いてベース領域上の酸化膜２６を除去す
る。そして、選択エピタキシャル成長法を用いてＮ型Ｓ
ｉコレクタ層（Ｎ型エピタキシャル層）２３の表面が露
出したベース領域上に、ＳｉＧｅスペーサ層２７とＰ型
Ｓｉベース層（シリコン真性ベース層）２８を順次成長
する。ＳｉＧｅスペーサ層２７は、例えば、５００〜７
００℃、ＧｅＨ4 ガス０．５〜１．０ｓｃｃｍ、ジシラ
ンガス０．５〜１ｓｃｃｍ，Ｎ型不純物濃度１×１０16
〜６×１０16ｃｍ-3の条件で成長する。ゲルマニウムを
シリコン膜中に精度良く含有させることは、超高真空排
気を有する減圧ＣＶＤ技術を用いたエピタキシャル技術
を用いれば容易に形成可能である。また、Ｐ型Ｓｉベー
ス層（シリコン真性ベース層）２８は、例えば５００〜
７００℃、ジシランガス０．５〜１ｓｃｃｍ、ボロン濃
度１０18〜１０19ｃｍ-3の条件で成長する。
と、続いて、図９（ｂ）に示すように、公知のフォトエ
ッチング法を用いてベース領域上の酸化膜２６を除去す
る。そして、選択エピタキシャル成長法を用いてＮ型Ｓ
ｉコレクタ層（Ｎ型エピタキシャル層）２３の表面が露
出したベース領域上に、ＳｉＧｅスペーサ層２７とＰ型
Ｓｉベース層（シリコン真性ベース層）２８を順次成長
する。ＳｉＧｅスペーサ層２７は、例えば、５００〜７
００℃、ＧｅＨ4 ガス０．５〜１．０ｓｃｃｍ、ジシラ
ンガス０．５〜１ｓｃｃｍ，Ｎ型不純物濃度１×１０16
〜６×１０16ｃｍ-3の条件で成長する。ゲルマニウムを
シリコン膜中に精度良く含有させることは、超高真空排
気を有する減圧ＣＶＤ技術を用いたエピタキシャル技術
を用いれば容易に形成可能である。また、Ｐ型Ｓｉベー
ス層（シリコン真性ベース層）２８は、例えば５００〜
７００℃、ジシランガス０．５〜１ｓｃｃｍ、ボロン濃
度１０18〜１０19ｃｍ-3の条件で成長する。
【００５１】ＳｉＧｅスペーサ層２７とＰ型Ｓｉベース
層（シリコン真性ベース層）２８が形成されると、続い
て、図９（ｃ）に示すように、１００〜３００ｎｍの厚
さのボロンを含むＰ型多結晶シリコン層２９と１００〜
３００ｎｍの厚さの層間絶縁膜、例えば酸化膜３０を順
次全面に形成する。そして、これらを所定形状のベース
引き出し電極２９ａにパターニングした後、該ベース引
き出し電極２９ａの端面に、例えば窒化膜１００〜３０
０ｎｍの厚さのサイドウオール絶縁膜３１を公知の技術
により形成する。
層（シリコン真性ベース層）２８が形成されると、続い
て、図９（ｃ）に示すように、１００〜３００ｎｍの厚
さのボロンを含むＰ型多結晶シリコン層２９と１００〜
３００ｎｍの厚さの層間絶縁膜、例えば酸化膜３０を順
次全面に形成する。そして、これらを所定形状のベース
引き出し電極２９ａにパターニングした後、該ベース引
き出し電極２９ａの端面に、例えば窒化膜１００〜３０
０ｎｍの厚さのサイドウオール絶縁膜３１を公知の技術
により形成する。
【００５２】絶縁膜３１が形成されると、続いて、図９
（ｄ）に示すように、Ｎ型不純物、例えばヒ素を含む多
結晶シリコン層３２を１００〜２００ｎｍの厚さ形成し
た後、フォトエッチング法を用いてパターニングし、エ
ミッタ電極３２ａを形成する。そして、８５０〜９５０
℃の熱処理を行い、エミッタ拡散層３３をＰ型Ｓｉベー
ス層（シリコン真性ベース層）２８内に形成する。この
とき、同時に外部ベース拡散層３４も形成される。
（ｄ）に示すように、Ｎ型不純物、例えばヒ素を含む多
結晶シリコン層３２を１００〜２００ｎｍの厚さ形成し
た後、フォトエッチング法を用いてパターニングし、エ
ミッタ電極３２ａを形成する。そして、８５０〜９５０
℃の熱処理を行い、エミッタ拡散層３３をＰ型Ｓｉベー
ス層（シリコン真性ベース層）２８内に形成する。この
とき、同時に外部ベース拡散層３４も形成される。
【００５３】エミッタ拡散層３３および外部ベース拡散
層３４が形成されると、続いて、図９（ｅ）に示すよう
に、公知の方法により層間絶縁膜３５、電極３６ｂ、３
６ｃ、３６ｅの形成を行い、バイポーラトランジスタを
完成する。
層３４が形成されると、続いて、図９（ｅ）に示すよう
に、公知の方法により層間絶縁膜３５、電極３６ｂ、３
６ｃ、３６ｅの形成を行い、バイポーラトランジスタを
完成する。
【００５４】ＳｉＧｅスペーサ層２７は不純物を含まな
いアン・ドープのものか、Ｎ型不純物を１×１０16〜１
×１０17／ｃｍ-3含むものであってもよい。不純物を含
まないＳｉＧｅスペーサ層２７を用いた場合は、逆バイ
アスされたベース・コレクタ接合部において空乏層が伸
びやすくなるので、ベース・コレクタ間耐圧またはコレ
クタ・エミッタ間耐圧を向上できる。一方、Ｎ型不純物
を含むＳｉＧｅスペーサ層２７を用いた場合は、高注入
状態でのカーク効果（バイポーラトランジスタのコレク
タ電流を増していくとしゃ断周波数が減少すること）を
抑制できるので、しゃ断周波数を向上できる。また、Ｓ
ｉＧｅスペーサ層２７は不純物を含まないアン・ドープ
ＳｉＧｅ層を成長し、図１０に示すように、エミッタ開
口部を形成した後、Ｎ型不純物、例えばリンを加速エネ
ルギー２００〜３００ＫｅＶ、注入量１×１０12〜１×
１０13／ｃｍ-2の条件でＳｉＧｅスペーサ層２７を含む
エミッタ領域直下のシリコンコレクタ部にペデスタルコ
レクタ３７を形成してもよい。この方法を用いれば、逆
バイアスされたベース・コレクタ接合部において空乏層
が伸びやすくなるので、ベース・コレクタ間寄生容量を
低減でき、かつ高注入状態でのカーク効果を抑制でき
る。
いアン・ドープのものか、Ｎ型不純物を１×１０16〜１
×１０17／ｃｍ-3含むものであってもよい。不純物を含
まないＳｉＧｅスペーサ層２７を用いた場合は、逆バイ
アスされたベース・コレクタ接合部において空乏層が伸
びやすくなるので、ベース・コレクタ間耐圧またはコレ
クタ・エミッタ間耐圧を向上できる。一方、Ｎ型不純物
を含むＳｉＧｅスペーサ層２７を用いた場合は、高注入
状態でのカーク効果（バイポーラトランジスタのコレク
タ電流を増していくとしゃ断周波数が減少すること）を
抑制できるので、しゃ断周波数を向上できる。また、Ｓ
ｉＧｅスペーサ層２７は不純物を含まないアン・ドープ
ＳｉＧｅ層を成長し、図１０に示すように、エミッタ開
口部を形成した後、Ｎ型不純物、例えばリンを加速エネ
ルギー２００〜３００ＫｅＶ、注入量１×１０12〜１×
１０13／ｃｍ-2の条件でＳｉＧｅスペーサ層２７を含む
エミッタ領域直下のシリコンコレクタ部にペデスタルコ
レクタ３７を形成してもよい。この方法を用いれば、逆
バイアスされたベース・コレクタ接合部において空乏層
が伸びやすくなるので、ベース・コレクタ間寄生容量を
低減でき、かつ高注入状態でのカーク効果を抑制でき
る。
【００５５】以上のように、バイポーラトランジスタに
適用した第２の実施例の半導体装置では、ベース領域と
コレクタ領域の間にゲルマニウムを含む単結晶シリコン
層からなるＳｉＧｅスペーサ層が設けられ、ベース不純
物の拡散がこのＳｉＧｅスペーサ層により抑制されるの
で、浅いベース拡散層で、かつ高いアーリー電圧を実現
できる。また、ＳｉＧｅスペーサ層中のゲルマニウム濃
度をベース領域側が低くコレクタ側が高い傾斜分布にす
ることで更にアーリー電圧を改善できる。アーリー電圧
は、従来２０〜３０Ｖであったものが本発明を適用する
ことにより４０〜６０Ｖに改善される。本実施例では、
ベース層下にＳｉＧｅスペーサ層があるため、ベース層
形成後に熱処理を行ってもベース不純物のシリコン基板
中への拡散が抑制できるため、ベース層のテール部分の
無い箱型ベース不純物濃度分布が得られる。従って、ア
ーリー電圧が大幅に改善される。
適用した第２の実施例の半導体装置では、ベース領域と
コレクタ領域の間にゲルマニウムを含む単結晶シリコン
層からなるＳｉＧｅスペーサ層が設けられ、ベース不純
物の拡散がこのＳｉＧｅスペーサ層により抑制されるの
で、浅いベース拡散層で、かつ高いアーリー電圧を実現
できる。また、ＳｉＧｅスペーサ層中のゲルマニウム濃
度をベース領域側が低くコレクタ側が高い傾斜分布にす
ることで更にアーリー電圧を改善できる。アーリー電圧
は、従来２０〜３０Ｖであったものが本発明を適用する
ことにより４０〜６０Ｖに改善される。本実施例では、
ベース層下にＳｉＧｅスペーサ層があるため、ベース層
形成後に熱処理を行ってもベース不純物のシリコン基板
中への拡散が抑制できるため、ベース層のテール部分の
無い箱型ベース不純物濃度分布が得られる。従って、ア
ーリー電圧が大幅に改善される。
【００５６】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００５７】請求項１〜３に記載のものおよび請求項６
に記載の方法においては、第１導電型の不純物の導入に
より形成される拡散層の深さがスペーサ層により制限さ
れるので、従来にない浅い深さの拡散層を形成すること
ができ、高いアーリー電圧を実現することがきるという
効果がある。これらのうち請求項３に記載のものにおい
ては、さらなるアーリー電圧の改善を図ることができる
という効果がある。
に記載の方法においては、第１導電型の不純物の導入に
より形成される拡散層の深さがスペーサ層により制限さ
れるので、従来にない浅い深さの拡散層を形成すること
ができ、高いアーリー電圧を実現することがきるという
効果がある。これらのうち請求項３に記載のものにおい
ては、さらなるアーリー電圧の改善を図ることができる
という効果がある。
【００５８】請求項４に記載のものおよび請求項７に記
載の方法においては、ソース・ドレイン拡散層深さの極
めて浅い、かつ、ソース・ドレイン接合容量を低減した
ＭＯＳトランジスタを提供することができるという効果
がある。
載の方法においては、ソース・ドレイン拡散層深さの極
めて浅い、かつ、ソース・ドレイン接合容量を低減した
ＭＯＳトランジスタを提供することができるという効果
がある。
【００５９】請求項５に記載のものおよび請求項８に記
載の方法においては、活性ベース層厚が極めて薄く、か
つ、ベース・コレクタ接合容量を低減でき、高いアーリ
ー電圧を実現したバイポーラトランジスタを提供するこ
とができるという効果がある。
載の方法においては、活性ベース層厚が極めて薄く、か
つ、ベース・コレクタ接合容量を低減でき、高いアーリ
ー電圧を実現したバイポーラトランジスタを提供するこ
とができるという効果がある。
【図１】本発明の半導体装置をＭＯＳトランジスタに適
用した第１の実施例の断面構造図である。
用した第１の実施例の断面構造図である。
【図２】Ｇｅの有無によるボロン拡散速度の違いを示す
グラフである。
グラフである。
【図３】図１に示した半導体装置の製造工程を説明する
ための図で、（ａ）〜（ｄ）は各工程の状態図である。
ための図で、（ａ）〜（ｄ）は各工程の状態図である。
【図４】図１に示した半導体装置に関連した他の構造を
説明するための図で、（ａ）はＳｉＧｅスペーサ層とチ
ャネルシリコン層の形成方法が異なる場合のもの、
（ｂ）は、ソース・ドレイン領域の形成方法が異なる場
合のものである。
説明するための図で、（ａ）はＳｉＧｅスペーサ層とチ
ャネルシリコン層の形成方法が異なる場合のもの、
（ｂ）は、ソース・ドレイン領域の形成方法が異なる場
合のものである。
【図５】本発明の半導体装置をバイポーラトランジスタ
に適用した第２の実施例の断面構造図である。
に適用した第２の実施例の断面構造図である。
【図６】図５のＡ−Ａ断面における半導体装置の深さ方
向における不純物濃度分布およびＳｉＧｅスペーサ層の
Ｇｅ含有率を表すグラフである。
向における不純物濃度分布およびＳｉＧｅスペーサ層の
Ｇｅ含有率を表すグラフである。
【図７】ＳｉＧｅスペーサ層中のＧｅ含有率と欠陥の発
生する臨界膜厚の関係を表すグラフである。
生する臨界膜厚の関係を表すグラフである。
【図８】ＳｉＧｅスペーサ層のＧｅ濃度分布が傾斜型で
ある場合の、図５のＡ−Ａ断面における半導体装置の深
さ方向における不純物濃度分布およびＳｉＧｅスペーサ
層のＧｅ含有率を表すグラフである。
ある場合の、図５のＡ−Ａ断面における半導体装置の深
さ方向における不純物濃度分布およびＳｉＧｅスペーサ
層のＧｅ含有率を表すグラフである。
【図９】図５に示した半導体装置の製造工程を説明する
ための図で、（ａ）〜（ｅ）は各工程の状態図である。
ための図で、（ａ）〜（ｅ）は各工程の状態図である。
【図１０】図５に示した半導体装置に関連した他の構造
を説明するための図で、ＳｉＧｅスペーサ層が不純物を
含まないアン・ドープＳｉＧｅ層である場合の構成を示
したものである。
を説明するための図で、ＳｉＧｅスペーサ層が不純物を
含まないアン・ドープＳｉＧｅ層である場合の構成を示
したものである。
【図１１】従来のバイポーラトランジスタベース拡散層
の不純物分布を示すグラフで、（ａ）は注入エネルギー
を低加速化する方法または質量数の大きいイオンを用い
る方法を用いた場合のもの、（ｂ）はＭＢＥ技術または
真空度の高い低温ＣＶＤ技術を用いてエピタキシャルベ
ース層を形成した場合のものを示す。
の不純物分布を示すグラフで、（ａ）は注入エネルギー
を低加速化する方法または質量数の大きいイオンを用い
る方法を用いた場合のもの、（ｂ）はＭＢＥ技術または
真空度の高い低温ＣＶＤ技術を用いてエピタキシャルベ
ース層を形成した場合のものを示す。
【図１２】従来バイポーラトランジスタのコレクタ電流
とコレクタ・エミッタ間電圧特性を表すグラフである。
とコレクタ・エミッタ間電圧特性を表すグラフである。
【図１３】特開平2-191241号公報に記載の半導体装置の
概略構成を示した図で、（ａ）は非晶質領域が形成され
た状態、（ｂ）は非晶質領域にソース・ドレイン拡散層
が形成された状態を示す。
概略構成を示した図で、（ａ）は非晶質領域が形成され
た状態、（ｂ）は非晶質領域にソース・ドレイン拡散層
が形成された状態を示す。
１ Ｎ型シリコン基板 ２、２７ ＳｉＧｅスペーサ層 ３ チャネルシリコン層 ４ チャネルストッパー層 ５ 素子分離 ６ ゲート酸化膜 ７ ゲート電極 ８ ソース・ドレイン領域 ９、３１ サイドウオール絶縁膜 １１ ボロンシリケイトガラス １２ コンタクト孔 １３ 配線 ２１ Ｐ型シリコン基板 ２２ 高濃度Ｎ型埋込み層 ２３ Ｎ型Ｓｉコレクタ層 ２４ 素子分離酸化膜 ２５ コレクタ引き出し拡散層 ２６ 酸化膜 ２８ Ｐ型Ｓｉベース層 ２９ Ｐ型多結晶シリコン層 ２９ａ ベース引き出し電極 ３２ａ エミッタ電極 ３５ 層間絶縁膜 ３３ エミッタＮ型拡散層 ３４ 外部ベース拡散層 ３６ｂ，３６ｃ，３６ｅ 電極
Claims (8)
- 【請求項１】 第１導電型の不純物拡散領域が形成され
る第１のシリコン層と、 前記第１のシリコン層下側に接して設けられ、前記第１
のシリコン層における不純物の深さ方向の拡散を抑制す
る、ゲルマニウムを含む単結晶シリコン層からなるスペ
ーサ層と、 前記スペーサ層下側に接して設けられた第２導電型の第
２のシリコン層とを有し、 前記第１導電型の不純物を、前記第１のシリコン層と前
記スペーサ層にのみ拡散した ことを特徴とする半導体装
置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記第１のシリコン層に拡散される第１導電型の不純物
の濃度が１×１０18ｃｍ-3以上で、前記スペーサ層のゲ
ルマニウムの含有率が１０％〜１５％であることを特徴
とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 前記スペーサ層におけるゲルマニウムの濃度分布が、前
記第２のシリコン層側より前記第１のシリコン層側が低
い傾斜型濃度分布であることを特徴とする半導体装置。 - 【請求項４】 請求項１乃至請求項３のいずれか１項に
記載の半導体装置において、 前記第１のシリコン層内にＭＯＳトランジスタのソース
・ドレイン領域が形成され、該ソース・ドレイン領域の
下側に前記スペーサ層が接して設けられていることを特
徴とする半導体装置。 - 【請求項５】 請求項１乃至請求項３のいずれか１項に
記載の半導体装置において、 前記第１のシリコン層がバイポーラトランジスタの活性
ベース層であることを特徴とする半導体装置。 - 【請求項６】 請求項１に記載の半導体装置の製造方法
であって、第２のシリコン層 上にゲルマニウムを含む単結晶シリコ
ン層からなるスペーサ層と第１のシリコン層を順次形成
した後、第１導電型の不純物を、前記第１のシリコン層
と前記スペーサ層のみに拡散する工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項７】 請求項４に記載の半導体装置の製造方法
であって、第２のシリコン層 上にゲルマニウムを含む単結晶シリコ
ン層からなるスペーサ層と第１のシリコン層を順次形成
する第１の工程と、 前記第１の工程にて形成された第１のシリコン層の能動
領域となる部分に所定の厚さのゲート酸化膜を形成する
第２の工程と、 前記第２の工程にて形成されたゲート酸化膜上に、所定
のパターンのゲート電極を形成する第３の工程と、 前記第３の工程にて形成されたゲート電極をイオン注入
のマスクとして第１の導電型の不純物イオンをイオン注
入し、所定温度の窒素雰囲気中でアニールすることによ
り前記シリコン層にソース・ドレイン領域を形成する第
４の工程と、を含むことを特徴とする半導体装置の製造
方法。 - 【請求項８】 請求項５に記載の半導体装置の製造方法
であって、第２のシリコン層 上に第１導電型埋め込み層および第１
導電型コレクタ層を順次形成する第１の工程と、 前記第１の工程にて形成された第１導電型コレクタ層に
所定の厚さの第１の酸化膜を形成し、該第１導電型コレ
クタ層内の所定領域に第１導電型不純物イオンをイオン
注入し、所定温度の窒素雰囲気中でアニールすることに
よりコレクタ引き出し拡散層を形成する第２の工程と、 前記第２の工程にて形成された第１の酸化膜のうちベー
ス領域上の酸化膜を除去し、第１導電型コレクタ層の表
面が露出したベース領域上に、ゲルマニウムを含む単結
晶シリコン層からなるスペーサ層とシリコン層を順次形
成する第３の工程と、前記第３の工程の後、第２ 導電型多結晶シリコン層と所
定の厚さの第２の酸化膜を順次全面に形成し、これらを
所定形状にパターニングしてベース引き出し電極を形成
する第４の工程と、前記第４の工程の後、第１ 導電型の不純物を含む所定の
厚さの多結晶シリコン層を全面に形成し、これを所定形
状にパターニングしてエミッタ電極を形成する第５の工
程と、前記第５の工程の後、 前記シリコン層に第２導電型の不
純物を拡散させて外部ベース拡散層を形成し、かつ、第
１導電型の不純物を拡散させて活性ベース層中にエミッ
タ拡散層を形成する第６の工程と、を有することを特徴
とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US08/716,032 US5955745A (en) | 1995-09-29 | 1996-09-19 | Semiconductor device having SiGe spacer under an active layer |
| DE19639697A DE19639697C2 (de) | 1995-09-29 | 1996-09-26 | Bipolar- oder MOS-Transistor mit vergrabener Diffusionsbarriere und Herstellungsverfahren dafür |
| US09/312,124 US20010036712A1 (en) | 1995-09-29 | 1999-05-14 | A method of producing a semiconductor device having a source drain region of small junction depth |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253247A JP2778553B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体装置およびその製造方法 |
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Family
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| Application Number | Title | Priority Date | Filing Date |
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| JP7253247A Expired - Fee Related JP2778553B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体装置およびその製造方法 |
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| KR100332108B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
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