JP2624754B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2624754B2 JP2624754B2 JP6737688A JP6737688A JP2624754B2 JP 2624754 B2 JP2624754 B2 JP 2624754B2 JP 6737688 A JP6737688 A JP 6737688A JP 6737688 A JP6737688 A JP 6737688A JP 2624754 B2 JP2624754 B2 JP 2624754B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型電界効果半導体装置に係り、特に従来
よりも高速で、かつ低温動作に適した半導体装置及びそ
の製造方法並びにその動作方法に関する。
よりも高速で、かつ低温動作に適した半導体装置及びそ
の製造方法並びにその動作方法に関する。
従来、SiとSiXGe1-X層のヘテロ接合を用いた高速デバ
イスとしては、アイ・イー・イー・イー，トランザクシ
ヨン オン エレクトロンデバイシズ，イー デイー33
（1986年），第633頁から第638頁（IEEE Trans.on Elec
tron Devices,ED−33,633,1986）において論じられてい
るようなSiGe/Si変調ドーピング電界効果トランジスタ
（MODFET）があつた。
イスとしては、アイ・イー・イー・イー，トランザクシ
ヨン オン エレクトロンデバイシズ，イー デイー33
（1986年），第633頁から第638頁（IEEE Trans.on Elec
tron Devices,ED−33,633,1986）において論じられてい
るようなSiGe/Si変調ドーピング電界効果トランジスタ
（MODFET）があつた。
また、GaAsとAlXGa1-XAs層のヘテロ接合を用いた高速
デバイス構造としては、特開昭56−85871に示されてい
るように、制御グリツド（ゲート）を通しての漏れ電流
を防止すべくAlXGa1-XAs層をシリカSiO2で被覆すること
にした電界効果トランジスタがあつた。
デバイス構造としては、特開昭56−85871に示されてい
るように、制御グリツド（ゲート）を通しての漏れ電流
を防止すべくAlXGa1-XAs層をシリカSiO2で被覆すること
にした電界効果トランジスタがあつた。
上記従来型Si−SiXGe1-X層ヘテロ接合デバイスでは、
変調ドーピング電界効果トランジスタ構造を採つてお
り、ゲート電圧を大きく印加したときにゲート電極を通
して漏れ電流が流れてしまうとの問題があつた。また、
前記した従来型GaAs−AlXGa1-XAs層ヘテロ接合デバイス
（ヘテロ接合型電界効果トランジスタ）では、ゲートを
通しての漏れ電流を防止すべくAlXGa1-XAs層をシリカSi
O2で被覆しているものの、AlXGa1-XAs層とSiO2の熱膨張
係数が大きく異なるので低温に冷却したときに結晶欠
陥、歪が生じやすいとの問題があつた。
変調ドーピング電界効果トランジスタ構造を採つてお
り、ゲート電圧を大きく印加したときにゲート電極を通
して漏れ電流が流れてしまうとの問題があつた。また、
前記した従来型GaAs−AlXGa1-XAs層ヘテロ接合デバイス
（ヘテロ接合型電界効果トランジスタ）では、ゲートを
通しての漏れ電流を防止すべくAlXGa1-XAs層をシリカSi
O2で被覆しているものの、AlXGa1-XAs層とSiO2の熱膨張
係数が大きく異なるので低温に冷却したときに結晶欠
陥、歪が生じやすいとの問題があつた。
本発明の目的は上記従来型変調ドーピング電界効果ト
ランジスタの問題点を解決した、MOS型のヘテロ接合デ
バイス構造を提供することにある。
ランジスタの問題点を解決した、MOS型のヘテロ接合デ
バイス構造を提供することにある。
上記目的は、Si表面にSiとGeとの混晶層を形成した上
にSiO2膜を介してゲート電極を形成することにより達成
される。
にSiO2膜を介してゲート電極を形成することにより達成
される。
本発明はSiXGe1-X層上にSiO2膜を形成し、その上にゲ
ート電極層を形成したもので、ゲート電極を通しての漏
れ電流がなく、従来型Si−SiXGe1-X構造変調ドーピング
電界効果トランジスタの問題点を解決できた。また、Si
XGe1-X層とSiO2層の間の熱膨張係数の差は、AlXGa1-XAs
層とSiO2層の間の同係数差よりも小さいので、特開昭56
−85871に示されているようなSiO2被覆層を有した従来
型ヘテロ接合電界効果トランジスタの問題点であつたSi
O2膜とその下地結晶層間の熱的歪に由来する結晶欠陥の
発生を制限することが出来た。
ート電極層を形成したもので、ゲート電極を通しての漏
れ電流がなく、従来型Si−SiXGe1-X構造変調ドーピング
電界効果トランジスタの問題点を解決できた。また、Si
XGe1-X層とSiO2層の間の熱膨張係数の差は、AlXGa1-XAs
層とSiO2層の間の同係数差よりも小さいので、特開昭56
−85871に示されているようなSiO2被覆層を有した従来
型ヘテロ接合電界効果トランジスタの問題点であつたSi
O2膜とその下地結晶層間の熱的歪に由来する結晶欠陥の
発生を制限することが出来た。
本発明は、第１図に示したごとく、SiXGe1-X層をSi表
面上に形成しその上に絶縁ゲートを形成したもので、第
２図に示したエネルギ準位図から明らかなように、Si−
SiXGe1-X間のポテンシヤル障壁の効果で伝導電子は酸化
膜と半導体界面で散乱されにくくなつた。即ち、半導体
表面を走行するキヤリア移動度が増加し、従来型表面チ
ヤネルMOSトランジスタに比べて動作電流値が向上した
（第３図参照）。また、前記Si−SiXGe1-X間のポテンシ
ヤル障壁は温度によつてあまり変わらず、100K以下の低
温でも有効に作用する。このため従来、高移動度構造の
１つとして提案された埋込チヤネルMOSトランジスタ
が、100K以下の低温動作時に不純物イオンのフリーズア
ウト効果に起因するキンク特性を示したのに対し、本発
明デバイスは該キンクを示さない（第３図参照）との利
点がある。
面上に形成しその上に絶縁ゲートを形成したもので、第
２図に示したエネルギ準位図から明らかなように、Si−
SiXGe1-X間のポテンシヤル障壁の効果で伝導電子は酸化
膜と半導体界面で散乱されにくくなつた。即ち、半導体
表面を走行するキヤリア移動度が増加し、従来型表面チ
ヤネルMOSトランジスタに比べて動作電流値が向上した
（第３図参照）。また、前記Si−SiXGe1-X間のポテンシ
ヤル障壁は温度によつてあまり変わらず、100K以下の低
温でも有効に作用する。このため従来、高移動度構造の
１つとして提案された埋込チヤネルMOSトランジスタ
が、100K以下の低温動作時に不純物イオンのフリーズア
ウト効果に起因するキンク特性を示したのに対し、本発
明デバイスは該キンクを示さない（第３図参照）との利
点がある。
また、本発明構造ではSi−SiXGe1-X間のポテンシヤル
障壁の効果で、伝導素子が酸化膜中のトラツプに捕えら
れたり放出される確率が減り、従来型表面チヤネルMOSF
ETに比べて、1/f雑音が一桁近く低減した（第４図参
照）。
障壁の効果で、伝導素子が酸化膜中のトラツプに捕えら
れたり放出される確率が減り、従来型表面チヤネルMOSF
ETに比べて、1/f雑音が一桁近く低減した（第４図参
照）。
以上の述べたように、本発明は従来型ヘテロ接合電界
効果トランジスタの問題点を解決し、かつ従来型MOSFET
よりも動作速度と雑音特性において優れたMOS型のヘテ
ロ接合デバイスを実現した。
効果トランジスタの問題点を解決し、かつ従来型MOSFET
よりも動作速度と雑音特性において優れたMOS型のヘテ
ロ接合デバイスを実現した。
以下、本発明の第１の実施例を第１図により説明す
る。第１図において、１はｐ型Si基板、２はSiXGe1-X層
であり、分子線エピタキシー（MBE）法,MOCVD法、等に
よつて形成される。MBE法の場合該SiGe層は超高真空中
で清浄なSi分子線とGe分子線とを同時にSi基板に照射し
て形成する。このときの成長温度は450℃〜950℃であ
り、Si及びGeビーム密度は８×1014/cm2・ｓと89×1015
/cm2・ｓの間の値とする。また該SiGe層の厚さは半導体
表面に生じる空乏層の幅以下とする。３は素子分離用溝
型領域で多結晶ポリシリコンよりなる。４はAs,pなどｎ
型不純物を高濃度にドープした拡散層である。５はゲー
ト絶縁膜であるところのSiO2膜であり800℃以下の低温
で、プラズマCVD,プラズマ酸化法などの低温プロセス法
により形成する。該低温プロセスを用いるのは、Ge酸化
物の生成を避けるためである。７はPSG膜、８は配線用
のAl層である。９はチヤネルの横方向拡がりを制限する
ためのチヤネルストツパ層、10,11は前記溝型領域３を
被覆するところのSi酸化膜とSi窒化膜である。
る。第１図において、１はｐ型Si基板、２はSiXGe1-X層
であり、分子線エピタキシー（MBE）法,MOCVD法、等に
よつて形成される。MBE法の場合該SiGe層は超高真空中
で清浄なSi分子線とGe分子線とを同時にSi基板に照射し
て形成する。このときの成長温度は450℃〜950℃であ
り、Si及びGeビーム密度は８×1014/cm2・ｓと89×1015
/cm2・ｓの間の値とする。また該SiGe層の厚さは半導体
表面に生じる空乏層の幅以下とする。３は素子分離用溝
型領域で多結晶ポリシリコンよりなる。４はAs,pなどｎ
型不純物を高濃度にドープした拡散層である。５はゲー
ト絶縁膜であるところのSiO2膜であり800℃以下の低温
で、プラズマCVD,プラズマ酸化法などの低温プロセス法
により形成する。該低温プロセスを用いるのは、Ge酸化
物の生成を避けるためである。７はPSG膜、８は配線用
のAl層である。９はチヤネルの横方向拡がりを制限する
ためのチヤネルストツパ層、10,11は前記溝型領域３を
被覆するところのSi酸化膜とSi窒化膜である。
本実施例によれば、Si基板１とSiXGe1-X層の間にポテ
ンシヤル障壁が形成されるので、伝導素子がSiO2界面で
散乱される確率が低下し高移動度化が図れる。SiとGeの
組成比が1:1であるとき、即ちSiXGe1-Xと表わしたとき
のｘ値が0.5であるときには、役0.2eVの前記ポテンシヤ
ル障壁が実現できた。このときの電流特性を第３図に示
した。電流測定は液体窒素温度（77K）にて、ドレイン
電圧0.1Vにて行なつた。第３図の結果より明らかなよう
に、本発明デバイスでは従来型表面チヤネルデバイスよ
りも電流値が大きく、また従来型埋込チヤネルデバイス
で発生したキンクも現われず、良好な特性が得られた。
また、その雑音特性を測つたところ、1/f雑音が従来型
表面チヤネルデバイスに比べて約１桁低減した。これは
前述のように、伝導電子とSiO2中トラツプとの相互作用
が小さくなつたためと考えられる。
ンシヤル障壁が形成されるので、伝導素子がSiO2界面で
散乱される確率が低下し高移動度化が図れる。SiとGeの
組成比が1:1であるとき、即ちSiXGe1-Xと表わしたとき
のｘ値が0.5であるときには、役0.2eVの前記ポテンシヤ
ル障壁が実現できた。このときの電流特性を第３図に示
した。電流測定は液体窒素温度（77K）にて、ドレイン
電圧0.1Vにて行なつた。第３図の結果より明らかなよう
に、本発明デバイスでは従来型表面チヤネルデバイスよ
りも電流値が大きく、また従来型埋込チヤネルデバイス
で発生したキンクも現われず、良好な特性が得られた。
また、その雑音特性を測つたところ、1/f雑音が従来型
表面チヤネルデバイスに比べて約１桁低減した。これは
前述のように、伝導電子とSiO2中トラツプとの相互作用
が小さくなつたためと考えられる。
本発明の第２の実施例を第５図により説明する。第２
の実施例が第１の実施例と異なるところはｎ型高濃度拡
散層４に隣接して、低濃度ドレイン80を形成している
点、及びアイソレーシヨンにフイールド酸化膜を用いて
いる点にある。従来の高移動度構造の１つである埋込チ
ヤネルMOSFETでは、Si表面に形成したｎ型不純物イオン
インプランテーシヨン層があるため、低濃度ドレインの
濃度プロフアを精度良く作成できないとの問題がある。
本発明ではSiとSiXGe1-X間のポテンシヤル障壁によつて
伝導チヤネルを埋込み型にしているので、該反対導電型
不純物による濃度補償の問題を回避して低濃度ドレイン
を精度良く形成できた。
の実施例が第１の実施例と異なるところはｎ型高濃度拡
散層４に隣接して、低濃度ドレイン80を形成している
点、及びアイソレーシヨンにフイールド酸化膜を用いて
いる点にある。従来の高移動度構造の１つである埋込チ
ヤネルMOSFETでは、Si表面に形成したｎ型不純物イオン
インプランテーシヨン層があるため、低濃度ドレインの
濃度プロフアを精度良く作成できないとの問題がある。
本発明ではSiとSiXGe1-X間のポテンシヤル障壁によつて
伝導チヤネルを埋込み型にしているので、該反対導電型
不純物による濃度補償の問題を回避して低濃度ドレイン
を精度良く形成できた。
また、上記第１、及び第２の実施例では、いずれも従
来のヘテロ接合電界トランジスタの問題点であつたゲー
トを通しての漏れ電流の発生、及びSiO2被覆層とその下
地結晶層間の熱的歪に由来する結晶欠陥の発生を抑止で
きた。
来のヘテロ接合電界トランジスタの問題点であつたゲー
トを通しての漏れ電流の発生、及びSiO2被覆層とその下
地結晶層間の熱的歪に由来する結晶欠陥の発生を抑止で
きた。
本発明によれば、Si表面にSiXGe1-X層を形成した上に
絶縁膜を介してゲート電極を形成したので、従来型Si−
SiXGe1-X構造変調ドーピング電界効果トランジスタの問
題点であつたゲートを通しての漏れ電流の発生を防止で
きた。また、従来型GaAs−AlXGa1-XAsヘテロ接合デバイ
スで、発生したゲートを被覆したSiO2膜とその下地のAl
XGa1-XAs層との間の熱膨張係数の避により生じる熱的歪
の問題を解決した。従つて、本発明は特に熱的歪の大き
くなる低温動作時に、従来型よりも優れた性能を発揮す
る。
絶縁膜を介してゲート電極を形成したので、従来型Si−
SiXGe1-X構造変調ドーピング電界効果トランジスタの問
題点であつたゲートを通しての漏れ電流の発生を防止で
きた。また、従来型GaAs−AlXGa1-XAsヘテロ接合デバイ
スで、発生したゲートを被覆したSiO2膜とその下地のAl
XGa1-XAs層との間の熱膨張係数の避により生じる熱的歪
の問題を解決した。従つて、本発明は特に熱的歪の大き
くなる低温動作時に、従来型よりも優れた性能を発揮す
る。
本発明は、Si−SiXGe1-X間のポテンシヤル障壁の効果
で伝導素子がSi−SiO2界面で散乱される確率を減じてお
り、その結果MOSトラジスタの高移動度化を実現した。
また従来の代表的高移動度構造である埋め込みチヤネル
MOSFETが100K以下の低温動作時にキンクを生じるとの問
題があつたのに対し、本発明では該低温動作時の問題点
がない。従つて、本発明は特に低温動作に適している。
さらに本発明は従来型表面チヤネルMOSFETに比べて1/f
雑音も大幅に低減した。
で伝導素子がSi−SiO2界面で散乱される確率を減じてお
り、その結果MOSトラジスタの高移動度化を実現した。
また従来の代表的高移動度構造である埋め込みチヤネル
MOSFETが100K以下の低温動作時にキンクを生じるとの問
題があつたのに対し、本発明では該低温動作時の問題点
がない。従つて、本発明は特に低温動作に適している。
さらに本発明は従来型表面チヤネルMOSFETに比べて1/f
雑音も大幅に低減した。
第１図は本発明の第１の実施例を示す図、第２図は本発
明デバイスのエネルギバンド図、第３図は本発明の動作
電流特性を示す図、第４図は本発明デバイスの雑音特性
を示す図、第５図は本発明の第２の実施例を示す図であ
る。 １……ｐ型Si基板、２……SiXGe1-X層、３……素子間分
離用溝型領域、４……拡散層、５……ゲート酸化膜、６
……ゲート電極層、７……PSG膜、８……Al層、９……
チヤネルストツパ層、10……Si酸化膜、11……Si窒化
膜。
明デバイスのエネルギバンド図、第３図は本発明の動作
電流特性を示す図、第４図は本発明デバイスの雑音特性
を示す図、第５図は本発明の第２の実施例を示す図であ
る。 １……ｐ型Si基板、２……SiXGe1-X層、３……素子間分
離用溝型領域、４……拡散層、５……ゲート酸化膜、６
……ゲート電極層、７……PSG膜、８……Al層、９……
チヤネルストツパ層、10……Si酸化膜、11……Si窒化
膜。
Claims (4)
- 【請求項１】シリコン基体と、 該シリコン基体表面に離間して形成されたソース及びド
レインと、 該ソースと該ドレインの間の該シリコン基体表面に形成
されたシリコンとゲルマニウムからなる混晶層と、 該半導体基体と該混晶層との界面の該半導体基体側に形
成され、該ソースと該ドレインとの間を電気的に接続す
るチャネルと、 該混晶層上に形成されたゲート絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極とを有するこ
とを特徴とする半導体装置。 - 【請求項２】半導体基体表面にシリコンとゲルマニウム
からなる混晶層を形成する工程と、 該混晶層上に800℃以下の温度でゲート絶縁膜を形成す
る工程と、 該ゲート絶縁膜上にゲート電極を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】上記ゲート絶縁膜は、プラズマCVD法又は
プラズマ酸化法を用いて形成されることを特徴とする特
許請求の範囲第２項記載の半導体装置の製造方法。 - 【請求項４】シリコン基体と、該シリコン基体表面に離
間して形成されたソース及びドレインと、該ソースとド
レインの間の該シリコン基体表面に形成されたシリコン
とゲルマニウムからなる混晶層と、該半導体基体と該混
晶層との界面の該半導体基体側に形成され、該ソースと
ドレインとの間を電気的に接続するチャネルと、該混晶
層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に
形成されたゲート電極とを有する半導体装置を100K以下
の温度で動作させることを特徴とする半導体装置の動作
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6737688A JP2624754B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6737688A JP2624754B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241171A JPH01241171A (ja) | 1989-09-26 |
| JP2624754B2 true JP2624754B2 (ja) | 1997-06-25 |
Family
ID=13343232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6737688A Expired - Fee Related JP2624754B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624754B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241214A (en) * | 1991-04-29 | 1993-08-31 | Massachusetts Institute Of Technology | Oxides and nitrides of metastabale group iv alloys and nitrides of group iv elements and semiconductor devices formed thereof |
| JP2778553B2 (ja) * | 1995-09-29 | 1998-07-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPWO2006011364A1 (ja) * | 2004-07-28 | 2008-05-01 | 松下電器産業株式会社 | 発振器 |
-
1988
- 1988-03-23 JP JP6737688A patent/JP2624754B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01241171A (ja) | 1989-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |