JP3036404B2 - 半導体装置とその製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置とその製造方
法に関する。
法に関する。
【０００２】
【従来の技術】一般に化合物半導体は、単元素半導体で
あるＳｉに比べると、低電界における電子移動度が大き
いので、半導体中を移動する電子の速度がＳｉより速く
できマイクロ波・ミリ波素子、高出力素子に適してい
る。特に化合物半導体の代表的な材料であるガリウムひ
素を用いたショットキー接合ゲートを有するガリウムひ
素電界効果トランジスタ（以下、ガリウムひ素ＭＥＳＦ
ＥＴと称する。）は、低雑音化、高出力化の研究開発が
進み、マイクロ波デバイスとして広く使用されている。
あるＳｉに比べると、低電界における電子移動度が大き
いので、半導体中を移動する電子の速度がＳｉより速く
できマイクロ波・ミリ波素子、高出力素子に適してい
る。特に化合物半導体の代表的な材料であるガリウムひ
素を用いたショットキー接合ゲートを有するガリウムひ
素電界効果トランジスタ（以下、ガリウムひ素ＭＥＳＦ
ＥＴと称する。）は、低雑音化、高出力化の研究開発が
進み、マイクロ波デバイスとして広く使用されている。
【０００３】図３は従来例の電界効果トランジスタの構
成を示す断面図である。図３の電界効果トランジスタ
は、ガリウムひ素ＭＥＳＦＥＴであって、半絶縁性のガ
リウムひ素からなる半導体基板１１０上に例えばノンド
ープＧａＡｓあるいはＡｌＧａＡｓなどからなる緩衝層
１１３が形成され、緩衝層１１３の表面にｎ型の能動層
１１１が形成される。そして、能動層１１１の表面にゲ
ート電極１０１とソース電極１０２とドレイン電極１０
３が形成されて構成される。緩衝層１１３を形成しなけ
れば、ｎ型の能動層１１１と半導体基板１１０との界面
に非常に高い密度の欠陥準位が生じるので、相互コンダ
クタンスｇmが低下し、かつヒステリシス等が発生す
る。
成を示す断面図である。図３の電界効果トランジスタ
は、ガリウムひ素ＭＥＳＦＥＴであって、半絶縁性のガ
リウムひ素からなる半導体基板１１０上に例えばノンド
ープＧａＡｓあるいはＡｌＧａＡｓなどからなる緩衝層
１１３が形成され、緩衝層１１３の表面にｎ型の能動層
１１１が形成される。そして、能動層１１１の表面にゲ
ート電極１０１とソース電極１０２とドレイン電極１０
３が形成されて構成される。緩衝層１１３を形成しなけ
れば、ｎ型の能動層１１１と半導体基板１１０との界面
に非常に高い密度の欠陥準位が生じるので、相互コンダ
クタンスｇmが低下し、かつヒステリシス等が発生す
る。
【０００４】
【発明が解決しようとする課題】しかし、従来例の電界
効果トランジスタでは、能動層１１１と緩衝層１１３と
の境界面あるいは緩衝層１１３と半導体基板１１０との
境界面において、ポテンシャルが急激に変化したり密度
の高い欠陥が存在したりするので、ドレイン耐圧やゲー
ト耐圧を高くすることができないという問題点があっ
た。また、能動層１１１と緩衝層１１３との界面の近傍
で電荷が発生するので、界面付近でポテンシャルの変化
が引き起こされるいわゆるバックゲート効果が起こり、
ゲート電極１０１の下側の能動層１１１の導電率が変化
するためにドレイン電流が変調されて、ドレイン電流に
歪みが発生するという問題点があった。
効果トランジスタでは、能動層１１１と緩衝層１１３と
の境界面あるいは緩衝層１１３と半導体基板１１０との
境界面において、ポテンシャルが急激に変化したり密度
の高い欠陥が存在したりするので、ドレイン耐圧やゲー
ト耐圧を高くすることができないという問題点があっ
た。また、能動層１１１と緩衝層１１３との界面の近傍
で電荷が発生するので、界面付近でポテンシャルの変化
が引き起こされるいわゆるバックゲート効果が起こり、
ゲート電極１０１の下側の能動層１１１の導電率が変化
するためにドレイン電流が変調されて、ドレイン電流に
歪みが発生するという問題点があった。
【０００５】本発明の目的は、以上の問題点を解決し
て、従来例に比較して、ゲート耐圧とドレイン耐圧とを
高くでき、かつに入力信号に対する出力信号の歪みが少
ない半導体装置とその製造方法を提供することにある。
て、従来例に比較して、ゲート耐圧とドレイン耐圧とを
高くでき、かつに入力信号に対する出力信号の歪みが少
ない半導体装置とその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板と、上記半導体基板の表
面上に形成された能動層と、上記能動層上に互いに所定
の間隔を隔てて形成された第１と第２の電極と、上記能
動層上であって、上記第１と第２の電極との間に間隔を
おいて形成された第３の電極とを備えた半導体装置にお
いて、上記半導体基板の表面をプラズマ処理することに
より、上記半導体基板と上記能動層との間に、上記能動
層の電荷を補償するためのプラズマ処理層を形成したこ
とを特徴とする。
載の半導体装置は、半導体基板と、上記半導体基板の表
面上に形成された能動層と、上記能動層上に互いに所定
の間隔を隔てて形成された第１と第２の電極と、上記能
動層上であって、上記第１と第２の電極との間に間隔を
おいて形成された第３の電極とを備えた半導体装置にお
いて、上記半導体基板の表面をプラズマ処理することに
より、上記半導体基板と上記能動層との間に、上記能動
層の電荷を補償するためのプラズマ処理層を形成したこ
とを特徴とする。
【０００７】また、本発明に係る請求項２記載の半導体
装置は、半導体基板と、上記半導体基板の表面上に形成
された緩衝層と、上記緩衝層の表面上に形成された能動
層と、上記能動層上に互いに所定の間隔を隔てて形成さ
れた第１と第２の電極と、上記能動層上であって、上記
第１と第２の電極との間に間隔をおいて形成された第３
の電極とを備えた半導体装置において、上記緩衝層の表
面をプラズマ処理することにより、上記緩衝層と上記能
動層との間に、上記能動層の電荷を補償するためのプラ
ズマ処理層を形成したことを特徴とする。
装置は、半導体基板と、上記半導体基板の表面上に形成
された緩衝層と、上記緩衝層の表面上に形成された能動
層と、上記能動層上に互いに所定の間隔を隔てて形成さ
れた第１と第２の電極と、上記能動層上であって、上記
第１と第２の電極との間に間隔をおいて形成された第３
の電極とを備えた半導体装置において、上記緩衝層の表
面をプラズマ処理することにより、上記緩衝層と上記能
動層との間に、上記能動層の電荷を補償するためのプラ
ズマ処理層を形成したことを特徴とする。
【０００８】さらに、本発明に係る請求項３記載の半導
体装置の製造方法は、半導体基板の表面をプラズマ処理
することにより、プラズマ処理層上に形成される能動層
の電荷を補償するためのプラズマ処理層を形成する工程
と、上記プラズマ処理層上に能動層を形成する工程と、
上記能動層上に互いに所定の間隔を隔てて第１と第２の
電極とを形成する工程と、上記能動層上であって、上記
第１と第２の電極との間に間隔をおいて第３の電極を形
成する工程とを含むことを特徴とする。
体装置の製造方法は、半導体基板の表面をプラズマ処理
することにより、プラズマ処理層上に形成される能動層
の電荷を補償するためのプラズマ処理層を形成する工程
と、上記プラズマ処理層上に能動層を形成する工程と、
上記能動層上に互いに所定の間隔を隔てて第１と第２の
電極とを形成する工程と、上記能動層上であって、上記
第１と第２の電極との間に間隔をおいて第３の電極を形
成する工程とを含むことを特徴とする。
【０００９】またさらに、本発明に係る請求項４記載の
半導体装置の製造方法は、半導体基板の表面上に緩衝層
を形成する工程と、上記緩衝層の表面をプラズマ処理す
ることにより、プラズマ処理層上に形成される能動層の
電荷を補償するためのプラズマ処理層を形成する工程
と、上記プラズマ処理層上に能動層を形成する工程と、
上記能動層上に互いに所定の間隔を隔てて第１と第２の
電極とを形成する工程と、上記能動層上であって、上記
第１と第２の電極との間に間隔をおいて第３の電極を形
成する工程とを含むことを特徴とする。
半導体装置の製造方法は、半導体基板の表面上に緩衝層
を形成する工程と、上記緩衝層の表面をプラズマ処理す
ることにより、プラズマ処理層上に形成される能動層の
電荷を補償するためのプラズマ処理層を形成する工程
と、上記プラズマ処理層上に能動層を形成する工程と、
上記能動層上に互いに所定の間隔を隔てて第１と第２の
電極とを形成する工程と、上記能動層上であって、上記
第１と第２の電極との間に間隔をおいて第３の電極を形
成する工程とを含むことを特徴とする。
【００１０】
【作用】本発明に係る請求項１記載の半導体装置におい
ては、上記半導体基板と上記能動層との間に、上記プラ
ズマ処理層を形成しているので、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され
る。これによって、上記プラズマ処理層と上記能動層と
の境界面における抵抗を高くすることができ、かつ上記
能動層中の電荷を補償することができるので、当該境界
面の近傍でのポテンシャルの変化を緩やかにできる。そ
の結果、当該境界面でのリーク電流は減少し、ゲート耐
圧、ドレイン耐圧は向上する。また、バックゲート効果
も減少し、ドレイン電流の変調が抑制されるので、入力
信号に対する出力信号の歪みを少なくできる。
ては、上記半導体基板と上記能動層との間に、上記プラ
ズマ処理層を形成しているので、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され
る。これによって、上記プラズマ処理層と上記能動層と
の境界面における抵抗を高くすることができ、かつ上記
能動層中の電荷を補償することができるので、当該境界
面の近傍でのポテンシャルの変化を緩やかにできる。そ
の結果、当該境界面でのリーク電流は減少し、ゲート耐
圧、ドレイン耐圧は向上する。また、バックゲート効果
も減少し、ドレイン電流の変調が抑制されるので、入力
信号に対する出力信号の歪みを少なくできる。
【００１１】また、本発明に係る請求項２記載の半導体
装置においては、上記緩衝層と上記能動層との間に、上
記能動層の電荷を補償するためのプラズマ処理層を形成
しているので、上記プラズマ処理層と上記能動層との境
界面に高密度の界面準位が形成される。これによって、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができるので、当該境界面の近傍でのポテン
シャルの変化を緩やかにできる。その結果、当該境界面
でのリーク電流は減少し、ゲート耐圧、ドレイン耐圧は
向上する。また、バックゲート効果も減少し、ドレイン
電流の変調が抑制されるので、入力信号に対する出力信
号の歪みを少なくできる。
装置においては、上記緩衝層と上記能動層との間に、上
記能動層の電荷を補償するためのプラズマ処理層を形成
しているので、上記プラズマ処理層と上記能動層との境
界面に高密度の界面準位が形成される。これによって、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができるので、当該境界面の近傍でのポテン
シャルの変化を緩やかにできる。その結果、当該境界面
でのリーク電流は減少し、ゲート耐圧、ドレイン耐圧は
向上する。また、バックゲート効果も減少し、ドレイン
電流の変調が抑制されるので、入力信号に対する出力信
号の歪みを少なくできる。
【００１２】さらに、本発明に係る請求項３記載の半導
体装置の製造方法では、上記半導体基板の表面をプラズ
マ処理することにより、上記半導体基板の表面に上記プ
ラズマ処理層を形成し、上記プラズマ処理層上に上記能
動層を形成する。これによって、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができる。従って、ゲート耐圧とドレイン耐
圧とを高くでき、かつに入力信号に対する出力信号の歪
みが少ない半導体装置を製造できる。
体装置の製造方法では、上記半導体基板の表面をプラズ
マ処理することにより、上記半導体基板の表面に上記プ
ラズマ処理層を形成し、上記プラズマ処理層上に上記能
動層を形成する。これによって、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができる。従って、ゲート耐圧とドレイン耐
圧とを高くでき、かつに入力信号に対する出力信号の歪
みが少ない半導体装置を製造できる。
【００１３】またさらに、本発明に係る請求項４記載の
半導体装置の製造方法では、上記緩衝層の表面をプラズ
マ処理することにより、上記緩衝層の表面に上記プラズ
マ処理層を形成し、上記プラズマ処理層の表面に上記能
動層を形成する。これによって、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができる。従って、ゲート耐圧とドレイン耐
圧とを高くでき、かつに入力信号に対する出力信号の歪
みが少ない半導体装置を製造できる。
半導体装置の製造方法では、上記緩衝層の表面をプラズ
マ処理することにより、上記緩衝層の表面に上記プラズ
マ処理層を形成し、上記プラズマ処理層の表面に上記能
動層を形成する。これによって、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができる。従って、ゲート耐圧とドレイン耐
圧とを高くでき、かつに入力信号に対する出力信号の歪
みが少ない半導体装置を製造できる。
【００１４】
【実施例】図１は、本発明に係る実施例の電界効果トラ
ンジスタの断面図である。図１の電界効果トランジスタ
は、半絶縁性のガリウムひ素からなる半導体基板１０の
上面に緩衝層１３とプラズマ処理層１２と能動層１１と
が形成され、さらに能動層１１上にゲート電極１とソー
ス電極２とドレイン電極３とが形成されて構成されるガ
リウムひ素ＭＥＳＦＥＴである。ここで、実施例の電界
効果トランジスタは、緩衝層１３と能動層１１の間にプ
ラズマ処理層１２を形成したことを特徴とする。
ンジスタの断面図である。図１の電界効果トランジスタ
は、半絶縁性のガリウムひ素からなる半導体基板１０の
上面に緩衝層１３とプラズマ処理層１２と能動層１１と
が形成され、さらに能動層１１上にゲート電極１とソー
ス電極２とドレイン電極３とが形成されて構成されるガ
リウムひ素ＭＥＳＦＥＴである。ここで、実施例の電界
効果トランジスタは、緩衝層１３と能動層１１の間にプ
ラズマ処理層１２を形成したことを特徴とする。
【００１５】以下、図面を参照して、実施例の電界効果
トランジスタの製造方法と構成について説明する。図１
の電界効果トランジスタは、まず、半導体基板１０上に
分子線エピタキシャル法を用いて、ノンドープガリウム
ひ素層である緩衝層１３を形成する。そして、緩衝層１
３の表面に反応性イオンエッチング法を用いて、以下の
条件でプラズマ処理を施すことによってプラズマ処理層
１２を形成する。
トランジスタの製造方法と構成について説明する。図１
の電界効果トランジスタは、まず、半導体基板１０上に
分子線エピタキシャル法を用いて、ノンドープガリウム
ひ素層である緩衝層１３を形成する。そして、緩衝層１
３の表面に反応性イオンエッチング法を用いて、以下の
条件でプラズマ処理を施すことによってプラズマ処理層
１２を形成する。
【００１６】（１）酸素ガス（Ｏ２）の圧力：５０ｍＴ
ｏｒｒ、 （２）酸素ガス（Ｏ２）の流量：１０ｃｍ3／秒、 （３）自己バイアス電圧：１２０Ｖから２４０Ｖまでの
１つの電圧。
ｏｒｒ、 （２）酸素ガス（Ｏ２）の流量：１０ｃｍ3／秒、 （３）自己バイアス電圧：１２０Ｖから２４０Ｖまでの
１つの電圧。
【００１７】以上の条件でプラズマ処理を施すことによ
って、上記プラズマ処理層１２の表面付近でのＡｓ／Ｇ
ａのモル比を、プラズマ処理を施さない場合に比較して
大きくできる。これによって、プラズマ層１２の表面に
０．６から０．８ｅＶ程度の深い表面準位が１×１０14
ｃｍ-3の準位密度になるように形成される。ここで、深
い表面準位とは、能動層１１の伝導帯と能動層１１の価
電子帯との間のエネルギーギャップの略中央部に位置す
る表面準位のことをいう。また、表面準位の測定は、Ｉ
ＣＴＳ法（Isothermal capacitance transient spectro
scopyの略）を用いて測定した。
って、上記プラズマ処理層１２の表面付近でのＡｓ／Ｇ
ａのモル比を、プラズマ処理を施さない場合に比較して
大きくできる。これによって、プラズマ層１２の表面に
０．６から０．８ｅＶ程度の深い表面準位が１×１０14
ｃｍ-3の準位密度になるように形成される。ここで、深
い表面準位とは、能動層１１の伝導帯と能動層１１の価
電子帯との間のエネルギーギャップの略中央部に位置す
る表面準位のことをいう。また、表面準位の測定は、Ｉ
ＣＴＳ法（Isothermal capacitance transient spectro
scopyの略）を用いて測定した。
【００１８】次に、プラズマ処理層１２の表面に、ｎ型
半導体層である能動層１１を結晶成長させることにより
形成する。これによって、プラズマ処理層１２と能動層
１１との境界面に、深い界面準位が高密度に形成され
る。ここで、深い界面準位とは、能動層１１の伝導帯と
能動層の価電子帯との間のエネルギーギャップの略中央
部に位置する界面準位のことをいう。また、能動層１１
は、所定の濃度のＳｉ+イオンを不純物として含んだＧ
ａＡｓ層であって、不純物濃度が、２×１０17ｃｍ-3に
なるように形成される。そして、能動層１１上に、ソー
ス電極２とドレイン電極３とを、能動層１１の中央部で
互いに所定の間隔を隔てて対向するように形成する。こ
こで、ソース電極２とドレイン電極３は、Ａｕ−Ｇｅ／
Ｎｉ系の金属からなり、能動層１１上に形成された後
に、所定の温度で合金化されて、それぞれ能動層１１と
オーミック接触するように形成される。そして、上記能
動層１１の表面であって、ソース電極２とドレイン電極
３の間に、所定の長さと所定の幅を有するゲート電極１
を形成する。ここで、ゲート電極１は、ソース電極２と
ドレイン電極３から所定の間隔をおいて、かつ能動層１
１の表面にショットキー接合するように形成される。以
上のようにして、実施例の電界効果トランジスタは形成
される。
半導体層である能動層１１を結晶成長させることにより
形成する。これによって、プラズマ処理層１２と能動層
１１との境界面に、深い界面準位が高密度に形成され
る。ここで、深い界面準位とは、能動層１１の伝導帯と
能動層の価電子帯との間のエネルギーギャップの略中央
部に位置する界面準位のことをいう。また、能動層１１
は、所定の濃度のＳｉ+イオンを不純物として含んだＧ
ａＡｓ層であって、不純物濃度が、２×１０17ｃｍ-3に
なるように形成される。そして、能動層１１上に、ソー
ス電極２とドレイン電極３とを、能動層１１の中央部で
互いに所定の間隔を隔てて対向するように形成する。こ
こで、ソース電極２とドレイン電極３は、Ａｕ−Ｇｅ／
Ｎｉ系の金属からなり、能動層１１上に形成された後
に、所定の温度で合金化されて、それぞれ能動層１１と
オーミック接触するように形成される。そして、上記能
動層１１の表面であって、ソース電極２とドレイン電極
３の間に、所定の長さと所定の幅を有するゲート電極１
を形成する。ここで、ゲート電極１は、ソース電極２と
ドレイン電極３から所定の間隔をおいて、かつ能動層１
１の表面にショットキー接合するように形成される。以
上のようにして、実施例の電界効果トランジスタは形成
される。
【００１９】次に、プラズマ処理層１２のＡｓ／Ｇａの
モル比の分析結果について説明する。図２は、上記プラ
ズマ処理層１２の上面から厚み方向にＡｓ／Ｇａのモル
比を測定した結果を示したグラフである。横軸には上記
プラズマ処理層１２の上面からの深さを表し、縦軸には
Ａｓ／Ｇａのモル比を表している。図２から明らかなよ
うに、表面から深くなるに従って、Ａｓ／Ｇａのモル比
は一旦減少し、１０ｎｍの深さの所でモル比は最小にな
り、深さが１０ｎｍを越えるとＡｓのＧａに対するモル
比は増加する。すなわち、プラズマ処理層１２の表面に
おけるＡｓ／Ｇａのモル比は、プラズマ処理層１２のう
ちの深さが１０ｎｍの位置におけるＡｓ／Ｇａのモル比
に比べると大きくなる。
モル比の分析結果について説明する。図２は、上記プラ
ズマ処理層１２の上面から厚み方向にＡｓ／Ｇａのモル
比を測定した結果を示したグラフである。横軸には上記
プラズマ処理層１２の上面からの深さを表し、縦軸には
Ａｓ／Ｇａのモル比を表している。図２から明らかなよ
うに、表面から深くなるに従って、Ａｓ／Ｇａのモル比
は一旦減少し、１０ｎｍの深さの所でモル比は最小にな
り、深さが１０ｎｍを越えるとＡｓのＧａに対するモル
比は増加する。すなわち、プラズマ処理層１２の表面に
おけるＡｓ／Ｇａのモル比は、プラズマ処理層１２のう
ちの深さが１０ｎｍの位置におけるＡｓ／Ｇａのモル比
に比べると大きくなる。
【００２０】以上のように構成される実施例の電界効果
トランジスタにおいて、ドレイン電極２とソース電極３
との間に電圧を印加すると、ドレイン電極３からソース
電極２にゲート電極１の下側の能動層１１を通ってソー
ス・ドレイン間電流が流れる。この状態で、ゲート電極
１に電圧信号を印加すると、電圧信号の電圧の振幅の変
化に対応してゲート電極１の直下に位置する能動層１１
における空乏層の厚さが変化して、ソース・ドレイン間
電流が変化する。すなわち、実施例の電界効果トランジ
スタは増幅動作をする。
トランジスタにおいて、ドレイン電極２とソース電極３
との間に電圧を印加すると、ドレイン電極３からソース
電極２にゲート電極１の下側の能動層１１を通ってソー
ス・ドレイン間電流が流れる。この状態で、ゲート電極
１に電圧信号を印加すると、電圧信号の電圧の振幅の変
化に対応してゲート電極１の直下に位置する能動層１１
における空乏層の厚さが変化して、ソース・ドレイン間
電流が変化する。すなわち、実施例の電界効果トランジ
スタは増幅動作をする。
【００２１】以上のように構成された実施例の電界効果
トランジスタでは、緩衝層１３と能動層１１の間にプラ
ズマ処理層１２が形成されて、能動層１１と上記プラズ
マ処理層１２との境界面に深い界面準位が高密度に形成
されるので、当該境界面における抵抗を高くでき、かつ
能動層１１中の電荷を補償することができ、これによっ
て、当該境界面近傍でのポテンシャルの変化を緩やかに
できる。その結果、能動層１１とプラズマ処理層１２と
の境界面でのリーク電流が減少して、プラズマ処理層１
２を形成していない場合に比較して、ゲート耐圧とドレ
イン耐圧とを高くすることができる。また、電荷の発生
によるバックゲート効果も抑制されて、ドレイン電流の
導電率変調も抑制されるので、プラズマ処理層１２を形
成していない場合に比較してドレイン電流の歪みを少な
くでき、入力信号に対する出力信号の歪みを少なくでき
る。
トランジスタでは、緩衝層１３と能動層１１の間にプラ
ズマ処理層１２が形成されて、能動層１１と上記プラズ
マ処理層１２との境界面に深い界面準位が高密度に形成
されるので、当該境界面における抵抗を高くでき、かつ
能動層１１中の電荷を補償することができ、これによっ
て、当該境界面近傍でのポテンシャルの変化を緩やかに
できる。その結果、能動層１１とプラズマ処理層１２と
の境界面でのリーク電流が減少して、プラズマ処理層１
２を形成していない場合に比較して、ゲート耐圧とドレ
イン耐圧とを高くすることができる。また、電荷の発生
によるバックゲート効果も抑制されて、ドレイン電流の
導電率変調も抑制されるので、プラズマ処理層１２を形
成していない場合に比較してドレイン電流の歪みを少な
くでき、入力信号に対する出力信号の歪みを少なくでき
る。
【００２２】＜変形例＞以上の実施例では緩衝層１３の
材料としてノンドープガリウムひ素（ＧａＡｓ）を用い
たが、本発明はこれに限らず、アルミニウムガリウムひ
素（ＡｌＧａＡｓ）を用いてもよい。以上のように構成
しても実施例と同様に動作して同様の効果を有する。
材料としてノンドープガリウムひ素（ＧａＡｓ）を用い
たが、本発明はこれに限らず、アルミニウムガリウムひ
素（ＡｌＧａＡｓ）を用いてもよい。以上のように構成
しても実施例と同様に動作して同様の効果を有する。
【００２３】以上の実施例では、緩衝層１３を形成し
て、緩衝層１３の表面にプラズマ処理を施したが、本発
明はこれに限らず、緩衝層１３を形成しないで、半導体
基板１０の表面に直接プラズマ処理を施すようにしても
よい。以上のように構成しても実施例と同様に動作して
同様の効果を有する。
て、緩衝層１３の表面にプラズマ処理を施したが、本発
明はこれに限らず、緩衝層１３を形成しないで、半導体
基板１０の表面に直接プラズマ処理を施すようにしても
よい。以上のように構成しても実施例と同様に動作して
同様の効果を有する。
【００２４】以上の実施例ではプラズマ源としてのガス
は、酸素ガス（Ｏ２）を用いたが、本発明はこれに限ら
ず窒素ガス（Ｎ２）、アルゴンガス（Ａｒ）、テトラフ
ルオロメタン（ＣＦ４）、トリフルオロメタン（ＣＨＦ
３）、水素ガス（Ｈ２）等のプラズマ源を用いてもよ
い。また、上記ガスを複数組み合わせてプラズマ源とし
てもよい。以上のように構成しても実施例と同様に動作
して同様の効果を有する。
は、酸素ガス（Ｏ２）を用いたが、本発明はこれに限ら
ず窒素ガス（Ｎ２）、アルゴンガス（Ａｒ）、テトラフ
ルオロメタン（ＣＦ４）、トリフルオロメタン（ＣＨＦ
３）、水素ガス（Ｈ２）等のプラズマ源を用いてもよ
い。また、上記ガスを複数組み合わせてプラズマ源とし
てもよい。以上のように構成しても実施例と同様に動作
して同様の効果を有する。
【００２５】以上の実施例では、ガリウムひ素ＭＥＳＦ
ＥＴの緩衝層１３にプラズマ層１２を形成したが、本発
明はこれ限らず、ショットキーバリアダイオードや高電
子移動トランジスタ（ＨＥＭＴ）の緩衝層１３又は半導
体基板１０の表面にプラズマ処理層１２を形成してもよ
い。以上のようにしても実施例と同様の効果を有する。
ＥＴの緩衝層１３にプラズマ層１２を形成したが、本発
明はこれ限らず、ショットキーバリアダイオードや高電
子移動トランジスタ（ＨＥＭＴ）の緩衝層１３又は半導
体基板１０の表面にプラズマ処理層１２を形成してもよ
い。以上のようにしても実施例と同様の効果を有する。
【００２６】以上の実施例では、ソース電極２とドレイ
ン電極３とを能動層１１の表面に形成した。しかしなが
ら、本発明はこれ限らず、ソース電極２とドレイン電極
３を形成する部分に、能動層１１の不純物濃度より高い
不純物濃度を有する高濃度層を形成して、当該高濃度層
上にソース電極とドレイン電極を形成するようにしても
よい。以上のように構成することによって、実施例と同
様に動作して同様の効果を有するともに、ソース電極及
びドレイン電極と高濃度層とのオーミック接触抵抗を、
ソース電極２及びドレイン電極３と能動層１１とのオー
ミック接触抵抗より小さくすることができる。
ン電極３とを能動層１１の表面に形成した。しかしなが
ら、本発明はこれ限らず、ソース電極２とドレイン電極
３を形成する部分に、能動層１１の不純物濃度より高い
不純物濃度を有する高濃度層を形成して、当該高濃度層
上にソース電極とドレイン電極を形成するようにしても
よい。以上のように構成することによって、実施例と同
様に動作して同様の効果を有するともに、ソース電極及
びドレイン電極と高濃度層とのオーミック接触抵抗を、
ソース電極２及びドレイン電極３と能動層１１とのオー
ミック接触抵抗より小さくすることができる。
【００２７】以上の実施例では、ガリウムひ素からなる
半導体基板１０を用いたが、本発明はこれに限らず、Ｉ
ｎＰ等の他の化合物半導体材料又はＳｉ等の他の半導体
材料を用いてもよい。以上のようにしても、実施例と同
様に動作をして同様な効果を有する。
半導体基板１０を用いたが、本発明はこれに限らず、Ｉ
ｎＰ等の他の化合物半導体材料又はＳｉ等の他の半導体
材料を用いてもよい。以上のようにしても、実施例と同
様に動作をして同様な効果を有する。
【００２８】
【発明の効果】本発明に係る請求項１記載の半導体装置
は、上記半導体基板と上記能動層との間に、上記プラズ
マ処理層を形成しているので、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成される。
これによって、上記プラズマ処理層と上記能動層との境
界面における抵抗を高くすることができ、かつ上記能動
層中の電荷を補償することができるので、当該境界面の
近傍でのポテンシャルの変化を緩やかにできる。従っ
て、従来例に比較して、当該境界面でのリーク電流を減
少させることができるので、ゲート耐圧とドレイン耐圧
とを高くすることができ、また、バックゲート効果も減
少させることができるので、ドレイン電流の変調が抑制
されて、入力信号に対する出力信号の歪みを少なくでき
る。
は、上記半導体基板と上記能動層との間に、上記プラズ
マ処理層を形成しているので、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成される。
これによって、上記プラズマ処理層と上記能動層との境
界面における抵抗を高くすることができ、かつ上記能動
層中の電荷を補償することができるので、当該境界面の
近傍でのポテンシャルの変化を緩やかにできる。従っ
て、従来例に比較して、当該境界面でのリーク電流を減
少させることができるので、ゲート耐圧とドレイン耐圧
とを高くすることができ、また、バックゲート効果も減
少させることができるので、ドレイン電流の変調が抑制
されて、入力信号に対する出力信号の歪みを少なくでき
る。
【００２９】また、本発明に係る請求項２記載の半導体
装置は、上記緩衝層と上記能動層との間に、上記プラズ
マ処理層を形成しているので、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成される。
これによって、上記プラズマ処理層と上記能動層との境
界面における抵抗を高くすることができ、かつ上記能動
層中の電荷を補償することができるので、当該境界面の
近傍でのポテンシャルの変化を緩やかにできる。その結
果、従来例に比較して、当該境界面でのリーク電流を減
少させることができるので、ゲート耐圧とドレイン耐圧
とを高くすることができ、また、バックゲート効果も減
少させることができるので、ドレイン電流の変調が抑制
されて、入力信号に対する出力信号の歪みを少なくでき
る。
装置は、上記緩衝層と上記能動層との間に、上記プラズ
マ処理層を形成しているので、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成される。
これによって、上記プラズマ処理層と上記能動層との境
界面における抵抗を高くすることができ、かつ上記能動
層中の電荷を補償することができるので、当該境界面の
近傍でのポテンシャルの変化を緩やかにできる。その結
果、従来例に比較して、当該境界面でのリーク電流を減
少させることができるので、ゲート耐圧とドレイン耐圧
とを高くすることができ、また、バックゲート効果も減
少させることができるので、ドレイン電流の変調が抑制
されて、入力信号に対する出力信号の歪みを少なくでき
る。
【００３０】さらに、本発明に係る請求項３記載の半導
体装置の製造方法は、上記半導体基板の表面に上記プラ
ズマ処理層を形成し、上記プラズマ処理層の表面に能動
層を形成する。これによって、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成され、上
記プラズマ処理層と上記能動層との境界面における抵抗
を高くすることができ、かつ上記能動層中の電荷を補償
することができる。従って、従来例に比較して、ゲート
耐圧とドレイン耐圧とが高く、かつ入力信号に対する出
力信号の歪みが少ない半導体装置を製造できる。
体装置の製造方法は、上記半導体基板の表面に上記プラ
ズマ処理層を形成し、上記プラズマ処理層の表面に能動
層を形成する。これによって、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成され、上
記プラズマ処理層と上記能動層との境界面における抵抗
を高くすることができ、かつ上記能動層中の電荷を補償
することができる。従って、従来例に比較して、ゲート
耐圧とドレイン耐圧とが高く、かつ入力信号に対する出
力信号の歪みが少ない半導体装置を製造できる。
【００３１】またさらに、本発明に係る請求項４記載の
半導体装置の製造方法は、上記緩衝層の表面に上記プラ
ズマ処理層を形成し、上記プラズマ処理層の表面に能動
層を形成する。これによって、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成され、上
記プラズマ処理層と上記能動層との境界面における抵抗
を高くすることができ、かつ上記能動層中の電荷を補償
することができる。従って、従来例に比較して、ゲート
耐圧とドレイン耐圧とが高く、かつ入力信号に対する出
力信号の歪みが少ない半導体装置を製造できる。
半導体装置の製造方法は、上記緩衝層の表面に上記プラ
ズマ処理層を形成し、上記プラズマ処理層の表面に能動
層を形成する。これによって、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成され、上
記プラズマ処理層と上記能動層との境界面における抵抗
を高くすることができ、かつ上記能動層中の電荷を補償
することができる。従って、従来例に比較して、ゲート
耐圧とドレイン耐圧とが高く、かつ入力信号に対する出
力信号の歪みが少ない半導体装置を製造できる。
【図１】 本発明に係る実施例の電界効果トランジスタ
の断面図である。
の断面図である。
【図２】 図１のプラズマ処理層１２のＡｓ／Ｇａのモ
ル比を示すグラフである。
ル比を示すグラフである。
【図３】 従来例の電界効果トランジスタの断面図であ
る。
る。
１…ゲート電極、 ２…ソース電極、 ３…ドレイン電極、 １０…半導体基板、 １１…能動層、 １２…プラズマ処理層、 １３…緩衝層。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 - 21/338 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (4)
- 【請求項１】 半導体基板と、 上記半導体基板の表面上に形成された能動層と、 上記能動層上に互いに所定の間隔を隔てて形成された第
１と第２の電極と、 上記能動層上であって、上記第１と第２の電極との間に
間隔をおいて形成された第３の電極とを備えた半導体装
置において、 上記半導体基板の表面をプラズマ処理することにより、
上記半導体基板と上記能動層との間に、上記能動層の電
荷を補償するためのプラズマ処理層を形成したことを特
徴とする半導体装置。 - 【請求項２】 半導体基板と、 上記半導体基板の表面上に形成された緩衝層と、 上記緩衝層の表面上に形成された能動層と、 上記能動層上に互いに所定の間隔を隔てて形成された第
１と第２の電極と、 上記能動層上であって、上記第１と第２の電極との間に
間隔をおいて形成された第３の電極とを備えた半導体装
置において、 上記緩衝層の表面をプラズマ処理することにより、上記
緩衝層と上記能動層との間に、上記能動層の電荷を補償
するためのプラズマ処理層を形成したことを特徴とする
半導体装置。 - 【請求項３】 半導体基板の表面をプラズマ処理するこ
とにより、プラズマ処理層上に形成される能動層の電荷
を補償するためのプラズマ処理層を形成する工程と、 上記プラズマ処理層上に能動層を形成する工程と、 上記能動層上に互いに所定の間隔を隔てて第１と第２の
電極とを形成する工程と、 上記能動層上であって、上記第１と第２の電極との間に
間隔をおいて第３の電極を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板の表面上に緩衝層を形成する
工程と、 上記緩衝層の表面をプラズマ処理することにより、プラ
ズマ処理層上に形成される能動層の電荷を補償するため
のプラズマ処理層を形成する工程と、 上記プラズマ処理層上に能動層を形成する工程と、 上記能動層上に互いに所定の間隔を隔てて第１と第２の
電極とを形成する工程と、 上記能動層上であって、上記第１と第２の電極との間に
間隔をおいて第３の電極を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126395A JP3036404B2 (ja) | 1995-05-25 | 1995-05-25 | 半導体装置とその製造方法 |
| KR1019960017753A KR100238533B1 (ko) | 1995-05-25 | 1996-05-23 | 플라즈마-처리층을 가진 반도체 장치 및 이의 제조 방법 |
| DE69606579T DE69606579T2 (de) | 1995-05-25 | 1996-05-23 | Herstellungsverfahren für Halbleiterbauelement mit plasmabehandelter Schicht |
| EP96108284A EP0744773B1 (en) | 1995-05-25 | 1996-05-23 | Method of manufacturing semiconductor device having a plasma-processed layer |
| US09/460,613 US6458675B1 (en) | 1995-05-25 | 1999-12-14 | Semiconductor device having a plasma-processed layer and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126395A JP3036404B2 (ja) | 1995-05-25 | 1995-05-25 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321515A JPH08321515A (ja) | 1996-12-03 |
| JP3036404B2 true JP3036404B2 (ja) | 2000-04-24 |
Family
ID=14934090
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7126395A Expired - Fee Related JP3036404B2 (ja) | 1995-05-25 | 1995-05-25 | 半導体装置とその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6458675B1 (ja) |
| EP (1) | EP0744773B1 (ja) |
| JP (1) | JP3036404B2 (ja) |
| KR (1) | KR100238533B1 (ja) |
| DE (1) | DE69606579T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9477242B2 (en) | 2011-10-21 | 2016-10-25 | Cleaver-Brooks, Inc. | System and method of controlling condensing and non-condensing boiler firing rates |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7932539B2 (en) * | 2005-11-29 | 2011-04-26 | The Hong Kong University Of Science And Technology | Enhancement-mode III-N devices, circuits, and methods |
| US7972915B2 (en) * | 2005-11-29 | 2011-07-05 | The Hong Kong University Of Science And Technology | Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs |
| US8044432B2 (en) * | 2005-11-29 | 2011-10-25 | The Hong Kong University Of Science And Technology | Low density drain HEMTs |
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