JP3036404B2 - 半導体装置とその製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【0001】
【産業上の利用分野】本発明は半導体装置とその製造方
法に関する。
法に関する。
【0002】
【従来の技術】一般に化合物半導体は、単元素半導体で
あるSiに比べると、低電界における電子移動度が大き
いので、半導体中を移動する電子の速度がSiより速く
できマイクロ波・ミリ波素子、高出力素子に適してい
る。特に化合物半導体の代表的な材料であるガリウムひ
素を用いたショットキー接合ゲートを有するガリウムひ
素電界効果トランジスタ(以下、ガリウムひ素MESF
ETと称する。)は、低雑音化、高出力化の研究開発が
進み、マイクロ波デバイスとして広く使用されている。
あるSiに比べると、低電界における電子移動度が大き
いので、半導体中を移動する電子の速度がSiより速く
できマイクロ波・ミリ波素子、高出力素子に適してい
る。特に化合物半導体の代表的な材料であるガリウムひ
素を用いたショットキー接合ゲートを有するガリウムひ
素電界効果トランジスタ(以下、ガリウムひ素MESF
ETと称する。)は、低雑音化、高出力化の研究開発が
進み、マイクロ波デバイスとして広く使用されている。
【0003】図3は従来例の電界効果トランジスタの構
成を示す断面図である。図3の電界効果トランジスタ
は、ガリウムひ素MESFETであって、半絶縁性のガ
リウムひ素からなる半導体基板110上に例えばノンド
ープGaAsあるいはAlGaAsなどからなる緩衝層
113が形成され、緩衝層113の表面にn型の能動層
111が形成される。そして、能動層111の表面にゲ
ート電極101とソース電極102とドレイン電極10
3が形成されて構成される。緩衝層113を形成しなけ
れば、n型の能動層111と半導体基板110との界面
に非常に高い密度の欠陥準位が生じるので、相互コンダ
クタンスgmが低下し、かつヒステリシス等が発生す
る。
成を示す断面図である。図3の電界効果トランジスタ
は、ガリウムひ素MESFETであって、半絶縁性のガ
リウムひ素からなる半導体基板110上に例えばノンド
ープGaAsあるいはAlGaAsなどからなる緩衝層
113が形成され、緩衝層113の表面にn型の能動層
111が形成される。そして、能動層111の表面にゲ
ート電極101とソース電極102とドレイン電極10
3が形成されて構成される。緩衝層113を形成しなけ
れば、n型の能動層111と半導体基板110との界面
に非常に高い密度の欠陥準位が生じるので、相互コンダ
クタンスgmが低下し、かつヒステリシス等が発生す
る。
【0004】
【発明が解決しようとする課題】しかし、従来例の電界
効果トランジスタでは、能動層111と緩衝層113と
の境界面あるいは緩衝層113と半導体基板110との
境界面において、ポテンシャルが急激に変化したり密度
の高い欠陥が存在したりするので、ドレイン耐圧やゲー
ト耐圧を高くすることができないという問題点があっ
た。また、能動層111と緩衝層113との界面の近傍
で電荷が発生するので、界面付近でポテンシャルの変化
が引き起こされるいわゆるバックゲート効果が起こり、
ゲート電極101の下側の能動層111の導電率が変化
するためにドレイン電流が変調されて、ドレイン電流に
歪みが発生するという問題点があった。
効果トランジスタでは、能動層111と緩衝層113と
の境界面あるいは緩衝層113と半導体基板110との
境界面において、ポテンシャルが急激に変化したり密度
の高い欠陥が存在したりするので、ドレイン耐圧やゲー
ト耐圧を高くすることができないという問題点があっ
た。また、能動層111と緩衝層113との界面の近傍
で電荷が発生するので、界面付近でポテンシャルの変化
が引き起こされるいわゆるバックゲート効果が起こり、
ゲート電極101の下側の能動層111の導電率が変化
するためにドレイン電流が変調されて、ドレイン電流に
歪みが発生するという問題点があった。
【0005】本発明の目的は、以上の問題点を解決し
て、従来例に比較して、ゲート耐圧とドレイン耐圧とを
高くでき、かつに入力信号に対する出力信号の歪みが少
ない半導体装置とその製造方法を提供することにある。
て、従来例に比較して、ゲート耐圧とドレイン耐圧とを
高くでき、かつに入力信号に対する出力信号の歪みが少
ない半導体装置とその製造方法を提供することにある。
【0006】
【課題を解決するための手段】本発明に係る請求項1記
載の半導体装置は、半導体基板と、上記半導体基板の表
面上に形成された能動層と、上記能動層上に互いに所定
の間隔を隔てて形成された第1と第2の電極と、上記能
動層上であって、上記第1と第2の電極との間に間隔を
おいて形成された第3の電極とを備えた半導体装置にお
いて、上記半導体基板の表面をプラズマ処理することに
より、上記半導体基板と上記能動層との間に、上記能動
層の電荷を補償するためのプラズマ処理層を形成したこ
とを特徴とする。
載の半導体装置は、半導体基板と、上記半導体基板の表
面上に形成された能動層と、上記能動層上に互いに所定
の間隔を隔てて形成された第1と第2の電極と、上記能
動層上であって、上記第1と第2の電極との間に間隔を
おいて形成された第3の電極とを備えた半導体装置にお
いて、上記半導体基板の表面をプラズマ処理することに
より、上記半導体基板と上記能動層との間に、上記能動
層の電荷を補償するためのプラズマ処理層を形成したこ
とを特徴とする。
【0007】また、本発明に係る請求項2記載の半導体
装置は、半導体基板と、上記半導体基板の表面上に形成
された緩衝層と、上記緩衝層の表面上に形成された能動
層と、上記能動層上に互いに所定の間隔を隔てて形成さ
れた第1と第2の電極と、上記能動層上であって、上記
第1と第2の電極との間に間隔をおいて形成された第3
の電極とを備えた半導体装置において、上記緩衝層の表
面をプラズマ処理することにより、上記緩衝層と上記能
動層との間に、上記能動層の電荷を補償するためのプラ
ズマ処理層を形成したことを特徴とする。
装置は、半導体基板と、上記半導体基板の表面上に形成
された緩衝層と、上記緩衝層の表面上に形成された能動
層と、上記能動層上に互いに所定の間隔を隔てて形成さ
れた第1と第2の電極と、上記能動層上であって、上記
第1と第2の電極との間に間隔をおいて形成された第3
の電極とを備えた半導体装置において、上記緩衝層の表
面をプラズマ処理することにより、上記緩衝層と上記能
動層との間に、上記能動層の電荷を補償するためのプラ
ズマ処理層を形成したことを特徴とする。
【0008】さらに、本発明に係る請求項3記載の半導
体装置の製造方法は、半導体基板の表面をプラズマ処理
することにより、プラズマ処理層上に形成される能動層
の電荷を補償するためのプラズマ処理層を形成する工程
と、上記プラズマ処理層上に能動層を形成する工程と、
上記能動層上に互いに所定の間隔を隔てて第1と第2の
電極とを形成する工程と、上記能動層上であって、上記
第1と第2の電極との間に間隔をおいて第3の電極を形
成する工程とを含むことを特徴とする。
体装置の製造方法は、半導体基板の表面をプラズマ処理
することにより、プラズマ処理層上に形成される能動層
の電荷を補償するためのプラズマ処理層を形成する工程
と、上記プラズマ処理層上に能動層を形成する工程と、
上記能動層上に互いに所定の間隔を隔てて第1と第2の
電極とを形成する工程と、上記能動層上であって、上記
第1と第2の電極との間に間隔をおいて第3の電極を形
成する工程とを含むことを特徴とする。
【0009】またさらに、本発明に係る請求項4記載の
半導体装置の製造方法は、半導体基板の表面上に緩衝層
を形成する工程と、上記緩衝層の表面をプラズマ処理す
ることにより、プラズマ処理層上に形成される能動層の
電荷を補償するためのプラズマ処理層を形成する工程
と、上記プラズマ処理層上に能動層を形成する工程と、
上記能動層上に互いに所定の間隔を隔てて第1と第2の
電極とを形成する工程と、上記能動層上であって、上記
第1と第2の電極との間に間隔をおいて第3の電極を形
成する工程とを含むことを特徴とする。
半導体装置の製造方法は、半導体基板の表面上に緩衝層
を形成する工程と、上記緩衝層の表面をプラズマ処理す
ることにより、プラズマ処理層上に形成される能動層の
電荷を補償するためのプラズマ処理層を形成する工程
と、上記プラズマ処理層上に能動層を形成する工程と、
上記能動層上に互いに所定の間隔を隔てて第1と第2の
電極とを形成する工程と、上記能動層上であって、上記
第1と第2の電極との間に間隔をおいて第3の電極を形
成する工程とを含むことを特徴とする。
【0010】
【作用】本発明に係る請求項1記載の半導体装置におい
ては、上記半導体基板と上記能動層との間に、上記プラ
ズマ処理層を形成しているので、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され
る。これによって、上記プラズマ処理層と上記能動層と
の境界面における抵抗を高くすることができ、かつ上記
能動層中の電荷を補償することができるので、当該境界
面の近傍でのポテンシャルの変化を緩やかにできる。そ
の結果、当該境界面でのリーク電流は減少し、ゲート耐
圧、ドレイン耐圧は向上する。また、バックゲート効果
も減少し、ドレイン電流の変調が抑制されるので、入力
信号に対する出力信号の歪みを少なくできる。
ては、上記半導体基板と上記能動層との間に、上記プラ
ズマ処理層を形成しているので、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され
る。これによって、上記プラズマ処理層と上記能動層と
の境界面における抵抗を高くすることができ、かつ上記
能動層中の電荷を補償することができるので、当該境界
面の近傍でのポテンシャルの変化を緩やかにできる。そ
の結果、当該境界面でのリーク電流は減少し、ゲート耐
圧、ドレイン耐圧は向上する。また、バックゲート効果
も減少し、ドレイン電流の変調が抑制されるので、入力
信号に対する出力信号の歪みを少なくできる。
【0011】また、本発明に係る請求項2記載の半導体
装置においては、上記緩衝層と上記能動層との間に、上
記能動層の電荷を補償するためのプラズマ処理層を形成
しているので、上記プラズマ処理層と上記能動層との境
界面に高密度の界面準位が形成される。これによって、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができるので、当該境界面の近傍でのポテン
シャルの変化を緩やかにできる。その結果、当該境界面
でのリーク電流は減少し、ゲート耐圧、ドレイン耐圧は
向上する。また、バックゲート効果も減少し、ドレイン
電流の変調が抑制されるので、入力信号に対する出力信
号の歪みを少なくできる。
装置においては、上記緩衝層と上記能動層との間に、上
記能動層の電荷を補償するためのプラズマ処理層を形成
しているので、上記プラズマ処理層と上記能動層との境
界面に高密度の界面準位が形成される。これによって、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができるので、当該境界面の近傍でのポテン
シャルの変化を緩やかにできる。その結果、当該境界面
でのリーク電流は減少し、ゲート耐圧、ドレイン耐圧は
向上する。また、バックゲート効果も減少し、ドレイン
電流の変調が抑制されるので、入力信号に対する出力信
号の歪みを少なくできる。
【0012】さらに、本発明に係る請求項3記載の半導
体装置の製造方法では、上記半導体基板の表面をプラズ
マ処理することにより、上記半導体基板の表面に上記プ
ラズマ処理層を形成し、上記プラズマ処理層上に上記能
動層を形成する。これによって、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができる。従って、ゲート耐圧とドレイン耐
圧とを高くでき、かつに入力信号に対する出力信号の歪
みが少ない半導体装置を製造できる。
体装置の製造方法では、上記半導体基板の表面をプラズ
マ処理することにより、上記半導体基板の表面に上記プ
ラズマ処理層を形成し、上記プラズマ処理層上に上記能
動層を形成する。これによって、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができる。従って、ゲート耐圧とドレイン耐
圧とを高くでき、かつに入力信号に対する出力信号の歪
みが少ない半導体装置を製造できる。
【0013】またさらに、本発明に係る請求項4記載の
半導体装置の製造方法では、上記緩衝層の表面をプラズ
マ処理することにより、上記緩衝層の表面に上記プラズ
マ処理層を形成し、上記プラズマ処理層の表面に上記能
動層を形成する。これによって、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができる。従って、ゲート耐圧とドレイン耐
圧とを高くでき、かつに入力信号に対する出力信号の歪
みが少ない半導体装置を製造できる。
半導体装置の製造方法では、上記緩衝層の表面をプラズ
マ処理することにより、上記緩衝層の表面に上記プラズ
マ処理層を形成し、上記プラズマ処理層の表面に上記能
動層を形成する。これによって、上記プラズマ処理層と
上記能動層との境界面に高密度の界面準位が形成され、
上記プラズマ処理層と上記能動層との境界面における抵
抗を高くすることができ、かつ上記能動層中の電荷を補
償することができる。従って、ゲート耐圧とドレイン耐
圧とを高くでき、かつに入力信号に対する出力信号の歪
みが少ない半導体装置を製造できる。
【0014】
【実施例】図1は、本発明に係る実施例の電界効果トラ
ンジスタの断面図である。図1の電界効果トランジスタ
は、半絶縁性のガリウムひ素からなる半導体基板10の
上面に緩衝層13とプラズマ処理層12と能動層11と
が形成され、さらに能動層11上にゲート電極1とソー
ス電極2とドレイン電極3とが形成されて構成されるガ
リウムひ素MESFETである。ここで、実施例の電界
効果トランジスタは、緩衝層13と能動層11の間にプ
ラズマ処理層12を形成したことを特徴とする。
ンジスタの断面図である。図1の電界効果トランジスタ
は、半絶縁性のガリウムひ素からなる半導体基板10の
上面に緩衝層13とプラズマ処理層12と能動層11と
が形成され、さらに能動層11上にゲート電極1とソー
ス電極2とドレイン電極3とが形成されて構成されるガ
リウムひ素MESFETである。ここで、実施例の電界
効果トランジスタは、緩衝層13と能動層11の間にプ
ラズマ処理層12を形成したことを特徴とする。
【0015】以下、図面を参照して、実施例の電界効果
トランジスタの製造方法と構成について説明する。図1
の電界効果トランジスタは、まず、半導体基板10上に
分子線エピタキシャル法を用いて、ノンドープガリウム
ひ素層である緩衝層13を形成する。そして、緩衝層1
3の表面に反応性イオンエッチング法を用いて、以下の
条件でプラズマ処理を施すことによってプラズマ処理層
12を形成する。
トランジスタの製造方法と構成について説明する。図1
の電界効果トランジスタは、まず、半導体基板10上に
分子線エピタキシャル法を用いて、ノンドープガリウム
ひ素層である緩衝層13を形成する。そして、緩衝層1
3の表面に反応性イオンエッチング法を用いて、以下の
条件でプラズマ処理を施すことによってプラズマ処理層
12を形成する。
【0016】(1)酸素ガス(O2)の圧力:50mT
orr、 (2)酸素ガス(O2)の流量:10cm3/秒、 (3)自己バイアス電圧:120Vから240Vまでの
1つの電圧。
orr、 (2)酸素ガス(O2)の流量:10cm3/秒、 (3)自己バイアス電圧:120Vから240Vまでの
1つの電圧。
【0017】以上の条件でプラズマ処理を施すことによ
って、上記プラズマ処理層12の表面付近でのAs/G
aのモル比を、プラズマ処理を施さない場合に比較して
大きくできる。これによって、プラズマ層12の表面に
0.6から0.8eV程度の深い表面準位が1×1014
cm-3の準位密度になるように形成される。ここで、深
い表面準位とは、能動層11の伝導帯と能動層11の価
電子帯との間のエネルギーギャップの略中央部に位置す
る表面準位のことをいう。また、表面準位の測定は、I
CTS法(Isothermal capacitance transient spectro
scopyの略)を用いて測定した。
って、上記プラズマ処理層12の表面付近でのAs/G
aのモル比を、プラズマ処理を施さない場合に比較して
大きくできる。これによって、プラズマ層12の表面に
0.6から0.8eV程度の深い表面準位が1×1014
cm-3の準位密度になるように形成される。ここで、深
い表面準位とは、能動層11の伝導帯と能動層11の価
電子帯との間のエネルギーギャップの略中央部に位置す
る表面準位のことをいう。また、表面準位の測定は、I
CTS法(Isothermal capacitance transient spectro
scopyの略)を用いて測定した。
【0018】次に、プラズマ処理層12の表面に、n型
半導体層である能動層11を結晶成長させることにより
形成する。これによって、プラズマ処理層12と能動層
11との境界面に、深い界面準位が高密度に形成され
る。ここで、深い界面準位とは、能動層11の伝導帯と
能動層の価電子帯との間のエネルギーギャップの略中央
部に位置する界面準位のことをいう。また、能動層11
は、所定の濃度のSi+イオンを不純物として含んだG
aAs層であって、不純物濃度が、2×1017cm-3に
なるように形成される。そして、能動層11上に、ソー
ス電極2とドレイン電極3とを、能動層11の中央部で
互いに所定の間隔を隔てて対向するように形成する。こ
こで、ソース電極2とドレイン電極3は、Au−Ge/
Ni系の金属からなり、能動層11上に形成された後
に、所定の温度で合金化されて、それぞれ能動層11と
オーミック接触するように形成される。そして、上記能
動層11の表面であって、ソース電極2とドレイン電極
3の間に、所定の長さと所定の幅を有するゲート電極1
を形成する。ここで、ゲート電極1は、ソース電極2と
ドレイン電極3から所定の間隔をおいて、かつ能動層1
1の表面にショットキー接合するように形成される。以
上のようにして、実施例の電界効果トランジスタは形成
される。
半導体層である能動層11を結晶成長させることにより
形成する。これによって、プラズマ処理層12と能動層
11との境界面に、深い界面準位が高密度に形成され
る。ここで、深い界面準位とは、能動層11の伝導帯と
能動層の価電子帯との間のエネルギーギャップの略中央
部に位置する界面準位のことをいう。また、能動層11
は、所定の濃度のSi+イオンを不純物として含んだG
aAs層であって、不純物濃度が、2×1017cm-3に
なるように形成される。そして、能動層11上に、ソー
ス電極2とドレイン電極3とを、能動層11の中央部で
互いに所定の間隔を隔てて対向するように形成する。こ
こで、ソース電極2とドレイン電極3は、Au−Ge/
Ni系の金属からなり、能動層11上に形成された後
に、所定の温度で合金化されて、それぞれ能動層11と
オーミック接触するように形成される。そして、上記能
動層11の表面であって、ソース電極2とドレイン電極
3の間に、所定の長さと所定の幅を有するゲート電極1
を形成する。ここで、ゲート電極1は、ソース電極2と
ドレイン電極3から所定の間隔をおいて、かつ能動層1
1の表面にショットキー接合するように形成される。以
上のようにして、実施例の電界効果トランジスタは形成
される。
【0019】次に、プラズマ処理層12のAs/Gaの
モル比の分析結果について説明する。図2は、上記プラ
ズマ処理層12の上面から厚み方向にAs/Gaのモル
比を測定した結果を示したグラフである。横軸には上記
プラズマ処理層12の上面からの深さを表し、縦軸には
As/Gaのモル比を表している。図2から明らかなよ
うに、表面から深くなるに従って、As/Gaのモル比
は一旦減少し、10nmの深さの所でモル比は最小にな
り、深さが10nmを越えるとAsのGaに対するモル
比は増加する。すなわち、プラズマ処理層12の表面に
おけるAs/Gaのモル比は、プラズマ処理層12のう
ちの深さが10nmの位置におけるAs/Gaのモル比
に比べると大きくなる。
モル比の分析結果について説明する。図2は、上記プラ
ズマ処理層12の上面から厚み方向にAs/Gaのモル
比を測定した結果を示したグラフである。横軸には上記
プラズマ処理層12の上面からの深さを表し、縦軸には
As/Gaのモル比を表している。図2から明らかなよ
うに、表面から深くなるに従って、As/Gaのモル比
は一旦減少し、10nmの深さの所でモル比は最小にな
り、深さが10nmを越えるとAsのGaに対するモル
比は増加する。すなわち、プラズマ処理層12の表面に
おけるAs/Gaのモル比は、プラズマ処理層12のう
ちの深さが10nmの位置におけるAs/Gaのモル比
に比べると大きくなる。
【0020】以上のように構成される実施例の電界効果
トランジスタにおいて、ドレイン電極2とソース電極3
との間に電圧を印加すると、ドレイン電極3からソース
電極2にゲート電極1の下側の能動層11を通ってソー
ス・ドレイン間電流が流れる。この状態で、ゲート電極
1に電圧信号を印加すると、電圧信号の電圧の振幅の変
化に対応してゲート電極1の直下に位置する能動層11
における空乏層の厚さが変化して、ソース・ドレイン間
電流が変化する。すなわち、実施例の電界効果トランジ
スタは増幅動作をする。
トランジスタにおいて、ドレイン電極2とソース電極3
との間に電圧を印加すると、ドレイン電極3からソース
電極2にゲート電極1の下側の能動層11を通ってソー
ス・ドレイン間電流が流れる。この状態で、ゲート電極
1に電圧信号を印加すると、電圧信号の電圧の振幅の変
化に対応してゲート電極1の直下に位置する能動層11
における空乏層の厚さが変化して、ソース・ドレイン間
電流が変化する。すなわち、実施例の電界効果トランジ
スタは増幅動作をする。
【0021】以上のように構成された実施例の電界効果
トランジスタでは、緩衝層13と能動層11の間にプラ
ズマ処理層12が形成されて、能動層11と上記プラズ
マ処理層12との境界面に深い界面準位が高密度に形成
されるので、当該境界面における抵抗を高くでき、かつ
能動層11中の電荷を補償することができ、これによっ
て、当該境界面近傍でのポテンシャルの変化を緩やかに
できる。その結果、能動層11とプラズマ処理層12と
の境界面でのリーク電流が減少して、プラズマ処理層1
2を形成していない場合に比較して、ゲート耐圧とドレ
イン耐圧とを高くすることができる。また、電荷の発生
によるバックゲート効果も抑制されて、ドレイン電流の
導電率変調も抑制されるので、プラズマ処理層12を形
成していない場合に比較してドレイン電流の歪みを少な
くでき、入力信号に対する出力信号の歪みを少なくでき
る。
トランジスタでは、緩衝層13と能動層11の間にプラ
ズマ処理層12が形成されて、能動層11と上記プラズ
マ処理層12との境界面に深い界面準位が高密度に形成
されるので、当該境界面における抵抗を高くでき、かつ
能動層11中の電荷を補償することができ、これによっ
て、当該境界面近傍でのポテンシャルの変化を緩やかに
できる。その結果、能動層11とプラズマ処理層12と
の境界面でのリーク電流が減少して、プラズマ処理層1
2を形成していない場合に比較して、ゲート耐圧とドレ
イン耐圧とを高くすることができる。また、電荷の発生
によるバックゲート効果も抑制されて、ドレイン電流の
導電率変調も抑制されるので、プラズマ処理層12を形
成していない場合に比較してドレイン電流の歪みを少な
くでき、入力信号に対する出力信号の歪みを少なくでき
る。
【0022】<変形例>以上の実施例では緩衝層13の
材料としてノンドープガリウムひ素(GaAs)を用い
たが、本発明はこれに限らず、アルミニウムガリウムひ
素(AlGaAs)を用いてもよい。以上のように構成
しても実施例と同様に動作して同様の効果を有する。
材料としてノンドープガリウムひ素(GaAs)を用い
たが、本発明はこれに限らず、アルミニウムガリウムひ
素(AlGaAs)を用いてもよい。以上のように構成
しても実施例と同様に動作して同様の効果を有する。
【0023】以上の実施例では、緩衝層13を形成し
て、緩衝層13の表面にプラズマ処理を施したが、本発
明はこれに限らず、緩衝層13を形成しないで、半導体
基板10の表面に直接プラズマ処理を施すようにしても
よい。以上のように構成しても実施例と同様に動作して
同様の効果を有する。
て、緩衝層13の表面にプラズマ処理を施したが、本発
明はこれに限らず、緩衝層13を形成しないで、半導体
基板10の表面に直接プラズマ処理を施すようにしても
よい。以上のように構成しても実施例と同様に動作して
同様の効果を有する。
【0024】以上の実施例ではプラズマ源としてのガス
は、酸素ガス(O2)を用いたが、本発明はこれに限ら
ず窒素ガス(N2)、アルゴンガス(Ar)、テトラフ
ルオロメタン(CF4)、トリフルオロメタン(CHF
3)、水素ガス(H2)等のプラズマ源を用いてもよ
い。また、上記ガスを複数組み合わせてプラズマ源とし
てもよい。以上のように構成しても実施例と同様に動作
して同様の効果を有する。
は、酸素ガス(O2)を用いたが、本発明はこれに限ら
ず窒素ガス(N2)、アルゴンガス(Ar)、テトラフ
ルオロメタン(CF4)、トリフルオロメタン(CHF
3)、水素ガス(H2)等のプラズマ源を用いてもよ
い。また、上記ガスを複数組み合わせてプラズマ源とし
てもよい。以上のように構成しても実施例と同様に動作
して同様の効果を有する。
【0025】以上の実施例では、ガリウムひ素MESF
ETの緩衝層13にプラズマ層12を形成したが、本発
明はこれ限らず、ショットキーバリアダイオードや高電
子移動トランジスタ(HEMT)の緩衝層13又は半導
体基板10の表面にプラズマ処理層12を形成してもよ
い。以上のようにしても実施例と同様の効果を有する。
ETの緩衝層13にプラズマ層12を形成したが、本発
明はこれ限らず、ショットキーバリアダイオードや高電
子移動トランジスタ(HEMT)の緩衝層13又は半導
体基板10の表面にプラズマ処理層12を形成してもよ
い。以上のようにしても実施例と同様の効果を有する。
【0026】以上の実施例では、ソース電極2とドレイ
ン電極3とを能動層11の表面に形成した。しかしなが
ら、本発明はこれ限らず、ソース電極2とドレイン電極
3を形成する部分に、能動層11の不純物濃度より高い
不純物濃度を有する高濃度層を形成して、当該高濃度層
上にソース電極とドレイン電極を形成するようにしても
よい。以上のように構成することによって、実施例と同
様に動作して同様の効果を有するともに、ソース電極及
びドレイン電極と高濃度層とのオーミック接触抵抗を、
ソース電極2及びドレイン電極3と能動層11とのオー
ミック接触抵抗より小さくすることができる。
ン電極3とを能動層11の表面に形成した。しかしなが
ら、本発明はこれ限らず、ソース電極2とドレイン電極
3を形成する部分に、能動層11の不純物濃度より高い
不純物濃度を有する高濃度層を形成して、当該高濃度層
上にソース電極とドレイン電極を形成するようにしても
よい。以上のように構成することによって、実施例と同
様に動作して同様の効果を有するともに、ソース電極及
びドレイン電極と高濃度層とのオーミック接触抵抗を、
ソース電極2及びドレイン電極3と能動層11とのオー
ミック接触抵抗より小さくすることができる。
【0027】以上の実施例では、ガリウムひ素からなる
半導体基板10を用いたが、本発明はこれに限らず、I
nP等の他の化合物半導体材料又はSi等の他の半導体
材料を用いてもよい。以上のようにしても、実施例と同
様に動作をして同様な効果を有する。
半導体基板10を用いたが、本発明はこれに限らず、I
nP等の他の化合物半導体材料又はSi等の他の半導体
材料を用いてもよい。以上のようにしても、実施例と同
様に動作をして同様な効果を有する。
【0028】
【発明の効果】本発明に係る請求項1記載の半導体装置
は、上記半導体基板と上記能動層との間に、上記プラズ
マ処理層を形成しているので、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成される。
これによって、上記プラズマ処理層と上記能動層との境
界面における抵抗を高くすることができ、かつ上記能動
層中の電荷を補償することができるので、当該境界面の
近傍でのポテンシャルの変化を緩やかにできる。従っ
て、従来例に比較して、当該境界面でのリーク電流を減
少させることができるので、ゲート耐圧とドレイン耐圧
とを高くすることができ、また、バックゲート効果も減
少させることができるので、ドレイン電流の変調が抑制
されて、入力信号に対する出力信号の歪みを少なくでき
る。
は、上記半導体基板と上記能動層との間に、上記プラズ
マ処理層を形成しているので、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成される。
これによって、上記プラズマ処理層と上記能動層との境
界面における抵抗を高くすることができ、かつ上記能動
層中の電荷を補償することができるので、当該境界面の
近傍でのポテンシャルの変化を緩やかにできる。従っ
て、従来例に比較して、当該境界面でのリーク電流を減
少させることができるので、ゲート耐圧とドレイン耐圧
とを高くすることができ、また、バックゲート効果も減
少させることができるので、ドレイン電流の変調が抑制
されて、入力信号に対する出力信号の歪みを少なくでき
る。
【0029】また、本発明に係る請求項2記載の半導体
装置は、上記緩衝層と上記能動層との間に、上記プラズ
マ処理層を形成しているので、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成される。
これによって、上記プラズマ処理層と上記能動層との境
界面における抵抗を高くすることができ、かつ上記能動
層中の電荷を補償することができるので、当該境界面の
近傍でのポテンシャルの変化を緩やかにできる。その結
果、従来例に比較して、当該境界面でのリーク電流を減
少させることができるので、ゲート耐圧とドレイン耐圧
とを高くすることができ、また、バックゲート効果も減
少させることができるので、ドレイン電流の変調が抑制
されて、入力信号に対する出力信号の歪みを少なくでき
る。
装置は、上記緩衝層と上記能動層との間に、上記プラズ
マ処理層を形成しているので、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成される。
これによって、上記プラズマ処理層と上記能動層との境
界面における抵抗を高くすることができ、かつ上記能動
層中の電荷を補償することができるので、当該境界面の
近傍でのポテンシャルの変化を緩やかにできる。その結
果、従来例に比較して、当該境界面でのリーク電流を減
少させることができるので、ゲート耐圧とドレイン耐圧
とを高くすることができ、また、バックゲート効果も減
少させることができるので、ドレイン電流の変調が抑制
されて、入力信号に対する出力信号の歪みを少なくでき
る。
【0030】さらに、本発明に係る請求項3記載の半導
体装置の製造方法は、上記半導体基板の表面に上記プラ
ズマ処理層を形成し、上記プラズマ処理層の表面に能動
層を形成する。これによって、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成され、上
記プラズマ処理層と上記能動層との境界面における抵抗
を高くすることができ、かつ上記能動層中の電荷を補償
することができる。従って、従来例に比較して、ゲート
耐圧とドレイン耐圧とが高く、かつ入力信号に対する出
力信号の歪みが少ない半導体装置を製造できる。
体装置の製造方法は、上記半導体基板の表面に上記プラ
ズマ処理層を形成し、上記プラズマ処理層の表面に能動
層を形成する。これによって、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成され、上
記プラズマ処理層と上記能動層との境界面における抵抗
を高くすることができ、かつ上記能動層中の電荷を補償
することができる。従って、従来例に比較して、ゲート
耐圧とドレイン耐圧とが高く、かつ入力信号に対する出
力信号の歪みが少ない半導体装置を製造できる。
【0031】またさらに、本発明に係る請求項4記載の
半導体装置の製造方法は、上記緩衝層の表面に上記プラ
ズマ処理層を形成し、上記プラズマ処理層の表面に能動
層を形成する。これによって、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成され、上
記プラズマ処理層と上記能動層との境界面における抵抗
を高くすることができ、かつ上記能動層中の電荷を補償
することができる。従って、従来例に比較して、ゲート
耐圧とドレイン耐圧とが高く、かつ入力信号に対する出
力信号の歪みが少ない半導体装置を製造できる。
半導体装置の製造方法は、上記緩衝層の表面に上記プラ
ズマ処理層を形成し、上記プラズマ処理層の表面に能動
層を形成する。これによって、上記プラズマ処理層と上
記能動層との境界面に高密度の界面準位が形成され、上
記プラズマ処理層と上記能動層との境界面における抵抗
を高くすることができ、かつ上記能動層中の電荷を補償
することができる。従って、従来例に比較して、ゲート
耐圧とドレイン耐圧とが高く、かつ入力信号に対する出
力信号の歪みが少ない半導体装置を製造できる。
【図1】 本発明に係る実施例の電界効果トランジスタ
の断面図である。
の断面図である。
【図2】 図1のプラズマ処理層12のAs/Gaのモ
ル比を示すグラフである。
ル比を示すグラフである。
【図3】 従来例の電界効果トランジスタの断面図であ
る。
る。
1…ゲート電極、 2…ソース電極、 3…ドレイン電極、 10…半導体基板、 11…能動層、 12…プラズマ処理層、 13…緩衝層。
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/337 - 21/338 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (4)
- 【請求項1】 半導体基板と、 上記半導体基板の表面上に形成された能動層と、 上記能動層上に互いに所定の間隔を隔てて形成された第
1と第2の電極と、 上記能動層上であって、上記第1と第2の電極との間に
間隔をおいて形成された第3の電極とを備えた半導体装
置において、 上記半導体基板の表面をプラズマ処理することにより、
上記半導体基板と上記能動層との間に、上記能動層の電
荷を補償するためのプラズマ処理層を形成したことを特
徴とする半導体装置。 - 【請求項2】 半導体基板と、 上記半導体基板の表面上に形成された緩衝層と、 上記緩衝層の表面上に形成された能動層と、 上記能動層上に互いに所定の間隔を隔てて形成された第
1と第2の電極と、 上記能動層上であって、上記第1と第2の電極との間に
間隔をおいて形成された第3の電極とを備えた半導体装
置において、 上記緩衝層の表面をプラズマ処理することにより、上記
緩衝層と上記能動層との間に、上記能動層の電荷を補償
するためのプラズマ処理層を形成したことを特徴とする
半導体装置。 - 【請求項3】 半導体基板の表面をプラズマ処理するこ
とにより、プラズマ処理層上に形成される能動層の電荷
を補償するためのプラズマ処理層を形成する工程と、 上記プラズマ処理層上に能動層を形成する工程と、 上記能動層上に互いに所定の間隔を隔てて第1と第2の
電極とを形成する工程と、 上記能動層上であって、上記第1と第2の電極との間に
間隔をおいて第3の電極を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項4】 半導体基板の表面上に緩衝層を形成する
工程と、 上記緩衝層の表面をプラズマ処理することにより、プラ
ズマ処理層上に形成される能動層の電荷を補償するため
のプラズマ処理層を形成する工程と、 上記プラズマ処理層上に能動層を形成する工程と、 上記能動層上に互いに所定の間隔を隔てて第1と第2の
電極とを形成する工程と、 上記能動層上であって、上記第1と第2の電極との間に
間隔をおいて第3の電極を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7126395A JP3036404B2 (ja) | 1995-05-25 | 1995-05-25 | 半導体装置とその製造方法 |
KR1019960017753A KR100238533B1 (ko) | 1995-05-25 | 1996-05-23 | 플라즈마-처리층을 가진 반도체 장치 및 이의 제조 방법 |
DE69606579T DE69606579T2 (de) | 1995-05-25 | 1996-05-23 | Herstellungsverfahren für Halbleiterbauelement mit plasmabehandelter Schicht |
EP96108284A EP0744773B1 (en) | 1995-05-25 | 1996-05-23 | Method of manufacturing semiconductor device having a plasma-processed layer |
US09/460,613 US6458675B1 (en) | 1995-05-25 | 1999-12-14 | Semiconductor device having a plasma-processed layer and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7126395A JP3036404B2 (ja) | 1995-05-25 | 1995-05-25 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08321515A JPH08321515A (ja) | 1996-12-03 |
JP3036404B2 true JP3036404B2 (ja) | 2000-04-24 |
Family
ID=14934090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7126395A Expired - Fee Related JP3036404B2 (ja) | 1995-05-25 | 1995-05-25 | 半導体装置とその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6458675B1 (ja) |
EP (1) | EP0744773B1 (ja) |
JP (1) | JP3036404B2 (ja) |
KR (1) | KR100238533B1 (ja) |
DE (1) | DE69606579T2 (ja) |
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---|---|---|---|---|
US7932539B2 (en) * | 2005-11-29 | 2011-04-26 | The Hong Kong University Of Science And Technology | Enhancement-mode III-N devices, circuits, and methods |
US7972915B2 (en) * | 2005-11-29 | 2011-07-05 | The Hong Kong University Of Science And Technology | Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs |
US8044432B2 (en) * | 2005-11-29 | 2011-10-25 | The Hong Kong University Of Science And Technology | Low density drain HEMTs |
CN101359686B (zh) * | 2007-08-03 | 2013-01-02 | 香港科技大学 | 可靠的常关型ⅲ-氮化物有源器件结构及相关方法和系统 |
US8076699B2 (en) * | 2008-04-02 | 2011-12-13 | The Hong Kong Univ. Of Science And Technology | Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems |
US20100084687A1 (en) * | 2008-10-03 | 2010-04-08 | The Hong Kong University Of Science And Technology | Aluminum gallium nitride/gallium nitride high electron mobility transistors |
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