JP3286920B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、基板や緩衝層（バッフ
ァ層）が、その上に成長させた能動層などエピタキシャ
ル成長層に悪影響を及ぼさない構成にすることで特性を
向上した半導体装置を製造するのに好適な方法に関す
る。
ァ層）が、その上に成長させた能動層などエピタキシャ
ル成長層に悪影響を及ぼさない構成にすることで特性を
向上した半導体装置を製造するのに好適な方法に関す
る。
【０００２】現在、単結晶半導体基板上にエピタキシャ
ル成長層を形成し、このエピタキシャル成長層を多層化
したり、或いは、ヘテロ構造にすることで、新しい電子
デバイスや光デバイスが実現されている。
ル成長層を形成し、このエピタキシャル成長層を多層化
したり、或いは、ヘテロ構造にすることで、新しい電子
デバイスや光デバイスが実現されている。
【０００３】この場合のエピタキシャル成長技術として
は、分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法、或いは、有機
金属気相成長（ｍｅｔａｌｏｒｇａｎｉｃ ｖａｐｏｒ
ｐｈａｓｅ ｅｐｉｔａｘｙ：ＭＯＶＰＥ）法などが
知られていて、これ等の技術に関する特徴は、超薄膜を
制御性良く成長することができる点にある。
は、分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法、或いは、有機
金属気相成長（ｍｅｔａｌｏｒｇａｎｉｃ ｖａｐｏｒ
ｐｈａｓｅ ｅｐｉｔａｘｙ：ＭＯＶＰＥ）法などが
知られていて、これ等の技術に関する特徴は、超薄膜を
制御性良く成長することができる点にある。
【０００４】例えば、ＧａＡｓ層とＳｉドーピングのＡ
ｌＧａＡｓ層とをヘテロ・エピタキシャル構造にしたＧ
ａＡｓ／ｎ−ＡｌＧａＡｓは、そのヘテロ界面に於ける
ＧａＡｓ層側に高い電子移動度をもつ二次元電子ガス
（２ＤＥＧ）が生成され、この２ＤＥＧをチャネルとす
る電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔｔ
ｒａｎｓｉｓｔｏｒ：ＦＥＴ）が高電子移動度トランジ
スタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ
ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である。
ｌＧａＡｓ層とをヘテロ・エピタキシャル構造にしたＧ
ａＡｓ／ｎ−ＡｌＧａＡｓは、そのヘテロ界面に於ける
ＧａＡｓ層側に高い電子移動度をもつ二次元電子ガス
（２ＤＥＧ）が生成され、この２ＤＥＧをチャネルとす
る電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔｔ
ｒａｎｓｉｓｔｏｒ：ＦＥＴ）が高電子移動度トランジ
スタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ
ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である。
【０００５】このＨＥＭＴは、前記したエピタキシャル
成長技術を用いて実現された新しい電子デバイスの一つ
である。このような電子デバイスでは、エピタキシャル
成長技術に依って、チャネルや活性層の電気的特性制御
を可能にすること、また、その下地であるバッファ層や
基板とエピタキシャル成長層との界面近傍の結晶特性制
御を可能にすることが特性向上の重要事項であり、従っ
て、その制御を可能にする方法を実現しなければならな
い。
成長技術を用いて実現された新しい電子デバイスの一つ
である。このような電子デバイスでは、エピタキシャル
成長技術に依って、チャネルや活性層の電気的特性制御
を可能にすること、また、その下地であるバッファ層や
基板とエピタキシャル成長層との界面近傍の結晶特性制
御を可能にすることが特性向上の重要事項であり、従っ
て、その制御を可能にする方法を実現しなければならな
い。
【０００６】
【従来の技術】ＨＥＭＴを製造する従来の方法に於いて
は、ＭＢＥ法或いはＭＯＶＰＥ法などを適用することに
依って、ＧａＡｓ基板の上に厚さ例えば０．５〔μｍ〕
乃至１〔μｍ〕のＧａＡｓ層を成長させ、その上にＳｉ
をドーピングしたＡｌＧａＡｓ層を成長させてＨＥＭＴ
用のウエハが作成される。
は、ＭＢＥ法或いはＭＯＶＰＥ法などを適用することに
依って、ＧａＡｓ基板の上に厚さ例えば０．５〔μｍ〕
乃至１〔μｍ〕のＧａＡｓ層を成長させ、その上にＳｉ
をドーピングしたＡｌＧａＡｓ層を成長させてＨＥＭＴ
用のウエハが作成される。
【０００７】このウエハを加工してＨＥＭＴを作るので
あるが、先ず、ドライ・エッチング法を適用することに
依って、ゲート部分を薄くして所望の厚さにする。真空
蒸着法を適用することに依って、金（Ａｕ）膜を形成し
てから、そのパターニングと合金化処理を行ってゲート
部分の両側にオーミック・コンタクトのソース電極及び
ドレイン電極を形成する。レジスト・プロセス、真空蒸
着法、リフト・オフ法などを適用することに依って、前
記ゲート部分にアルミニウム（Ａｌ）からなるゲート電
極を形成する。
あるが、先ず、ドライ・エッチング法を適用することに
依って、ゲート部分を薄くして所望の厚さにする。真空
蒸着法を適用することに依って、金（Ａｕ）膜を形成し
てから、そのパターニングと合金化処理を行ってゲート
部分の両側にオーミック・コンタクトのソース電極及び
ドレイン電極を形成する。レジスト・プロセス、真空蒸
着法、リフト・オフ法などを適用することに依って、前
記ゲート部分にアルミニウム（Ａｌ）からなるゲート電
極を形成する。
【０００８】このようにしてＨＥＭＴを完成させるので
あるが、このＨＥＭＴを集積回路として構成した場合、
相隣るデバイスが電気的に干渉する現象としてサイド・
ゲート効果（又はバック・ゲート効果）が知られてい
る。これは、デバイスＡとデバイスＢとが、例えば、酸
素をイオン注入して形成した素子間分離領域に依って分
離されているにも拘わらず、デバイスＡのソース電極と
デバイスＢの或る電極（サイド・ゲート）間に電圧（サ
イド・ゲート電圧）を印加された場合にリーク電流が流
れ、その結果、デバイスＡに於けるしきい値電圧Ｖthが
変動するという現象である。
あるが、このＨＥＭＴを集積回路として構成した場合、
相隣るデバイスが電気的に干渉する現象としてサイド・
ゲート効果（又はバック・ゲート効果）が知られてい
る。これは、デバイスＡとデバイスＢとが、例えば、酸
素をイオン注入して形成した素子間分離領域に依って分
離されているにも拘わらず、デバイスＡのソース電極と
デバイスＢの或る電極（サイド・ゲート）間に電圧（サ
イド・ゲート電圧）を印加された場合にリーク電流が流
れ、その結果、デバイスＡに於けるしきい値電圧Ｖthが
変動するという現象である。
【０００９】この原因としては、基板とエピタキシャル
成長層との界面近傍に存在する不純物に依る界面準位、
或いは、バッファ層中に存在する不純物準位などにトラ
ップされていた電子或いは正孔が高電界で励起され、電
流として流れるものと考えられている。
成長層との界面近傍に存在する不純物に依る界面準位、
或いは、バッファ層中に存在する不純物準位などにトラ
ップされていた電子或いは正孔が高電界で励起され、電
流として流れるものと考えられている。
【００１０】本発明者らのグループは、基板とエピタキ
シャル成長層との界面近傍に存在する不純物を低減する
ことで、ＨＥＭＴ集積回路に於けるサイド・ゲート効果
を低減できることを見出して既に発表した（要すれば、
（１）「Ｔ．Ｙｏｋｏｙａｍａ ｅｔ ａｌ．，“Ｒｅ
ｄｕｃｔｉｏｎ ｏｆ Ｂａｃｋｇａｔｉｎｇ Ｅｆｆ
ｅｃｔ ｉｎ ＨＥＭＴ’ｓ，ＩＥＥＥ Ｅｌｅｃｔｒ
ｏｎ ＤｅｖｉｃｅＬｅｔｔｅｒｓ”，ｎｏｌ．ＥＤＬ
−８，Ｎｏ．６，Ｊｕｎｅ １９８７，ｐｐ２８０−２
８１．」、（２）「Ｊ．Ｓａｉｔｏ ｅｔ ａｌ．，
“Ｅｆｆｅｃｔｏｆ ｔｈｅｒｍａｌ ｅｔｃｈｉｎｇ
ｏｎ ＧａＡｓ ｓｕｂｓｔｒａｔｅ ｉｎ ｍｏｌ
ｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ，”，Ｊａｐ
ａｎＪ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．２５，Ｎｏ．
８，１９８６，ｐｐ１２１６−１２２０．」などを参
照）。
シャル成長層との界面近傍に存在する不純物を低減する
ことで、ＨＥＭＴ集積回路に於けるサイド・ゲート効果
を低減できることを見出して既に発表した（要すれば、
（１）「Ｔ．Ｙｏｋｏｙａｍａ ｅｔ ａｌ．，“Ｒｅ
ｄｕｃｔｉｏｎ ｏｆ Ｂａｃｋｇａｔｉｎｇ Ｅｆｆ
ｅｃｔ ｉｎ ＨＥＭＴ’ｓ，ＩＥＥＥ Ｅｌｅｃｔｒ
ｏｎ ＤｅｖｉｃｅＬｅｔｔｅｒｓ”，ｎｏｌ．ＥＤＬ
−８，Ｎｏ．６，Ｊｕｎｅ １９８７，ｐｐ２８０−２
８１．」、（２）「Ｊ．Ｓａｉｔｏ ｅｔ ａｌ．，
“Ｅｆｆｅｃｔｏｆ ｔｈｅｒｍａｌ ｅｔｃｈｉｎｇ
ｏｎ ＧａＡｓ ｓｕｂｓｔｒａｔｅ ｉｎ ｍｏｌ
ｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ，”，Ｊａｐ
ａｎＪ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．２５，Ｎｏ．
８，１９８６，ｐｐ１２１６−１２２０．」などを参
照）。
【００１１】この方法は、ＭＢＥ法に依る結晶成長の直
前にＧａＡｓ基板を砒素（Ａｓ）分子線照射の下で７５
０〔℃〕以上に加熱することで、ＧａＡｓ基板に於ける
表面を約２００〔Å〕乃至３００〔Å〕程度熱的にエッ
チングする、所謂、サーマル・エッチングすることに依
って、例えば炭素などの残留不純物を除去し、清浄にし
たＧａＡｓ基板表面にＭＢＥ法にてＧａＡｓ／ｎ−Ａｌ
ＧａＡｓヘテロ構造を形成する技術である。
前にＧａＡｓ基板を砒素（Ａｓ）分子線照射の下で７５
０〔℃〕以上に加熱することで、ＧａＡｓ基板に於ける
表面を約２００〔Å〕乃至３００〔Å〕程度熱的にエッ
チングする、所謂、サーマル・エッチングすることに依
って、例えば炭素などの残留不純物を除去し、清浄にし
たＧａＡｓ基板表面にＭＢＥ法にてＧａＡｓ／ｎ−Ａｌ
ＧａＡｓヘテロ構造を形成する技術である。
【００１２】若し、サーマル・エッチングを行うことな
く、ＭＢＥ法に依るエピタキシャル成長を行った場合に
は、ＧａＡｓ基板表面に残留している炭素のような不純
物がエピタキシャル成長のＧａＡｓ層中に取り込まれ、
その結果、基板−エピタキシャル成長層界面近傍には、
浅い不純物準位が生成される。
く、ＭＢＥ法に依るエピタキシャル成長を行った場合に
は、ＧａＡｓ基板表面に残留している炭素のような不純
物がエピタキシャル成長のＧａＡｓ層中に取り込まれ、
その結果、基板−エピタキシャル成長層界面近傍には、
浅い不純物準位が生成される。
【００１３】本発明者らは、この不純物が主として炭素
であることを確認している（前記した文献（２）に記
載）。炭素はＧａＡｓ結晶中でＡｓサイトに入ることで
アクセプタ準位を生成する。アクセプタ準位が存在する
と、ＨＥＭＴ集積回路の場合、サイド・ゲート電極への
サイド・ゲート電圧印加に依って、基板−エピタキシャ
ル成長層界面近傍を通ってリーク電流が流れることにな
り、サイド・ゲート効果に依るしきい値電圧の変動が生
ずるものと認識される。
であることを確認している（前記した文献（２）に記
載）。炭素はＧａＡｓ結晶中でＡｓサイトに入ることで
アクセプタ準位を生成する。アクセプタ準位が存在する
と、ＨＥＭＴ集積回路の場合、サイド・ゲート電極への
サイド・ゲート電圧印加に依って、基板−エピタキシャ
ル成長層界面近傍を通ってリーク電流が流れることにな
り、サイド・ゲート効果に依るしきい値電圧の変動が生
ずるものと認識される。
【００１４】サーマル・エッチングで基板表面を清浄化
してからエピタキシャル成長を行って、そこにＨＥＭＴ
を作り込んだ場合、サイド・ゲート電極までの距離が１
００〔μｍ〕であれば、サイド・ゲート電圧が６０
〔Ｖ〕になっても、しきい値電圧の変動は発生しないこ
とも確認されている（前記した文献（１）に記載）。
してからエピタキシャル成長を行って、そこにＨＥＭＴ
を作り込んだ場合、サイド・ゲート電極までの距離が１
００〔μｍ〕であれば、サイド・ゲート電圧が６０
〔Ｖ〕になっても、しきい値電圧の変動は発生しないこ
とも確認されている（前記した文献（１）に記載）。
【００１５】サイド・ゲート効果を低減する前記とは別
な方法として、低温成長のバッファ層を用いる方法が知
られている（要すれば、（３）「Ｆ．Ｗ．Ｓｍｉｔｈ
ｅｔａｌ．，“Ｎｅｗ ＭＢＥ Ｂｕｆｆｅｒ Ｕｓｅ
ｄ ｔｏ Ｅｌｉｍｉｎａｔｅ Ｂａｃｋｇａｔｉｎｇ
ｉｎ ＧａＡｓ ＭＥＳＦＥＴ’ｓ，”ＩＥＥＥＥｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏ
ｌ．９，Ｎｏ．２，Ｆｅｂ．１９８８，ｐｐ７７−８
０．」を参照）。
な方法として、低温成長のバッファ層を用いる方法が知
られている（要すれば、（３）「Ｆ．Ｗ．Ｓｍｉｔｈ
ｅｔａｌ．，“Ｎｅｗ ＭＢＥ Ｂｕｆｆｅｒ Ｕｓｅ
ｄ ｔｏ Ｅｌｉｍｉｎａｔｅ Ｂａｃｋｇａｔｉｎｇ
ｉｎ ＧａＡｓ ＭＥＳＦＥＴ’ｓ，”ＩＥＥＥＥｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏ
ｌ．９，Ｎｏ．２，Ｆｅｂ．１９８８，ｐｐ７７−８
０．」を参照）。
【００１６】前記の方法では、ＭＢＥ法を適用し、Ｇａ
Ａｓ基板上にＧａＡｓのＭＥＳＦＥＴを作成する為のエ
ピタキシャル成長層構造を形成する場合、１５０〔℃〕
乃至３００〔℃〕の低温でＧａＡｓバッファ層を成長さ
せ、その上に通常の成長温度である６００〔℃〕の温度
でｎ−ＧａＡｓ活性層を成長させている。
Ａｓ基板上にＧａＡｓのＭＥＳＦＥＴを作成する為のエ
ピタキシャル成長層構造を形成する場合、１５０〔℃〕
乃至３００〔℃〕の低温でＧａＡｓバッファ層を成長さ
せ、その上に通常の成長温度である６００〔℃〕の温度
でｎ−ＧａＡｓ活性層を成長させている。
【００１７】前記のようにして成長したエピタキシャル
成長層構造を用いて作成されたＭＥＳＦＥＴに於いて、
サイド・ゲート電極までの距離が５０〔μｍ〕である場
合、３０〔Ｖ〕のサイド・ゲート電圧を印加しても、Ｍ
ＥＳＦＥＴのしきい値電圧が変動することはなく、サイ
ド・ゲート効果を低減できることが知られている（前記
した文献（３）に記載）。
成長層構造を用いて作成されたＭＥＳＦＥＴに於いて、
サイド・ゲート電極までの距離が５０〔μｍ〕である場
合、３０〔Ｖ〕のサイド・ゲート電圧を印加しても、Ｍ
ＥＳＦＥＴのしきい値電圧が変動することはなく、サイ
ド・ゲート効果を低減できることが知られている（前記
した文献（３）に記載）。
【００１８】
【発明が解決しようとする課題】サーマル・エッチング
で基板表面を清浄化してからエピタキシャル成長を行う
ことでサイド・ゲート効果を低減させる方法に於いて
は、制御性の点で問題がある。即ち、７５０〔℃〕とい
う高い温度でＧａＡｓ基板を加熱する為、エッチングが
起こると同時に選択的なＡｓの離脱を生ずるので、エッ
チング量を増加するにつれて表面モホロジが劣化して荒
れを生ずる。
で基板表面を清浄化してからエピタキシャル成長を行う
ことでサイド・ゲート効果を低減させる方法に於いて
は、制御性の点で問題がある。即ち、７５０〔℃〕とい
う高い温度でＧａＡｓ基板を加熱する為、エッチングが
起こると同時に選択的なＡｓの離脱を生ずるので、エッ
チング量を増加するにつれて表面モホロジが劣化して荒
れを生ずる。
【００１９】通常、この場合のエッチング速度は、照射
するＡｓビームの圧力にも依存するのであるが、Ａｓ圧
が１．５×１０-5〔Ｔｏｒｒ〕であれば、約７０〔Å／
分〕−１００〔Å／分〕であって、サイド・ゲート効果
の低減は、エッチング量が約２００〔Å／分〕−３００
〔Å／分〕で得られ、それ以上に深くエッチングした場
合には、表面モホロジが劣化して集積回路装置の製造が
困難になる。
するＡｓビームの圧力にも依存するのであるが、Ａｓ圧
が１．５×１０-5〔Ｔｏｒｒ〕であれば、約７０〔Å／
分〕−１００〔Å／分〕であって、サイド・ゲート効果
の低減は、エッチング量が約２００〔Å／分〕−３００
〔Å／分〕で得られ、それ以上に深くエッチングした場
合には、表面モホロジが劣化して集積回路装置の製造が
困難になる。
【００２０】また、低温成長のバッファ層を利用して得
られるエピタキシャル成長層構造を用いて集積回路装置
を製造する方法に於いては、バッファ層を成長させる
際、通常のＧａＡｓ層を成長させる温度である６００
〔℃〕に比較し、非常に低い温度である１５０〔℃〕乃
至３００〔℃〕にすることが必要であり、基板温度を上
下させるのに長時間を要し、また、低い温度を再現性良
く制御することも難しい。
られるエピタキシャル成長層構造を用いて集積回路装置
を製造する方法に於いては、バッファ層を成長させる
際、通常のＧａＡｓ層を成長させる温度である６００
〔℃〕に比較し、非常に低い温度である１５０〔℃〕乃
至３００〔℃〕にすることが必要であり、基板温度を上
下させるのに長時間を要し、また、低い温度を再現性良
く制御することも難しい。
【００２１】本発明に於いては、ＨＥＭＴやＭＥＳＦＥ
Ｔなどの集積回路装置で問題になっている素子間の電気
的な相互干渉の問題、特に、サイド・ゲート効果を低減
するのに効果的で、且つ、制御性良く実現することがで
きるエピタキシャル層を容易に得られるようにする。
Ｔなどの集積回路装置で問題になっている素子間の電気
的な相互干渉の問題、特に、サイド・ゲート効果を低減
するのに効果的で、且つ、制御性良く実現することがで
きるエピタキシャル層を容易に得られるようにする。
【００２２】
【課題を解決するための手段】前記従来の技術として挙
げた低温成長のバッファ層を利用して構成されたエピタ
キシャル成長構造を用いる方法に於いて、サイド・ゲー
ト効果が低減される理由としては、ＩＢＭ（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎ
ｅ）並びにパードゥ大学の共同研究グループの研究に依
れば、低温成長のＧａＡｓバッファ層中には、Ａｓの凝
結粒が直径２０〔Å〕乃至１００〔Å〕の大きさで、且
つ、１０17〔cm-3〕以上の密度で存在し、このＡｓの凝
結粒の存在で、ＧａＡｓ層中に金属−半導体界面である
埋め込みショットキ・バリヤが生成され、このショット
キ・バリヤに起因する空乏層がＧａＡｓ層中全体に拡が
り、且つ、繋がって高抵抗を形成する為であると説明さ
れている（要すれば、（４）「Ｍ．Ｒ．Ｍｅｌｌｏｃｈ
ｅｔ ａｌ．，“Ｆｏｒｍａｔｉｏｎ ｏｆ ａｒｓ
ｅｎｉｃ ｐｒｅｃｉｐｉｔａｔｅｓ ｉｎ ＧａＡｓ
ｂｕｆｆｅｒ ｌａｙｅｒｓ ｇｒｏｗｎ ｂｙ ｍ
ｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙａｔ ｌ
ｏｗ ｓｕｂｓｔｒａｔｅ ｔｅｍｐｅｒａｔｕｒｅ
ｓ，”Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５７（１９９
０）ｐｐ１５３１−１５３３．」、（５）「Ａ．Ｃ．Ｗ
ａｒｒｅｎ ｅｔ ａｌ．，“Ａｒｓｅｎｉｃ Ｐｒｅ
ｃｉｐｉｔａｔｅｓ ａｎｄ Ｔｈｅ Ｓｅｍｉ−Ｉｎ
ｓｕｌａｔｉｎｇ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｇａ
Ａｓ Ｂｕｆｆｅｒ Ｌａｙｅｒｓ Ｇｒｏｗｎ ｂｙ
Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｍｏｌｅｃｕｌａ
ｒ Ｂｅａｍ Ｅｐｉｔａｘｙ，”Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．５７（１９９０）ｐｐ１３３１−１３３
３．」、（６）「Ｍ．Ｒ．Ｍｅｌｌｏｃｈ ｅｔ ａ
ｌ．，“ＧａＡｓ Ｂｕｆｆｅｒ Ｌａｙｅｒｓ Ｇｒ
ｏｗｎ ａｔ Ｌｏｗ Ｓｕｂｓｔｒａｔｅ Ｔｅｍｐ
ｅｒａｔｕｒｅｓ Ｕｓｉｎｇ Ａｓ2 ａｎｄ ｔｈ
ｅ Ｆｏｒｍａｔｉｏｎ ｏｆ Ａｒｓｅｎｉｃ Ｐｒ
ｅｃｉｐｉｔａｔｅｓ，”Ｊｏｕｒｎａｌｏｆ Ｃｒｙ
ｓｔａｌ Ｇｒｏｗｔｈ １１１（１９９１）ｐｐ３９
−４２．」などを参照）。
げた低温成長のバッファ層を利用して構成されたエピタ
キシャル成長構造を用いる方法に於いて、サイド・ゲー
ト効果が低減される理由としては、ＩＢＭ（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎ
ｅ）並びにパードゥ大学の共同研究グループの研究に依
れば、低温成長のＧａＡｓバッファ層中には、Ａｓの凝
結粒が直径２０〔Å〕乃至１００〔Å〕の大きさで、且
つ、１０17〔cm-3〕以上の密度で存在し、このＡｓの凝
結粒の存在で、ＧａＡｓ層中に金属−半導体界面である
埋め込みショットキ・バリヤが生成され、このショット
キ・バリヤに起因する空乏層がＧａＡｓ層中全体に拡が
り、且つ、繋がって高抵抗を形成する為であると説明さ
れている（要すれば、（４）「Ｍ．Ｒ．Ｍｅｌｌｏｃｈ
ｅｔ ａｌ．，“Ｆｏｒｍａｔｉｏｎ ｏｆ ａｒｓ
ｅｎｉｃ ｐｒｅｃｉｐｉｔａｔｅｓ ｉｎ ＧａＡｓ
ｂｕｆｆｅｒ ｌａｙｅｒｓ ｇｒｏｗｎ ｂｙ ｍ
ｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙａｔ ｌ
ｏｗ ｓｕｂｓｔｒａｔｅ ｔｅｍｐｅｒａｔｕｒｅ
ｓ，”Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５７（１９９
０）ｐｐ１５３１−１５３３．」、（５）「Ａ．Ｃ．Ｗ
ａｒｒｅｎ ｅｔ ａｌ．，“Ａｒｓｅｎｉｃ Ｐｒｅ
ｃｉｐｉｔａｔｅｓ ａｎｄ Ｔｈｅ Ｓｅｍｉ−Ｉｎ
ｓｕｌａｔｉｎｇ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｇａ
Ａｓ Ｂｕｆｆｅｒ Ｌａｙｅｒｓ Ｇｒｏｗｎ ｂｙ
Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｍｏｌｅｃｕｌａ
ｒ Ｂｅａｍ Ｅｐｉｔａｘｙ，”Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．５７（１９９０）ｐｐ１３３１−１３３
３．」、（６）「Ｍ．Ｒ．Ｍｅｌｌｏｃｈ ｅｔ ａ
ｌ．，“ＧａＡｓ Ｂｕｆｆｅｒ Ｌａｙｅｒｓ Ｇｒ
ｏｗｎ ａｔ Ｌｏｗ Ｓｕｂｓｔｒａｔｅ Ｔｅｍｐ
ｅｒａｔｕｒｅｓ Ｕｓｉｎｇ Ａｓ2 ａｎｄ ｔｈ
ｅ Ｆｏｒｍａｔｉｏｎ ｏｆ Ａｒｓｅｎｉｃ Ｐｒ
ｅｃｉｐｉｔａｔｅｓ，”Ｊｏｕｒｎａｌｏｆ Ｃｒｙ
ｓｔａｌ Ｇｒｏｗｔｈ １１１（１９９１）ｐｐ３９
−４２．」などを参照）。
【００２３】本発明では、バッファ層中に埋め込むショ
ットキ・バリヤとして、基板上に形成され、且つ、パタ
ーニングされた絶縁膜を用いることに着目したものであ
り、絶縁膜からバッファ層中に延び出る空乏層を利用
し、前記Ａｓ凝結粒の場合と同様、その空乏層を全体に
拡げることで、このバッファ層を高抵抗化し、素子間の
電気的な干渉を抑止するようにしている。
ットキ・バリヤとして、基板上に形成され、且つ、パタ
ーニングされた絶縁膜を用いることに着目したものであ
り、絶縁膜からバッファ層中に延び出る空乏層を利用
し、前記Ａｓ凝結粒の場合と同様、その空乏層を全体に
拡げることで、このバッファ層を高抵抗化し、素子間の
電気的な干渉を抑止するようにしている。
【００２４】また、この場合のエピタキシャル成長技術
としては、基板表面での反応に依って結晶成長が進み、
従って、選択成長性が高く、且つ、面の横方向への結晶
成長を促進することが可能であるＭＯＶＰＥ法、ガス・
ソース分子線エピタキシ（ｇａｓ ｓｏｕｒｃｅ ｍｏ
ｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＧＳＭＢ
Ｅ）法、有機金属分子線エピタキシ（ｍｅｔａｌｏｒｇ
ａｎｉｃ ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａ
ｘｙ：ＭＯＭＢＥ）法、化学ビーム・エピタキシ（ｃｈ
ｅｍｉｃａｌ ｂｅａｍ ｅｐｉｔａｘｙ：ＣＢＥ）法
などのエピタキシャル成長方法を採用し、半導体層中へ
の絶縁膜の埋め込みを可能にしている。
としては、基板表面での反応に依って結晶成長が進み、
従って、選択成長性が高く、且つ、面の横方向への結晶
成長を促進することが可能であるＭＯＶＰＥ法、ガス・
ソース分子線エピタキシ（ｇａｓ ｓｏｕｒｃｅ ｍｏ
ｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＧＳＭＢ
Ｅ）法、有機金属分子線エピタキシ（ｍｅｔａｌｏｒｇ
ａｎｉｃ ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａ
ｘｙ：ＭＯＭＢＥ）法、化学ビーム・エピタキシ（ｃｈ
ｅｍｉｃａｌ ｂｅａｍ ｅｐｉｔａｘｙ：ＣＢＥ）法
などのエピタキシャル成長方法を採用し、半導体層中へ
の絶縁膜の埋め込みを可能にしている。
【００２５】通常、減圧炉を用いてＭＯＶＰＥ法を適用
した場合、或いは、ＧＳＭＢＥ法、ＭＯＭＢＥ法、ＣＢ
Ｅ法などを適用した場合に於いては、絶縁膜上に全く何
の成長も堆積も起こらない（例えば、ＭＯＶＰＥ法につ
いては、（７）「Ｋ．Ｈｉｒｕｍａ ｅｔ ａｌ．，
“Ｓｕｒｆａｃｅ ｍｉｇｒａｔｉｏｎ ａｎｄ ｒｅ
ａｃｔｉｏｎ ｍｅｃｈａｎｉｓｍ ｄｕｒｉｎｇ ｓ
ｅｌｅｃｔｉｖｅ ｇｒｏｗｔｈ ｏｆ ＧａＡｓ ａ
ｎｄ ＡｌＡｓ ｂｙ ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏ
ｎ，”Ｊｏｕｒｎａｌｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗ
ｔｈ １０２（１９９０）ｐｐ７１７−７２４．」、を
参照）。
した場合、或いは、ＧＳＭＢＥ法、ＭＯＭＢＥ法、ＣＢ
Ｅ法などを適用した場合に於いては、絶縁膜上に全く何
の成長も堆積も起こらない（例えば、ＭＯＶＰＥ法につ
いては、（７）「Ｋ．Ｈｉｒｕｍａ ｅｔ ａｌ．，
“Ｓｕｒｆａｃｅ ｍｉｇｒａｔｉｏｎ ａｎｄ ｒｅ
ａｃｔｉｏｎ ｍｅｃｈａｎｉｓｍ ｄｕｒｉｎｇ ｓ
ｅｌｅｃｔｉｖｅ ｇｒｏｗｔｈ ｏｆ ＧａＡｓ ａ
ｎｄ ＡｌＡｓ ｂｙ ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏ
ｎ，”Ｊｏｕｒｎａｌｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗ
ｔｈ １０２（１９９０）ｐｐ７１７−７２４．」、を
参照）。
【００２６】さて、ＧＳＭＢＥ法は、ＭＯＶＰＥ法に比
較し、結晶成長の選択性は顕著に現れる。これは、ＧＳ
ＭＢＥ法では、有機金属ソースが分子線として基板表面
に照射され、その基板表面での分解に依って成長が起こ
る為である。即ち、ＧＳＭＢＥ法は、表面反応を利用し
た成長方法である。
較し、結晶成長の選択性は顕著に現れる。これは、ＧＳ
ＭＢＥ法では、有機金属ソースが分子線として基板表面
に照射され、その基板表面での分解に依って成長が起こ
る為である。即ち、ＧＳＭＢＥ法は、表面反応を利用し
た成長方法である。
【００２７】前記したように、パターニングされた絶縁
膜を埋め込む場合、ＭＯＶＰＥ法を採用すると、パター
ニングした絶縁膜の面積と、パターニングに依って生じ
た窓である開口内に露出されている下地の半導体結晶に
於ける表面の面積との割合で成長速度が変化したり、或
いは、エッジ効果と呼ばれているのであるが、絶縁膜近
傍の半導体結晶表面に於ける成長速度が絶縁膜から離れ
た半導体結晶表面に於ける成長速度に比較して速くなる
旨の現象が起こる。
膜を埋め込む場合、ＭＯＶＰＥ法を採用すると、パター
ニングした絶縁膜の面積と、パターニングに依って生じ
た窓である開口内に露出されている下地の半導体結晶に
於ける表面の面積との割合で成長速度が変化したり、或
いは、エッジ効果と呼ばれているのであるが、絶縁膜近
傍の半導体結晶表面に於ける成長速度が絶縁膜から離れ
た半導体結晶表面に於ける成長速度に比較して速くなる
旨の現象が起こる。
【００２８】然しながら、ＧＳＭＢＥ法に依った場合に
は、前記のような現象は全く起こらない（要すれば、
（８）「Ｅ．Ｔｏｋｕｍｉｔｓｕ ｅｔ ａｌ．，“Ｐ
ｒｅｐａｒａｔｉｏｎ ｏｆ ＧａＡｓ ａｎｄ Ｇａ
1-x Ａｌx Ａｓ ｍｕｌｔｉ−ｌａｙｅｒ ｓｔｒｕｃ
ｔｕｒｅｓ ｍｅｔａｌｏｒｇａｎｉｃ ｍｏｌｅｃｕ
ｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ，”Ｊａｐａｎｅｓ
ｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ．Ｐｈｙｓ，２５
（１９８６）ｐｐ１２１１−１２１５．」を参照）。
は、前記のような現象は全く起こらない（要すれば、
（８）「Ｅ．Ｔｏｋｕｍｉｔｓｕ ｅｔ ａｌ．，“Ｐ
ｒｅｐａｒａｔｉｏｎ ｏｆ ＧａＡｓ ａｎｄ Ｇａ
1-x Ａｌx Ａｓ ｍｕｌｔｉ−ｌａｙｅｒ ｓｔｒｕｃ
ｔｕｒｅｓ ｍｅｔａｌｏｒｇａｎｉｃ ｍｏｌｅｃｕ
ｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ，”Ｊａｐａｎｅｓ
ｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ．Ｐｈｙｓ，２５
（１９８６）ｐｐ１２１１−１２１５．」を参照）。
【００２９】ところで、現在、減圧のＭＯＶＰＥ法で
は、２０〔Ｔｏｒｒ〕〜３０〔Ｔｏｒｒ〕、また、ＧＳ
ＭＢＥ法では、１０-4〔Ｔｏｒｒ〕〜１０-5〔Ｔｏｒ
ｒ〕の雰囲気で成長を行うのであるが、新しく開発され
たバキューム・ケミカル・エピタキシ（ｖａｃｕｕｍ
ｃｈｅｍｉｃａｌ ｅｐｉｔａｘｙ：ＶＣＥ）法では、
ＧＳＭＢＥ法よりも高い圧力、即ち、１０-3〔Ｔｏｒ
ｒ〕〜１０-4〔Ｔｏｒｒ〕の雰囲気で成長を行うように
していて、このような高い圧力領域に於いても、極めて
優れた選択性をもった成長を行うことが可能である（要
すれば、（９）「黒宮らに依る・“Ｖａｃｕｕｍ Ｃｈ
ｅｍｉｃａｌ Ｅｐｉｔａｘｙ システムの開発，”Ｓ
ｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ，日本版
２月号 ｐｐ２１−２７，１９９０．」、を参照）。
は、２０〔Ｔｏｒｒ〕〜３０〔Ｔｏｒｒ〕、また、ＧＳ
ＭＢＥ法では、１０-4〔Ｔｏｒｒ〕〜１０-5〔Ｔｏｒ
ｒ〕の雰囲気で成長を行うのであるが、新しく開発され
たバキューム・ケミカル・エピタキシ（ｖａｃｕｕｍ
ｃｈｅｍｉｃａｌ ｅｐｉｔａｘｙ：ＶＣＥ）法では、
ＧＳＭＢＥ法よりも高い圧力、即ち、１０-3〔Ｔｏｒ
ｒ〕〜１０-4〔Ｔｏｒｒ〕の雰囲気で成長を行うように
していて、このような高い圧力領域に於いても、極めて
優れた選択性をもった成長を行うことが可能である（要
すれば、（９）「黒宮らに依る・“Ｖａｃｕｕｍ Ｃｈ
ｅｍｉｃａｌ Ｅｐｉｔａｘｙ システムの開発，”Ｓ
ｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ，日本版
２月号 ｐｐ２１−２７，１９９０．」、を参照）。
【００３０】本発明者は、前記ＶＣＥ法を適用して選択
成長を行う実験に於いて、ＧａＡｓ基板上に形成された
パターニングした絶縁膜は、ＶＣＥ法で成長するＧａＡ
ｓ結晶に埋め込まれることを発見した。これは、ＶＣＥ
法に依るＧａＡｓの成長が、下地（この場合はＧａＡｓ
基板）の性質によって成長の選択性があり、絶縁膜上に
は何も堆積せず、結晶表面のみに成長が起こること、ま
た、横方向の成長が起こり易いことなどの特徴をもつ為
である。
成長を行う実験に於いて、ＧａＡｓ基板上に形成された
パターニングした絶縁膜は、ＶＣＥ法で成長するＧａＡ
ｓ結晶に埋め込まれることを発見した。これは、ＶＣＥ
法に依るＧａＡｓの成長が、下地（この場合はＧａＡｓ
基板）の性質によって成長の選択性があり、絶縁膜上に
は何も堆積せず、結晶表面のみに成長が起こること、ま
た、横方向の成長が起こり易いことなどの特徴をもつ為
である。
【００３１】また、本発明者らは、ＭＢＥ法を適用した
ＧａＡｓ基板上へのＧａＡｓ結晶成長に於いて、成長の
前処理を十分に行うことで、基板表面に残留している不
純物を除去し、その結果、基板とエピタキシャル成長層
との界面近傍に存在することが多い浅い不純物準位を発
生させないようにして高抵抗化することができ、サイド
・ゲート効果の低減が可能であることを確認している
（前記した文献（１）及び（２）に記載）。
ＧａＡｓ基板上へのＧａＡｓ結晶成長に於いて、成長の
前処理を十分に行うことで、基板表面に残留している不
純物を除去し、その結果、基板とエピタキシャル成長層
との界面近傍に存在することが多い浅い不純物準位を発
生させないようにして高抵抗化することができ、サイド
・ゲート効果の低減が可能であることを確認している
（前記した文献（１）及び（２）に記載）。
【００３２】更にまた、本発明者らは、制御性が高く、
且つ、エッチング後のＧａＡｓ基板の表面モホロジが良
好で、残留不純物の除去効果が高い基板前処理方法とし
て、ＭＢＥ成長室と真空で連結された基板前処理室に塩
化水素ガスと水素の混合ガスを導入し、ＧａＡｓ基板を
５００〔℃〕前後に加熱することでＧａＡｓ基板をエッ
チングする方法を提供した。この方法に依れば、ＧａＡ
ｓ基板に於ける表面の約２０〔Å〕〜３０〔Å〕程度を
エッチングすることで所望のクリーニング効果が得られ
るものである（要すれば、（１０）「Ｊ．Ｓａｉｔｏ
ｅｔ ａｌ．，“Ｉｎ ｓｉｔｕ ｃｌｅａｎｉｎｇ
ｏｆ ＧａＡｓ ｓｕｂｓｔｒａｔｅｓｗｉｔｈ ＨＣ
ｌ ｇａｓ ａｎｄ ｈｙｄｏｒｏｇｅｎ ｍｉｘｔｕ
ｒｅｐｒｉｏｒ ｔｏ ＭＢＥ ｇｒｏｗｔｈ，”Ｊｏ
ｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ９
５（１９８９）３２２．」、（１１）「Ｊ．Ｓａｉｔｏ
ａｎｄ Ｋ．Ｋｏｎｄｏ，“Ｅｆｆｅｃｔｓ ｏｆ
ｅｔｃｈｉｎｇ ｗｉｔｈ ａ ｍｉｘｔｕｒｅ ｏｆ
ＨＣｌ ｇａｓ ａｎｄ Ｈ2 ｏｎ ｔｈｅ Ｇａ
Ａｓ ｓｕｒｆａｃｅ ｃｌｅａｎｉｎｇ ｉｎ ｍｏ
ｌｅｃｕｌａｒｂｅａｍ ｅｐｉｔａｘｙ，”Ｊ．Ａｐ
ｐｌ．Ｐｈｙｓ．６７（１９９０）６２７４．」などを
参照）。
且つ、エッチング後のＧａＡｓ基板の表面モホロジが良
好で、残留不純物の除去効果が高い基板前処理方法とし
て、ＭＢＥ成長室と真空で連結された基板前処理室に塩
化水素ガスと水素の混合ガスを導入し、ＧａＡｓ基板を
５００〔℃〕前後に加熱することでＧａＡｓ基板をエッ
チングする方法を提供した。この方法に依れば、ＧａＡ
ｓ基板に於ける表面の約２０〔Å〕〜３０〔Å〕程度を
エッチングすることで所望のクリーニング効果が得られ
るものである（要すれば、（１０）「Ｊ．Ｓａｉｔｏ
ｅｔ ａｌ．，“Ｉｎ ｓｉｔｕ ｃｌｅａｎｉｎｇ
ｏｆ ＧａＡｓ ｓｕｂｓｔｒａｔｅｓｗｉｔｈ ＨＣ
ｌ ｇａｓ ａｎｄ ｈｙｄｏｒｏｇｅｎ ｍｉｘｔｕ
ｒｅｐｒｉｏｒ ｔｏ ＭＢＥ ｇｒｏｗｔｈ，”Ｊｏ
ｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ９
５（１９８９）３２２．」、（１１）「Ｊ．Ｓａｉｔｏ
ａｎｄ Ｋ．Ｋｏｎｄｏ，“Ｅｆｆｅｃｔｓ ｏｆ
ｅｔｃｈｉｎｇ ｗｉｔｈ ａ ｍｉｘｔｕｒｅ ｏｆ
ＨＣｌ ｇａｓ ａｎｄ Ｈ2 ｏｎ ｔｈｅ Ｇａ
Ａｓ ｓｕｒｆａｃｅ ｃｌｅａｎｉｎｇ ｉｎ ｍｏ
ｌｅｃｕｌａｒｂｅａｍ ｅｐｉｔａｘｙ，”Ｊ．Ａｐ
ｐｌ．Ｐｈｙｓ．６７（１９９０）６２７４．」などを
参照）。
【００３３】本発明は、前記した絶縁膜の埋め込み技術
及び半導体結晶表面の清浄化技術を組み合わせることに
依って、バッファ層に絶縁膜を埋め込み、絶縁膜からバ
ッファ層中に延び出る空乏層を全体に拡げることでバッ
ファ層を高抵抗化し、素子間の電気的な相互干渉を抑止
することに成功した。
及び半導体結晶表面の清浄化技術を組み合わせることに
依って、バッファ層に絶縁膜を埋め込み、絶縁膜からバ
ッファ層中に延び出る空乏層を全体に拡げることでバッ
ファ層を高抵抗化し、素子間の電気的な相互干渉を抑止
することに成功した。
【００３４】即ち、本発明に依る半導体装置の製造方法
に於いては、（１）単結晶半導体基板（例えばＧａＡｓ
基板１）上に絶縁性の膜（例えば窒化シリコン膜２）を
形成してからパターニングを行って下地の単結晶半導体
基板表面を選択的に露出させる工程と、次いで、前記単
結晶半導体基板とその上に成長させるエピタキシャル成
長層との界面及び前記絶縁性の膜とその上を覆うエピタ
キシャル成長層との界面に生成される界面準位に起因す
る空乏層の拡がり層厚を越える厚さにノンドープ・エピ
タキシャル成長緩衝層（例えばノンドープＧａＡｓバッ
ファ層３とノンドープＡｌＧａＡｓバッファ層４）を全
面に形成する工程と、次いで、少なくともキャリヤが流
れる能動層（例えばノンドープＧａＡｓ電子走行層５）
を含むエピタキシャル成長半導体積層体（例えばノンド
ープＧａＡｓ電子走行層５の他にｎ−ＡｌＧａＡｓ電子
供給層６やｎ−ＧａＡｓキャップ層７）を全面に形成す
る工程と、次いで、前記ヘテロ構造半導体積層体の所要
箇所に電極を形成して完成させる工程とが含まれてなる
ことを特徴とするか、或いは、
に於いては、（１）単結晶半導体基板（例えばＧａＡｓ
基板１）上に絶縁性の膜（例えば窒化シリコン膜２）を
形成してからパターニングを行って下地の単結晶半導体
基板表面を選択的に露出させる工程と、次いで、前記単
結晶半導体基板とその上に成長させるエピタキシャル成
長層との界面及び前記絶縁性の膜とその上を覆うエピタ
キシャル成長層との界面に生成される界面準位に起因す
る空乏層の拡がり層厚を越える厚さにノンドープ・エピ
タキシャル成長緩衝層（例えばノンドープＧａＡｓバッ
ファ層３とノンドープＡｌＧａＡｓバッファ層４）を全
面に形成する工程と、次いで、少なくともキャリヤが流
れる能動層（例えばノンドープＧａＡｓ電子走行層５）
を含むエピタキシャル成長半導体積層体（例えばノンド
ープＧａＡｓ電子走行層５の他にｎ−ＡｌＧａＡｓ電子
供給層６やｎ−ＧａＡｓキャップ層７）を全面に形成す
る工程と、次いで、前記ヘテロ構造半導体積層体の所要
箇所に電極を形成して完成させる工程とが含まれてなる
ことを特徴とするか、或いは、
【００３５】（２）前記（１）に於いて、絶縁性の膜が
下地の単結晶半導体基板を選択的に表出させる為のスト
ライプのスペースを介して配列されたストライプとなる
ようにパターニングする工程が含まれてなることを特徴
とするか、或いは、
下地の単結晶半導体基板を選択的に表出させる為のスト
ライプのスペースを介して配列されたストライプとなる
ようにパターニングする工程が含まれてなることを特徴
とするか、或いは、
【００３６】（３）前記（１）に於いて、絶縁性の膜が
下地の単結晶半導体基板を選択的に表出させる為の網目
のスペースをもった網状となるようにパターニングする
工程が含まれてなることを特徴とするか、或いは、
（４）前記（１）或いは（２）或いは（３）に於いて、
エピタキシャル成長のソースは有機金属化合物ソースで
あることを特徴とするか、或いは、（５）前記（４）に
於いて、エピタキシャル成長中の雰囲気が１０-3〔Ｔｏ
ｒｒ〕以上の高真空であることを特徴とする。
下地の単結晶半導体基板を選択的に表出させる為の網目
のスペースをもった網状となるようにパターニングする
工程が含まれてなることを特徴とするか、或いは、
（４）前記（１）或いは（２）或いは（３）に於いて、
エピタキシャル成長のソースは有機金属化合物ソースで
あることを特徴とするか、或いは、（５）前記（４）に
於いて、エピタキシャル成長中の雰囲気が１０-3〔Ｔｏ
ｒｒ〕以上の高真空であることを特徴とする。
【００３７】
【作用】前記手段を採ることに依って得られる集積回路
装置に於いては、ノンドープ・エピタキシャル成長緩衝
層中に埋め込まれた絶縁性の膜から空乏層が拡がって、
そのノンドープ・エピタキシャル成長緩衝層を高抵抗化
することができる。従って、その上に形成された諸半導
体層を利用して作りこまれた集積回路装置に於ける素子
間の電気的な相互干渉、特にサイド・ゲート効果を抑制
するのに卓効があり、集積回路装置の性能向上に寄与す
るところが大きい。
装置に於いては、ノンドープ・エピタキシャル成長緩衝
層中に埋め込まれた絶縁性の膜から空乏層が拡がって、
そのノンドープ・エピタキシャル成長緩衝層を高抵抗化
することができる。従って、その上に形成された諸半導
体層を利用して作りこまれた集積回路装置に於ける素子
間の電気的な相互干渉、特にサイド・ゲート効果を抑制
するのに卓効があり、集積回路装置の性能向上に寄与す
るところが大きい。
【００３８】
【実施例】図１乃至図３は本発明に於ける第一実施例を
解説する為の工程要所に於ける半導体装置を表す要部平
面図（図１）及び要部切断側面図（図２並びに図３）、
そして、図４は本発明を実施例するシステムを解説する
為の要部説明図であり、以下、これ等の図を参照しつつ
詳細に説明するが、図４に見られるシステムは、工程説
明中に断りなく随時参照するので、ここで、予め、全体
を説明しておくものとする。図４に於いて、１１は基板
交換室、１２はＭＢＥ成長室、１３は真空基板搬送室、
１４はドライ・エッチング室をそれぞれ示している。
解説する為の工程要所に於ける半導体装置を表す要部平
面図（図１）及び要部切断側面図（図２並びに図３）、
そして、図４は本発明を実施例するシステムを解説する
為の要部説明図であり、以下、これ等の図を参照しつつ
詳細に説明するが、図４に見られるシステムは、工程説
明中に断りなく随時参照するので、ここで、予め、全体
を説明しておくものとする。図４に於いて、１１は基板
交換室、１２はＭＢＥ成長室、１３は真空基板搬送室、
１４はドライ・エッチング室をそれぞれ示している。
【００３９】次に、製造工程を説明する。 図１及び図２参照 １−（１） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、面
指数が（１００）であるＧａＡｓ基板１上に厚さ例えば
０．２〔μｍ〕の窒化シリコン膜２を形成する。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、面
指数が（１００）であるＧａＡｓ基板１上に厚さ例えば
０．２〔μｍ〕の窒化シリコン膜２を形成する。
【００４０】１−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とする反応性イオ
ン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ
ｉｎｇ：ＲＩＥ）法を適用することに依り、窒化シリコ
ン膜２を幅を１〔μｍ〕に、又、スペースの幅を１〔μ
ｍ〕にしてパターニングする。
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とする反応性イオ
ン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ
ｉｎｇ：ＲＩＥ）法を適用することに依り、窒化シリコ
ン膜２を幅を１〔μｍ〕に、又、スペースの幅を１〔μ
ｍ〕にしてパターニングする。
【００４１】図３参照 ３−（１） パターニングされた窒化シリコン膜２を有するＧａＡｓ
基板１をＭＢＥ成長室１２と真空基板搬送室１３で連結
したＨＣｌ／Ｈ2 混合ガスを用いるドライ・エッチング
室１４にセットし、流量を例えば１８〔ｓｃｃｍ〕とし
たＨ2 ガスを照射しながら加熱を行い、温度５００
〔℃〕に保持する。
基板１をＭＢＥ成長室１２と真空基板搬送室１３で連結
したＨＣｌ／Ｈ2 混合ガスを用いるドライ・エッチング
室１４にセットし、流量を例えば１８〔ｓｃｃｍ〕とし
たＨ2 ガスを照射しながら加熱を行い、温度５００
〔℃〕に保持する。
【００４２】３−（２） ここで、流量を例えば２〔ｓｃｃｍ〕としたＨＣｌガス
を導入し、ＧａＡｓ基板１の表面を約５０〔Å〕程度エ
ッチングする。 ３−（３） ＧａＡｓ基板１の温度を自然冷却で降温し、約２００
〔℃〕程度になったところで、真空基板搬送室１３を通
してＭＢＥ成長室１２へ移送する。真空基板搬送室１３
の真空度は、常に１０-8〔Ｔｏｒｒ〕〜１０-9〔Ｔｏｒ
ｒ〕オーダに維持されていて、ＨＣｌ／Ｈ2 混合ガスを
用いるドライ・エッチング室１４でクリーニングされた
ＧａＡｓ基板１の清浄な表面が、再び汚染されることが
ないようにしてある。尚、搬送時間は２〔分〕〜３
〔分〕である。
を導入し、ＧａＡｓ基板１の表面を約５０〔Å〕程度エ
ッチングする。 ３−（３） ＧａＡｓ基板１の温度を自然冷却で降温し、約２００
〔℃〕程度になったところで、真空基板搬送室１３を通
してＭＢＥ成長室１２へ移送する。真空基板搬送室１３
の真空度は、常に１０-8〔Ｔｏｒｒ〕〜１０-9〔Ｔｏｒ
ｒ〕オーダに維持されていて、ＨＣｌ／Ｈ2 混合ガスを
用いるドライ・エッチング室１４でクリーニングされた
ＧａＡｓ基板１の清浄な表面が、再び汚染されることが
ないようにしてある。尚、搬送時間は２〔分〕〜３
〔分〕である。
【００４３】３−（４） ＭＢＥ成長室１２に搬入したＧａＡｓ基板１は、Ａｓ分
子線の照射下に於いて加熱される。Ａｓ分子線は、金属
砒素を加熱して取り出すようにしても良いが、ここで
は、アルシン（ＡｓＨ3 ）ガスを熱分解して得ている。
子線の照射下に於いて加熱される。Ａｓ分子線は、金属
砒素を加熱して取り出すようにしても良いが、ここで
は、アルシン（ＡｓＨ3 ）ガスを熱分解して得ている。
【００４４】３−（５） ＧａＡｓ基板１の温度を５５０〔℃〕に維持し、流量を
例えば０．５〔ｓｃｃｍ〕としてトリエチルガリウム
（ＴＥＧａ：Ｇａ（Ｃ2 Ｈ5 ）3 ）の照射を行って成長
を開始する。この時の成長中に於ける真空度は４×１０
-5〔Ｔｏｒｒ〕であった。Ａｓ分子線及びＴＥＧａを照
射し、パターニングされた窒化シリコン膜２をもったＧ
ａＡｓ基板１上に於けるＧａＡｓ結晶が表出された面に
単結晶のノンドープＧａＡｓバッファ層３が成長させる
のであるが、窒化シリコン膜２上には全く何も堆積しな
い。このノンドープＧａＡｓバッファ層３の厚さを約１
〔μｍ〕にすることで、ＧａＡｓ基板１の表出されたＧ
ａＡｓ結晶面に成長されたＧａＡｓ単結晶は、窒化シリ
コン膜２上で横方向にも成長し、そのストライプ幅を越
えて繋がるようになる。
例えば０．５〔ｓｃｃｍ〕としてトリエチルガリウム
（ＴＥＧａ：Ｇａ（Ｃ2 Ｈ5 ）3 ）の照射を行って成長
を開始する。この時の成長中に於ける真空度は４×１０
-5〔Ｔｏｒｒ〕であった。Ａｓ分子線及びＴＥＧａを照
射し、パターニングされた窒化シリコン膜２をもったＧ
ａＡｓ基板１上に於けるＧａＡｓ結晶が表出された面に
単結晶のノンドープＧａＡｓバッファ層３が成長させる
のであるが、窒化シリコン膜２上には全く何も堆積しな
い。このノンドープＧａＡｓバッファ層３の厚さを約１
〔μｍ〕にすることで、ＧａＡｓ基板１の表出されたＧ
ａＡｓ結晶面に成長されたＧａＡｓ単結晶は、窒化シリ
コン膜２上で横方向にも成長し、そのストライプ幅を越
えて繋がるようになる。
【００４５】３−（６） ノンドープＧａＡｓバッファ層３を、前記したように、
ストライプの窒化シリコン膜２を覆うように成長させた
後、流量を例えば０．２〔ｓｃｃｍ〕としてトリエチル
アルミニウム（ＴＥＡｌ：Ａｌ（Ｃ2 Ｈ5 ）3 ）を導入
し、厚さ例えば０．２〔μｍ〕のノンドープＡｌＧａＡ
ｓバッファ層４を形成した。引き続いて、ＴＥＡｌ及び
ドーパント・ガスであるジシラン（Ｓｉ2 Ｈ6 ）の導入
をバルブ切り替えで行い、ノンドープＧａＡｓ電子走行
層５、ｎ−ＡｌＧａＡｓキャリヤ供給層６、ｎ−ＧａＡ
ｓキャップ層７のＧａＡｓ／ＡｌＧａＡｓヘテロ構造の
成長を行う。
ストライプの窒化シリコン膜２を覆うように成長させた
後、流量を例えば０．２〔ｓｃｃｍ〕としてトリエチル
アルミニウム（ＴＥＡｌ：Ａｌ（Ｃ2 Ｈ5 ）3 ）を導入
し、厚さ例えば０．２〔μｍ〕のノンドープＡｌＧａＡ
ｓバッファ層４を形成した。引き続いて、ＴＥＡｌ及び
ドーパント・ガスであるジシラン（Ｓｉ2 Ｈ6 ）の導入
をバルブ切り替えで行い、ノンドープＧａＡｓ電子走行
層５、ｎ−ＡｌＧａＡｓキャリヤ供給層６、ｎ−ＧａＡ
ｓキャップ層７のＧａＡｓ／ＡｌＧａＡｓヘテロ構造の
成長を行う。
【００４６】このようにして作成された積層構成に於い
て、ｎ−ＡｌＧａＡｓキャリヤ供給層６のドーピング濃
度が１．５×１０18〔cm-3〕、又、ＡｌＡｓ組成が０．
３である場合、ノンドープＧａＡｓ電子走行層５には、
ホール（Ｈａｌｌ）測定に依って、 移動度：μ77K ＝２５，０００〔cm2 ／ｖ・ｓ〕 濃度：９．０×１０11〔cm-2〕 である二次元電子ガス層が生成されていることが確認さ
れた。
て、ｎ−ＡｌＧａＡｓキャリヤ供給層６のドーピング濃
度が１．５×１０18〔cm-3〕、又、ＡｌＡｓ組成が０．
３である場合、ノンドープＧａＡｓ電子走行層５には、
ホール（Ｈａｌｌ）測定に依って、 移動度：μ77K ＝２５，０００〔cm2 ／ｖ・ｓ〕 濃度：９．０×１０11〔cm-2〕 である二次元電子ガス層が生成されていることが確認さ
れた。
【００４７】このヘテロ構造を含む積層構成を用いてＨ
ＥＭＴ集積回路装置を作成し、素子間の電気的干渉、即
ち、サイド・ゲート効果を調べたところ、サイド・ゲー
ト電極の距離が約１０〔μｍ〕の場合であっても、サイ
ド・ゲート電圧２０〔Ｖ〕までＨＥＭＴのしきい値電圧
Ｖthの変動は全く起こらず、極めて良好な高抵抗のバッ
ファ層が得られていることが判った。
ＥＭＴ集積回路装置を作成し、素子間の電気的干渉、即
ち、サイド・ゲート効果を調べたところ、サイド・ゲー
ト電極の距離が約１０〔μｍ〕の場合であっても、サイ
ド・ゲート電圧２０〔Ｖ〕までＨＥＭＴのしきい値電圧
Ｖthの変動は全く起こらず、極めて良好な高抵抗のバッ
ファ層が得られていることが判った。
【００４８】図５は本発明の第二実施例で用いたＭＢＥ
成長室を解説する為の要部説明図である。尚、システム
全体は、図４に見られるシステムに於けるＭＢＥ成長室
１２が図５のＭＢＥ成長室になっているものである。図
に於いて、２１は結晶成長室、２２はシャッタ、２３は
基板加熱ヒータ、２４は基板ホルダ、２５はマニホール
ド・ブロック、２６は温水シュラウド、２７は断熱板、
２８は水冷シュラウド、２９はターボ分子ポンプ、３０
はオイル・トラップ、３１はロータリ・ポンプ、３２
Ａ，３２Ｂ，３２Ｃは水素供給バルブ、３３Ａ，３３
Ｂ，３３Ｃはガス供給バルブ、３４Ａ，３４Ｂ，３４Ｃ
はベント用バルブ、３５Ａ，３５Ｂ，３５Ｃはフロー・
エレメント、３６Ａ，３６Ｂ，３６Ｃは圧力センサ、３
７Ａ，３７Ｂ，３７Ｃはバリアブル・リーク・バルブ、
３８Ａ，３８Ｂ，３８Ｃはバイ・パス・バルブ、３９
Ａ，３９Ｂ，３９Ｃは入口バルブ、４０Ａ，４０Ｂ，４
０Ｃは出口バルブ、４１はトリメチルアミンアラン容
器、４２はトリメチルアミンガラン容器、４３はトリジ
メチルアミンアルシン容器、４４はゲート・バルブ、４
５は基板搬送室、４６は基板搬送機構、４７はＧａＡｓ
基板、５０は原料ガス噴出セルをそれぞれ示している。
成長室を解説する為の要部説明図である。尚、システム
全体は、図４に見られるシステムに於けるＭＢＥ成長室
１２が図５のＭＢＥ成長室になっているものである。図
に於いて、２１は結晶成長室、２２はシャッタ、２３は
基板加熱ヒータ、２４は基板ホルダ、２５はマニホール
ド・ブロック、２６は温水シュラウド、２７は断熱板、
２８は水冷シュラウド、２９はターボ分子ポンプ、３０
はオイル・トラップ、３１はロータリ・ポンプ、３２
Ａ，３２Ｂ，３２Ｃは水素供給バルブ、３３Ａ，３３
Ｂ，３３Ｃはガス供給バルブ、３４Ａ，３４Ｂ，３４Ｃ
はベント用バルブ、３５Ａ，３５Ｂ，３５Ｃはフロー・
エレメント、３６Ａ，３６Ｂ，３６Ｃは圧力センサ、３
７Ａ，３７Ｂ，３７Ｃはバリアブル・リーク・バルブ、
３８Ａ，３８Ｂ，３８Ｃはバイ・パス・バルブ、３９
Ａ，３９Ｂ，３９Ｃは入口バルブ、４０Ａ，４０Ｂ，４
０Ｃは出口バルブ、４１はトリメチルアミンアラン容
器、４２はトリメチルアミンガラン容器、４３はトリジ
メチルアミンアルシン容器、４４はゲート・バルブ、４
５は基板搬送室、４６は基板搬送機構、４７はＧａＡｓ
基板、５０は原料ガス噴出セルをそれぞれ示している。
【００４９】第二実施例では、パターニングされた窒化
シリコン膜を有するＧａＡｓ基板として第一実施例で説
明したものと同じものを採用し、そのＧａＡｓ基板をド
ライ・エッチング室でクリーニングしてから使用する。
尚、以下の説明では、図５に見られるＭＢＥ成長室の構
成も交えて説明してある。
シリコン膜を有するＧａＡｓ基板として第一実施例で説
明したものと同じものを採用し、そのＧａＡｓ基板をド
ライ・エッチング室でクリーニングしてから使用する。
尚、以下の説明では、図５に見られるＭＢＥ成長室の構
成も交えて説明してある。
【００５０】クリーニングしたＧａＡｓ基板４７は、１
０-8〔Ｔｏｒｒ〕乃至１０-9〔Ｔｏｒｒ〕の高真空に維
持された基板搬送室４５を介して搬送され、結晶成長室
２１に到達するとゲート・バルブ４４及びシャッタ２２
が開かれ、基板搬送機構４６に依って結晶成長室２１内
に搬入され、基板ホルダ２４にセットされる。
０-8〔Ｔｏｒｒ〕乃至１０-9〔Ｔｏｒｒ〕の高真空に維
持された基板搬送室４５を介して搬送され、結晶成長室
２１に到達するとゲート・バルブ４４及びシャッタ２２
が開かれ、基板搬送機構４６に依って結晶成長室２１内
に搬入され、基板ホルダ２４にセットされる。
【００５１】結晶成長室２１、基板搬送室４５、基板搬
送機構４６などは外壁や主要部分がステンレス鋼で構成
され、結晶成長室２１は１０-10 〔Ｔｏｒｒ〕乃至１０
-11〔Ｔｏｒｒ〕オーダの超高真空が実現できるように
なって、主排気装置としてはターボ分子ポンプ２９を用
いる。
送機構４６などは外壁や主要部分がステンレス鋼で構成
され、結晶成長室２１は１０-10 〔Ｔｏｒｒ〕乃至１０
-11〔Ｔｏｒｒ〕オーダの超高真空が実現できるように
なって、主排気装置としてはターボ分子ポンプ２９を用
いる。
【００５２】結晶成長室２１内の原料ガス噴出セル５０
及び基板加熱ヒータ２３の周囲には水冷シュラウド２８
が配設され、基板加熱ヒータ２３からなる輻射熱が結晶
成長室２１の壁面を加熱することを防止している。
及び基板加熱ヒータ２３の周囲には水冷シュラウド２８
が配設され、基板加熱ヒータ２３からなる輻射熱が結晶
成長室２１の壁面を加熱することを防止している。
【００５３】基板搬送室４５から結晶成長室２１の基板
ホルダ２４への基板搬送経路の途中には、水冷シュラウ
ド２８の外側近傍にシャッタ２２が設けられ、基板加熱
ヒータ２３からの輻射熱でゲート・バルブ４４が加熱さ
れたり、或いは、ソース分子線が飛来してゲート・バル
ブ４４が汚染されることを防止している。
ホルダ２４への基板搬送経路の途中には、水冷シュラウ
ド２８の外側近傍にシャッタ２２が設けられ、基板加熱
ヒータ２３からの輻射熱でゲート・バルブ４４が加熱さ
れたり、或いは、ソース分子線が飛来してゲート・バル
ブ４４が汚染されることを防止している。
【００５４】結晶成長室２１の外部から供給された原料
ガスは、原料ガス噴出セル５０の下部に在るマニホール
ド・ブロック２５内で混合され、上向きの原料ガス噴出
セル５０を介して噴出され、基板ホルダ２４に下向きに
セットされたＧａＡｓ基板４７の表面に照射される。
ガスは、原料ガス噴出セル５０の下部に在るマニホール
ド・ブロック２５内で混合され、上向きの原料ガス噴出
セル５０を介して噴出され、基板ホルダ２４に下向きに
セットされたＧａＡｓ基板４７の表面に照射される。
【００５５】原料ガス噴出セル５０の周囲は、温水シュ
ラウド２６で覆われ、その中の温水温度を調節すること
で原料ガス噴出セル５０の温度を一定に維持するように
なっている。また、ＧａＡｓ基板４７に対向する原料ガ
ス噴出側には、原料ガス噴出セル５０の配置を受容する
構成をもって多孔性の断熱板２７が設置され、ＧａＡｓ
基板４７の加熱時に於ける輻射熱が原料ガス噴出セル５
０を不当に加熱昇温させることを防止するようになって
いる。
ラウド２６で覆われ、その中の温水温度を調節すること
で原料ガス噴出セル５０の温度を一定に維持するように
なっている。また、ＧａＡｓ基板４７に対向する原料ガ
ス噴出側には、原料ガス噴出セル５０の配置を受容する
構成をもって多孔性の断熱板２７が設置され、ＧａＡｓ
基板４７の加熱時に於ける輻射熱が原料ガス噴出セル５
０を不当に加熱昇温させることを防止するようになって
いる。
【００５６】原料ガス導入パイプ、マニホールド・ブロ
ック２５、温水シュラウド２６などはステンレス鋼で作
られている。マニホールド・ブロック２５から上向きに
起立している原料ガス噴出セル５０及び断熱板２７は高
融点金属であるタンタルで作られている。但し、これ
は、高融点金属が熱に強く、高純度金属を得やすい旨の
理由からであり、タンタルに限らず、モリブデンやチタ
ンなどを用いることもできる。
ック２５、温水シュラウド２６などはステンレス鋼で作
られている。マニホールド・ブロック２５から上向きに
起立している原料ガス噴出セル５０及び断熱板２７は高
融点金属であるタンタルで作られている。但し、これ
は、高融点金属が熱に強く、高純度金属を得やすい旨の
理由からであり、タンタルに限らず、モリブデンやチタ
ンなどを用いることもできる。
【００５７】温水シュラウド２６には、結晶成長室２１
外から温水が供給される。その温水は恒温温水器（図示
せず）に依って一定温度に保持され且つ循環している。
原料ガス噴出セル５０の噴出口と基板ホルダ２４との距
離は、エピタキシャル成長中の真空度に依存して決ま
る。本実施例では、エピタキシャル成長中の典型的な真
空度Ｐが２×１０-3〔Ｔｏｒｒ〕であることから、この
時のガス粒子の平均自由行程λ〔cm〕は次の式で与えら
れる。即ち、 λ＝２．３３×１０-20 ×Ｔ／Ｐｄ2 Ｔ：ガス温度〔Ｋ〕 ｄ：ガス分子直径〔cm〕
外から温水が供給される。その温水は恒温温水器（図示
せず）に依って一定温度に保持され且つ循環している。
原料ガス噴出セル５０の噴出口と基板ホルダ２４との距
離は、エピタキシャル成長中の真空度に依存して決ま
る。本実施例では、エピタキシャル成長中の典型的な真
空度Ｐが２×１０-3〔Ｔｏｒｒ〕であることから、この
時のガス粒子の平均自由行程λ〔cm〕は次の式で与えら
れる。即ち、 λ＝２．３３×１０-20 ×Ｔ／Ｐｄ2 Ｔ：ガス温度〔Ｋ〕 ｄ：ガス分子直径〔cm〕
【００５８】ここで、ガス温度Ｔを４００〔Ｋ〕とし、
また、ガス分子直径ｄを水素分子の直径２．７５×１０
-8〔cm〕で代表させて前記式に代入すると、λ＝６．２
〔ｃｍ〕となる。そこで、本実施例では、原料ガス噴出
セル５０の噴出口と基板ホルダ２４との距離を３〔cm〕
とした。
また、ガス分子直径ｄを水素分子の直径２．７５×１０
-8〔cm〕で代表させて前記式に代入すると、λ＝６．２
〔ｃｍ〕となる。そこで、本実施例では、原料ガス噴出
セル５０の噴出口と基板ホルダ２４との距離を３〔cm〕
とした。
【００５９】本実施例では、エピタキシャル成長用のガ
ス・ソース材料として、 トリメチルアミンガラン｛ＴＭＡＧ：（ＣＨ3 ）3 Ｎ・
ＧａＨ3 ｝ トリメチルアミンアラン｛ＴＭＡＡ：（ＣＨ3 ）3 Ｎ・
ＡｌＨ3 ｝ トリジメチルアミンアルシン｛Ａｓ｛Ｎ（ＣＨ3 ）2 ｝
3 ｝ を使用する。
ス・ソース材料として、 トリメチルアミンガラン｛ＴＭＡＧ：（ＣＨ3 ）3 Ｎ・
ＧａＨ3 ｝ トリメチルアミンアラン｛ＴＭＡＡ：（ＣＨ3 ）3 Ｎ・
ＡｌＨ3 ｝ トリジメチルアミンアルシン｛Ａｓ｛Ｎ（ＣＨ3 ）2 ｝
3 ｝ を使用する。
【００６０】アミン化合物の蒸気圧は非常に低い為、本
実施例に於いては、図３に見られるように、バリアブル
・リーク・バルブ３７Ａ，３７Ｂ，３７Ｃ、圧力センサ
３６Ａ，３６Ｂ，３６Ｃ、フロー・エレメント３５Ａ，
３５Ｂ，３５Ｃからなるガス制御系を用いている。尚、
近年、１０〔Ｔｏｒｒ〕以下の低差圧で１０〔ｓｃｃ
ｍ〕以下の低流量を制御できるガス流量制御器（マス・
フロー・コントローラ）が出現しているので、前記のガ
ス制御系は、前記のガス流量制御器に置き換えることが
できる。
実施例に於いては、図３に見られるように、バリアブル
・リーク・バルブ３７Ａ，３７Ｂ，３７Ｃ、圧力センサ
３６Ａ，３６Ｂ，３６Ｃ、フロー・エレメント３５Ａ，
３５Ｂ，３５Ｃからなるガス制御系を用いている。尚、
近年、１０〔Ｔｏｒｒ〕以下の低差圧で１０〔ｓｃｃ
ｍ〕以下の低流量を制御できるガス流量制御器（マス・
フロー・コントローラ）が出現しているので、前記のガ
ス制御系は、前記のガス流量制御器に置き換えることが
できる。
【００６１】結晶成長室２１内では、ＧａＡｓ基板４７
を加熱して温度５５０〔℃〕に保持しながら、トリジメ
チルアミンアルシンを流量２〔ｓｃｃｍ〕でＧａＡｓ基
板４７の表面に照射する。
を加熱して温度５５０〔℃〕に保持しながら、トリジメ
チルアミンアルシンを流量２〔ｓｃｃｍ〕でＧａＡｓ基
板４７の表面に照射する。
【００６２】次いで、トリメチルアミンガランを０．５
〔ｓｃｃｍ〕の流量に調整してマニホールド・ブロック
２５に導入する。トリメチルアミンガランはマニホール
ド・ブロック２５から原料ガス噴出セル５０を通って、
トリジメチルアミンアルシンと同様、ＧａＡｓ基板４７
の表面に照射され、これに依ってノンドープＧａＡｓバ
ッファ層３（図３参照）が成長する。
〔ｓｃｃｍ〕の流量に調整してマニホールド・ブロック
２５に導入する。トリメチルアミンガランはマニホール
ド・ブロック２５から原料ガス噴出セル５０を通って、
トリジメチルアミンアルシンと同様、ＧａＡｓ基板４７
の表面に照射され、これに依ってノンドープＧａＡｓバ
ッファ層３（図３参照）が成長する。
【００６３】トリジメチルアミンアルシンとトリメチル
アミンガランとを照射することに依っては、窒化シリコ
ン膜２（図３参照）面には全く何も堆積せず、表出され
ているＧａＡｓ結晶面のみにＧａＡｓ単結晶が成長す
る。このＧａＡｓ単結晶を約１〔μｍ〕の厚さにするこ
とで、窒化シリコン膜２上を横方向に成長し、全面的に
繋がって成長し、最終的にノンドープＧａＡｓバッファ
層３が得られる。尚、成長中の真空度は、２×１０
-3〔Ｔｏｒｒ〕であった。
アミンガランとを照射することに依っては、窒化シリコ
ン膜２（図３参照）面には全く何も堆積せず、表出され
ているＧａＡｓ結晶面のみにＧａＡｓ単結晶が成長す
る。このＧａＡｓ単結晶を約１〔μｍ〕の厚さにするこ
とで、窒化シリコン膜２上を横方向に成長し、全面的に
繋がって成長し、最終的にノンドープＧａＡｓバッファ
層３が得られる。尚、成長中の真空度は、２×１０
-3〔Ｔｏｒｒ〕であった。
【００６４】この後、トリメチルアミンアランを流量
０．２〔ｓｃｃｍ〕にして導入し、厚さ０．２〔μｍ〕
のノンドープＡｌＧａＡｓバッファ層４（図３参照）を
成長してから、その上に更に、トリメチルアミンアラン
の導入とアミン化合物のドーパントであるトリメチルア
ミンシラン｛（ＣＨ3 ）3 Ｎ・ＳｉＨ3 ｝の導入とをバ
ルブ切り替えで行い、図３に見られる実施例と同様のＧ
ａＡｓ／ＡｌＧａＡｓのヘテロ構造、即ち、ノンドープ
ＧａＡｓ電子走行層５、ｎ−ＡｌＧａＡｓキャリヤ供給
層６、ｎ−ＧａＡｓキャップ層７のヘテロ構造を形成し
た。
０．２〔ｓｃｃｍ〕にして導入し、厚さ０．２〔μｍ〕
のノンドープＡｌＧａＡｓバッファ層４（図３参照）を
成長してから、その上に更に、トリメチルアミンアラン
の導入とアミン化合物のドーパントであるトリメチルア
ミンシラン｛（ＣＨ3 ）3 Ｎ・ＳｉＨ3 ｝の導入とをバ
ルブ切り替えで行い、図３に見られる実施例と同様のＧ
ａＡｓ／ＡｌＧａＡｓのヘテロ構造、即ち、ノンドープ
ＧａＡｓ電子走行層５、ｎ−ＡｌＧａＡｓキャリヤ供給
層６、ｎ−ＧａＡｓキャップ層７のヘテロ構造を形成し
た。
【００６５】前記のようにして作成されたヘテロ構造を
含む積層構成を用いてＨＥＭＴ集積回路装置を作成した
ところ、前記した第一実施例と全く同様な電気的特性を
得ることができた。
含む積層構成を用いてＨＥＭＴ集積回路装置を作成した
ところ、前記した第一実施例と全く同様な電気的特性を
得ることができた。
【００６６】さて、前記何れの実施例に於いても、Ｇａ
Ａｓ基板１上のパターニングされた絶縁膜として窒化シ
リコン膜を用いたが、これは二酸化シリコン膜や化合物
半導体の酸化膜例えばＧａＡｓ酸化膜などの絶縁膜に代
替することができる。
Ａｓ基板１上のパターニングされた絶縁膜として窒化シ
リコン膜を用いたが、これは二酸化シリコン膜や化合物
半導体の酸化膜例えばＧａＡｓ酸化膜などの絶縁膜に代
替することができる。
【００６７】また、絶縁膜のパターンとして、幅が１
〔μｍ〕のストライプとし、また、スペースも幅が１
〔μｍ〕のストライプとしたが、これは、例えば幅が１
〔μｍ〕以下のストライプで構成された網状のものにす
ることができる。
〔μｍ〕のストライプとし、また、スペースも幅が１
〔μｍ〕のストライプとしたが、これは、例えば幅が１
〔μｍ〕以下のストライプで構成された網状のものにす
ることができる。
【００６８】更にまた、有機金属化合物ソースとしてＴ
ＥＧａとＴＭＡｌを用い、そしてアミン化合物ソースと
してＴＭＡＧ、ＴＭＡＡ、トリジメチルアミンアルシ
ン、トリメチルアミンシランを用いたが、他の有機金属
化合物やアミン化合物を使用することもできる。
ＥＧａとＴＭＡｌを用い、そしてアミン化合物ソースと
してＴＭＡＧ、ＴＭＡＡ、トリジメチルアミンアルシ
ン、トリメチルアミンシランを用いたが、他の有機金属
化合物やアミン化合物を使用することもできる。
【００６９】更にまた、基板及びエピタキシャル成長層
の半導体材料としてＧａＡｓ／ＡｌＧａＡｓ系を採用し
た例を挙げたが、化合物半導体材料であれば殆ど制限を
受けることはなく、例えば基板の材料としては、ＩｎＰ
やＧａＳｂなどを用いることができ、エピタキシャル成
長層の材料としては、ＩｎＰ、ＩｎＧａＰ、ＩｎＧａＡ
ｓ、ＩｎＡｌＡｓ、ＧａＳｂ、ＩｎＧａＳｂ、ＩｎＡｌ
Ｓｂなどを用いることができ、また、ＩｎＧａＡｓＰな
どの四元混晶を用いることも可能であり、更には、Ｓｉ
基板にＧａＡｓやＳｉＧｅをエピタキシャル成長させる
こともできる。
の半導体材料としてＧａＡｓ／ＡｌＧａＡｓ系を採用し
た例を挙げたが、化合物半導体材料であれば殆ど制限を
受けることはなく、例えば基板の材料としては、ＩｎＰ
やＧａＳｂなどを用いることができ、エピタキシャル成
長層の材料としては、ＩｎＰ、ＩｎＧａＰ、ＩｎＧａＡ
ｓ、ＩｎＡｌＡｓ、ＧａＳｂ、ＩｎＧａＳｂ、ＩｎＡｌ
Ｓｂなどを用いることができ、また、ＩｎＧａＡｓＰな
どの四元混晶を用いることも可能であり、更には、Ｓｉ
基板にＧａＡｓやＳｉＧｅをエピタキシャル成長させる
こともできる。
【００７０】更にまた、前記した半導体積層体に作り込
むデバイスとしては、前記実施例に挙げたＨＥＭＴに限
られることなく、他のデバイス、例えばＭＥＳＦＥＴな
どであっても良いことは云うまでもない。
むデバイスとしては、前記実施例に挙げたＨＥＭＴに限
られることなく、他のデバイス、例えばＭＥＳＦＥＴな
どであっても良いことは云うまでもない。
【００７１】
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、基板上に絶縁性の膜を形成してからパターニン
グを行って基板表面を選択的に露出させ、基板とその上
に成長させるエピタキシャル成長層との界面及び絶縁性
の膜とその上を覆うエピタキシャル成長層との界面に生
成される界面準位に起因する空乏層の拡がり層厚を越え
る厚さにノンドープ・エピタキシャル成長緩衝層を形成
し、少なくともキャリヤが流れる能動層を含む半導体積
層体を形成し、半導体積層体の所要箇所に電極を形成す
るようにしている。
いては、基板上に絶縁性の膜を形成してからパターニン
グを行って基板表面を選択的に露出させ、基板とその上
に成長させるエピタキシャル成長層との界面及び絶縁性
の膜とその上を覆うエピタキシャル成長層との界面に生
成される界面準位に起因する空乏層の拡がり層厚を越え
る厚さにノンドープ・エピタキシャル成長緩衝層を形成
し、少なくともキャリヤが流れる能動層を含む半導体積
層体を形成し、半導体積層体の所要箇所に電極を形成す
るようにしている。
【００７２】前記構成を採ることに依って得られる集積
回路装置に於いては、ノンドープ・エピタキシャル成長
緩衝層中に埋め込まれた絶縁性の膜から空乏層が拡がっ
て、そのノンドープ・エピタキシャル成長緩衝層を高抵
抗化することができる。従って、その上に形成された諸
半導体層を利用して作りこまれた集積回路装置に於ける
素子間の電気的な相互干渉、特にサイド・ゲート効果を
抑制するのに卓効があり、集積回路装置の性能向上に寄
与するところが大きい。
回路装置に於いては、ノンドープ・エピタキシャル成長
緩衝層中に埋め込まれた絶縁性の膜から空乏層が拡がっ
て、そのノンドープ・エピタキシャル成長緩衝層を高抵
抗化することができる。従って、その上に形成された諸
半導体層を利用して作りこまれた集積回路装置に於ける
素子間の電気的な相互干渉、特にサイド・ゲート効果を
抑制するのに卓効があり、集積回路装置の性能向上に寄
与するところが大きい。
【図１】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体装置を表す要部平面図である。
要所に於ける半導体装置を表す要部平面図である。
【図２】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体装置を表す要部切断側面図である。
要所に於ける半導体装置を表す要部切断側面図である。
【図３】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体装置を表す要部切断側面図である。
要所に於ける半導体装置を表す要部切断側面図である。
【図４】本発明を実施例するシステムを解説する為の要
部説明図である。
部説明図である。
【図５】本発明の第二実施例で用いたＭＢＥ成長室を解
説する為の要部説明図である。
説する為の要部説明図である。
１ ＧａＡｓ基板 ２ 窒化シリコン膜 ３ ノンドープＧａＡｓバッファ層 ４ ノンドープＡｌＧａＡｓバッファ層 ５ ノンドープＧａＡｓ電子走行層 ６ ｎ−ＡｌＧａＡｓキャリヤ供給層 ７ ｎ−ＧａＡｓキャップ層 １１ 基板交換室 １２ ＭＢＥ成長室 １３ 真空基板搬送室 １４ ドライ・エッチング室
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/20 H01L 21/203 H01L 21/338 H01L 29/778 H01L 29/812 H01L 27/12
Claims (5)
- 【請求項１】単結晶半導体基板上に絶縁性の膜を形成し
てからパターニングを行って下地の単結晶半導体基板表
面を選択的に露出させる工程と、 次いで、前記単結晶半導体基板とその上に成長させるエ
ピタキシャル成長層との界面及び前記絶縁性の膜とその
上を覆うエピタキシャル成長層との界面に生成される界
面準位に起因する空乏層の拡がり層厚を越える厚さにノ
ンドープ・エピタキシャル成長緩衝層を全面に形成する
工程と、 次いで、少なくともキャリヤが流れる能動層を含むエピ
タキシャル成長半導体積層体を全面に形成する工程と、 次いで、前記エピタキシャル成長半導体積層体の所要箇
所に電極を形成して完成させる工程とが含まれてなるこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】絶縁性の膜が下地の単結晶半導体基板を選
択的に表出させる為のストライプのスペースを介して配
列されたストライプとなるようにパターニングする工程
が含まれてなることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】絶縁性の膜が下地の単結晶半導体基板を選
択的に表出させる為の網目のスペースをもった網状とな
るようにパターニングする工程が含まれてなることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】エピタキシャル成長のソースは有機金属化
合物ソースであることを特徴とする請求項１或いは２或
いは３記載の半導体装置の製造方法。 - 【請求項５】エピタキシャル成長中の雰囲気が１０
-3〔Ｔｏｒｒ〕以上の高真空であることを特徴とする請
求項４記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18340892A JP3286920B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
| FR9308405A FR2693593B1 (fr) | 1992-07-10 | 1993-07-08 | Dispositif a semiconducteur a effet de grille laterale reduit. |
| US08/088,337 US5410167A (en) | 1992-07-10 | 1993-07-09 | Semiconductor device with reduced side gate effect |
| US08/352,771 US5622891A (en) | 1992-07-10 | 1994-12-01 | Method of manufacturing semiconductor device with reduced side gate effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18340892A JP3286920B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629213A JPH0629213A (ja) | 1994-02-04 |
| JP3286920B2 true JP3286920B2 (ja) | 2002-05-27 |
Family
ID=16135262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18340892A Expired - Lifetime JP3286920B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5410167A (ja) |
| JP (1) | JP3286920B2 (ja) |
| FR (1) | FR2693593B1 (ja) |
Families Citing this family (27)
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|---|---|---|---|---|
| JP3036404B2 (ja) * | 1995-05-25 | 2000-04-24 | 株式会社村田製作所 | 半導体装置とその製造方法 |
| US5789771A (en) * | 1996-12-11 | 1998-08-04 | National Science Council Of Republic Of China | Camel-gate field-effect transistor with multiple modulation-doped channels |
| JP3123940B2 (ja) * | 1997-03-27 | 2001-01-15 | 日本電気株式会社 | 電界効果トランジスタおよびその製造方法 |
| US6256331B1 (en) * | 1997-08-08 | 2001-07-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor laser device, optical communication system using the same, and method for producing compound semiconductor |
| US6150680A (en) * | 1998-03-05 | 2000-11-21 | Welch Allyn, Inc. | Field effect semiconductor device having dipole barrier |
| GB0220438D0 (en) * | 2002-09-03 | 2002-10-09 | Univ Warwick | Formation of lattice-turning semiconductor substrates |
| US9153645B2 (en) | 2005-05-17 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
| US8324660B2 (en) | 2005-05-17 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
| WO2007112066A2 (en) | 2006-03-24 | 2007-10-04 | Amberwave Systems Corporation | Lattice-mismatched semiconductor structures and related methods for device fabrication |
| WO2008030574A1 (en) | 2006-09-07 | 2008-03-13 | Amberwave Systems Corporation | Defect reduction using aspect ratio trapping |
| WO2008039534A2 (en) | 2006-09-27 | 2008-04-03 | Amberwave Systems Corporation | Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures |
| WO2008051503A2 (en) | 2006-10-19 | 2008-05-02 | Amberwave Systems Corporation | Light-emitter-based devices with lattice-mismatched semiconductor structures |
| US9508890B2 (en) * | 2007-04-09 | 2016-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Photovoltaics on silicon |
| US7825328B2 (en) | 2007-04-09 | 2010-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Nitride-based multi-junction solar cell modules and methods for making the same |
| US8304805B2 (en) | 2009-01-09 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor diodes fabricated by aspect ratio trapping with coalesced films |
| US8237151B2 (en) | 2009-01-09 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diode-based devices and methods for making the same |
| US8329541B2 (en) | 2007-06-15 | 2012-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | InP-based transistor fabrication |
| CN101884117B (zh) | 2007-09-07 | 2013-10-02 | 台湾积体电路制造股份有限公司 | 多结太阳能电池 |
| US8183667B2 (en) | 2008-06-03 | 2012-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial growth of crystalline material |
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