JPH11186537A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11186537A JPH11186537A JP35163397A JP35163397A JPH11186537A JP H11186537 A JPH11186537 A JP H11186537A JP 35163397 A JP35163397 A JP 35163397A JP 35163397 A JP35163397 A JP 35163397A JP H11186537 A JPH11186537 A JP H11186537A
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Abstract
合物半導体を用いた半導体装置を提供する。 【解決手段】 基板の表面内のある領域に化合物半導体
材料からなる第1の表面層が画定されている。第1の表
面層の上に、III族元素としてGa、VI族元素とし
てSを含む化合物材料からなり、少なくともモノレイヤ
2層分以上の厚さを有する第1の中間層が形成されてい
る。第1の中間層の上に、第1の表面層に電気的にオー
ミックに接続された第1の電極が形成されている。
Description
の製造方法に関し、特に化合物半導体にオーミック接触
する電極を有する半導体装置及びその製造方法に関す
る。
することにより、界面準位密度の低い良好な絶縁膜を得
ることができる。しかし、化合物半導体の表面上に、界
面準位密度の低い良好な絶縁膜を形成することは困難で
ある。例えば、GaAsの表面上に形成する絶縁膜とし
てSiN、SiO2 、Ga2 O3 等が検討されている
が、界面準位密度を低減することが困難である。
が得られないため、GaAs等の化合物半導体を用いて
金属/絶縁体/半導体構造のFET(MISFET)を
作製することが困難である。このため、チャネル領域と
ゲート電極との間にゲート絶縁膜を設けず、両者の間の
ショットキ接触を利用した金属/半導体構造のFET
(MESFET)や高電子移動度トランジスタ(HEM
T)等の構造を採用することにより、半導体と絶縁体と
の界面の問題を回避している。
GaAsに金属を接触させた場合に、GaAsと金属と
の間のポテンシャル障壁の高さが金属の仕事関数に依存
せずほぼ一定になってしまう。このため、金属のフェル
ミ準位とGaAsの伝導帯下端とのエネルギ準位差が大
きくなり、n型GaAsと金属とのオーミック接触の電
気抵抗が高くなる傾向がある。
面を(NH4 )2 Sx やNaSの溶液で処理する方法が
検討されている。この処理を行うと、GaAs表面に露
出したGa原子にS原子が結合し、Ga−S結合が形成
される。GaAs表面がほぼ1原子層のS原子により被
覆され、表面を化学的に安定させることができる。この
方法により、フォトルミネッセンス強度が増加したり、
GaAsと金属との界面のポテンシャル障壁が金属の仕
事関数に依存するようになる。
1原子層のS原子で覆うことにより、ピンニングを解除
することができるが、S原子層の上にSiN膜やSiO
2 膜等を堆積すると、フォトルミネッセンス強度が著し
く低下し、ピンニングの解除効果も低下してしまう。ま
た、S原子層の上に金属層を堆積すると、熱処理により
金属層中の金属原子とGaAsが反応してしまい、ピン
ニングの解除効果が低下してしまう。
好な界面を有する化合物半導体を用いた半導体装置及び
その製造方法を提供することである。
と、表面内のある領域に化合物半導体材料からなる第1
の表面層を有する基板と、前記第1の表面層の上に形成
され、III族元素としてGa、VI族元素としてSを
含む化合物材料からなり、少なくともモノレイヤ2層分
以上の厚さを有する第1の中間層と、前記第1の中間層
の上に形成され、前記第1の表面層に電気的にオーミッ
クに接続されている第1の電極とを有する半導体装置が
提供される。
中間層を挿入することにより、第1の表面層の表面準位
密度を減少させることができる。これにより、第1の電
極を第1の表面層に容易にオーミックに接続させること
が可能になる。
る基板と、前記基板の主表面上に形成され、第1導電型
の化合物半導体材料からなるコレクタ層と、前記コレク
タ層の一部の領域上に形成され、第1導電型とは逆の第
2導電型の化合物半導体材料からなるベース層と、前記
ベース層の一部の領域上に形成され、第1導電型の化合
物半導体材料からなるエミッタ層と、前記コレクタ層の
表面のうち前記ベース層の形成されていない領域におい
て、前記コレクタ層に電気的にオーミックに接続された
コレクタ電極と、前記ベース層の表面のうち前記エミッ
タ層の形成されていない領域において、前記ベース層に
電気的にオーミックに接続されたベース電極と、前記エ
ミッタ層の表面上に形成され、前記エミッタ層に電気的
にオーミックに接続されたエミッタ電極と、前記コレク
タ電極と前記コレクタ層との間、前記ベース電極と前記
ベース層との間、及び前記エミッタ電極と前記エミッタ
層との間のうち少なくとも1つに配置され、III族元
素としてGa、VI族元素としてSを含む化合物材料か
らなり、少なくともモノレイヤ2層分以上の厚さの中間
層とを有する半導体装置が提供される。
入することにより、化合物半導体表面の表面準位密度を
減少させることができ、両者の間のオーミックな接続を
確保することが可能になる。
材料からなる表面層を有する基板の該表面層の上に、I
II族元素としてGa、VI族元素としてSを含む化合
物材料からなる中間層を、モノレイヤ2層分以上の厚さ
であって、かつトンネル電流が流れる厚さ堆積する工程
と、前記中間層の上に、電極を形成する工程とを有する
半導体装置の製造方法が提供される。
とにより、表面層の表面準位密度を減少させることがで
きる。これにより、電極を表面層にオーミックに接続さ
せることが可能になる。
ミックに接続する場合を例に、本発明の実施例を説明す
る。
断面図を示す。半絶縁性のGaAs基板上に形成された
n型導電性を有するGaAs層1の表面上に、GaS層
2が形成されている。GaS層2の表面の相互に離れた
2つの領域上に、それぞれ電極3及び4が形成されてい
る。GaAs層1のシート抵抗は、200Ω/□であ
り、GaS層2の厚さは10nmである。電極3及び4
は、面積150μm×200μmの矩形形状を有し、両
者の間隔が40μmになるように配置されている。
シャリブチルガリウムサルファキュベンを用いた真空蒸
着により形成される。電極3及び4は、例えばリフトオ
フ法を用いた真空蒸着により形成される。
の間に電圧を印加したときの電流電圧特性を示す。電極
3及び4の材料として、Ti、Al、及びPtを用いた
場合を示す。なお、参考のために、図1(A)のGaA
s層1上にAlもしくはPt電極3及び4を直接形成し
た場合の電流電圧特性を示す。
圧を約0.5V以上にして初めて電流が流れ始める。こ
れは、電極4とGaAs層1との間にショットキ障壁が
形成されているためである。また、GaAs表面のピン
ニング効果により、ショットキ障壁の高さは電極3及び
4を形成する金属材料に依らずほぼ一定である。このた
め、電極材料としてPtを用いた場合とAlを用いた場
合とで、ほぼ同様の電流電圧特性が得られている。
S層2を配置した場合には、電極3及び4の材料の相違
により電流電圧特性に差が現れ、電極材料の仕事関数が
大きくなるに従って、電流が流れにくくなっている。こ
れは、GaAs表面のピンニング効果が解除されている
ことを示している。また、電極材料として仕事関数の小
さなTiを用いた場合には、ほとんどオーミック性の電
流電圧特性が得られている。
ドギャップの大きな絶縁材料もしくは半導体材料を挟む
と、金属と半導体間の抵抗が高くなると考えられる。し
かし、上記実施例の場合には、金属とGaAs層との間
にGaAsよりもバンドギャップの大きなGaS層を挟
んでいるにもかかわらず、両者間の抵抗が減少してい
る。これは、GaS層が薄くトンネル電流が流れるた
め、GaS層を挿入することが抵抗増の大きな要因にな
らず、ピンニング効果を解除する効果の方が大きいため
と考えられる。
3もしくは4との間のコンタクト抵抗率を、GaS層2
の膜厚の関数として示す。横軸はGaS層の膜厚を単位
nmで表し、縦軸はコンタクト抵抗率を単位Ω・cm2
で表す。なお、図2は、電極材料としてTiを用いた場
合を示す。図中の記号●は、ほとんどオーミック性の電
流電圧特性が得られた場合を示し、記号○は、ショット
キ接触のような電流電圧特性が得られた場合を示してい
る。
と、ショットキ接触のような特性になる。これは、Ga
S層2が薄すぎるため、GaS領域がGaAs基板1の
表面上に島状に点在して堆積し、全面を覆っていないた
めと考えられる。また、GaS層2の膜厚を20nmよ
り厚くしても、ショットキ接触のような特性が得られ
る。これは、GaS層が厚すぎてトンネル電流が流れに
くくなっているためと考えられる。
は5〜20nmであり、より好適な膜厚の範囲は10〜
15nmであることがわかる。なお、GaSの成膜条件
もしくは成膜方法を最適化することにより、5nmより
も薄いGaS層をGaAs基板全面に安定して堆積する
ことができる場合には、GaS層の膜厚を5nmより薄
くしてもよいであろう。なお、電極3及び4とGaS層
2の一部とが反応しても、電極3及び4とGaAs層1
との間にGaS層が残るように、成膜後のGaS層2の
厚さを、モノレイヤ2層分以上の厚さとすることが好ま
しい。ここで、モノレイヤとは、Ga原子とS原子のそ
れぞれ1個ずつからなる原子対が1層分堆積した層を意
味する。
基板1との間に挿入する中間層2をノンドープのGaS
により形成した場合を説明した。中間層2の導電型をG
aAs層1の導電型と同一にすることにより、さらに接
続抵抗を下げることができるであろう。また、中間層2
として、GaS以外に、III族元素としてGaを含
み、VI族元素としてSを含む化合物材料を用いてもよ
い。
sを用いた場合を説明したが、その他の化合物半導体材
料を用いた場合にも、同様の効果が期待される。例え
ば、基板材料として、GaAs、AlGaAs、InG
aP、InP、InGaAs、InAlAs、InAl
GaAs、GaN、AlGaN、InGaN、InAl
N、InN、AlN、InAlGaN、InGaAs
N、InAlAsN、またはInAlGaAsNを用い
てもよい。
構成例を示す。半絶縁性のGaAs基板11の表面上
に、ノンドープの高抵抗GaAsからなる厚さ500n
mのバッファ層12、ノンドープのIn0.2 Ga0.8 A
sからなる厚さ14nmのチャネル層13、n型InG
aPからなる厚さ25nmのキャリア供給層14がこの
順番に積層されている。キャリア供給層14には、n型
不純物としてSiが添加され、その濃度は2×1018c
m-3である。
nmの第1の表面層15Aと第2の表面層15Bとが、
相互にある間隔を隔てて配置されている。第1及び第2
の表面層15Aと15Bとの間に、キャリア供給層14
の上面を底面とするゲートリセス部16が画定される。
第1及び第2の表面層は、Si濃度5×1018cm-3の
n型GaAsにより形成される。
ネル層14の表面上に、Alからなるゲート電極17が
形成されている。ゲート電極17は、チャネル層14に
ショットキ接触する。
表面が、それぞれGaSからなる厚さ10nmの第1及
び第2の中間層18A及び18Bにより覆われている。
第1の中間層18Aは、ゲートリセス部16の底面に表
出したキャリア供給層14の表面のうち、第1の表面層
15Aとゲート電極17との間の領域をも覆っている。
同様に、第2の中間層18Bは、キャリア供給層14の
表面のうち、第2の表面層15Bとゲート電極17との
間の領域をも覆っている。
一部の領域上に、それぞれAlからなる第1及び第2の
電極19A及び19Bが形成されている。第1及び第2
の中間層18A及び18Bの表面のうち、第1及び第2
の電極19A及び19Bの形成されていない領域は、S
iNからなる保護膜20により覆われている。
の間に第1の中間層18Aが介在しているため、第1の
電極19Aを第1の表面層15Aにオーミックに接続す
ることが可能になる。同様に、第2の電極19Bを第2
の表面層15Bにオーミックに接続することが可能にな
る。
層15Aとキャリア供給層14の表面のうち、第1の電
極19Aとゲート電極17との間の領域を被覆し、第2
の中間層18Bが、第2の表面層15Bとキャリア供給
層14の表面のうち、第2の電極19Bとゲート電極1
7との間の領域を被覆している。このため、チャネル層
14の表面を化学的に安定化させ、HEMTの動作の安
定性を高めることができる。
明する。半絶縁性のGaAs基板11の上に、ノンドー
プの高抵抗GaAsからなる厚さ500nmのバッファ
層12、ノンドープのIn0.2 Ga0.8 Asからなる厚
さ14nmのチャネル層13、Si濃度2×1018cm
-3のn型InGaPからなる厚さ25nmのキャリア供
給層14をこの順番で堆積する。キャリア供給層14の
上に、第1及び第2の表面層15A及び15Bとなる厚
さ70nm、Si濃度5×1018cm-3のn型GaAs
層を堆積する。
より行う。Ga、In、As、及びPの原料として、例
えばそれぞれトリエチルガリウム(TEG)、トリメチ
ルインジウム(TMI)、アルシン(AsH3 )、及び
フォスフィン(PH3 )を用いる。n型不純物であるS
iの原料としては、例えばシラン(SiH4 )を用い
る。成長温度は、例えば600〜700℃とする。
第2の表面層15A及び15Bを残し、ゲートリセス部
16を画定する。GaAsのエッチングは、例えばH3
PO 4 とH2 O2 とH2 Oとの混合液を用いたウェット
エッチングにより行う。このエッチャントを用いること
により、InGaPのキャリア供給層14に対してGa
Asを選択的にエッチングすることができる。
aS堆積用のチャンバ内に格納する。トリスジメチルア
ミノアルシンを用い、基板温度500℃、処理時間10
分間の条件で、基板表面に形成された自然酸化膜を除去
する。続いて、HClガスを用いて基板表面のGaAs
及びInGaPを数原子層分エッチングし、表面を清浄
化する。固体原料であるターシャリブチルガリウムサル
ファキュベンを用い、基板温度350〜500℃の条件
で、基板表面に厚さ10nmのGaS膜を蒸着する。
(PE−CVD)により、厚さ50nmのSiN膜を堆
積する。このSiN膜の上にレジスト膜を塗布し、ゲー
ト電極17に対応する領域に幅0.4μmの開口を形成
する。レジスト膜をマスクとして、SiN膜とGaS膜
をエッチングし、開口21を形成する。GaS膜からな
る第1及び第2の中間層18A及び18Bが画定され
る。SiN膜のエッチングは、例えばフッ素系のガスを
用いた反応性イオンエッチング(RIE)により行い、
GaS膜のエッチングは、例えば塩素系のガスを用いた
RIEにより行う。GaS膜のエッチング後、エッチン
グマスクとして使用したレジスト膜を除去する。
覆うレジスト膜を形成し、第1の電極19A、第2の電
極19Bに対応した開口を形成する。このレジスト膜を
マスクとして、SiN膜をエッチングする。第1の電極
19A及び第2の電極19Bが形成される領域において
は、それぞれ開口の底に第1の中間層18A及び第2の
中間層18Bが露出する。
着する。レジスト膜の除去とともにその上に堆積したA
l膜をリフトオフし、その開口部に第1の電極19A、
第2の電極19Bを残す。次に、フォトレジストを用い
たパターニングにより、ゲート電極17に対応した開口
を形成する。ゲート電極17に対応した開口は、開口2
1よりやや大きくする。
着する。レジスト膜の除去と共に、その上に堆積したA
l膜をリフトオフし、その開口部にゲート電極17を残
す。このようにして、図3に示すHEMTが得られる。
て、2層レジスト膜を用いてもよい。下層のレジスト膜
として感度の高いものを用い、上層のレジスト膜として
感度の低いものを用いる。これにより、側面下部に横方
向の窪みを有する開口が形成される。このため、開口の
底面上に堆積したAl膜が、レジスト膜上面に堆積した
Al膜に連続しにくくなり、リフトオフし易くなる。
用した場合を説明したが、図3のチャネル層13、キャ
リア供給層14、第1及び第2の表面層15A及び15
Bを、すべてn型GaAsで形成すると、MESFET
となる。このような構成のMESFETにおいても、H
EMTと同様に、第1の電極19Aと第1の表面層15
A、及び第2の電極19Bと第2の表面層15Bとをオ
ーミックに接続させることが可能になる。また、GaA
s表面がGaS膜で覆われているため、動作の安定性を
高めることができる。
適用したMISFETについて説明する。
絶縁性のGaAs基板31の表面上に、炭素(C)濃度
3×1015cm-3のp- 型GaAsからなる厚さ300
nmのチャネル層32が形成されている。チャネル層3
2の上に、GaSからなる厚さ5nmの中間層33が形
成されている。
を隔てて配置された2つの領域上に、それぞれ第1及び
第2の電極35A及び35Bが形成されている。中間層
33の表面のうち、第1及び第2の電極35A及び35
Bが形成されていない領域は、SiN膜34で覆われて
いる。第1及び第2の電極35A及び35Bの間のSi
N膜34上にゲート電極37が形成されている。
A及び35Bは、下層から順番にTi、Pt、Auが積
層された3層構造を有する。Tiは、比較的小さな仕事
関数を有し、電極35A及び35Bとn型のチャネル層
32との間の抵抗を少なくする。Auは、電極自体の電
気抵抗を少なくする。Ptは、Auの基板側への拡散を
防止する。
共に中間層33を介してチャネル層32にオーミックに
接続される。また、ゲート電極37とチャネル層32と
の間には、絶縁体であるSiN膜34が配置されてお
り、これら3層がMIS構造を構成している。
おいては、絶縁膜と半導体との界面に存在する界面準位
密度が高くなる。このため、半導体表面に反転層を形成
することが困難である。図4に示すように、SiN膜3
4とチャネル層32との間にGaSからなる中間層33
を挿入することにより、界面準位密度と減少させること
ができる。本願発明者らの実験では、界面準位密度を1
×1011eV-1cm-2程度まで減少させることができ
た。なお、通常の界面準位密度は、1×1013〜1×1
014eV-1cm-2程度である。半導体表面の界面準位密
度の減少により、チャネル層32の表面に反転層を形成
することが可能になる。
表面がGaSからなる中間層33で覆われているため、
チャネル層32の表面を化学的に安定にすることがで
き、安定なトランジスタ動作を確保することができる。
を説明する。半絶縁性のGaAs基板31の表面上に、
MOCVDによりp- 型GaAsからなるチャネル層3
2を堆積する。チャネル層32の上に、GaSからなる
中間層33及びSiN膜34を形成する。中間層33及
びSiN膜34の形成は、それぞれ図3の中間層18
A、18B、及びSiN膜20と同様の方法で行う。
A及び35Bに対応する領域に開口を形成する。SiN
膜のエッチングは、例えばバッファード弗酸を用いたウ
ェットエッチングにより行う。リフトオフ法を用いて、
ゲート電極37、第1及び第2の電極35A及び35B
を形成する。
び第2の電極35A及び35Bとを同時に形成している
が、ゲート電極部分ではMIS構造となり、第1及び第
2の電極部分ではオーミックな接続が得られる。このよ
うに、簡単な工程でMISFETを作製することができ
る。
適用したヘテロバイポーラトランジスタ(HBT)につ
いて説明する。
す。半絶縁性GaAs基板41の表面上に、コレクタ層
42、ベース層43、エミッタ層44、及びエミッタキ
ャップ層45がこの順番に積層されている。
と上側コレクタ層42Bの2層構造を有する。下側コレ
クタ層42Aは、Si濃度3×1018cm-3のn+ 型G
aAsにより形成され、その厚さは500nmである。
上側コレクタ層42Bは、Si濃度3×1016cm-3の
n型GaAsにより形成され、その厚さは450nmで
ある。上側コレクタ層42Bはメサ状に加工されてお
り、その周囲に下側コレクタ層42Aの上面の一部が表
出している。
-3のp+ 型GaAsにより形成され、その厚さは70n
mである。
との積層構造は、ベース層43上においてメサ状に加工
されている。エミッタ層44の周囲に、ベース層43の
上面の一部が表出している。エミッタ層44は、Si濃
度3×1017cm-3のn型InGaPにより形成され、
その厚さは50nmである。エミッタキャップ層45は
n型GaAsにより形成され、下側の厚さ150nmの
部分におけるSi濃度が3×1017cm-3であり、上側
の厚さ50nmの部分におけるSi濃度が3×1018c
m-3である。
層44、及びエミッタキャップ層45の表面が、GaS
からなる厚さ10nmの中間層43により覆われてい
る。
5の上面の領域、及び下側コレクタ層42Aの上面のう
ち上側コレクタ層42Bの周囲の領域に、それぞれ開口
が形成されている。上側コレクタ層42Bの周囲に形成
された開口内にコレクタ電極51が形成され、エミッタ
キャップ層45の上面に形成された開口内にエミッタ電
極53が形成されている。コレクタ電極51及びエミッ
タ電極53は、下から順番に厚さ20nmのAuGe
層、厚さ5nmのNi層、厚さ300nmのAu層から
なる3層構造を有する。
との界面、及びエミッタ電極53とエミッタキャップ層
45との界面は、熱処理により合金化されており、オー
ミックな接続が得られている。
の周囲の領域上に、中間層50を介してベース電極52
が形成されている。ベース電極52は、下から順番にP
t、Auが積層された2層構造、もしくはPt、Ti、
Pt、Auが積層された4層構造を有する。ベース電極
52とベース層43との間に、GaSからなる中間層5
0が挿入されているため、界面を合金化することなく両
者の間でオーミックな接続が得られる。また、ベース電
極52の最下層に比較的仕事関数の大きなPtを使用す
ることにより、p型のベース層43とベース電極52と
の間の接続抵抗を低くすることができる。
覆われていない領域は、厚さ500nmのSiO2 膜5
4で被覆されている。
の周囲の領域がGaSからなる中間層50で覆われてい
るため、ベースエミッタ間のpn接合領域がSiO2 膜
54等の絶縁膜に直接接触しない。このため、pn接合
領域における表面再結合が抑制され、電流利得が大き
く、かつ信頼性の高いHBTを得ることができる。
て説明する。半絶縁性GaAs基板41の表面上に、下
側コレクタ層42A、上側コレクタ層42B、ベース層
43、エミッタ層44、及びエミッタキャップ層45を
順番に堆積する。これらの層の堆積は、例えばMOCV
Dにより行う。エミッタキャップ層45及びエミッタ層
44をパターニングしてベース層43の表面を露出させ
る。エミッタキャップ層45のエッチングは、H3 PO
4 とH2 O2 とH2 Oとの混合液を用いたウェットエッ
チングにより行う。エミッタ層44のエッチングは、H
ClとH3 PO4 との混合液を用いたウェットエッチン
グにより行う。
2Aのパターニングを行う。このとき、エッチング時間
を制御することにより、下側コレクタ層42Aの上面が
露出した時点でエッチングを停止する。
積する。このGaS膜は、図5に示す中間層50とな
る。GaS膜の堆積は、図3のGaS中間層18A、1
8Bの堆積と同様の方法で行う。なお、メサ状部分の側
壁上にも再現性よくGaS膜を堆積するために、基板面
に対して斜め方向からGaSビームを入射させることが
好ましい。
℃とし、PE−CVDにより厚さ500nmのSiO2
膜を堆積する。このSiO2 膜は、図5に示すSiO2
膜54となる。
及びエミッタ電極53に対応した開口を有するレジスト
パターンを形成する。このレジストパターンをマスクと
してSiO2 膜をエッチングする。SiO2 膜のエッチ
ングは、バッファード弗酸を用いたウェットエッチング
により行う。バッファード弗酸を用いることにより、S
iO2 膜の下のGaS膜に対して、SiO2 膜を選択的
に除去することができる。
して、その下のGaS膜をエッチングする。GaS膜の
エッチングは、HClとH3 PO4 との混合液を用いた
ウェットエッチングにより行う。この混合液を用いるこ
とにより、GaS膜の下のGaAsに対して、GaS膜
を選択的にエッチングすることができる。
を、H3 PO4 とH2 O2 とH2 Oとの混合液で約10
nmエッチングする。基板全面に、AuGe、Ni、A
u層を順番に蒸着し、リフトオフ法により、コレクタ電
極51及びエミッタ電極53を残す。温度400℃で1
分間の熱処理を行い、各電極とその下のGaAsとの界
面を合金化する。
た開口を有するレジストパターンを形成する。このレジ
ストパターンをマスクとしてSiO2 膜をエッチング
し、ベース電極52が形成される領域に開口を形成す
る。この開口の底面にGaSからなる中間層50が露出
する。
リフトオフ法を用いてベース電極52を残す。このよう
にして、図5に示すHBTが得られる。
電極51の最下層にAuGeを用い、各電極とGaAs
層とを直接接触させ、界面を合金化してオーミック接触
を得る場合を示した。合金化によるオーミック接触を得
る代わりに、図3に示す第1及び第2の電極19A及び
19Bと第1及び第2の表面層15A及び15Bとの接
続のように、両者の間にGaS層を挿入してオーミック
な接続を得ることもできる。この場合には、n型GaA
sとの接続抵抗を低下させるために、電極の最下層を仕
事関数の比較的小さなTi等で形成することが好まし
い。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
金属と化合物半導体との間に、GaS等の中間層を挿入
することにより、接触界面を合金化することなく、オー
ミックな接続を得ることができる。
び電流電圧特性を示すグラフである。
されたGaS層の膜厚の関数として示すグラフである。
Claims (16)
- 【請求項1】 表面内のある領域に化合物半導体材料か
らなる第1の表面層を有する基板と、 前記第1の表面層の上に形成され、III族元素として
Ga、VI族元素としてSを含む化合物材料からなり、
少なくともモノレイヤ2層分以上の厚さを有する第1の
中間層と、 前記第1の中間層の上に形成され、前記第1の表面層に
電気的にオーミックに接続されている第1の電極とを有
する半導体装置。 - 【請求項2】 前記第1の中間層が、GaSにより形成
されている請求項1に記載の半導体装置。 - 【請求項3】 前記第1の表面層と前記第1の中間層と
が、同一導電型を有する請求項1または2に記載の半導
体装置。 - 【請求項4】 前記第1の表面層が、GaAs、AlG
aAs、InGaP、InP、InGaAs、InAl
As、InAlGaAs、GaN、AlGaN、InG
aN、InAlN、InN、AlN、InAlGaN、
InGaAsN、InAlAsN、InAlGaAsN
からなる群より選択された1つの材料で形成されている
請求項1〜3のいずれかに記載の半導体装置。 - 【請求項5】 前記第1の中間層の厚さが、5〜20n
mである請求項1〜4のいずれかに記載の半導体装置。 - 【請求項6】 さらに、 前記基板の表面内において、前記第1の表面層とある間
隔を隔てて配置され、前記第1の表面層と同一の化合物
半導体材料により形成された第2の表面層と、 前記第2の表面層の上に、前記第1の中間層と同一の化
合物材料により形成され、少なくともモノレイヤ2層分
以上の厚さを有する第2の中間層と、 前記第2の中間層の上に形成され、前記第2の表面層に
電気的にオーミックに接続されている前記第2の電極
と、 前記第1の表面層と第2の表面層との間の領域に配置さ
れ、前記第1及び第2の表面層に接続され、化合物半導
体材料からなるチャネル層と、 前記チャネル層の表面上に形成され、該チャネル層にシ
ョットキ接触するゲート電極とを有する請求項1〜5の
いずれかに記載の半導体装置。 - 【請求項7】 前記第1の中間層が、前記第1の表面層
の表面及び前記チャネル層の表面のうち、前記第1の電
極と前記ゲート電極との間の領域を被覆し、前記第2の
中間層が、前記第2の表面層の表面及び前記チャネル層
の表面のうち、前記第2の電極と前記ゲート電極との間
の領域を被覆している請求項6に記載の半導体装置。 - 【請求項8】 前記基板が、 主表面を有する支持基板と、 前記支持基板の前記主表面上に、ノンドープの化合物半
導体材料により形成されたチャネル層と、 前記チャネル層の上に、該チャネル層よりも大きなバン
ドギャップを有し、導電性不純物を添加された化合物半
導体材料により形成されたキャリア供給層とを有し、 前記第1の表面層が、前記キャリア供給層の一部の領域
上に形成され、 さらに、 前記キャリア供給層の表面内において、前記第1の表面
層とある間隔を隔てて配置され、前記第1の表面層と同
一の化合物半導体材料により形成された第2の表面層
と、 前記第2の表面層の上に、前記第1の中間層と同一の化
合物材料により形成され、少なくともモノレイヤ2層分
以上の厚さを有する第2の中間層と、 前記第2の中間層の上に形成され、前記第2の表面層に
電気的にオーミックに接続されている第2の電極と、 前記第1の表面層と第2の表面層との間の領域におい
て、前記キャリア供給層にショットキ接触するゲート電
極とを有する請求項1〜5のいずれかに記載の半導体装
置。 - 【請求項9】 前記第1の中間層が、前記第1の表面層
の表面及び前記キャリア供給層の表面のうち、前記第1
の電極と前記ゲート電極との間の領域を被覆し、前記第
2の中間層が、前記第2の表面層の表面及び前記キャリ
ア供給層の表面のうち、前記第2の電極と前記ゲート電
極との間の領域を被覆している請求項8に記載の半導体
装置。 - 【請求項10】 さらに、 前記第1の中間層の表面のうち、前記第1の電極の形成
されていない領域上に、該第1の電極とある間隔を隔て
て配置され、前記第1の表面層に、電気的にオーミック
に接続されている第2の電極と、 前記第1の中間層の表面のうち、前記第1の電極と前記
第2の電極との間の領域上に形成された絶縁層と、 前記絶縁層の上に形成されたゲート電極とを有する請求
項1〜5のいずれかに記載の半導体装置。 - 【請求項11】 主表面を有する基板と、 前記基板の主表面上に形成され、第1導電型の化合物半
導体材料からなるコレクタ層と、 前記コレクタ層の一部の領域上に形成され、第1導電型
とは逆の第2導電型の化合物半導体材料からなるベース
層と、 前記ベース層の一部の領域上に形成され、第1導電型の
化合物半導体材料からなるエミッタ層と、 前記コレクタ層の表面のうち前記ベース層の形成されて
いない領域において、前記コレクタ層に電気的にオーミ
ックに接続されたコレクタ電極と、 前記ベース層の表面のうち前記エミッタ層の形成されて
いない領域において、前記ベース層に電気的にオーミッ
クに接続されたベース電極と、 前記エミッタ層の表面上に形成され、前記エミッタ層に
電気的にオーミックに接続されたエミッタ電極と、 前記コレクタ電極と前記コレクタ層との間、前記ベース
電極と前記ベース層との間、及び前記エミッタ電極と前
記エミッタ層との間のうち少なくとも1つに配置され、
III族元素としてGa、VI族元素としてSを含む化
合物材料からなり、少なくともモノレイヤ2層分以上の
厚さの中間層とを有する半導体装置。 - 【請求項12】 前記中間層が、前記ベース電極と前記
ベース層との間に配置され、前記ベース層の表面のうち
前記ベース電極と前記エミッタ層との間の領域を覆って
いる請求項11に記載の半導体装置。 - 【請求項13】 化合物半導体材料からなる表面層を有
する基板の該表面層の上に、III族元素としてGa、
VI族元素としてSを含む化合物材料からなる中間層
を、モノレイヤ2層分以上の厚さであって、かつトンネ
ル電流が流れる厚さ堆積する工程と、 前記中間層の上に、電極を形成する工程とを有する半導
体装置の製造方法。 - 【請求項14】 前記中間層が、GaSにより形成され
る請求項13に記載の半導体装置の製造方法。 - 【請求項15】 前記中間層を堆積する工程において堆
積する前記中間層の厚さを、5〜20nmとする請求項
13または14に記載の半導体装置の製造方法。 - 【請求項16】 前記表面層が、GaAs、AlGaA
s、InGaP、InP、InGaAs、InAlA
s、InAlGaAs、GaN、AlGaN、InGa
N、InAlN、InN、AlN、InAlGaN、I
nGaAsN、InAlAsN、InAlGaAsNか
らなる群より選択された1つの材料で形成されている請
求項13〜15のいずれかに記載の半導体装置の製造方
法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35163397A JP3863270B2 (ja) | 1997-12-19 | 1997-12-19 | 半導体装置及びその製造方法 |
US09/110,685 US6207976B1 (en) | 1997-12-17 | 1998-07-07 | Semiconductor device with ohmic contacts on compound semiconductor and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35163397A JP3863270B2 (ja) | 1997-12-19 | 1997-12-19 | 半導体装置及びその製造方法 |
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Publication Number | Publication Date |
---|---|
JPH11186537A true JPH11186537A (ja) | 1999-07-09 |
JP3863270B2 JP3863270B2 (ja) | 2006-12-27 |
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ID=18418579
Family Applications (1)
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---|---|---|---|
JP35163397A Expired - Fee Related JP3863270B2 (ja) | 1997-12-17 | 1997-12-19 | 半導体装置及びその製造方法 |
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Country | Link |
---|---|
JP (1) | JP3863270B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002231733A (ja) * | 2001-02-02 | 2002-08-16 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
JP2014187385A (ja) * | 2014-06-04 | 2014-10-02 | Fujitsu Ltd | 化合物半導体装置 |
WO2021066137A1 (ja) * | 2019-10-03 | 2021-04-08 | 株式会社Flosfia | 半導体素子および半導体装置 |
-
1997
- 1997-12-19 JP JP35163397A patent/JP3863270B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2002231733A (ja) * | 2001-02-02 | 2002-08-16 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
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JP3863270B2 (ja) | 2006-12-27 |
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