JPH11186537A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11186537A JPH11186537A JP35163397A JP35163397A JPH11186537A JP H11186537 A JPH11186537 A JP H11186537A JP 35163397 A JP35163397 A JP 35163397A JP 35163397 A JP35163397 A JP 35163397A JP H11186537 A JPH11186537 A JP H11186537A
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Abstract
(57)【要約】
【課題】 界面準位密度の少ない良好な界面を有する化
合物半導体を用いた半導体装置を提供する。 【解決手段】 基板の表面内のある領域に化合物半導体
材料からなる第１の表面層が画定されている。第１の表
面層の上に、ＩＩＩ族元素としてＧａ、ＶＩ族元素とし
てＳを含む化合物材料からなり、少なくともモノレイヤ
２層分以上の厚さを有する第１の中間層が形成されてい
る。第１の中間層の上に、第１の表面層に電気的にオー
ミックに接続された第１の電極が形成されている。
合物半導体を用いた半導体装置を提供する。 【解決手段】 基板の表面内のある領域に化合物半導体
材料からなる第１の表面層が画定されている。第１の表
面層の上に、ＩＩＩ族元素としてＧａ、ＶＩ族元素とし
てＳを含む化合物材料からなり、少なくともモノレイヤ
２層分以上の厚さを有する第１の中間層が形成されてい
る。第１の中間層の上に、第１の表面層に電気的にオー
ミックに接続された第１の電極が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に化合物半導体にオーミック接触
する電極を有する半導体装置及びその製造方法に関す
る。
の製造方法に関し、特に化合物半導体にオーミック接触
する電極を有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】シリコン基板の表面にＳｉＯ2 膜を形成
することにより、界面準位密度の低い良好な絶縁膜を得
ることができる。しかし、化合物半導体の表面上に、界
面準位密度の低い良好な絶縁膜を形成することは困難で
ある。例えば、ＧａＡｓの表面上に形成する絶縁膜とし
てＳｉＮ、ＳｉＯ2 、Ｇａ2 Ｏ3 等が検討されている
が、界面準位密度を低減することが困難である。
することにより、界面準位密度の低い良好な絶縁膜を得
ることができる。しかし、化合物半導体の表面上に、界
面準位密度の低い良好な絶縁膜を形成することは困難で
ある。例えば、ＧａＡｓの表面上に形成する絶縁膜とし
てＳｉＮ、ＳｉＯ2 、Ｇａ2 Ｏ3 等が検討されている
が、界面準位密度を低減することが困難である。
【０００３】化合物半導体と絶縁層との間の良好な界面
が得られないため、ＧａＡｓ等の化合物半導体を用いて
金属／絶縁体／半導体構造のＦＥＴ（ＭＩＳＦＥＴ）を
作製することが困難である。このため、チャネル領域と
ゲート電極との間にゲート絶縁膜を設けず、両者の間の
ショットキ接触を利用した金属／半導体構造のＦＥＴ
（ＭＥＳＦＥＴ）や高電子移動度トランジスタ（ＨＥＭ
Ｔ）等の構造を採用することにより、半導体と絶縁体と
の界面の問題を回避している。
が得られないため、ＧａＡｓ等の化合物半導体を用いて
金属／絶縁体／半導体構造のＦＥＴ（ＭＩＳＦＥＴ）を
作製することが困難である。このため、チャネル領域と
ゲート電極との間にゲート絶縁膜を設けず、両者の間の
ショットキ接触を利用した金属／半導体構造のＦＥＴ
（ＭＥＳＦＥＴ）や高電子移動度トランジスタ（ＨＥＭ
Ｔ）等の構造を採用することにより、半導体と絶縁体と
の界面の問題を回避している。
【０００４】また、ＧａＡｓのピンニング効果により、
ＧａＡｓに金属を接触させた場合に、ＧａＡｓと金属と
の間のポテンシャル障壁の高さが金属の仕事関数に依存
せずほぼ一定になってしまう。このため、金属のフェル
ミ準位とＧａＡｓの伝導帯下端とのエネルギ準位差が大
きくなり、ｎ型ＧａＡｓと金属とのオーミック接触の電
気抵抗が高くなる傾向がある。
ＧａＡｓに金属を接触させた場合に、ＧａＡｓと金属と
の間のポテンシャル障壁の高さが金属の仕事関数に依存
せずほぼ一定になってしまう。このため、金属のフェル
ミ準位とＧａＡｓの伝導帯下端とのエネルギ準位差が大
きくなり、ｎ型ＧａＡｓと金属とのオーミック接触の電
気抵抗が高くなる傾向がある。
【０００５】これらを改善する試みとして、ＧａＡｓ表
面を（ＮＨ4 ）2 Ｓx やＮａＳの溶液で処理する方法が
検討されている。この処理を行うと、ＧａＡｓ表面に露
出したＧａ原子にＳ原子が結合し、Ｇａ−Ｓ結合が形成
される。ＧａＡｓ表面がほぼ１原子層のＳ原子により被
覆され、表面を化学的に安定させることができる。この
方法により、フォトルミネッセンス強度が増加したり、
ＧａＡｓと金属との界面のポテンシャル障壁が金属の仕
事関数に依存するようになる。
面を（ＮＨ4 ）2 Ｓx やＮａＳの溶液で処理する方法が
検討されている。この処理を行うと、ＧａＡｓ表面に露
出したＧａ原子にＳ原子が結合し、Ｇａ−Ｓ結合が形成
される。ＧａＡｓ表面がほぼ１原子層のＳ原子により被
覆され、表面を化学的に安定させることができる。この
方法により、フォトルミネッセンス強度が増加したり、
ＧａＡｓと金属との界面のポテンシャル障壁が金属の仕
事関数に依存するようになる。
【０００６】
【発明が解決しようとする課題】ＧａＡｓの表面をほぼ
１原子層のＳ原子で覆うことにより、ピンニングを解除
することができるが、Ｓ原子層の上にＳｉＮ膜やＳｉＯ
2 膜等を堆積すると、フォトルミネッセンス強度が著し
く低下し、ピンニングの解除効果も低下してしまう。ま
た、Ｓ原子層の上に金属層を堆積すると、熱処理により
金属層中の金属原子とＧａＡｓが反応してしまい、ピン
ニングの解除効果が低下してしまう。
１原子層のＳ原子で覆うことにより、ピンニングを解除
することができるが、Ｓ原子層の上にＳｉＮ膜やＳｉＯ
2 膜等を堆積すると、フォトルミネッセンス強度が著し
く低下し、ピンニングの解除効果も低下してしまう。ま
た、Ｓ原子層の上に金属層を堆積すると、熱処理により
金属層中の金属原子とＧａＡｓが反応してしまい、ピン
ニングの解除効果が低下してしまう。
【０００７】本発明の目的は、界面準位密度の少ない良
好な界面を有する化合物半導体を用いた半導体装置及び
その製造方法を提供することである。
好な界面を有する化合物半導体を用いた半導体装置及び
その製造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明の一観点による
と、表面内のある領域に化合物半導体材料からなる第１
の表面層を有する基板と、前記第１の表面層の上に形成
され、ＩＩＩ族元素としてＧａ、ＶＩ族元素としてＳを
含む化合物材料からなり、少なくともモノレイヤ２層分
以上の厚さを有する第１の中間層と、前記第１の中間層
の上に形成され、前記第１の表面層に電気的にオーミッ
クに接続されている第１の電極とを有する半導体装置が
提供される。
と、表面内のある領域に化合物半導体材料からなる第１
の表面層を有する基板と、前記第１の表面層の上に形成
され、ＩＩＩ族元素としてＧａ、ＶＩ族元素としてＳを
含む化合物材料からなり、少なくともモノレイヤ２層分
以上の厚さを有する第１の中間層と、前記第１の中間層
の上に形成され、前記第１の表面層に電気的にオーミッ
クに接続されている第１の電極とを有する半導体装置が
提供される。
【０００９】第１の表面層と第１の電極との間に第１の
中間層を挿入することにより、第１の表面層の表面準位
密度を減少させることができる。これにより、第１の電
極を第１の表面層に容易にオーミックに接続させること
が可能になる。
中間層を挿入することにより、第１の表面層の表面準位
密度を減少させることができる。これにより、第１の電
極を第１の表面層に容易にオーミックに接続させること
が可能になる。
【００１０】本発明の他の観点によると、主表面を有す
る基板と、前記基板の主表面上に形成され、第１導電型
の化合物半導体材料からなるコレクタ層と、前記コレク
タ層の一部の領域上に形成され、第１導電型とは逆の第
２導電型の化合物半導体材料からなるベース層と、前記
ベース層の一部の領域上に形成され、第１導電型の化合
物半導体材料からなるエミッタ層と、前記コレクタ層の
表面のうち前記ベース層の形成されていない領域におい
て、前記コレクタ層に電気的にオーミックに接続された
コレクタ電極と、前記ベース層の表面のうち前記エミッ
タ層の形成されていない領域において、前記ベース層に
電気的にオーミックに接続されたベース電極と、前記エ
ミッタ層の表面上に形成され、前記エミッタ層に電気的
にオーミックに接続されたエミッタ電極と、前記コレク
タ電極と前記コレクタ層との間、前記ベース電極と前記
ベース層との間、及び前記エミッタ電極と前記エミッタ
層との間のうち少なくとも１つに配置され、ＩＩＩ族元
素としてＧａ、ＶＩ族元素としてＳを含む化合物材料か
らなり、少なくともモノレイヤ２層分以上の厚さの中間
層とを有する半導体装置が提供される。
る基板と、前記基板の主表面上に形成され、第１導電型
の化合物半導体材料からなるコレクタ層と、前記コレク
タ層の一部の領域上に形成され、第１導電型とは逆の第
２導電型の化合物半導体材料からなるベース層と、前記
ベース層の一部の領域上に形成され、第１導電型の化合
物半導体材料からなるエミッタ層と、前記コレクタ層の
表面のうち前記ベース層の形成されていない領域におい
て、前記コレクタ層に電気的にオーミックに接続された
コレクタ電極と、前記ベース層の表面のうち前記エミッ
タ層の形成されていない領域において、前記ベース層に
電気的にオーミックに接続されたベース電極と、前記エ
ミッタ層の表面上に形成され、前記エミッタ層に電気的
にオーミックに接続されたエミッタ電極と、前記コレク
タ電極と前記コレクタ層との間、前記ベース電極と前記
ベース層との間、及び前記エミッタ電極と前記エミッタ
層との間のうち少なくとも１つに配置され、ＩＩＩ族元
素としてＧａ、ＶＩ族元素としてＳを含む化合物材料か
らなり、少なくともモノレイヤ２層分以上の厚さの中間
層とを有する半導体装置が提供される。
【００１１】電極と化合物半導体層との間に中間層を挿
入することにより、化合物半導体表面の表面準位密度を
減少させることができ、両者の間のオーミックな接続を
確保することが可能になる。
入することにより、化合物半導体表面の表面準位密度を
減少させることができ、両者の間のオーミックな接続を
確保することが可能になる。
【００１２】本発明の他の観点によると、化合物半導体
材料からなる表面層を有する基板の該表面層の上に、Ｉ
ＩＩ族元素としてＧａ、ＶＩ族元素としてＳを含む化合
物材料からなる中間層を、モノレイヤ２層分以上の厚さ
であって、かつトンネル電流が流れる厚さ堆積する工程
と、前記中間層の上に、電極を形成する工程とを有する
半導体装置の製造方法が提供される。
材料からなる表面層を有する基板の該表面層の上に、Ｉ
ＩＩ族元素としてＧａ、ＶＩ族元素としてＳを含む化合
物材料からなる中間層を、モノレイヤ２層分以上の厚さ
であって、かつトンネル電流が流れる厚さ堆積する工程
と、前記中間層の上に、電極を形成する工程とを有する
半導体装置の製造方法が提供される。
【００１３】表面層と電極との間に中間層を挿入するこ
とにより、表面層の表面準位密度を減少させることがで
きる。これにより、電極を表面層にオーミックに接続さ
せることが可能になる。
とにより、表面層の表面準位密度を減少させることがで
きる。これにより、電極を表面層にオーミックに接続さ
せることが可能になる。
【００１４】
【発明の実施の形態】ＧａＡｓ基板と金属電極とをオー
ミックに接続する場合を例に、本発明の実施例を説明す
る。
ミックに接続する場合を例に、本発明の実施例を説明す
る。
【００１５】図１（Ａ）は、実施例による半導体装置の
断面図を示す。半絶縁性のＧａＡｓ基板上に形成された
ｎ型導電性を有するＧａＡｓ層１の表面上に、ＧａＳ層
２が形成されている。ＧａＳ層２の表面の相互に離れた
２つの領域上に、それぞれ電極３及び４が形成されてい
る。ＧａＡｓ層１のシート抵抗は、２００Ω／□であ
り、ＧａＳ層２の厚さは１０ｎｍである。電極３及び４
は、面積１５０μｍ×２００μｍの矩形形状を有し、両
者の間隔が４０μｍになるように配置されている。
断面図を示す。半絶縁性のＧａＡｓ基板上に形成された
ｎ型導電性を有するＧａＡｓ層１の表面上に、ＧａＳ層
２が形成されている。ＧａＳ層２の表面の相互に離れた
２つの領域上に、それぞれ電極３及び４が形成されてい
る。ＧａＡｓ層１のシート抵抗は、２００Ω／□であ
り、ＧａＳ層２の厚さは１０ｎｍである。電極３及び４
は、面積１５０μｍ×２００μｍの矩形形状を有し、両
者の間隔が４０μｍになるように配置されている。
【００１６】ＧａＳ層２は、例えば固体原料としてター
シャリブチルガリウムサルファキュベンを用いた真空蒸
着により形成される。電極３及び４は、例えばリフトオ
フ法を用いた真空蒸着により形成される。
シャリブチルガリウムサルファキュベンを用いた真空蒸
着により形成される。電極３及び４は、例えばリフトオ
フ法を用いた真空蒸着により形成される。
【００１７】図１（Ｂ）は、図１（Ａ）の電極３と４と
の間に電圧を印加したときの電流電圧特性を示す。電極
３及び４の材料として、Ｔｉ、Ａｌ、及びＰｔを用いた
場合を示す。なお、参考のために、図１（Ａ）のＧａＡ
ｓ層１上にＡｌもしくはＰｔ電極３及び４を直接形成し
た場合の電流電圧特性を示す。
の間に電圧を印加したときの電流電圧特性を示す。電極
３及び４の材料として、Ｔｉ、Ａｌ、及びＰｔを用いた
場合を示す。なお、参考のために、図１（Ａ）のＧａＡ
ｓ層１上にＡｌもしくはＰｔ電極３及び４を直接形成し
た場合の電流電圧特性を示す。
【００１８】ＧａＳ層２を形成しない場合には、印加電
圧を約０．５Ｖ以上にして初めて電流が流れ始める。こ
れは、電極４とＧａＡｓ層１との間にショットキ障壁が
形成されているためである。また、ＧａＡｓ表面のピン
ニング効果により、ショットキ障壁の高さは電極３及び
４を形成する金属材料に依らずほぼ一定である。このた
め、電極材料としてＰｔを用いた場合とＡｌを用いた場
合とで、ほぼ同様の電流電圧特性が得られている。
圧を約０．５Ｖ以上にして初めて電流が流れ始める。こ
れは、電極４とＧａＡｓ層１との間にショットキ障壁が
形成されているためである。また、ＧａＡｓ表面のピン
ニング効果により、ショットキ障壁の高さは電極３及び
４を形成する金属材料に依らずほぼ一定である。このた
め、電極材料としてＰｔを用いた場合とＡｌを用いた場
合とで、ほぼ同様の電流電圧特性が得られている。
【００１９】電極３及び４とＧａＡｓ層１との間にＧａ
Ｓ層２を配置した場合には、電極３及び４の材料の相違
により電流電圧特性に差が現れ、電極材料の仕事関数が
大きくなるに従って、電流が流れにくくなっている。こ
れは、ＧａＡｓ表面のピンニング効果が解除されている
ことを示している。また、電極材料として仕事関数の小
さなＴｉを用いた場合には、ほとんどオーミック性の電
流電圧特性が得られている。
Ｓ層２を配置した場合には、電極３及び４の材料の相違
により電流電圧特性に差が現れ、電極材料の仕事関数が
大きくなるに従って、電流が流れにくくなっている。こ
れは、ＧａＡｓ表面のピンニング効果が解除されている
ことを示している。また、電極材料として仕事関数の小
さなＴｉを用いた場合には、ほとんどオーミック性の電
流電圧特性が得られている。
【００２０】一般的に、金属と半導体との界面に、バン
ドギャップの大きな絶縁材料もしくは半導体材料を挟む
と、金属と半導体間の抵抗が高くなると考えられる。し
かし、上記実施例の場合には、金属とＧａＡｓ層との間
にＧａＡｓよりもバンドギャップの大きなＧａＳ層を挟
んでいるにもかかわらず、両者間の抵抗が減少してい
る。これは、ＧａＳ層が薄くトンネル電流が流れるた
め、ＧａＳ層を挿入することが抵抗増の大きな要因にな
らず、ピンニング効果を解除する効果の方が大きいため
と考えられる。
ドギャップの大きな絶縁材料もしくは半導体材料を挟む
と、金属と半導体間の抵抗が高くなると考えられる。し
かし、上記実施例の場合には、金属とＧａＡｓ層との間
にＧａＡｓよりもバンドギャップの大きなＧａＳ層を挟
んでいるにもかかわらず、両者間の抵抗が減少してい
る。これは、ＧａＳ層が薄くトンネル電流が流れるた
め、ＧａＳ層を挿入することが抵抗増の大きな要因にな
らず、ピンニング効果を解除する効果の方が大きいため
と考えられる。
【００２１】図２は、図１（Ａ）のＧａＡｓ層１と電極
３もしくは４との間のコンタクト抵抗率を、ＧａＳ層２
の膜厚の関数として示す。横軸はＧａＳ層の膜厚を単位
ｎｍで表し、縦軸はコンタクト抵抗率を単位Ω・ｃｍ2
で表す。なお、図２は、電極材料としてＴｉを用いた場
合を示す。図中の記号●は、ほとんどオーミック性の電
流電圧特性が得られた場合を示し、記号○は、ショット
キ接触のような電流電圧特性が得られた場合を示してい
る。
３もしくは４との間のコンタクト抵抗率を、ＧａＳ層２
の膜厚の関数として示す。横軸はＧａＳ層の膜厚を単位
ｎｍで表し、縦軸はコンタクト抵抗率を単位Ω・ｃｍ2
で表す。なお、図２は、電極材料としてＴｉを用いた場
合を示す。図中の記号●は、ほとんどオーミック性の電
流電圧特性が得られた場合を示し、記号○は、ショット
キ接触のような電流電圧特性が得られた場合を示してい
る。
【００２２】ＧａＳ層２の膜厚を５ｎｍよりも薄くする
と、ショットキ接触のような特性になる。これは、Ｇａ
Ｓ層２が薄すぎるため、ＧａＳ領域がＧａＡｓ基板１の
表面上に島状に点在して堆積し、全面を覆っていないた
めと考えられる。また、ＧａＳ層２の膜厚を２０ｎｍよ
り厚くしても、ショットキ接触のような特性が得られ
る。これは、ＧａＳ層が厚すぎてトンネル電流が流れに
くくなっているためと考えられる。
と、ショットキ接触のような特性になる。これは、Ｇａ
Ｓ層２が薄すぎるため、ＧａＳ領域がＧａＡｓ基板１の
表面上に島状に点在して堆積し、全面を覆っていないた
めと考えられる。また、ＧａＳ層２の膜厚を２０ｎｍよ
り厚くしても、ショットキ接触のような特性が得られ
る。これは、ＧａＳ層が厚すぎてトンネル電流が流れに
くくなっているためと考えられる。
【００２３】図２から、ＧａＳ層２の好適な膜厚の範囲
は５〜２０ｎｍであり、より好適な膜厚の範囲は１０〜
１５ｎｍであることがわかる。なお、ＧａＳの成膜条件
もしくは成膜方法を最適化することにより、５ｎｍより
も薄いＧａＳ層をＧａＡｓ基板全面に安定して堆積する
ことができる場合には、ＧａＳ層の膜厚を５ｎｍより薄
くしてもよいであろう。なお、電極３及び４とＧａＳ層
２の一部とが反応しても、電極３及び４とＧａＡｓ層１
との間にＧａＳ層が残るように、成膜後のＧａＳ層２の
厚さを、モノレイヤ２層分以上の厚さとすることが好ま
しい。ここで、モノレイヤとは、Ｇａ原子とＳ原子のそ
れぞれ１個ずつからなる原子対が１層分堆積した層を意
味する。
は５〜２０ｎｍであり、より好適な膜厚の範囲は１０〜
１５ｎｍであることがわかる。なお、ＧａＳの成膜条件
もしくは成膜方法を最適化することにより、５ｎｍより
も薄いＧａＳ層をＧａＡｓ基板全面に安定して堆積する
ことができる場合には、ＧａＳ層の膜厚を５ｎｍより薄
くしてもよいであろう。なお、電極３及び４とＧａＳ層
２の一部とが反応しても、電極３及び４とＧａＡｓ層１
との間にＧａＳ層が残るように、成膜後のＧａＳ層２の
厚さを、モノレイヤ２層分以上の厚さとすることが好ま
しい。ここで、モノレイヤとは、Ｇａ原子とＳ原子のそ
れぞれ１個ずつからなる原子対が１層分堆積した層を意
味する。
【００２４】図１（Ａ）では、電極３及び４とＧａＡｓ
基板１との間に挿入する中間層２をノンドープのＧａＳ
により形成した場合を説明した。中間層２の導電型をＧ
ａＡｓ層１の導電型と同一にすることにより、さらに接
続抵抗を下げることができるであろう。また、中間層２
として、ＧａＳ以外に、ＩＩＩ族元素としてＧａを含
み、ＶＩ族元素としてＳを含む化合物材料を用いてもよ
い。
基板１との間に挿入する中間層２をノンドープのＧａＳ
により形成した場合を説明した。中間層２の導電型をＧ
ａＡｓ層１の導電型と同一にすることにより、さらに接
続抵抗を下げることができるであろう。また、中間層２
として、ＧａＳ以外に、ＩＩＩ族元素としてＧａを含
み、ＶＩ族元素としてＳを含む化合物材料を用いてもよ
い。
【００２５】また、図１（Ａ）では、基板としてＧａＡ
ｓを用いた場合を説明したが、その他の化合物半導体材
料を用いた場合にも、同様の効果が期待される。例え
ば、基板材料として、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧ
ａＰ、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌ
ＧａＡｓ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌ
Ｎ、ＩｎＮ、ＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＧａＡｓ
Ｎ、ＩｎＡｌＡｓＮ、またはＩｎＡｌＧａＡｓＮを用い
てもよい。
ｓを用いた場合を説明したが、その他の化合物半導体材
料を用いた場合にも、同様の効果が期待される。例え
ば、基板材料として、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧ
ａＰ、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌ
ＧａＡｓ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌ
Ｎ、ＩｎＮ、ＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＧａＡｓ
Ｎ、ＩｎＡｌＡｓＮ、またはＩｎＡｌＧａＡｓＮを用い
てもよい。
【００２６】図３は、上記実施例を適用したＨＥＭＴの
構成例を示す。半絶縁性のＧａＡｓ基板１１の表面上
に、ノンドープの高抵抗ＧａＡｓからなる厚さ５００ｎ
ｍのバッファ層１２、ノンドープのＩｎ0.2 Ｇａ0.8 Ａ
ｓからなる厚さ１４ｎｍのチャネル層１３、ｎ型ＩｎＧ
ａＰからなる厚さ２５ｎｍのキャリア供給層１４がこの
順番に積層されている。キャリア供給層１４には、ｎ型
不純物としてＳｉが添加され、その濃度は２×１０18ｃ
ｍ-3である。
構成例を示す。半絶縁性のＧａＡｓ基板１１の表面上
に、ノンドープの高抵抗ＧａＡｓからなる厚さ５００ｎ
ｍのバッファ層１２、ノンドープのＩｎ0.2 Ｇａ0.8 Ａ
ｓからなる厚さ１４ｎｍのチャネル層１３、ｎ型ＩｎＧ
ａＰからなる厚さ２５ｎｍのキャリア供給層１４がこの
順番に積層されている。キャリア供給層１４には、ｎ型
不純物としてＳｉが添加され、その濃度は２×１０18ｃ
ｍ-3である。
【００２７】キャリア供給層１３の表面上に、厚さ７０
ｎｍの第１の表面層１５Ａと第２の表面層１５Ｂとが、
相互にある間隔を隔てて配置されている。第１及び第２
の表面層１５Ａと１５Ｂとの間に、キャリア供給層１４
の上面を底面とするゲートリセス部１６が画定される。
第１及び第２の表面層は、Ｓｉ濃度５×１０18ｃｍ-3の
ｎ型ＧａＡｓにより形成される。
ｎｍの第１の表面層１５Ａと第２の表面層１５Ｂとが、
相互にある間隔を隔てて配置されている。第１及び第２
の表面層１５Ａと１５Ｂとの間に、キャリア供給層１４
の上面を底面とするゲートリセス部１６が画定される。
第１及び第２の表面層は、Ｓｉ濃度５×１０18ｃｍ-3の
ｎ型ＧａＡｓにより形成される。
【００２８】ゲートリセス部１６の底面に表出したチャ
ネル層１４の表面上に、Ａｌからなるゲート電極１７が
形成されている。ゲート電極１７は、チャネル層１４に
ショットキ接触する。
ネル層１４の表面上に、Ａｌからなるゲート電極１７が
形成されている。ゲート電極１７は、チャネル層１４に
ショットキ接触する。
【００２９】第１及び第２の表面層１５Ａ及び１５Ｂの
表面が、それぞれＧａＳからなる厚さ１０ｎｍの第１及
び第２の中間層１８Ａ及び１８Ｂにより覆われている。
第１の中間層１８Ａは、ゲートリセス部１６の底面に表
出したキャリア供給層１４の表面のうち、第１の表面層
１５Ａとゲート電極１７との間の領域をも覆っている。
同様に、第２の中間層１８Ｂは、キャリア供給層１４の
表面のうち、第２の表面層１５Ｂとゲート電極１７との
間の領域をも覆っている。
表面が、それぞれＧａＳからなる厚さ１０ｎｍの第１及
び第２の中間層１８Ａ及び１８Ｂにより覆われている。
第１の中間層１８Ａは、ゲートリセス部１６の底面に表
出したキャリア供給層１４の表面のうち、第１の表面層
１５Ａとゲート電極１７との間の領域をも覆っている。
同様に、第２の中間層１８Ｂは、キャリア供給層１４の
表面のうち、第２の表面層１５Ｂとゲート電極１７との
間の領域をも覆っている。
【００３０】第１及び第２の中間層１８Ａ及び１８Ｂの
一部の領域上に、それぞれＡｌからなる第１及び第２の
電極１９Ａ及び１９Ｂが形成されている。第１及び第２
の中間層１８Ａ及び１８Ｂの表面のうち、第１及び第２
の電極１９Ａ及び１９Ｂの形成されていない領域は、Ｓ
ｉＮからなる保護膜２０により覆われている。
一部の領域上に、それぞれＡｌからなる第１及び第２の
電極１９Ａ及び１９Ｂが形成されている。第１及び第２
の中間層１８Ａ及び１８Ｂの表面のうち、第１及び第２
の電極１９Ａ及び１９Ｂの形成されていない領域は、Ｓ
ｉＮからなる保護膜２０により覆われている。
【００３１】第１の電極１９Ａと第１の表面層１５Ａと
の間に第１の中間層１８Ａが介在しているため、第１の
電極１９Ａを第１の表面層１５Ａにオーミックに接続す
ることが可能になる。同様に、第２の電極１９Ｂを第２
の表面層１５Ｂにオーミックに接続することが可能にな
る。
の間に第１の中間層１８Ａが介在しているため、第１の
電極１９Ａを第１の表面層１５Ａにオーミックに接続す
ることが可能になる。同様に、第２の電極１９Ｂを第２
の表面層１５Ｂにオーミックに接続することが可能にな
る。
【００３２】また、第１の中間層１８Ａが、第１の表面
層１５Ａとキャリア供給層１４の表面のうち、第１の電
極１９Ａとゲート電極１７との間の領域を被覆し、第２
の中間層１８Ｂが、第２の表面層１５Ｂとキャリア供給
層１４の表面のうち、第２の電極１９Ｂとゲート電極１
７との間の領域を被覆している。このため、チャネル層
１４の表面を化学的に安定化させ、ＨＥＭＴの動作の安
定性を高めることができる。
層１５Ａとキャリア供給層１４の表面のうち、第１の電
極１９Ａとゲート電極１７との間の領域を被覆し、第２
の中間層１８Ｂが、第２の表面層１５Ｂとキャリア供給
層１４の表面のうち、第２の電極１９Ｂとゲート電極１
７との間の領域を被覆している。このため、チャネル層
１４の表面を化学的に安定化させ、ＨＥＭＴの動作の安
定性を高めることができる。
【００３３】次に、図３に示すＨＥＭＴの製造方法を説
明する。半絶縁性のＧａＡｓ基板１１の上に、ノンドー
プの高抵抗ＧａＡｓからなる厚さ５００ｎｍのバッファ
層１２、ノンドープのＩｎ0.2 Ｇａ0.8 Ａｓからなる厚
さ１４ｎｍのチャネル層１３、Ｓｉ濃度２×１０18ｃｍ
-3のｎ型ＩｎＧａＰからなる厚さ２５ｎｍのキャリア供
給層１４をこの順番で堆積する。キャリア供給層１４の
上に、第１及び第２の表面層１５Ａ及び１５Ｂとなる厚
さ７０ｎｍ、Ｓｉ濃度５×１０18ｃｍ-3のｎ型ＧａＡｓ
層を堆積する。
明する。半絶縁性のＧａＡｓ基板１１の上に、ノンドー
プの高抵抗ＧａＡｓからなる厚さ５００ｎｍのバッファ
層１２、ノンドープのＩｎ0.2 Ｇａ0.8 Ａｓからなる厚
さ１４ｎｍのチャネル層１３、Ｓｉ濃度２×１０18ｃｍ
-3のｎ型ＩｎＧａＰからなる厚さ２５ｎｍのキャリア供
給層１４をこの順番で堆積する。キャリア供給層１４の
上に、第１及び第２の表面層１５Ａ及び１５Ｂとなる厚
さ７０ｎｍ、Ｓｉ濃度５×１０18ｃｍ-3のｎ型ＧａＡｓ
層を堆積する。
【００３４】これら各層の堆積は、例えばＭＯＣＶＤに
より行う。Ｇａ、Ｉｎ、Ａｓ、及びＰの原料として、例
えばそれぞれトリエチルガリウム（ＴＥＧ）、トリメチ
ルインジウム（ＴＭＩ）、アルシン（ＡｓＨ3 ）、及び
フォスフィン（ＰＨ3 ）を用いる。ｎ型不純物であるＳ
ｉの原料としては、例えばシラン（ＳｉＨ4 ）を用い
る。成長温度は、例えば６００〜７００℃とする。
より行う。Ｇａ、Ｉｎ、Ａｓ、及びＰの原料として、例
えばそれぞれトリエチルガリウム（ＴＥＧ）、トリメチ
ルインジウム（ＴＭＩ）、アルシン（ＡｓＨ3 ）、及び
フォスフィン（ＰＨ3 ）を用いる。ｎ型不純物であるＳ
ｉの原料としては、例えばシラン（ＳｉＨ4 ）を用い
る。成長温度は、例えば６００〜７００℃とする。
【００３５】ＧａＡｓ層をパターニングして、第１及び
第２の表面層１５Ａ及び１５Ｂを残し、ゲートリセス部
１６を画定する。ＧａＡｓのエッチングは、例えばＨ3
ＰＯ 4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液を用いたウェット
エッチングにより行う。このエッチャントを用いること
により、ＩｎＧａＰのキャリア供給層１４に対してＧａ
Ａｓを選択的にエッチングすることができる。
第２の表面層１５Ａ及び１５Ｂを残し、ゲートリセス部
１６を画定する。ＧａＡｓのエッチングは、例えばＨ3
ＰＯ 4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液を用いたウェット
エッチングにより行う。このエッチャントを用いること
により、ＩｎＧａＰのキャリア供給層１４に対してＧａ
Ａｓを選択的にエッチングすることができる。
【００３６】ゲートリセス部１６を形成した基板を、Ｇ
ａＳ堆積用のチャンバ内に格納する。トリスジメチルア
ミノアルシンを用い、基板温度５００℃、処理時間１０
分間の条件で、基板表面に形成された自然酸化膜を除去
する。続いて、ＨＣｌガスを用いて基板表面のＧａＡｓ
及びＩｎＧａＰを数原子層分エッチングし、表面を清浄
化する。固体原料であるターシャリブチルガリウムサル
ファキュベンを用い、基板温度３５０〜５００℃の条件
で、基板表面に厚さ１０ｎｍのＧａＳ膜を蒸着する。
ａＳ堆積用のチャンバ内に格納する。トリスジメチルア
ミノアルシンを用い、基板温度５００℃、処理時間１０
分間の条件で、基板表面に形成された自然酸化膜を除去
する。続いて、ＨＣｌガスを用いて基板表面のＧａＡｓ
及びＩｎＧａＰを数原子層分エッチングし、表面を清浄
化する。固体原料であるターシャリブチルガリウムサル
ファキュベンを用い、基板温度３５０〜５００℃の条件
で、基板表面に厚さ１０ｎｍのＧａＳ膜を蒸着する。
【００３７】ＧａＳ膜の上に、プラズマ励起型ＣＶＤ
（ＰＥ−ＣＶＤ）により、厚さ５０ｎｍのＳｉＮ膜を堆
積する。このＳｉＮ膜の上にレジスト膜を塗布し、ゲー
ト電極１７に対応する領域に幅０．４μｍの開口を形成
する。レジスト膜をマスクとして、ＳｉＮ膜とＧａＳ膜
をエッチングし、開口２１を形成する。ＧａＳ膜からな
る第１及び第２の中間層１８Ａ及び１８Ｂが画定され
る。ＳｉＮ膜のエッチングは、例えばフッ素系のガスを
用いた反応性イオンエッチング（ＲＩＥ）により行い、
ＧａＳ膜のエッチングは、例えば塩素系のガスを用いた
ＲＩＥにより行う。ＧａＳ膜のエッチング後、エッチン
グマスクとして使用したレジスト膜を除去する。
（ＰＥ−ＣＶＤ）により、厚さ５０ｎｍのＳｉＮ膜を堆
積する。このＳｉＮ膜の上にレジスト膜を塗布し、ゲー
ト電極１７に対応する領域に幅０．４μｍの開口を形成
する。レジスト膜をマスクとして、ＳｉＮ膜とＧａＳ膜
をエッチングし、開口２１を形成する。ＧａＳ膜からな
る第１及び第２の中間層１８Ａ及び１８Ｂが画定され
る。ＳｉＮ膜のエッチングは、例えばフッ素系のガスを
用いた反応性イオンエッチング（ＲＩＥ）により行い、
ＧａＳ膜のエッチングは、例えば塩素系のガスを用いた
ＲＩＥにより行う。ＧａＳ膜のエッチング後、エッチン
グマスクとして使用したレジスト膜を除去する。
【００３８】第１及び第２の中間層１８Ａ及び１８Ｂを
覆うレジスト膜を形成し、第１の電極１９Ａ、第２の電
極１９Ｂに対応した開口を形成する。このレジスト膜を
マスクとして、ＳｉＮ膜をエッチングする。第１の電極
１９Ａ及び第２の電極１９Ｂが形成される領域において
は、それぞれ開口の底に第１の中間層１８Ａ及び第２の
中間層１８Ｂが露出する。
覆うレジスト膜を形成し、第１の電極１９Ａ、第２の電
極１９Ｂに対応した開口を形成する。このレジスト膜を
マスクとして、ＳｉＮ膜をエッチングする。第１の電極
１９Ａ及び第２の電極１９Ｂが形成される領域において
は、それぞれ開口の底に第１の中間層１８Ａ及び第２の
中間層１８Ｂが露出する。
【００３９】基板全面に厚さ約５００ｎｍのＡｌ膜を蒸
着する。レジスト膜の除去とともにその上に堆積したＡ
ｌ膜をリフトオフし、その開口部に第１の電極１９Ａ、
第２の電極１９Ｂを残す。次に、フォトレジストを用い
たパターニングにより、ゲート電極１７に対応した開口
を形成する。ゲート電極１７に対応した開口は、開口２
１よりやや大きくする。
着する。レジスト膜の除去とともにその上に堆積したＡ
ｌ膜をリフトオフし、その開口部に第１の電極１９Ａ、
第２の電極１９Ｂを残す。次に、フォトレジストを用い
たパターニングにより、ゲート電極１７に対応した開口
を形成する。ゲート電極１７に対応した開口は、開口２
１よりやや大きくする。
【００４０】基板全面に厚さ約５００ｎｍのＡｌ膜を蒸
着する。レジスト膜の除去と共に、その上に堆積したＡ
ｌ膜をリフトオフし、その開口部にゲート電極１７を残
す。このようにして、図３に示すＨＥＭＴが得られる。
着する。レジスト膜の除去と共に、その上に堆積したＡ
ｌ膜をリフトオフし、その開口部にゲート電極１７を残
す。このようにして、図３に示すＨＥＭＴが得られる。
【００４１】なお、リフトオフのためのレジスト膜とし
て、２層レジスト膜を用いてもよい。下層のレジスト膜
として感度の高いものを用い、上層のレジスト膜として
感度の低いものを用いる。これにより、側面下部に横方
向の窪みを有する開口が形成される。このため、開口の
底面上に堆積したＡｌ膜が、レジスト膜上面に堆積した
Ａｌ膜に連続しにくくなり、リフトオフし易くなる。
て、２層レジスト膜を用いてもよい。下層のレジスト膜
として感度の高いものを用い、上層のレジスト膜として
感度の低いものを用いる。これにより、側面下部に横方
向の窪みを有する開口が形成される。このため、開口の
底面上に堆積したＡｌ膜が、レジスト膜上面に堆積した
Ａｌ膜に連続しにくくなり、リフトオフし易くなる。
【００４２】図３では、本発明の実施例をＨＥＭＴに適
用した場合を説明したが、図３のチャネル層１３、キャ
リア供給層１４、第１及び第２の表面層１５Ａ及び１５
Ｂを、すべてｎ型ＧａＡｓで形成すると、ＭＥＳＦＥＴ
となる。このような構成のＭＥＳＦＥＴにおいても、Ｈ
ＥＭＴと同様に、第１の電極１９Ａと第１の表面層１５
Ａ、及び第２の電極１９Ｂと第２の表面層１５Ｂとをオ
ーミックに接続させることが可能になる。また、ＧａＡ
ｓ表面がＧａＳ膜で覆われているため、動作の安定性を
高めることができる。
用した場合を説明したが、図３のチャネル層１３、キャ
リア供給層１４、第１及び第２の表面層１５Ａ及び１５
Ｂを、すべてｎ型ＧａＡｓで形成すると、ＭＥＳＦＥＴ
となる。このような構成のＭＥＳＦＥＴにおいても、Ｈ
ＥＭＴと同様に、第１の電極１９Ａと第１の表面層１５
Ａ、及び第２の電極１９Ｂと第２の表面層１５Ｂとをオ
ーミックに接続させることが可能になる。また、ＧａＡ
ｓ表面がＧａＳ膜で覆われているため、動作の安定性を
高めることができる。
【００４３】次に、図４を参照して、本発明の実施例を
適用したＭＩＳＦＥＴについて説明する。
適用したＭＩＳＦＥＴについて説明する。
【００４４】図４は、ＭＩＳＦＥＴの断面図を示す。半
絶縁性のＧａＡｓ基板３１の表面上に、炭素（Ｃ）濃度
３×１０15ｃｍ-3のｐ- 型ＧａＡｓからなる厚さ３００
ｎｍのチャネル層３２が形成されている。チャネル層３
２の上に、ＧａＳからなる厚さ５ｎｍの中間層３３が形
成されている。
絶縁性のＧａＡｓ基板３１の表面上に、炭素（Ｃ）濃度
３×１０15ｃｍ-3のｐ- 型ＧａＡｓからなる厚さ３００
ｎｍのチャネル層３２が形成されている。チャネル層３
２の上に、ＧａＳからなる厚さ５ｎｍの中間層３３が形
成されている。
【００４５】中間層３３の表面のうち、相互にある間隔
を隔てて配置された２つの領域上に、それぞれ第１及び
第２の電極３５Ａ及び３５Ｂが形成されている。中間層
３３の表面のうち、第１及び第２の電極３５Ａ及び３５
Ｂが形成されていない領域は、ＳｉＮ膜３４で覆われて
いる。第１及び第２の電極３５Ａ及び３５Ｂの間のＳｉ
Ｎ膜３４上にゲート電極３７が形成されている。
を隔てて配置された２つの領域上に、それぞれ第１及び
第２の電極３５Ａ及び３５Ｂが形成されている。中間層
３３の表面のうち、第１及び第２の電極３５Ａ及び３５
Ｂが形成されていない領域は、ＳｉＮ膜３４で覆われて
いる。第１及び第２の電極３５Ａ及び３５Ｂの間のＳｉ
Ｎ膜３４上にゲート電極３７が形成されている。
【００４６】ゲート電極３７、第１及び第２の電極３５
Ａ及び３５Ｂは、下層から順番にＴｉ、Ｐｔ、Ａｕが積
層された３層構造を有する。Ｔｉは、比較的小さな仕事
関数を有し、電極３５Ａ及び３５Ｂとｎ型のチャネル層
３２との間の抵抗を少なくする。Ａｕは、電極自体の電
気抵抗を少なくする。Ｐｔは、Ａｕの基板側への拡散を
防止する。
Ａ及び３５Ｂは、下層から順番にＴｉ、Ｐｔ、Ａｕが積
層された３層構造を有する。Ｔｉは、比較的小さな仕事
関数を有し、電極３５Ａ及び３５Ｂとｎ型のチャネル層
３２との間の抵抗を少なくする。Ａｕは、電極自体の電
気抵抗を少なくする。Ｐｔは、Ａｕの基板側への拡散を
防止する。
【００４７】第１及び第２の電極３５Ａ及び３５Ｂは、
共に中間層３３を介してチャネル層３２にオーミックに
接続される。また、ゲート電極３７とチャネル層３２と
の間には、絶縁体であるＳｉＮ膜３４が配置されてお
り、これら３層がＭＩＳ構造を構成している。
共に中間層３３を介してチャネル層３２にオーミックに
接続される。また、ゲート電極３７とチャネル層３２と
の間には、絶縁体であるＳｉＮ膜３４が配置されてお
り、これら３層がＭＩＳ構造を構成している。
【００４８】一般に化合物半導体を用いたＭＩＳ構造に
おいては、絶縁膜と半導体との界面に存在する界面準位
密度が高くなる。このため、半導体表面に反転層を形成
することが困難である。図４に示すように、ＳｉＮ膜３
４とチャネル層３２との間にＧａＳからなる中間層３３
を挿入することにより、界面準位密度と減少させること
ができる。本願発明者らの実験では、界面準位密度を１
×１０11ｅＶ-1ｃｍ-2程度まで減少させることができ
た。なお、通常の界面準位密度は、１×１０13〜１×１
０14ｅＶ-1ｃｍ-2程度である。半導体表面の界面準位密
度の減少により、チャネル層３２の表面に反転層を形成
することが可能になる。
おいては、絶縁膜と半導体との界面に存在する界面準位
密度が高くなる。このため、半導体表面に反転層を形成
することが困難である。図４に示すように、ＳｉＮ膜３
４とチャネル層３２との間にＧａＳからなる中間層３３
を挿入することにより、界面準位密度と減少させること
ができる。本願発明者らの実験では、界面準位密度を１
×１０11ｅＶ-1ｃｍ-2程度まで減少させることができ
た。なお、通常の界面準位密度は、１×１０13〜１×１
０14ｅＶ-1ｃｍ-2程度である。半導体表面の界面準位密
度の減少により、チャネル層３２の表面に反転層を形成
することが可能になる。
【００４９】また、ＧａＡｓからなるチャネル層３２の
表面がＧａＳからなる中間層３３で覆われているため、
チャネル層３２の表面を化学的に安定にすることがで
き、安定なトランジスタ動作を確保することができる。
表面がＧａＳからなる中間層３３で覆われているため、
チャネル層３２の表面を化学的に安定にすることがで
き、安定なトランジスタ動作を確保することができる。
【００５０】次に、図４に示すＭＩＳＦＥＴの製造方法
を説明する。半絶縁性のＧａＡｓ基板３１の表面上に、
ＭＯＣＶＤによりｐ- 型ＧａＡｓからなるチャネル層３
２を堆積する。チャネル層３２の上に、ＧａＳからなる
中間層３３及びＳｉＮ膜３４を形成する。中間層３３及
びＳｉＮ膜３４の形成は、それぞれ図３の中間層１８
Ａ、１８Ｂ、及びＳｉＮ膜２０と同様の方法で行う。
を説明する。半絶縁性のＧａＡｓ基板３１の表面上に、
ＭＯＣＶＤによりｐ- 型ＧａＡｓからなるチャネル層３
２を堆積する。チャネル層３２の上に、ＧａＳからなる
中間層３３及びＳｉＮ膜３４を形成する。中間層３３及
びＳｉＮ膜３４の形成は、それぞれ図３の中間層１８
Ａ、１８Ｂ、及びＳｉＮ膜２０と同様の方法で行う。
【００５１】ＳｉＮ膜３４の、第１及び第２の電極３５
Ａ及び３５Ｂに対応する領域に開口を形成する。ＳｉＮ
膜のエッチングは、例えばバッファード弗酸を用いたウ
ェットエッチングにより行う。リフトオフ法を用いて、
ゲート電極３７、第１及び第２の電極３５Ａ及び３５Ｂ
を形成する。
Ａ及び３５Ｂに対応する領域に開口を形成する。ＳｉＮ
膜のエッチングは、例えばバッファード弗酸を用いたウ
ェットエッチングにより行う。リフトオフ法を用いて、
ゲート電極３７、第１及び第２の電極３５Ａ及び３５Ｂ
を形成する。
【００５２】上述の方法では、ゲート電極３７と第１及
び第２の電極３５Ａ及び３５Ｂとを同時に形成している
が、ゲート電極部分ではＭＩＳ構造となり、第１及び第
２の電極部分ではオーミックな接続が得られる。このよ
うに、簡単な工程でＭＩＳＦＥＴを作製することができ
る。
び第２の電極３５Ａ及び３５Ｂとを同時に形成している
が、ゲート電極部分ではＭＩＳ構造となり、第１及び第
２の電極部分ではオーミックな接続が得られる。このよ
うに、簡単な工程でＭＩＳＦＥＴを作製することができ
る。
【００５３】次に、図５を参照して、本発明の実施例を
適用したヘテロバイポーラトランジスタ（ＨＢＴ）につ
いて説明する。
適用したヘテロバイポーラトランジスタ（ＨＢＴ）につ
いて説明する。
【００５４】図５は、実施例によるＨＢＴの断面図を示
す。半絶縁性ＧａＡｓ基板４１の表面上に、コレクタ層
４２、ベース層４３、エミッタ層４４、及びエミッタキ
ャップ層４５がこの順番に積層されている。
す。半絶縁性ＧａＡｓ基板４１の表面上に、コレクタ層
４２、ベース層４３、エミッタ層４４、及びエミッタキ
ャップ層４５がこの順番に積層されている。
【００５５】コレクタ層４２は、下側コレクタ層４２Ａ
と上側コレクタ層４２Ｂの２層構造を有する。下側コレ
クタ層４２Ａは、Ｓｉ濃度３×１０18ｃｍ-3のｎ+ 型Ｇ
ａＡｓにより形成され、その厚さは５００ｎｍである。
上側コレクタ層４２Ｂは、Ｓｉ濃度３×１０16ｃｍ-3の
ｎ型ＧａＡｓにより形成され、その厚さは４５０ｎｍで
ある。上側コレクタ層４２Ｂはメサ状に加工されてお
り、その周囲に下側コレクタ層４２Ａの上面の一部が表
出している。
と上側コレクタ層４２Ｂの２層構造を有する。下側コレ
クタ層４２Ａは、Ｓｉ濃度３×１０18ｃｍ-3のｎ+ 型Ｇ
ａＡｓにより形成され、その厚さは５００ｎｍである。
上側コレクタ層４２Ｂは、Ｓｉ濃度３×１０16ｃｍ-3の
ｎ型ＧａＡｓにより形成され、その厚さは４５０ｎｍで
ある。上側コレクタ層４２Ｂはメサ状に加工されてお
り、その周囲に下側コレクタ層４２Ａの上面の一部が表
出している。
【００５６】ベース層４３は、炭素濃度４×１０19ｃｍ
-3のｐ+ 型ＧａＡｓにより形成され、その厚さは７０ｎ
ｍである。
-3のｐ+ 型ＧａＡｓにより形成され、その厚さは７０ｎ
ｍである。
【００５７】エミッタ層４４とエミッタキャップ層４５
との積層構造は、ベース層４３上においてメサ状に加工
されている。エミッタ層４４の周囲に、ベース層４３の
上面の一部が表出している。エミッタ層４４は、Ｓｉ濃
度３×１０17ｃｍ-3のｎ型ＩｎＧａＰにより形成され、
その厚さは５０ｎｍである。エミッタキャップ層４５は
ｎ型ＧａＡｓにより形成され、下側の厚さ１５０ｎｍの
部分におけるＳｉ濃度が３×１０17ｃｍ-3であり、上側
の厚さ５０ｎｍの部分におけるＳｉ濃度が３×１０18ｃ
ｍ-3である。
との積層構造は、ベース層４３上においてメサ状に加工
されている。エミッタ層４４の周囲に、ベース層４３の
上面の一部が表出している。エミッタ層４４は、Ｓｉ濃
度３×１０17ｃｍ-3のｎ型ＩｎＧａＰにより形成され、
その厚さは５０ｎｍである。エミッタキャップ層４５は
ｎ型ＧａＡｓにより形成され、下側の厚さ１５０ｎｍの
部分におけるＳｉ濃度が３×１０17ｃｍ-3であり、上側
の厚さ５０ｎｍの部分におけるＳｉ濃度が３×１０18ｃ
ｍ-3である。
【００５８】コレクタ層４２、ベース層４３、エミッタ
層４４、及びエミッタキャップ層４５の表面が、ＧａＳ
からなる厚さ１０ｎｍの中間層４３により覆われてい
る。
層４４、及びエミッタキャップ層４５の表面が、ＧａＳ
からなる厚さ１０ｎｍの中間層４３により覆われてい
る。
【００５９】中間層５０のうち、エミッタキャップ層４
５の上面の領域、及び下側コレクタ層４２Ａの上面のう
ち上側コレクタ層４２Ｂの周囲の領域に、それぞれ開口
が形成されている。上側コレクタ層４２Ｂの周囲に形成
された開口内にコレクタ電極５１が形成され、エミッタ
キャップ層４５の上面に形成された開口内にエミッタ電
極５３が形成されている。コレクタ電極５１及びエミッ
タ電極５３は、下から順番に厚さ２０ｎｍのＡｕＧｅ
層、厚さ５ｎｍのＮｉ層、厚さ３００ｎｍのＡｕ層から
なる３層構造を有する。
５の上面の領域、及び下側コレクタ層４２Ａの上面のう
ち上側コレクタ層４２Ｂの周囲の領域に、それぞれ開口
が形成されている。上側コレクタ層４２Ｂの周囲に形成
された開口内にコレクタ電極５１が形成され、エミッタ
キャップ層４５の上面に形成された開口内にエミッタ電
極５３が形成されている。コレクタ電極５１及びエミッ
タ電極５３は、下から順番に厚さ２０ｎｍのＡｕＧｅ
層、厚さ５ｎｍのＮｉ層、厚さ３００ｎｍのＡｕ層から
なる３層構造を有する。
【００６０】コレクタ電極５１と下側コレクタ層４２Ａ
との界面、及びエミッタ電極５３とエミッタキャップ層
４５との界面は、熱処理により合金化されており、オー
ミックな接続が得られている。
との界面、及びエミッタ電極５３とエミッタキャップ層
４５との界面は、熱処理により合金化されており、オー
ミックな接続が得られている。
【００６１】ベース層４３の上面のうちエミッタ層４４
の周囲の領域上に、中間層５０を介してベース電極５２
が形成されている。ベース電極５２は、下から順番にＰ
ｔ、Ａｕが積層された２層構造、もしくはＰｔ、Ｔｉ、
Ｐｔ、Ａｕが積層された４層構造を有する。ベース電極
５２とベース層４３との間に、ＧａＳからなる中間層５
０が挿入されているため、界面を合金化することなく両
者の間でオーミックな接続が得られる。また、ベース電
極５２の最下層に比較的仕事関数の大きなＰｔを使用す
ることにより、ｐ型のベース層４３とベース電極５２と
の間の接続抵抗を低くすることができる。
の周囲の領域上に、中間層５０を介してベース電極５２
が形成されている。ベース電極５２は、下から順番にＰ
ｔ、Ａｕが積層された２層構造、もしくはＰｔ、Ｔｉ、
Ｐｔ、Ａｕが積層された４層構造を有する。ベース電極
５２とベース層４３との間に、ＧａＳからなる中間層５
０が挿入されているため、界面を合金化することなく両
者の間でオーミックな接続が得られる。また、ベース電
極５２の最下層に比較的仕事関数の大きなＰｔを使用す
ることにより、ｐ型のベース層４３とベース電極５２と
の間の接続抵抗を低くすることができる。
【００６２】中間層５０の表面のうちベース電極５２で
覆われていない領域は、厚さ５００ｎｍのＳｉＯ2 膜５
４で被覆されている。
覆われていない領域は、厚さ５００ｎｍのＳｉＯ2 膜５
４で被覆されている。
【００６３】ベース層４３の表面、特にエミッタ層４４
の周囲の領域がＧａＳからなる中間層５０で覆われてい
るため、ベースエミッタ間のｐｎ接合領域がＳｉＯ2 膜
５４等の絶縁膜に直接接触しない。このため、ｐｎ接合
領域における表面再結合が抑制され、電流利得が大き
く、かつ信頼性の高いＨＢＴを得ることができる。
の周囲の領域がＧａＳからなる中間層５０で覆われてい
るため、ベースエミッタ間のｐｎ接合領域がＳｉＯ2 膜
５４等の絶縁膜に直接接触しない。このため、ｐｎ接合
領域における表面再結合が抑制され、電流利得が大き
く、かつ信頼性の高いＨＢＴを得ることができる。
【００６４】次に、図５に示すＨＢＴの製造方法につい
て説明する。半絶縁性ＧａＡｓ基板４１の表面上に、下
側コレクタ層４２Ａ、上側コレクタ層４２Ｂ、ベース層
４３、エミッタ層４４、及びエミッタキャップ層４５を
順番に堆積する。これらの層の堆積は、例えばＭＯＣＶ
Ｄにより行う。エミッタキャップ層４５及びエミッタ層
４４をパターニングしてベース層４３の表面を露出させ
る。エミッタキャップ層４５のエッチングは、Ｈ3 ＰＯ
4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液を用いたウェットエッ
チングにより行う。エミッタ層４４のエッチングは、Ｈ
ＣｌとＨ3 ＰＯ4 との混合液を用いたウェットエッチン
グにより行う。
て説明する。半絶縁性ＧａＡｓ基板４１の表面上に、下
側コレクタ層４２Ａ、上側コレクタ層４２Ｂ、ベース層
４３、エミッタ層４４、及びエミッタキャップ層４５を
順番に堆積する。これらの層の堆積は、例えばＭＯＣＶ
Ｄにより行う。エミッタキャップ層４５及びエミッタ層
４４をパターニングしてベース層４３の表面を露出させ
る。エミッタキャップ層４５のエッチングは、Ｈ3 ＰＯ
4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液を用いたウェットエッ
チングにより行う。エミッタ層４４のエッチングは、Ｈ
ＣｌとＨ3 ＰＯ4 との混合液を用いたウェットエッチン
グにより行う。
【００６５】次に、ベース層４３及び上側コレクタ層４
２Ａのパターニングを行う。このとき、エッチング時間
を制御することにより、下側コレクタ層４２Ａの上面が
露出した時点でエッチングを停止する。
２Ａのパターニングを行う。このとき、エッチング時間
を制御することにより、下側コレクタ層４２Ａの上面が
露出した時点でエッチングを停止する。
【００６６】基板全面に、厚さ１０ｎｍのＧａＳ膜を堆
積する。このＧａＳ膜は、図５に示す中間層５０とな
る。ＧａＳ膜の堆積は、図３のＧａＳ中間層１８Ａ、１
８Ｂの堆積と同様の方法で行う。なお、メサ状部分の側
壁上にも再現性よくＧａＳ膜を堆積するために、基板面
に対して斜め方向からＧａＳビームを入射させることが
好ましい。
積する。このＧａＳ膜は、図５に示す中間層５０とな
る。ＧａＳ膜の堆積は、図３のＧａＳ中間層１８Ａ、１
８Ｂの堆積と同様の方法で行う。なお、メサ状部分の側
壁上にも再現性よくＧａＳ膜を堆積するために、基板面
に対して斜め方向からＧａＳビームを入射させることが
好ましい。
【００６７】ＧａＳ膜の上に、例えば基板温度を３００
℃とし、ＰＥ−ＣＶＤにより厚さ５００ｎｍのＳｉＯ2
膜を堆積する。このＳｉＯ2 膜は、図５に示すＳｉＯ2
膜５４となる。
℃とし、ＰＥ−ＣＶＤにより厚さ５００ｎｍのＳｉＯ2
膜を堆積する。このＳｉＯ2 膜は、図５に示すＳｉＯ2
膜５４となる。
【００６８】このＳｉＯ2 膜の上に、コレクタ電極５１
及びエミッタ電極５３に対応した開口を有するレジスト
パターンを形成する。このレジストパターンをマスクと
してＳｉＯ2 膜をエッチングする。ＳｉＯ2 膜のエッチ
ングは、バッファード弗酸を用いたウェットエッチング
により行う。バッファード弗酸を用いることにより、Ｓ
ｉＯ2 膜の下のＧａＳ膜に対して、ＳｉＯ2 膜を選択的
に除去することができる。
及びエミッタ電極５３に対応した開口を有するレジスト
パターンを形成する。このレジストパターンをマスクと
してＳｉＯ2 膜をエッチングする。ＳｉＯ2 膜のエッチ
ングは、バッファード弗酸を用いたウェットエッチング
により行う。バッファード弗酸を用いることにより、Ｓ
ｉＯ2 膜の下のＧａＳ膜に対して、ＳｉＯ2 膜を選択的
に除去することができる。
【００６９】続いて、ＳｉＯ2 膜に形成された開口を通
して、その下のＧａＳ膜をエッチングする。ＧａＳ膜の
エッチングは、ＨＣｌとＨ3 ＰＯ4 との混合液を用いた
ウェットエッチングにより行う。この混合液を用いるこ
とにより、ＧａＳ膜の下のＧａＡｓに対して、ＧａＳ膜
を選択的にエッチングすることができる。
して、その下のＧａＳ膜をエッチングする。ＧａＳ膜の
エッチングは、ＨＣｌとＨ3 ＰＯ4 との混合液を用いた
ウェットエッチングにより行う。この混合液を用いるこ
とにより、ＧａＳ膜の下のＧａＡｓに対して、ＧａＳ膜
を選択的にエッチングすることができる。
【００７０】ＧａＳ膜の開口部に露出したＧａＡｓ表面
を、Ｈ3 ＰＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液で約１０
ｎｍエッチングする。基板全面に、ＡｕＧｅ、Ｎｉ、Ａ
ｕ層を順番に蒸着し、リフトオフ法により、コレクタ電
極５１及びエミッタ電極５３を残す。温度４００℃で１
分間の熱処理を行い、各電極とその下のＧａＡｓとの界
面を合金化する。
を、Ｈ3 ＰＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液で約１０
ｎｍエッチングする。基板全面に、ＡｕＧｅ、Ｎｉ、Ａ
ｕ層を順番に蒸着し、リフトオフ法により、コレクタ電
極５１及びエミッタ電極５３を残す。温度４００℃で１
分間の熱処理を行い、各電極とその下のＧａＡｓとの界
面を合金化する。
【００７１】次に、基板上に、ベース電極５２に対応し
た開口を有するレジストパターンを形成する。このレジ
ストパターンをマスクとしてＳｉＯ2 膜をエッチング
し、ベース電極５２が形成される領域に開口を形成す
る。この開口の底面にＧａＳからなる中間層５０が露出
する。
た開口を有するレジストパターンを形成する。このレジ
ストパターンをマスクとしてＳｉＯ2 膜をエッチング
し、ベース電極５２が形成される領域に開口を形成す
る。この開口の底面にＧａＳからなる中間層５０が露出
する。
【００７２】基板全面に、Ｐｔ、Ａｕを順番に蒸着し、
リフトオフ法を用いてベース電極５２を残す。このよう
にして、図５に示すＨＢＴが得られる。
リフトオフ法を用いてベース電極５２を残す。このよう
にして、図５に示すＨＢＴが得られる。
【００７３】図５では、エミッタ電極５３及びコレクタ
電極５１の最下層にＡｕＧｅを用い、各電極とＧａＡｓ
層とを直接接触させ、界面を合金化してオーミック接触
を得る場合を示した。合金化によるオーミック接触を得
る代わりに、図３に示す第１及び第２の電極１９Ａ及び
１９Ｂと第１及び第２の表面層１５Ａ及び１５Ｂとの接
続のように、両者の間にＧａＳ層を挿入してオーミック
な接続を得ることもできる。この場合には、ｎ型ＧａＡ
ｓとの接続抵抗を低下させるために、電極の最下層を仕
事関数の比較的小さなＴｉ等で形成することが好まし
い。
電極５１の最下層にＡｕＧｅを用い、各電極とＧａＡｓ
層とを直接接触させ、界面を合金化してオーミック接触
を得る場合を示した。合金化によるオーミック接触を得
る代わりに、図３に示す第１及び第２の電極１９Ａ及び
１９Ｂと第１及び第２の表面層１５Ａ及び１５Ｂとの接
続のように、両者の間にＧａＳ層を挿入してオーミック
な接続を得ることもできる。この場合には、ｎ型ＧａＡ
ｓとの接続抵抗を低下させるために、電極の最下層を仕
事関数の比較的小さなＴｉ等で形成することが好まし
い。
【００７４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００７５】
【発明の効果】以上説明したように、本発明によれば、
金属と化合物半導体との間に、ＧａＳ等の中間層を挿入
することにより、接触界面を合金化することなく、オー
ミックな接続を得ることができる。
金属と化合物半導体との間に、ＧａＳ等の中間層を挿入
することにより、接触界面を合金化することなく、オー
ミックな接続を得ることができる。
【図１】本発明の実施例による半導体装置の断面図、及
び電流電圧特性を示すグラフである。
び電流電圧特性を示すグラフである。
【図２】電極とＧａＡｓ間の電気抵抗を、その間に挿入
されたＧａＳ層の膜厚の関数として示すグラフである。
されたＧａＳ層の膜厚の関数として示すグラフである。
【図３】実施例によるＨＥＭＴの断面図である。
【図４】実施例によるＭＩＳＦＥＴの断面図である。
【図５】実施例によるＨＢＴの断面図である。
１ ＧａＡｓ層 ２ ＧａＳ層 ３、４ 電極 １１ 半絶縁性ＧａＡｓ基板 １２ ｉ型ＧａＡｓバッファ層 １３ ｉ型ＧａＡｓチャネル層 １４ ｎ型ＩｎＧａＰキャリア供給層 １５Ａ、１５Ｂ ｎ+ 型ＧａＡｓ表面層 １６ ゲートリセス部 １７ ゲート電極 １８Ａ、１８Ｂ ＧａＳ中間層 １９Ａ、１９Ｂ 電極 ２０ ＳｉＮ保護膜 ２１ 開口 ３１ 半絶縁性ＧａＡｓ基板 ３２ ｐ- 型ＧａＡｓチャネル層 ３３ ＧａＳ中間層 ３４ ＳｉＮ膜 ３５Ａ、３５Ｂ 電極 ３７ ゲート電極 ４１ 半絶縁性ＧａＡｓ基板 ４２ ｎ型ＧａＡｓコレクタ層 ４３ ｐ型ＧａＡｓベース層 ４４ ｎ型ＩｎＧａＰエミッタ層 ４５ ｎ+ 型ＧａＡｓエミッタキャップ層 ５０ ＧａＳ中間層 ５１ コレクタ電極 ５２ ベース電極 ５３ エミッタ電極 ５４ ＳｉＯ2 膜
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/338 29/812
Claims (16)
- 【請求項１】 表面内のある領域に化合物半導体材料か
らなる第１の表面層を有する基板と、 前記第１の表面層の上に形成され、ＩＩＩ族元素として
Ｇａ、ＶＩ族元素としてＳを含む化合物材料からなり、
少なくともモノレイヤ２層分以上の厚さを有する第１の
中間層と、 前記第１の中間層の上に形成され、前記第１の表面層に
電気的にオーミックに接続されている第１の電極とを有
する半導体装置。 - 【請求項２】 前記第１の中間層が、ＧａＳにより形成
されている請求項１に記載の半導体装置。 - 【請求項３】 前記第１の表面層と前記第１の中間層と
が、同一導電型を有する請求項１または２に記載の半導
体装置。 - 【請求項４】 前記第１の表面層が、ＧａＡｓ、ＡｌＧ
ａＡｓ、ＩｎＧａＰ、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｌ
Ａｓ、ＩｎＡｌＧａＡｓ、ＧａＮ、ＡｌＧａＮ、ＩｎＧ
ａＮ、ＩｎＡｌＮ、ＩｎＮ、ＡｌＮ、ＩｎＡｌＧａＮ、
ＩｎＧａＡｓＮ、ＩｎＡｌＡｓＮ、ＩｎＡｌＧａＡｓＮ
からなる群より選択された１つの材料で形成されている
請求項１〜３のいずれかに記載の半導体装置。 - 【請求項５】 前記第１の中間層の厚さが、５〜２０ｎ
ｍである請求項１〜４のいずれかに記載の半導体装置。 - 【請求項６】 さらに、 前記基板の表面内において、前記第１の表面層とある間
隔を隔てて配置され、前記第１の表面層と同一の化合物
半導体材料により形成された第２の表面層と、 前記第２の表面層の上に、前記第１の中間層と同一の化
合物材料により形成され、少なくともモノレイヤ２層分
以上の厚さを有する第２の中間層と、 前記第２の中間層の上に形成され、前記第２の表面層に
電気的にオーミックに接続されている前記第２の電極
と、 前記第１の表面層と第２の表面層との間の領域に配置さ
れ、前記第１及び第２の表面層に接続され、化合物半導
体材料からなるチャネル層と、 前記チャネル層の表面上に形成され、該チャネル層にシ
ョットキ接触するゲート電極とを有する請求項１〜５の
いずれかに記載の半導体装置。 - 【請求項７】 前記第１の中間層が、前記第１の表面層
の表面及び前記チャネル層の表面のうち、前記第１の電
極と前記ゲート電極との間の領域を被覆し、前記第２の
中間層が、前記第２の表面層の表面及び前記チャネル層
の表面のうち、前記第２の電極と前記ゲート電極との間
の領域を被覆している請求項６に記載の半導体装置。 - 【請求項８】 前記基板が、 主表面を有する支持基板と、 前記支持基板の前記主表面上に、ノンドープの化合物半
導体材料により形成されたチャネル層と、 前記チャネル層の上に、該チャネル層よりも大きなバン
ドギャップを有し、導電性不純物を添加された化合物半
導体材料により形成されたキャリア供給層とを有し、 前記第１の表面層が、前記キャリア供給層の一部の領域
上に形成され、 さらに、 前記キャリア供給層の表面内において、前記第１の表面
層とある間隔を隔てて配置され、前記第１の表面層と同
一の化合物半導体材料により形成された第２の表面層
と、 前記第２の表面層の上に、前記第１の中間層と同一の化
合物材料により形成され、少なくともモノレイヤ２層分
以上の厚さを有する第２の中間層と、 前記第２の中間層の上に形成され、前記第２の表面層に
電気的にオーミックに接続されている第２の電極と、 前記第１の表面層と第２の表面層との間の領域におい
て、前記キャリア供給層にショットキ接触するゲート電
極とを有する請求項１〜５のいずれかに記載の半導体装
置。 - 【請求項９】 前記第１の中間層が、前記第１の表面層
の表面及び前記キャリア供給層の表面のうち、前記第１
の電極と前記ゲート電極との間の領域を被覆し、前記第
２の中間層が、前記第２の表面層の表面及び前記キャリ
ア供給層の表面のうち、前記第２の電極と前記ゲート電
極との間の領域を被覆している請求項８に記載の半導体
装置。 - 【請求項１０】 さらに、 前記第１の中間層の表面のうち、前記第１の電極の形成
されていない領域上に、該第１の電極とある間隔を隔て
て配置され、前記第１の表面層に、電気的にオーミック
に接続されている第２の電極と、 前記第１の中間層の表面のうち、前記第１の電極と前記
第２の電極との間の領域上に形成された絶縁層と、 前記絶縁層の上に形成されたゲート電極とを有する請求
項１〜５のいずれかに記載の半導体装置。 - 【請求項１１】 主表面を有する基板と、 前記基板の主表面上に形成され、第１導電型の化合物半
導体材料からなるコレクタ層と、 前記コレクタ層の一部の領域上に形成され、第１導電型
とは逆の第２導電型の化合物半導体材料からなるベース
層と、 前記ベース層の一部の領域上に形成され、第１導電型の
化合物半導体材料からなるエミッタ層と、 前記コレクタ層の表面のうち前記ベース層の形成されて
いない領域において、前記コレクタ層に電気的にオーミ
ックに接続されたコレクタ電極と、 前記ベース層の表面のうち前記エミッタ層の形成されて
いない領域において、前記ベース層に電気的にオーミッ
クに接続されたベース電極と、 前記エミッタ層の表面上に形成され、前記エミッタ層に
電気的にオーミックに接続されたエミッタ電極と、 前記コレクタ電極と前記コレクタ層との間、前記ベース
電極と前記ベース層との間、及び前記エミッタ電極と前
記エミッタ層との間のうち少なくとも１つに配置され、
ＩＩＩ族元素としてＧａ、ＶＩ族元素としてＳを含む化
合物材料からなり、少なくともモノレイヤ２層分以上の
厚さの中間層とを有する半導体装置。 - 【請求項１２】 前記中間層が、前記ベース電極と前記
ベース層との間に配置され、前記ベース層の表面のうち
前記ベース電極と前記エミッタ層との間の領域を覆って
いる請求項１１に記載の半導体装置。 - 【請求項１３】 化合物半導体材料からなる表面層を有
する基板の該表面層の上に、ＩＩＩ族元素としてＧａ、
ＶＩ族元素としてＳを含む化合物材料からなる中間層
を、モノレイヤ２層分以上の厚さであって、かつトンネ
ル電流が流れる厚さ堆積する工程と、 前記中間層の上に、電極を形成する工程とを有する半導
体装置の製造方法。 - 【請求項１４】 前記中間層が、ＧａＳにより形成され
る請求項１３に記載の半導体装置の製造方法。 - 【請求項１５】 前記中間層を堆積する工程において堆
積する前記中間層の厚さを、５〜２０ｎｍとする請求項
１３または１４に記載の半導体装置の製造方法。 - 【請求項１６】 前記表面層が、ＧａＡｓ、ＡｌＧａＡ
ｓ、ＩｎＧａＰ、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｌＡ
ｓ、ＩｎＡｌＧａＡｓ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａ
Ｎ、ＩｎＡｌＮ、ＩｎＮ、ＡｌＮ、ＩｎＡｌＧａＮ、Ｉ
ｎＧａＡｓＮ、ＩｎＡｌＡｓＮ、ＩｎＡｌＧａＡｓＮか
らなる群より選択された１つの材料で形成されている請
求項１３〜１５のいずれかに記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35163397A JP3863270B2 (ja) | 1997-12-19 | 1997-12-19 | 半導体装置及びその製造方法 |
| US09/110,685 US6207976B1 (en) | 1997-12-17 | 1998-07-07 | Semiconductor device with ohmic contacts on compound semiconductor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35163397A JP3863270B2 (ja) | 1997-12-19 | 1997-12-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186537A true JPH11186537A (ja) | 1999-07-09 |
| JP3863270B2 JP3863270B2 (ja) | 2006-12-27 |
Family
ID=18418579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35163397A Expired - Fee Related JP3863270B2 (ja) | 1997-12-17 | 1997-12-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3863270B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231733A (ja) * | 2001-02-02 | 2002-08-16 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2014187385A (ja) * | 2014-06-04 | 2014-10-02 | Fujitsu Ltd | 化合物半導体装置 |
| WO2021066137A1 (ja) * | 2019-10-03 | 2021-04-08 | 株式会社Flosfia | 半導体素子および半導体装置 |
-
1997
- 1997-12-19 JP JP35163397A patent/JP3863270B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231733A (ja) * | 2001-02-02 | 2002-08-16 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2014187385A (ja) * | 2014-06-04 | 2014-10-02 | Fujitsu Ltd | 化合物半導体装置 |
| WO2021066137A1 (ja) * | 2019-10-03 | 2021-04-08 | 株式会社Flosfia | 半導体素子および半導体装置 |
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|---|---|
| JP3863270B2 (ja) | 2006-12-27 |
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