JP2003045898A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】占有面積の増大を抑制し、かつ、製造工程の増
加を抑制しつつ、寄生ソース・ドレイン抵抗が低減され
た半導体装置およびその製造方法を提供する。 【解決手段】ゲート電極１７下に複数の層が積層された
半導体層１２，１３，１４を有し、当該半導体層１２，
１３，１４内に、隣接する層１４とのヘテロ接合により
電流チャネルが形成されるチャネル層１３を有する半導
体装置であって、半導体層１２，１３，１４は、ゲート
電極１７の近傍を上面に残して、側壁面が主面に対して
傾斜を有するメサ形状を有し、半導体層１２，１３，１
４の上面を除いて、少なくとも半導体層１２，１３，１
４の側壁面に露出したチャネル層１３に接するように半
導体層１２，１３，１４の側壁面上に形成されたソース
あるいはドレインとなる接続層１６ｂ，１６ｃを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、複数の層
からなる半導体層の積層構造内部に電荷を高速走行可能
に閉じ込めた半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】図１０に、従来の高電子移動度トランジ
スタ（ＨＥＭＴ : High Electron Mobility Transisto
r）の一例を断面図で示す。この従来のＨＥＭＴでは、
半絶縁性ＩｎＰ基板２１の上に、ＩｎＡｌＡｓからなる
バッファ層２２と、ＩｎＧａＡｓからなるチャネル層２
３と、ＩｎＡｌＡｓからなるバリア層２４が順次積層さ
れている。また、バリア層２４のゲート領域上には、Ｐ
ｄ／Ｔｉ／Ｐｔ／Ａｕよりなるゲート電極２７が形成さ
れ、ソース・ドレイン領域上には、それぞれｎ型不純物
としてシリコン（Ｓｉ）を高濃度に含むＩｎＧａＡｓか
らなるキャップ層２５が形成されており、各キャップ層
２５上にそれぞれＡｕＧｅ／Ｎｉからなるオーミック電
極となるソース電極２６ｂとドレイン電極２６ｃが形成
されている。

【０００３】上記のＨＥＭＴの例では、チャネル層２３
に電子を供給する不純物を含有するキャリア供給層２４
ａを、バリア層２４内にシート状に設けているが、バリ
ア層２４内に一様に不純物をドーピングしてもよい。あ
るいは、バッファ層２２に不純物をドーピングしてキャ
リア供給層を設けてもよいし、チャネル層２３に不純物
をドーピングすることもできる。

【０００４】上記のＨＥＭＴでは、主に微細化にともな
って近くなるゲートとソースまたはドレインとの間の耐
圧を確保する目的でバリア層２４が設けられ、また、バ
リア層２４介在による接続抵抗を少しでも低減するため
に、ソース電極２６ｂおよびドレイン電極２６ｃ下にキ
ャップ層２５が設けられている。

【０００５】上記構成のＨＥＭＴにおいては、ドレイン
電流を担う電子は、ソース電極２６ｂから入り、キャッ
プ層２５、バリア層２４を通過して、チャネル層２３に
形成された２次元ガス（２ＤＥＧ）の層に注入され、２
ＤＥＧの層内においてチャネル電子としてゲート直下を
通過し、再びバリア層２４、キャップ層２５を通過し
て、ドレイン電極２６ｃから出て行く。上記の構造のＨ
ＥＭＴでは、電子は、チャネル層２３とソース・ドレイ
ン電極２６ｂ，２６ｃとの間を移動する際、かならずバ
リア層２４を通過しなければならない。

【０００６】ところが、バリア層２４は、電子に対する
電位障壁を成しており、しかも、通常完全に空乏化して
いる。したがって、電子は、バリア層２４をトンネル効
果によって通過していると考えられる。このため、トン
ネリング効率が高ければ、この部分の電気抵抗は低くな
り、寄生ソース・ドレイン抵抗への寄与は小さくなる。

【０００７】しかし、上記のバリア層２４の幅と高さ
は、トランジスタのしきい値電圧や耐圧、ゲート電極構
造を含めて決めなければならないことから、トンネリン
グ効率はある程度犠牲になり、寄生ソース・ドレイン抵
抗への影響は無視できなくなる。寄生ソース・ドレイン
抵抗は、パワーアンプにおいては電力付加効率に影響す
る要因の１つ、スイッチにおいては挿入損失に影響する
要因の１つであるから、できるだけ低く抑えたい。

【０００８】例えば、特開平９−８２６９３号公報に
は、ＩｎＰ等からなる基板上にメサエッチングにより島
状の半導体導電層を形成し、その上にオーミック電極を
リフトオフにより形成し、数分間アロイングを行い、半
導体導電層にオーミック電極の構成材料を拡散させてア
ロイ層を形成して、アロイ層を直接、２次元電子ガス
（２ＤＥＧ）が表出するエピタキシャル成長層端面に接
触させたＨＥＭＴが開示されている。

【０００９】上記のＨＥＭＴでは、低抵抗のアロイ層を
介してソースあるいはドレインとなるオーミック電極を
２次元電子ガスの層と接続させることから、オン抵抗は
小さいと予想される。

【００１０】

【発明が解決しようとする課題】しかしながら、上記公
報に開示のＨＥＭＴでは、通常のＨＥＭＴにおける素子
分離のためのメサエッチングを行い、当該メサエッチン
グされた島状の半導体導電層の上面および側面にオーミ
ック電極の構成材料を堆積させ、アロイングを行って、
オーミック電極下における半導体導電層のほぼ全てをア
ロイ化する必要があることから、アロイングのためにメ
サエッチングされた島状の半導体導電層の占有面積を大
きくとる必要があり、高集積化に適さないという不利益
がある。また、深くまでアロイングする工程が生じる。

【００１１】さらに、例えば、特開２０００−２０８７
５４号公報には、２次元電子ガスの層に、直接、不純物
がドーピングされた半導体材料からなるコンタクト半導
体層が形成され、当該コンタクト半導体層上に、ソース
あるいはドレインとなるオーミック電極が形成されたＨ
ＥＭＴが開示されている。

【００１２】上記公報に開示のＨＥＭＴでは、オーミッ
ク電極と２次元電子ガスの層とを低抵抗のコンタクト半
導体層を介して接続することにより、電流経路としてバ
リア層を通過しないことから、オン抵抗は小さいと予想
されるが、構造が複雑で、製造工程が増加してしまうと
いう問題がある。

【００１３】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、占有面積の増大を抑制し、かつ、
製造工程の増加を抑制しつつ、寄生ソース・ドレイン抵
抗が低減された半導体装置およびその製造方法を提供す
ることにある。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、ゲート電極下に複数の層が
積層された半導体層を有し、当該半導体層内に、隣接す
る層とのヘテロ接合により電流チャネルが形成されるチ
ャネル層を有する半導体装置であって、前記半導体層
は、前記ゲート電極の近傍を上面に残して、側壁面が主
面に対して傾斜を有するメサ形状を有し、前記半導体層
の上面を除いて、少なくとも前記半導体層の側壁面に露
出した前記チャネル層に接するように前記半導体層の側
壁面上に形成された接続層を有する。

【００１５】例えば、前記接続層は、前記チャネル層と
オーミック接触するソース電極およびドレイン電極であ
る。

【００１６】あるいは、前記接続層は、前記チャネル層
に接するように前記半導体層の側壁面上に形成され、前
記チャネル層と同じ種類の材料からなり不純物を含有す
る接続用半導体層と、前記接続用半導体層上に形成され
たソース電極およびドレイン電極とを有する。この場
合、前記ソース電極およびドレイン電極は、前記ゲート
電極と同一の材料により形成されている。

【００１７】例えば、前記半導体層は、前記チャネル層
に隣接して形成され、前記チャネル層を構成する材料よ
りバンドギャップの大きい半導体により形成されたバリ
ア層を有する。前記バリア層は、不純物を含有し前記チ
ャネル層に電荷を供給するキャリア供給層を有する。

【００１８】上記の本発明の半導体装置では、チャネル
層が接続層と直接接触していることから、ドレイン電流
を担う電子は、ソース側の接続層から、チャネル層に供
給され、チャネル層内においてチャネル電子としてゲー
ト電極直下を通過して、ドレイン側の接続層から直接出
ていく。ここで、半導体層の上面に接続層が存在しない
ことから、電子がチャネル層を通過中に上方向へ向かう
成分をなくし、電流経路を接続層からチャネル層への平
面方向のみにすることができる。以上のように、上記の
本発明の半導体装置では、ドレイン電流の経路に高抵抗
な層が介在せず、チャネル層と接続層との間に低い接触
抵抗が得られる。また、半導体層は、ゲート電極の近傍
を上面に残して、側壁面が主面に対して傾斜を有するメ
サ形状となっていることから、メサ形状となった半導体
層の占有面積を小さくすることができ、高集積化に適し
ている。

【００１９】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、ゲート電極下に複数の層
が積層された半導体層を有し、当該半導体層内に、隣接
する層とのヘテロ接合により電流チャネルが形成される
チャネル層を有する半導体装置の製造方法であって、基
板上に前記チャネル層を含む複数の層を積層して前記半
導体層を形成する工程と、前記半導体層を、前記ゲート
電極の近傍を上面に残して、少なくとも前記チャネル層
までメサエッチングする工程と、前記半導体層の上面を
除いて、少なくとも前記半導体層の側壁面に露出した前
記チャネル層に接するように前記半導体層の側壁面上に
接続層を形成する工程と、前記半導体層の上面にゲート
電極を形成する工程とを有する。

【００２０】前記メサエッチングする工程は、前記半導
体層上にマスク層を形成する工程と、前記マスク層をゲ
ート電極形成部およびその近傍を残して除去する工程
と、前記マスク層をマスクとして、前記半導体層をメサ
エッチングする工程とを有する。

【００２１】前記接続層を形成する工程は、前記マスク
層および前記半導体層上に接続層材料を堆積させる工程
と、前記マスク層上の前記接続層材料とともに前記マス
ク層を除去して、前記接続層を形成する工程とを有す
る。

【００２２】前記接続層材料を堆積させる工程におい
て、前記チャネル層とオーミック接触するソース電極お
よびドレイン電極材料を蒸着し、前記接続層を形成する
工程において、ソース電極およびドレイン電極を形成す
る。

【００２３】前記接続層を形成する工程は、前記マスク
層をマスクとして、前記半導体層の少なくとも側壁面上
に選択的に前記チャネル層と同じ種類の材料からなり不
純物を含有するコンタクト半導体層をエピタキシャル成
長させる工程と、前記マスク層を除去する工程とを有す
る。

【００２４】前記マスク層を除去する工程の後に、前記
ゲート電極、ソース電極およびドレイン電極を形成する
領域に開口を有するマスク層を形成する工程と、前記マ
スク層上、および前記開口内に露出した前記半導体層と
前記コンタクト半導体層上に、電極材料を蒸着する工程
と、前記マスク層上に堆積した前記電極材料とともに、
前記マスク層を除去して、前記ゲート電極、ソース電
極、ドレイン電極を形成する工程とを有する。

【００２５】上記の本発明の半導体装置の製造方法によ
れば、半導体層を少なくともチャネル層まで露出するよ
うにメサエッチングする工程が従来に比して追加される
のみで、上述した作用の半導体装置が製造される。ま
た、メサエッチングを行うためのマスク層と、リフトオ
フによりソースおよびドレイン電極のパターニングのた
めのマスク層とを兼用することで、製造工程が削減され
る。

【００２６】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。

【００２７】第１実施形態 本実施形態に係る半導体装置およびその製造方法につい
て、ＩｎＰ基板上に形成されたヘテロ接合型電界効果ト
ランジスタを例に説明する。図１は本実施形態に係る半
導体装置の断面図である。図１に示すように、半絶縁性
のＩｎＰからなる基板１１の上に、ＩｎＡｌＡｓからな
るバッファ層１２と、ＩｎＧａＡｓからなるチャネル層
１３と、ＩｎＡｌＡｓからなるバリア層１４が順次積層
されている。バッファ層１２およびバリア層１４は、チ
ャネル層１３を構成する半導体よりも広いバンドギャッ
プを有する半導体で構成されている。

【００２８】また、バリア層１４内には、チャネル層１
３に電子を供給する不純物を含有するキャリア供給層１
４ａが、バリア層１４内にシート状に設けられている。
なお、バリア層１４内に一様にドーピングしてキャリア
供給層を形成してもよく、あるいは、バッファ層１２に
不純物をドーピングしてキャリア供給層を設けてもよい
し、チャネル層１３に不純物をドーピングしてもよい。

【００２９】上記の半導体層１２，１３，１４は、例え
ば、ゲート領域とその近傍を残してメサエッチングされ
ており、断面が台形のメサ形状となっている。このメサ
エッチングにより半導体層１２、１３、１４の結晶面で
ある（１１１）面が露出しており、この結晶面（側壁
面）上に、それぞれ、ＡｕＧｅ／Ｎｉからなるオーミッ
ク電極となるソース電極１６ｂとドレイン電極１６ｃが
形成されている。

【００３０】また、バリア層１４上には、Ｔｉ／Ｐｔ／
Ａｕよりなるゲート電極１７が形成されている。ゲート
電極１７に印加する電圧により、２次元電子ガス（２Ｄ
ＥＧ）濃度が制御されることとなる。

【００３１】上記の構造のＨＥＭＴにおいては、ＩｎＧ
ａＡｓからなるチャネル層１３がソース電極１６ｂおよ
びドレイン電極１６ｃと直接接触している。従って、ド
レイン電流を担う電子は、ソース電極１６ｂから、２次
元電子ガス（２ＤＥＧ）の層を有するチャネル層１３に
供給され、チャネル層１３内においてチャネル電子とし
てゲート直下を通過して、ドレイン電極１６ｃから直接
出ていく。ここで、半導体層１２，１３，１４の上面に
ソース・ドレイン電極１６ｂ，１６ｃが存在しないこと
から、電子がチャネル層１３を通過中に上方向へ向かう
成分をなくし、電流経路をソース・ドレイン電極１６
ｂ，１６ｃからチャネル層１３への平面方向のみにする
ことができる。このように、上記のＨＥＭＴは、ドレイ
ン電流の経路に高抵抗なバリア層１４が介在せず、ま
た、ＩｎＧａＡｓからなるチャネル層１３とソース・ド
レイン電極１６ｂ，１６ｃとの間の接合は障壁が低いた
め、電子は、チャネル層１３とソース・ドレイン電極１
６ｂ，１６ｃとの間を、効率よく移動でき、チャネル層
１３とソース・ドレイン電極１６ｂ，１６ｃとの間に低
い接触抵抗が得られる。

【００３２】従って、本実施形態に係る半導体装置によ
れば、バリア層１４による寄生ソース・ドレイン抵抗が
発生せず、従来構造と同じしきい値電圧や耐圧を維持し
たままトランジスタのオン抵抗を低減させることができ
る。また、オン抵抗の寄生成分がバリア層１４の設計に
依存しないため、トンネリング効率を気にせずにバリア
層１４やその中に設けるキャリア供給層１４ａの構造を
設計することができ、デバイス設計の自由度が高まるの
で、より高いトランジスタ性能を実現することができ
る。さらに、半導体層１２，１３，１４は、ゲート電極
１７の近傍を上面に残して、少なくともチャネル１３層
までメサエッチングされたメサ形状を有することから、
メサエッチングされた半導体層１２，１３，１４の占有
面積を小さくすることができ、高集積化に適している。

【００３３】次に、上記の本実施形態に係る半導体装置
の製造方法について説明する。図２〜図４は、上記のヘ
テロ接合型電界効果トランジスタの製造工程を示した工
程断面図である。

【００３４】まず、図２（ａ）に示すように、半絶縁性
のＩｎＰからなる基板１１上に、例えばＭＯＣＶＤ（Me
tal Organic Chemical Vapor Deposition)法により、不
純物を添加しないＩｎＡｌＡｓをエピタキシャル成長さ
せて、バッファ層１２を形成する。

【００３５】次に、図２（ｂ）に示すように、バッファ
層１２上に、例えばＭＯＣＶＤ法により、不純物を添加
しないＩｎＧａＡｓをエピタキシャル成長させて、チャ
ネル層１３を形成する。チャネル層１３のＩｎとＧａの
組成比は、例えば、Ｉｎ５２％、Ｇａ４８％とする。

【００３６】次に、図２（ｃ）に示すように、チャネル
層１３上に、例えばＭＯＣＶＤ法により、ＩｎＡｌＡｓ
をエピタキシャル成長させて、バリア層１４を形成す
る。このバリア層１４のエピタキシャル成長時におい
て、例えば、ｎ型不純物としてシリコン（Ｓｉ）を添加
したｎ型ＩｎＡｌＡｓをエピタキシャル成長させて、キ
ャリア供給層１４ａを形成する。

【００３７】次に、図３（ｄ）に示すように、バリア層
１４の表面をレジストで被覆した後、ゲート領域とその
近傍を残して、フォトリソグラフィー技術により、当該
レジストを除去し、レジスト膜Ｒをパターン形成する。

【００３８】次に、図３（ｅ）に示すように、レジスト
膜Ｒをマスクにして、基板をエッチング液に浸漬させ、
少なくともチャネル層１３の側面が露出するように、半
導体層１２，１３，１４をメサエッチングする。このメ
サエッチングに使用されるエッチング液としては、例え
ば、硫酸と過酸化水素水の混合液を挙げることができ
る。

【００３９】次に、図４（ｆ）に示すように、レジスト
膜Ｒを残したまま、ＡｕＧｅ／Ｎｉ層１６を全面に蒸着
する。蒸着には、抵抗加熱蒸着を用い、例えば、ＡｕＧ
ｅ合金層を１７０ｎｍ程度蒸着し、Ｎｉ層を５０ｎｍ程
度蒸着する。

【００４０】次に、図４（ｇ）に示すように、基板をア
セトンなどの有機溶剤に浸漬させ、レジスト膜Ｒを溶解
させるとともに、レジスト膜Ｒ上に積層された不要なＡ
ｕＧｅ／Ｎｉ層１６をリフトオフで除去して、ソース電
極１６ｂおよびドレイン電極１６ｃを形成する。

【００４１】以降の工程としては、全面をレジストで被
覆した後、ゲート領域に開口を有するレジスト膜をパタ
ーン形成し、当該レジスト膜を含む全面に、例えば、Ｔ
ｉ／Ｐｔ／Ａｕを蒸着して、レジスト膜上に積層された
不要なＴｉ／Ｐｔ／Ａｕ層をリフトオフで除去すること
により、Ｔｉ／Ｐｔ／Ａｕを積層してなるゲート電極１
７が形成され、図１に示す半導体装置が製造される。

【００４２】上記の本実施形態に係る半導体装置の製造
方法によれば、従来のバリア層上にソース・ドレイン電
極を形成するのに比してメサエッチング工程が増えるの
みで、ほとんど工程数は変わらない。また、メサエッチ
ングを行うためのマスクとなるレジスト膜Ｒを、リフト
オフによるソース・ドレイン電極１６ｂ，１６ｃのパタ
ーニングのためのマスクと兼用していることから、製造
工程が削減される。さらに、上記の構造では、バリア層
１４の上にキャップ層を設けないので、ゲート領域のキ
ャップ層を除去するエッチング工程を省くことができ
る。このエッチングのばらつきは、トランジスタのしき
い値電圧のばらつきとなるため、この工程を省くことに
よって、トランジスタのしきい値電圧のばらつきと製造
コスト等を低減させることができる。

【００４３】第２実施形態 本実施形態に係る半導体装置およびその製造方法につい
て、ＩｎＰ基板上に形成されたヘテロ接合型電界効果ト
ランジスタを例に説明する。本実施形態では、ゲート電
極とソース・ドレイン電極とを同時形成するものであ
る。

【００４４】図５は本実施形態に係る半導体装置の断面
図である。図５に示すように、半絶縁性のＩｎＰからな
る基板１１の上に、ＩｎＡｌＡｓからなるバッファ層１
２と、ＩｎＧａＡｓからなるチャネル層１３と、ＩｎＡ
ｌＡｓからなるバリア層１４が順次積層されており、バ
リア層１４内には、チャネル層１３に電子を供給する不
純物を含有するキャリア供給層１４ａが形成されてい
る。

【００４５】上記の半導体層１２，１３，１４は、第１
実施形態と同様、例えば、ゲート電極とその近傍を残し
てメサエッチングされており、断面が台形のメサ形状と
なっている。

【００４６】本実施形態においては、半導体層１２，１
３，１４のメサエッチングにより露出した結晶面（側壁
面）上に、それぞれ、ｎ型不純物としてシリコン（Ｓ
ｉ）を高濃度に含むＩｎＧａＡｓからなるキャップ層１
５が形成されており、各キャップ層１５上には、Ｔｉ／
Ｐｔ／Ａｕからなるソース電極１７ｂとドレイン電極１
７ｃが形成されている。

【００４７】また、バリア層１４上には、ソース・ドレ
イン電極１７ｂ，１７ｃと同時形成された、Ｔｉ／Ｐｔ
／Ａｕよりなるゲート電極１７ａが形成されている。ゲ
ート電極１７に印加する電圧により、２次元電子ガス
（２ＤＥＧ）濃度が制御されることとなる。

【００４８】上記の構造のＨＥＭＴにおいては、ＩｎＧ
ａＡｓからなるチャネル層１３が、不純物が添加された
ＩｎＧａＡｓからなるキャップ層１５を介して、ソース
電極１７ｂおよびドレイン電極１７ｃと接続されてい
る。従って、ドレイン電流を担う電子は、ソース電極１
７ｂから、キャップ層１５を通過して、２次元電子ガス
（２ＤＥＧ）の層を有するチャネル層１３に供給され、
チャネル層１３内においてチャネル電子としてゲート直
下を通過し、キャップ層１５を通過して、ドレイン電極
１７ｃから出ていく。ここで、半導体層１２，１３，１
４の上面には、キャップ層１５およびソース・ドレイン
電極１７ｂ，１７ｃが存在しないことから、電子がチャ
ネル層１３を通過中に上方向へ向かう成分をなくし、電
流経路をソース・ドレイン電極１７ｂ，１７ｃからチャ
ネル層１３への平面方向のみにすることができる。この
ように、上記のＨＥＭＴは、ドレイン電流の経路に高抵
抗なバリア層１４が介在せず、また、高濃度に不純物を
含有するＩｎＧａＡｓからなるキャップ層１５と、Ｔｉ
／Ｐｔ／Ａｕからなるソース・ドレイン電極１７ｂ，１
７ｃとは、良好なオーミック接触が得られることから、
チャネル層１３とソース・ドレイン電極１７ｂ，１７ｃ
との間の抵抗を低く抑えられる。また、Ｔｉ／Ｐｔ／Ａ
ｕからなるゲート電極１７ａは、バリア層１４に対して
はショットキー接合を形成し、ゲート電極として機能す
ることができる。

【００４９】従って、本実施形態に係る半導体装置によ
れば、第１実施形態と同様、バリア層１４による寄生ソ
ース・ドレイン抵抗が発生せず、従来構造と同じしきい
値電圧や耐圧を維持したままトランジスタのオン抵抗を
低減させることができる。また、オン抵抗の寄生成分が
バリア層１４の設計に依存しないため、トンネリング効
率を気にせずにバリア層１４やその中に設けるキャリア
供給層１４ａの構造を設計することができ、デバイス設
計の自由度が高まるので、より高いトランジスタ性能を
実現することができる。さらに、半導体層１２，１３，
１４は、ゲート電極１７ａの近傍を上面に残して、少な
くともチャネル１３層までメサエッチングされたメサ形
状を有することから、メサエッチングされた半導体層１
２，１３，１４の占有面積を小さくすることができ、高
集積化に適している。

【００５０】次に、上記の本実施形態に係る半導体装置
の製造方法について説明する。図６〜図９は、上記のヘ
テロ接合型電界効果トランジスタの製造工程を示した工
程断面図である。

【００５１】まず、図６（ａ）に示すように、半絶縁性
のＩｎＰからなる基板１１上に、例えばＭＯＣＶＤ（Me
tal Organic Chemical Vapor Deposition)法により、不
純物を添加しないＩｎＡｌＡｓをエピタキシャル成長さ
せて、バッファ層１２を形成する。

【００５２】次に、図６（ｂ）に示すように、バッファ
層１２上に、例えばＭＯＣＶＤ法により、不純物を添加
しないＩｎＧａＡｓをエピタキシャル成長させて、チャ
ネル層１３を形成する。チャネル層１３のＩｎとＧａの
組成比は、例えば、Ｉｎ５２％、Ｇａ４８％とする。

【００５３】次に、図６（ｃ）に示すように、チャネル
層１３上に、例えばＭＯＣＶＤ法により、ＩｎＡｌＡｓ
をエピタキシャル成長させて、バリア層１４を形成す
る。このバリア層１４のエピタキシャル成長時におい
て、例えば、ｎ型不純物としてシリコン（Ｓｉ）を添加
したｎ型ＩｎＡｌＡｓをエピタキシャル成長させて、キ
ャリア供給層１４ａを形成する。

【００５４】次に、図７（ｄ）に示すように、バリア層
１４上に、例えば、ＣＶＤ法により酸化シリコン（Ｓｉ
Ｏ₂ ）を堆積させて、誘電体層２０を形成する。

【００５５】次に、図７（ｅ）に示すように、誘電体層
２０の表面をレジストで被覆した後、ゲート領域とその
近傍を残して、フォトリソグラフィー技術により、当該
レジストを除去し、レジスト膜Ｒをパターン形成する。

【００５６】次に、図８（ｆ）に示すように、レジスト
膜Ｒをマスクにして、誘電体層２０をバリア層１４が露
出するまでエッチングして、誘電体層２０ａをパターン
形成する。誘電体層２０に酸化シリコンを用いる場合に
は、エッチングには、ＣＦ₄を反応ガスとして含むＲＩ
Ｅ（Reactive Ion Etching) を用いる。その後、レジス
ト膜Ｒを除去する。

【００５７】次に、図８（ｇ）に示すように、誘電体層
２０ａをマスクにして、基板をエッチング液に浸漬さ
せ、少なくともチャネル層１３の側面が露出するよう
に、半導体層１２，１３，１４をメサエッチングする。
このメサエッチングに使用されるエッチング液として
は、例えば、硫酸と過酸化水素水の混合液を挙げること
ができる。

【００５８】次に、図９（ｈ）に示すように、誘電体２
０ａをマスクとして、例えば、ＭＯＣＶＤ法を用いて、
ｎ型不純物としてシリコン（Ｓｉ）が高濃度にドーピン
グされたＩｎＧａＡｓを選択エピタキシャル成長させ
て、チャネル層１３の側面を被覆するキャップ層１５を
形成する。ここで、レジストではなく、誘電体層２０を
マスクとして、エピタキシャル成長させているのは、エ
ピタキシャル成長させるのに必要な温度が高いことか
ら、レジストをマスクとするとレジストが固まってしま
い後に剥離することが困難だからである。

【００５９】以降の工程としては、図９（ｉ）に示すよ
うに、誘電体２０ａを除去した後、基板全体をレジスト
膜で被覆し、ゲート、ソース、ドレイン領域に開口部を
設ける。続いて、基板全面にＴｉ／Ｐｔ／Ａｕよりなる
メタル薄膜を成膜する。蒸着には、電子線加熱蒸着を用
い、Ｔｉ／Ｐｔ／Ａｕ層の厚さはそれぞれ５０ｎｍ／５
０ｎｍ／２００ｎｍとする。続いて、基板をアセトンな
どの有機溶剤に浸漬させ、レジストを溶解させるととも
に、レジスト上に積層された不要なＴｉ／Ｐｔ／Ａｕ層
をリフトオフで除去することで、ゲート電極１７ａ、ソ
ース電極１７ｂ、ドレイン電極１７ｃが形成され、図５
に示す半導体装置が製造される。

【００６０】上記の本実施形態に係る半導体装置の製造
方法によれば、従来のバリア層上にソース・ドレイン電
極を形成するのに比してメサエッチング工程が増えるの
みで、ほとんど工程数は変わらない。また、ゲート電極
１７ａ、ソース電極１７ｂおよびドレイン電極１７ｃを
同時に形成することから、製造工程を削減することがで
きる。また、上記のキャップ層１５の製造においては、
半導体層１２，１３，１４の側壁に選択的にエピタキシ
ャル成長させるため、ゲート領域のキャップ層をエッチ
ング除去する工程はない。従って、エッチングのばらつ
きによる、トランジスタのしきい値電圧のばらつきをな
くすことができる。

【００６１】本発明の半導体装置は、上記の実施形態の
説明に限定されない。例えば、第１実施形態において、
ゲート電極と、ソース電極およびドレイン電極を同時に
形成してもよい。この場合、図３（ｅ）に示す工程後に
レジスト膜Ｒを除去して、基板全体を再度レジスト膜で
被覆し、ゲート、ソース、ドレイン領域において当該レ
ジスト膜に開口部を設ける。続いて、基板全面にＴｉ／
Ｐｔ／Ａｕよりなるメタル薄膜を成膜し、基板をアセト
ンなどの有機溶剤に浸漬させ、レジストを溶解させると
ともに、レジスト上に積層された不要なＴｉ／Ｐｔ／Ａ
ｕ層をリフトオフで除去することで、ゲート電極、ソー
ス電極、ドレイン電極を同時に形成することもできる。
この場合においても、Ｔｉ／Ｐｔ／Ａｕからなるソース
電極およびドレイン電極は、ＩｎＧａＡｓからなるチャ
ネル層に対してはオーミック接触することから、オーミ
ッック電極としての役割を果たし、Ｔｉ／Ｐｔ／Ａｕか
らなるゲート電極は、ＩｎＡｌＡｓからなるバリア層１
４に対してはショットキー接合を形成してショットキー
電極としての役割を果たすことから、第１実施形態と同
様の効果を有するトランジスタを実現することができ
る。

【００６２】また、ゲート電極下における半導体層の構
成には特に限定はなく、例えば、本実施形態において
は、チャネル層１３の上側にキャリア供給層１４ａを含
むバリア層１４を設けたシングルヘテロ構造を例に説明
したが、チャネル層１３の下側にも同様にキャリア供給
層を含むバリア層を設けるダブルヘテロ構造とすること
もできる。

【００６３】また、本実施形態においては、ＩｎＰ基板
にＩｎＧａＡｓからなるチャネル層を有する半導体装置
について説明したが、例えば、ＧａＡｓ基板を用いるこ
ともできる。例えば、基板１１にＧａＡｓを用いた場合
には、バッファ層１２にはＡｌＧａＡｓを用い、チャネ
ル層１３にはＩｎＧａＡｓを用い、バリア層１４には、
チャネル層１３を構成する材料よりもバンドギャップの
大きい材料、例えば、ＡｌＧａＡｓを用いることがで
き、キャリア供給層１４ａにはｎ型不純物としてシリコ
ンを含むＡｌＧａＡｓを用いることができる。

【００６４】その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。

【００６５】

【発明の効果】本発明によれば、占有面積の増大を抑制
し、かつ、製造工程の増加を抑制しつつ、寄生ソース・
ドレイン抵抗が低減された半導体装置およびその製造方
法を実現することができる。

【図面の簡単な説明】

【図１】第１実施形態に係る半導体装置の断面図であ
る。

【図２】第１実施形態に係る半導体装置の製造工程にお
いて、バリア層の形成工程までの断面図である。

【図３】図２に続く、半導体層のメサエッチング工程ま
での断面図である。

【図４】図３に続く、ソース・ドレイン電極の形成工程
までの断面図である。

【図５】第２実施形態に係る半導体装置の断面図であ
る。

【図６】第２実施形態に係る半導体装置の製造工程にお
いて、バリア層の形成工程までの断面図である。

【図７】図６に続く、レジスト膜のパターニング工程ま
での断面図である。

【図８】図７に続く、半導体層のメサエッチング工程ま
での断面図である。

【図９】図８に続く、キャップ層の形成工程までの断面
図である。

【図１０】従来例に係る半導体装置の一例を示す断面図
である。

【符号の説明】

１１…基板、１２…バッファ層、１３…チャネル層、１
４…バリア層、１４ａ…キャリア供給層、１５…キャッ
プ層、１６ｂ…ソース電極、１６ｃ…ドレイン電極、１
７…ゲート電極、１７ａ…ゲート電極、１７ｂ…ソース
電極、１７ｃ…ドレイン電極、２０，２０ａ…誘電体
層、２１…基板、２２…バッファ層、２３…チャネル
層、２４…バリア層、２４ａ…キャリア供給層、２５…
キャップ層、２６ｂ…ソース電極、２６ｃ…ドレイン電
極、２７…ゲート電極。

Claims (12)

【特許請求の範囲】
1. 【請求項１】ゲート電極下に複数の層が積層された半導
   体層を有し、当該半導体層内に、隣接する層とのヘテロ
   接合により電流チャネルが形成されるチャネル層を有す
   る半導体装置であって、 前記半導体層は、前記ゲート電極の近傍を上面に残し
   て、側壁面が主面に対して傾斜を有するメサ形状を有
   し、 前記半導体層の上面を除いて、少なくとも前記半導体層
   の側壁面に露出した前記チャネル層に接するように前記
   半導体層の側壁面上に形成された接続層を有する半導体
   装置。
2. 【請求項２】前記接続層は、前記チャネル層とオーミッ
   ク接触するソース電極およびドレイン電極である請求項
   １記載の半導体装置。
3. 【請求項３】前記接続層は、 前記チャネル層に接するように前記半導体層の側壁面上
   に形成され、前記チャネル層と同じ種類の材料からなり
   不純物を含有する接続用半導体層と、 前記接続用半導体層上に形成されたソース電極およびド
   レイン電極とを有する請求項１記載の半導体装置。
4. 【請求項４】前記ソース電極およびドレイン電極は、前
   記ゲート電極と同一の材料により形成されている請求項
   ３記載の半導体装置。
5. 【請求項５】前記半導体層は、前記チャネル層に隣接し
   て形成され、前記チャネル層を構成する材料よりバンド
   ギャップの大きい半導体により形成されたバリア層を有
   する請求項１記載の半導体装置。
6. 【請求項６】前記バリア層は、不純物を含有し前記チャ
   ネル層に電荷を供給するキャリア供給層を有する請求項
   ５記載の半導体装置。
7. 【請求項７】ゲート電極下に複数の層が積層された半導
   体層を有し、当該半導体層内に、隣接する層とのヘテロ
   接合により電流チャネルが形成されるチャネル層を有す
   る半導体装置の製造方法であって、 基板上に前記チャネル層を含む複数の層を積層して前記
   半導体層を形成する工程と、 前記半導体層を、前記ゲート電極の近傍を上面に残し
   て、少なくとも前記チャネル層までメサエッチングする
   工程と、 前記半導体層の上面を除いて、少なくとも前記半導体層
   の側壁面に露出した前記チャネル層に接するように前記
   半導体層の側壁面上に接続層を形成する工程と、 前記半導体層の上面にゲート電極を形成する工程とを有
   する半導体装置の製造方法。
8. 【請求項８】前記メサエッチングする工程は、 前記半導体層上にマスク層を形成する工程と、 前記マスク層をゲート電極形成部およびその近傍を残し
   て除去する工程と、 前記マスク層をマスクとして、前記半導体層をメサエッ
   チングする工程とを有する請求項７記載の半導体装置の
   製造方法。
9. 【請求項９】前記接続層を形成する工程は、 前記マスク層および前記半導体層上に接続層材料を堆積
   させる工程と、 前記マスク層上の前記接続層材料とともに前記マスク層
   を除去して、前記接続層を形成する工程とを有する請求
   項８記載の半導体装置の製造方法。
10. 【請求項１０】前記接続層材料を堆積させる工程におい
    て、前記チャネル層とオーミック接触するソース電極お
    よびドレイン電極材料を蒸着し、 前記接続層を形成する工程において、ソース電極および
    ドレイン電極を形成する請求項９記載の半導体装置の製
    造方法。
11. 【請求項１１】前記接続層を形成する工程は、 前記マスク層をマスクとして、前記半導体層の少なくと
    も側壁面上に選択的に前記チャネル層と同じ種類の材料
    からなり不純物を含有するコンタクト半導体層をエピタ
    キシャル成長させる工程と、 前記マスク層を除去する工程とを有する請求項８記載の
    半導体装置の製造方法。
12. 【請求項１２】前記マスク層を除去する工程の後に、 前記ゲート電極、ソース電極およびドレイン電極を形成
    する領域に開口を有するマスク層を形成する工程と、 前記マスク層上、および前記開口内に露出した前記半導
    体層と前記コンタクト半導体層上に、電極材料を蒸着す
    る工程と、 前記マスク層上に堆積した前記電極材料とともに、前記
    マスク層を除去して、前記ゲート電極、ソース電極、ド
    レイン電極を形成する工程とを有する請求項１１記載の
    半導体装置の製造方法。