JP2007305954A

JP2007305954A - 電界効果トランジスタ及びその装置

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Publication number: JP2007305954A
Application number: JP2006254886A
Authority: JP
Inventors: Yuji Oomaki; 雄治大巻
Original assignee: Nichia Chemical Industries Ltd
Current assignee: Nichia Chemical Industries Ltd
Priority date: 2006-03-27
Filing date: 2006-09-20
Publication date: 2007-11-22

Abstract

【課題】
オフ耐圧を維持して、オン抵抗低減する電界効果トランジスタを得る。
【解決手段】
窒化物半導体層が複数設けられた積層構造20にキャリア走行層23を有し、該積層構造上に設けられたゲート電極186と、該ゲート電極を挟むソース電極185、ドレイン電極187のFETで、積層構造が、ゲート電極両側にキャリア走行層の端部を露出させる側面140eを備えた段差部を有し、その段差部側面の電極の一部が、段差部上段140tの表面に設けられ、上段に設けられた各電極一部が、キャリア走行方向において、側面からゲート電極側の各電極端部までの距離Ｌと、が、Ｌ≦１０μｍであり、前記距離L［μｍ］が１以上１０以下の範囲において、距離Lにおける TLM法によるソース、ドレイン電極の接触抵抗R_c［Ω・mm］が、（L, R_c）＝（１，２）と（１０，５）の線分よりも低い値である電界効果トランジスタ。
【選択図】図２Ａ

Description

本発明は、窒化ガリウム系化合物半導体を用いた電界効果トランジスタに係り、特に、メサ構造上面にゲート電極、側面にソース電極、ドレイン電極を有する電界効果トランジスタに関する。

半導体層を積層して構成された電界効果トランジスタ（ＦＥＴ：Field effect Transistor）は、高周波かつ高耐圧で動作可能な高出力パワー半導体装置として期待され、ＭＥＳＦＥＴ（Metal Semiconductor FET）や高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等が提案されている。近年、窒化ガリウム系化合物を用いたＨＥＭＴ（以下、「ＧａＮ系ＨＥＭＴ」ともいう）が、次世代型の高速ＦＥＴとして注目されている。ＧａＮ系ＨＥＭＴはＳｉ系化合物やＧａＡｓ系化合物等に比べて、その材料特性から、１．バンドギャップが広く、電子有効質量から見積もられる電子の飽和電子移動度も高いこと、２．破壊電界が大きいこと、３．高温でも安定しているため、内燃機関の近傍等の高温領域でも使用できる等、応用分野が広いこと、４．原材料となる窒化ガリウム系化合物半導体自身が基本的に無毒の材料であること、等の優れた利点があるため、より大出力で高耐圧かつ高温動作可能な高周波デバイスを実現できる可能性がある。

図１Ａに示すＧａＮ系化合物のＨＥＭＴの一例は、サファイア基板11上にＧａＮバッファ層12を介して、キャリア走行層のアンドープＧａＮ層13、チャネルの波動関数が染み出しても高い移動度を好適に確保するスペーサ層のアンドープＡｌＧａＮ層18、キャリア供給層（電子供給層）のｎ型ＡｌＧａＮ層14を順次積層している。スペーサ層は、電子を失った不純物イオンの電気的影響がチャネルに及ぶのを抑制して、チャネルにおける電子の走行に影響を与えないようにする。またｎ型ＡｌＧａＮ層14の上面には、ソース電極（以下、Ｓ電極、単に「Ｓ」ともいう）15、ゲート電極（以下、Ｇ電極、単に「Ｇ」という）16、ドレイン電極（以下、Ｄ電極、単に「Ｇ」という）17がそれぞれ形成される。このＨＥＭＴは、層14が層13に電子を供給し、供給された電子は層13の最上層部で層14に接する領域13aにチャネルを形成する。ドレイン電圧を印加すると、Ｓ電極15から電子がキャリア供給層14に注入され、チャネル13aを高移動度で走行し、再び層14を通過して、Ｄ電極17に流れる。ここで、Ｇ電極に印加される電圧に応じてチャネル領域が制御されるため、Ｇ電極に印加する電圧を制御することにより、Ｓ電極とＤ電極間に流れる電流量が制御されることになる。
特開2003−045898号公報特開平9−082693号公報特開平5−218099号公報特開平9−064341号公報特開2003-258005号公報特開昭63-308965号公報特開平5-182991号公報特開2001-102565号公報 M. Miyoshi et al., Jpn J. Appl. Phs., Vol. 44, No.9A (2005), p. 6490-6494 D. Qiao et al., Applied Physics Letters, Vol. 80, No. 6 (2002), p.992-994

このようなＧａＮ系ＨＥＭＴをより高出力化するためには、抵抗成分を下げ更なる高効率化を図る必要がある。抵抗値を下げる要因としては、主にチャネル層内部での抵抗と、Ｓ電極及びＤ電極と半導体層との接触抵抗がある。この内、電極と半導体層との接触抵抗は、主に、図１Ａに示すように、半導体層1上面に設けられた電極層5との接触界面で発生する。別の例として半導体積層構造の表面全体を広く覆うように電極層が配置される構成では、素子の電流はチャネルである領域からキャリア供給層であるＡｌＧａＮ層を通過して電極層側に流れ込む。この構造では、ＡｌＧａＮ層の抵抗値が高くなると、電流が流れ難くなり電極との界面で接触抵抗が増加する。

特にＧａＮ系ＨＥＭＴにおいては、ＧａＡｓ系のＨＥＭＴと比較して、低オン抵抗を維持しつつ、耐圧が１桁ほど高くできるという優れた性質を有している。ＧａＮ系ＨＥＭＴの特有の耐圧をさらに高めて利用するには、キヤリア供給層として働くＡｌＧａＮ層のドープ量を減らしてアンドープに近付けることが望まれる。しかしながら、ＡｌＧａＮ層をアンドープに近付ける程キャリア密度が低下し、導電率が低下して抵抗率が上がるという問題があり、これによって電極界面での接触抵抗が増加しオン抵抗が増大するという問題が生じていた。キャリア供給層として働く層と電極との接触抵抗が高ければ、窒化ガリウムの特性を十分に生かすことができない。このように、特にＧａＮ系ＨＥＭＴでは高耐圧化と低抵抗化とはトレードオフの関係にあった。

図１Ｂは、上記非特許文献１，２の素子構造を示すもので、ソース・ドレイン電極（以下、Ｓ・Ｄ電極という）は、自己整合的に形成され（文献１）、その電極形成位置を制御することが開示（文献２）されるが、チャネル端部に接触する電極の信頼性、生産性に難がある。
また、特許文献１，２には、メサ側面に設けるＳ・Ｄ電極について、メサ上面近傍を露出させること（文献１）、上面の一部を覆って形成すること（文献２）が記載され、文献５にはＤ電極を上層と溝部底面のｎ型層とに接続することが開示され、特許文献３，４には、Ｓ・Ｄ電極をいくつかの溝部に跨って形成する構造が記載されている。しかし、メサ構造及び側面電極構造、又は半導体積層構造の適応は半導体材料により異なり、ＧａＮ系ＦＥＴにおいて、具体的にどのような構造とすべきかについて記載されていない。
さらに、特許文献６、７には、メサ側面及び上面にＳ・Ｄ電極を設けられたＦＥＴが記載されている。しかし、メサ形状の側面からＧ電極側のＳ・Ｄ電極端部までの距離について開示されておらず、メサ形状の上面と側面の接触抵抗などの各特性についても開示されていない。特に特許文献６においては、メサ形状の上面はｎ型の層であり、Ｓ・Ｄ電極は、上面からオーミック接触させるために、メサ形状の側面からＧ電極側端部までの距離をある程度大きくしていると考えられる。

本発明は、このような問題点を解決するためになされたものである。本発明の主な目的は、電極界面との接触抵抗を低減した高効率な電界効果トランジスタ及びその製造方法を提供することにある。

以上の目的を達成するために、本発明者が鋭意検討した結果、窒化物半導体のＦＥＴでメサ構造を有する場合に、メサ構造の能動領域における半導体層及び電極構造における各特性、特に接触抵抗が異なること、具体的には、同様な寸法でメサ構造が形成されても、その形成方法、電極構造により異なる特性のメサ構造部、引いてはＦＥＴとなることを新規に見出し、本発明を成すに至った。
本発明の電界効果トランジスタ（以下、FETともいう）の基本構造は、窒化物半導体層が複数設けられた積層構造にキャリア走行層を有し、積層構造上に設けられたゲート電極と、ゲート電極を挟むソース電極、ドレイン電極を有する電界効果トランジスタであって、積層構造が、ゲート電極両側にキャリア走行層の端部を露出させる側面を備えた段差部を有し、段差部側面に、少なくとも前記キャリア走行層端部と接続された、ソース電極、ドレイン電極が設けられ、ソース電極、ドレイン電極の一部が、段差部上段の表面に設けられている。

本発明の第１の態様に係るFETは、上記基本構成において、上記距離Lが１０μｍ以下で、距離L［μｍ］が１以上１０以下の範囲において、距離Lにおける TLM(Transmission line measurement)法によるソース、ドレイン電極の接触抵抗R_c［Ω・mm］が、（L, R_c）＝（２，１）と（５，１０）の線分よりも低い値である。このようなメサ構造のFETとすることで、上記基本構造に適したソース・ドレイン電極で、接触抵抗を下げて、オン抵抗、オフ耐圧に優れたFETとできる。

本発明の第２の態様に係るFETは、上記基本構成において、段差部上段に設けられたソース電極、ドレイン電極の一部が、キャリア走行方向において、側面からゲート電極側の各電極端部までの距離Ｌが、０．１≦Ｌ≦５μｍであることにより、接触抵抗を低減して、量産性・信頼性を挙げることができ、オン時の抵抗を低減して、オフ時の高耐圧のものとできる。

また、第３の態様に係るFETでは、ソース電極、ドレイン電極の上段部の接触抵抗が、前記側面のキャリア走行層端部、若しくはその近傍における接触抵抗より、大きいものとなるように、半導体構造（積層構造の各層）、メサ構造、電極構造として、上記効果を高めることができる。

本発明のその他の態様に係るFETでは、上記各態様に組み合わせて
（１）前記ソース電極、ドレイン電極の上段部の接触抵抗が、前記側面のキャリア走行層端部若しくはその近傍、における接触抵抗より大きい、（２）積層構造が、キャリア走行層を有する第1の半導体層の上に、キャリア走行層よりもバンドギャップエネルギーの大きな窒化物半導体の第2の半導体層を有し、第2の半導体層表面に前記ソース電極、ドレイン電極の一部が設けられている、（３）ソース電極、ドレイン電極が、段差部の下段部に延在して設けられ、下段部の窒化物半導体層が、前記キャリア走行層と同じ窒化物半導体層である、（４）段差部が、段差部間の上段部に前記ゲート電極を有し、該ゲート電極幅方向の断面が、ゲート電極側がキャリア走行層よりも幅の狭いメサ形状のメサ構造部を有する、（５）段差部上段に設けられた前記ソース電極、ドレイン電極一部が、キャリア走行方向において、前記側面から前記ゲート電極側の各電極端部までの距離Ｌが、０．５≦Ｌ≦５μｍである、（６）キャリア走行方向にいて、段差部側面の幅ｄ_ｅと前記側面から前記ゲート電極側の各電極端部までの距離Ｌとの比、ｄ_ｅ／Ｌ、が１〜１／１０である、（７）段差部の深さｈと、前記キャリア走行方向における段差部側面の幅ｄ_ｅとの比、ｈ／ｄ_ｅ、が１／７〜１／３である、各態様に係る構成を用いることができる。

上記（１）の態様では、上記効果を高めることができ、上記（２）の態様では、メサ構造部の上部に設けられたソース・ドレイン電極の接触抵抗を、側面に比して高く設定でき、上記（３）の態様では、下段部まで各電極が設けられることで、生産性・信頼性に優れた電極とでき、上記（４）の態様ではメサ構造部をゲート電極が設けられた素子領域としたFETとなり、上記（５）の態様では、メサ構造部における各電極を好適に制御でき、上記（６）の態様では、上記基本構造などの各態様に適した側面、その傾斜と、上部の電極とでき、素子特性を向上でき、上記（７）の態様では、側面の傾斜をなだらかな勾配として、素子特性、量産性、信頼性に優れるFETが得られ、る。

また、本発明の第４の態様では、素子領域のメサ構造部を複数備えたFETの半導体装置において、上記各態様と組み合わせること、更に（ａ）段差部で挟まれたメサ構造部を１つの素子領域として、前記積層構造に複数の素子領域が併設され、前記ソース電極、ドレイン電極が、それぞれ、隣接する前記素子領域間に跨って設けられた共通電極である、（ｂ）積層構造において、メサ構造部間の段差部下段の電極形成層上に、前記複数の素子領域に設けられたソース電極、ドレイン電極を、それぞれ、互いに接続する接続配線を有する、ことで、好適な素子領域の集積構造とできる。

本発明のFETでは、段差部、メサ構造部を有して、ソース・Ｄ電極が好適な低接触抵抗化、更には生産性・信頼性に富み、引いてはオン時の低抵抗化、オフ時の高耐圧化が可能なFET、HEMTとできる。

以下、本発明の実施の形態を図面に基づいて説明する。ただし、以下に示す実施の形態は、本発明の技術思想を具体化するための電界効果トランジスタ及びその製造方法を例示するものであって、本発明は電界効果トランジスタ及びその製造方法を以下のものに特定しない。また、本明細書は特許請求の範囲に示される部材を、実施の形態の部材に特定するものでは決してない。特に実施の形態に記載されている構成部品の寸法、材質、形状、その相対的配置等は特に特定的な記載がない限りは、本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。なお、各図面が示す部材の大きさや位置関係等は、説明を明確にするため誇張していることがある。さらに以下の説明において、同一の名称、符号については同一もしくは同質の部材を示しており、詳細説明を適宜省略する。さらに、本発明を構成する各要素は、複数の要素を同一の部材で構成して一の部材で複数の要素を兼用する態様としてもよいし、逆に一の部材の機能を複数の部材で分担して実現することもできる。

図２（図２Ａ概略断面図、図２Ｂ概略平面図）に、本発明の一実施の形態に係るFETとして、ＧａＮ系ＨＥＭＴ100を構成する一例を示す。この図に示すＨＥＭＴ100は、キャリア走行層23、その上層（キャリア供給層）24を順次積層し、また上層24の上面に、Ｓ電極185、Ｇ電極186、Ｄ電極187を形成している。この構造のＧａＮ系ＨＥＭＴ100は、上層24、若しくは端部に設けられた電極からキャリア走行層23に電子を供給し、供給された電子はキャリア走行層23の上部でキャリア供給層24との界面に形成されるチャネル23aを高移動度で走行する。チャネル23aのキャリア濃度は、Ｇ電極186に印加されるゲート電圧によって形成される空乏層により制御される。この例では、キャリア走行層23としてアンドープのｉ型ＧａＮ層、キャリア供給層としてｎ型ＡｌＧａＮ層を採用している。このキャリア供給層はキャリア濃度を増すためにドーパントでドープしているが、ドープ量を下げたりアンドープにしたりすることで耐圧を高めることもできる。ｎ型ＡｌＧａＮ層のドープ量は、１０¹⁸ｃｍ^-3〜１０¹⁹ｃｍ^-3程度としているが、耐圧を向上させるためには１０¹⁸ｃｍ^-3以下とすることが好ましく、さらにアンドープとすることで残留電荷を１０¹⁶ｃｍ^-3程度とすることができる。一方でキャリア走行層は適切なドーパントでドープして、チャネル以外のキャリア走行層におけるキャリア走行を軽減してもよい。キャリア走行層にｎ型不純物をドープする場合、ｎ型もしくはｎ＋型ではキャパシタンスの形成によりスイッチオフ時に意図しない電流が流れることがあるため、ｎ−型が好ましい。このように、キャリア走行層のキャリア濃度によりオフ特性を制御できる。また、ノーマリオフ型の場合は、キャリア走行層をｉ型層、例えば、アンドープ層とすることが好ましい。一方で、窒化物半導体層は、形成時に窒素抜けなどでｎ型となり易いため、それを補償できる程度にｐ型不純物をドープすることもできる。なお、本明細書においてアンドープとは、形成時に意図的にドーパントを添加しないものであり、例えばドーパント濃度が１０¹⁷ｃｍ^-3以下もしくはドーパントを含まないものをいう。

キャリア走行層、チャネルの上に設ける半導体層としては、上層として少なくとも第２の半導体層が設けられ、この層としては、バンドギャップエネルギーの大きな層のバリア層、電極との間に介在するスペーサ層、Ｓ・Ｄ電極の下層としてコンタクト層を設けることもできる。種々のＦＥＴ構造に応じて、絶縁膜層を適宜電極下側に設けることもできる。
また、この例では、ＦＥＴとして、電子をキャリアとしたユニポーラ素子のＨＥＭＴであるが、ホールをキャリアとする場合には、上記ドーパント、導電型層として、ｐ型不純物、ｐ型層を用いる。

キャリア供給層34の上面に形成される各電極の内、Ｓ電極とＤ電極はキャリア供給層若しくは段差部側面におけるキャリア走行層端部に電流を供給するためにオーミック電極が好適に用いられ、Ｇ電極はキャリア走行層に形成される空乏層を制御性よく形成しキャリア供給層から供給された電子を制御できるようにショットキー電極が用いられる。

これらの電極は、図示しないがオーミック接合特性、ショットキー接合特性を得るためのコンタクト層を各々介在させることもできるし、複数の層からなる金属層や合金層及びそれらの組合せを適宜用いることができる。例えば、Ｓ電極とＤ電極は、キャリア供給層上に形成されたオーミックコンタクト層との界面でオーミック電極を構成し、一方Ｇ電極は、半導体の上層（キャリア供給層）上に形成されたショットキーコンタクト層に接触する界面でショットキー接合特性を有することができる。

電界効果トランジスタにおいては、キャリア供給層、上層中のドナーからキャリアとなる電子が放出されるが、このキャリア電子はキャリア供給層中に留まっているより、より電子親和力の大きいチャネル中に引き込まれ界面近傍に蓄積される。この蓄積された電子はドーパントによる散乱を受けないため、チャネル中を高移動度で走行することができる。一方、図７に示すように、Ｓ電極とＤ電極との電極間にドレインソース間電圧Ｖ_DSを印加すると、チャネルを介してＳ電極とＤ電極の間にドレイン電流Ｉ_Dが流れる。またＧ電極にゲート電圧Ｖ_Gを印加すると、その電圧に応じてＧ電極の下に発生する空乏層が延びるため、図７に示すようにゲート電圧Ｖ_Gでドレイン電流Ｉ_Dを制御することができる。また、Ｇ電極直下のショットキーコンタクト層は、Ｇ電極とチャネルの間を流れる電流（ゲートリーク電流）を抑えるためのバリア層として働き、一方オーミックコンタクト層はＳ電極及びＤ電極のオーミック電極としてのコンタクト抵抗を低減する作用を奏することができる。

（窒化物半導体層）
ＧａＮ系ＨＥＭＴは、窒化ガリウム系化合物半導体で構成される。窒化ガリウム系化合物半導体層は、基板上に必要に応じてバッファ層を形成し、さらにキャリア走行層33、キャリア供給層34を順にエピタキシャル成長し、さらに電極を積層して形成することができる。なおバッファ層は、ＧａＮ等のエピタキシャル層と格子整合する基板を用いる場合は必ずしも必要でない。結晶成長方法としては、例えば、有機金属気相成長法（ＭＯＣＶＤ：metal-organic chemical vapor deposition）、ハイドライド気相成長法（ＨＶＰＥ）、ハイドライドＣＶＤ法、ＭＢＥ（molecular beam epitaxy）等の方法が利用できる。窒化ガリウム系化合物半導体は、一般式がＩｎ_xＡｌ_yＧａ_1-x-yＮ（０≦ｘ、０≦ｙ、ｘ＋ｙ≦１）であって、ＢやＰ、Ａｓを混晶してもよい。また、各半導体層、各層、例えばキャリア供給・走行層は、単層、多層を特に限定しない。また、窒化物半導体層にはｎ型不純物、ｐ型不純物を適宜含有させることもできる。ｎ型不純物としては、Ｓｉ、Ｇｅ、Ｓｎ、Ｓ、Ｏ、Ｔｉ、Ｚｒ等のＩＶ族、若しくはＶＩ族元素を用いることができ、好ましくはＳｉ、Ｇｅ、Ｓｎを、最も好ましくはＳｉを用いる。また、ｐ型不純物としては、特に限定されないが、Ｂｅ、Ｚｎ、Ｍｎ、Ｃｒ、Ｍｇ、Ｃａ等が挙げられ、好ましくはＭｇが用いられる。これにより、各導電型の窒化物半導体を形成することができる。また半導体構造を形成する成長用の基板はサファイア基板やＧａＮ基板等が利用でき、また熱伝導が高く放熱性に優れたＳｉＣ基板、ＣｕＷ基板等も利用できる。熱伝導性基板としては、その他Ａｌ、Ｃｕ、Ｗ等の金属、ＡｌＮ、ＳｉＣ、ダイヤモンド、銅ダイヤモンド、ＧａＮ、Ｓｉ等及びその混晶、合金、混合物等を用いることができ、放熱を担える基体であれば、金属以外でも樹脂類やガラス類等、材料組成、形状は限定されない。

（ソース電極35(185)，ゲート電極36(186)，ドレイン電極37(187)）
Ｓ電極35、Ｇ電極36、Ｄ電極37等の電極は、典型的には素子を構成する半導体材料とは異なる組成から形成され、例えばＴｉ、Ａｌ、Ｃｕ、Ｗ、Ａｕ、Ａｇ、Ｍｏ、Ｎｉ、Ｐｔ、Ｉｎ、Ｒｈ、Ｉｒ、Ｃｒ等導電性に優れた材質で構成される。また金属材料に限定せず、導電性酸化物、導電性を有する導電性プラスチック等も利用できる。さらに電極は単一元素の材料のみならず、合金化、共晶化、混晶等、複数の元素で構成し、例えばＩＴＯや酸化亜鉛（ＺｎＯ）等が利用できる。さらにまた２層以上の層構造も採用できる。好ましくは、ＡｌＧａＮ系やＧａＮ系半導体層に対するオーミック電極の一例として、Ｔｉ／Ａｌ系電極、ショットキー電極の一例としてＮｉ／Ａｕ系材料からなる電極が採用される。これによってＨＥＭＴ用電極として要求されるオーミック特性、ショットキー特性等において良好に機能する。例えばＳ電極、Ｄ電極のオーミック接触を得るためにはＴｉ／Ｐｔ、Ｔｉ／Ａｕ、ＴｉＡｌ、Ｖ／Ａｌ系金属が使用され、８００℃〜９５０℃などの温度にてアニールが行われている。またＧ電極には、Ｗ／Ａｕ、Ｎｉ／Ａｕ、若しくはＡｕ、Ｃｕ、Ｎｉ等が使用される。Ｇ電極の断面形状は、Ｔ字型、Ｉ型等特に限定されないが、断面がＴ字型のＧ電極とすると電極の断面積が増え電極抵抗を低減できるので、動作周波数の高周波における特性を向上させることもできる。また、オーミック電極とワイヤとの密着性等を考慮して、半導体層との接触面にパッド電極を形成してもよい。パッド電極の上には、外部電極等と接続させるためのメタライズ層（バンプ）を好適に形成する。メタライズ層は、Ａｇ、Ａｕ、Ｓｎ、Ｉｎ、Ｂｉ、Ｃｕ、Ｚｎ等の材料から成る。電界効果トランジスタの電極形成面側をサブマウント上に設けられた外部電極と対向させ、バンプにて各々の電極を接合してもよい。サブマウントに対してはワイヤ等が配線される。なお、本明細書において、例えばＴｉ／Ａｌとは、半導体側からＴｉとＡｌが順に積層された構造を指す。

またＧ電極は、バッファ層の一部又は全部を除去した部位に設けること、半導体構造を挟んでＳ・Ｄ電極に対向するＧ電極とする素子構造とすること、もできる。これによりバッファ層の悪影響、すなわち典型的にはリーク電流やオフ電流等を低減することができるので、ＦＥＴの電気特性の向上を図ることができる。また、電極と半導体層との密着性の向上も図られる。またＨＥＭＴ表面であるソース・ゲート間とゲート・ドレイン間は、保護膜で被覆すると良い。このような保護膜として、窒化珪素、酸化アルミニウム、ニオブ酸化膜等が挙げられる。ＳｉＮをスパッタ等により積層させる保護膜とすると、ＨＥＭＴの物性上好ましい。さらに好ましくは、酸化アルミニウム膜（Ａｌ₂Ｏ₃）からなる絶縁膜を含有する膜が好ましい。酸化アルミニウム膜を用いた絶縁膜の電流リーク特性は、広範な電圧印加範囲にわたってＳｉＮ膜に比して良好な絶縁特性を有するので、窒化物系半導体（その中でもとりわけＡｌＧａＮ、さらに好ましくはＡｌ_0.２Ｇａ_0.８Ｎ又はＡｌ_0.３Ｇａ_0.７Ｎ）との関係においては、特に酸化アルミニウム膜が好ましい。

基板及びバッファ層は除去されると、バッファ層の存在によりリーク電流が生じてリークパスが形成されることを防ぎ、好ましい。基板のみならずバッファ層まで除去すること、例えば、基板剥離後に半導体構造の一部を研磨してバッファ層を除去すること、でこれを防止することも可能となる。また、成長初期のバッファ層、下地層などは、結晶性が悪い傾向にあり、その場合、その部分がリークパスとなるため、結晶性の悪い深さで除去して、キャリア供給層・走行層、第１、２半導体層が形成されることが好ましい。基板は、全て除去すれば、バッファ層の除去が容易になる。

段差部分(40, 140e-143e, 240e)、若しくはメサ構造部(140-143 , 241-243)は、キャリア走行層33及びキャリア供給層34などの半導体積層構造1A,20にエッチング等により形成される。エッチングの方法は、例えば、レジストパターンや保護膜パターンなどのマスクを介して、ＲｌＥ（reactive ion etching）やイオンミリング（ion milling）等で行うことができる。同様に、段差構造のその他の形成方法としては、結晶の成長速度の違いを利用した再成長により段差構造、より具体的には、キャリア走行層を成長した後、一部を保護膜、ＳｉＯ₂、などで覆い、開口部を選択的に成長させることで段差構造とすることもできる。

［第１の実施形態］
（段差部・メサ構造部）
本発明の第１実施形態に係る段差部(140e)、メサ構造部140は、図２Ａの概略断面図に示すように、その段差部側面140eに、Ｓ電極、Ｄ電極の少なくとも一方、具体的には少なくともＤ電極、好ましくは両方を設け、その電極が段差部の上段140tに一部延在して設けられる。具体的には、段差部の下段部140g(240g)にまで延在して設けられる。側面部の電極は、側面に、半導体積層構造20の一部として少なくともキャリア走行層23の端部が露出され、それに電気的に接続して、好ましくは直接接触して設けられる。段差部の深さｈは、基板21が露出される程度の深さとすることもできる。段差部をエッチング等により形成する場合は、生産性を考慮すると、キャリア走行層23におけるのチャネル23a端部が露出される程度の深さとして、段差部の下段部をチャネル23aより下のキャリア走行層23の領域内とすることが好ましい。

具体例としては、該段差部に挟まれたメサ構造部140が、半導体構造20に設けられ、そのメサ構造部140を素子領域210として、素子のキャリア走行層を有する。Ｇ電極は、実施例１のように、メサ構造部上140tに設けられるが、半導体構造のメサ構造部140に対向する面側をＧ電極形成面としても良い。
本発明の基本構造は、上述の通りであり、この構造に適した以下の構成を具備する。

一実施形態として、図２，５などに示すように、上記段差部の上段140tに設けられた一部電極のＧ電極側端部から段差部上段の端部側面までの距離Ｌが、０＜Ｌ≦１０μｍ、好ましくは０．１μｍ以上、５μｍ以下の範囲とする。これは、０．１μｍ以下であると、上段部の一部電極が微細となるため、生産性・信頼性に劣る傾向にあり、また、各電極、特にＧ電極の位置精度、そのＧ電極との距離の精度が素子特性の要因として大きくなるためである。また、後述の図８に示すように５μｍ以下であると、ＴＬＭの接触抵抗を十分に小さなものとできる。

また、別の実施形態として、上述の通り、メサ構造部140の側面140e及び上面140tに設けられたＳ・Ｄ電極において、前記距離Ｌと、ＴＬＭ測定の接触抵抗値Ｒ_ｃとの関係において、図８に示すように、Ｌ≦１０μｍの領域、特に１μｍ≦Ｌ≦１０μｍの領域で、（Ｌ［μｍ］，Ｒ_ｃ［Ω・mm］）が（１，２）と（１０，５）とで結ばれた線分（図中実線）以下、好ましくは（１，２）と（１０，４）との線分（図中点線）以下、最も好ましくは（１，２）と（１０，３）との線分（図中破線）以下、の接触抵抗値となる半導体構造及び段差構造を用いる。これは、図８及び図中の線分に示すように、メサ構造加工の条件により、加工表面の粗さ、側面の形状、傾斜などの条件が変化して、本発明に適したＦＥＴ構造となる距離Ｌと接触抵抗値Ｒ_ｃとの関係は、図中線分以下の抵抗値となる。

図８は、実施例１のＳ・Ｄ電極を設けた素子において、種々のマスク材料として、（ａ）ＳｉＯ_２、（ｂ）ポジのレジスト、（ｃ）ネガのレジスト、を用いて、TLM測定による接触抵抗値を検討して得られる結果を、縦軸に接触抵抗、横軸に距離Ｌとして、示すものである。上記条件を満たすマスク材料は、レジスト（ｂ），（ｃ）であり、好ましくは（ｂ）である。更に、検討を重ねると、各種レジスト材料に応じて、各々の特性となるものの、その近似曲線においては、ほぼ類似した傾向を示す。尚、図６のＨＥＭＴの静特性、実施例１は（ｂ）を用いて得られる。
このように、距離Ｌと接触抵抗Ｒ_ｃが上記の関係にあることで、本発明の段差構造、メサ構造及びそれに設けられるソース・ドレイン電極において、良好な特性の素子とできる。

本発明の一実施形態において、上段部140tの一部電極の接触抵抗は、側面140e、少なくともキャリア走行層端部との接触抵抗よりも大きくし、好ましくは１０〜１００倍以上とする。このように上段部140tの一部電極の接触抵抗を大きくする場合、段差部上段の端部側面までの距離Ｌが大きいと、抵抗の高い上段部側に捕捉されるキャリアが増えるため、１μｍ≦Ｌ≦１０μｍ、さらに好ましくは０．５μｍ≦Ｌ≦５μｍとすることで、接触抵抗を効果的に低減できる。ここで、接触抵抗の大きい上段部140t表面、すなわちソース・ドレインの一部電極の形成面からキャリア走行層、チャネルまでの距離、具体的にはチャネルと電極形成面との間に設けられる層構造の上層の膜厚は、３０nm以下とすることで接触抵抗を低減させることができ、能動領域の半導体層の結晶性を考慮すると、上記距離・膜厚は０．５nm以上であることが好ましい。また、各電極が延在して設けられる下段部の一部電極との接触抵抗も同様に側面よりも大きくすること、好ましくは１０〜１００倍以上の抵抗値とすることで、好適にキャリア走行層端部で電極からのキャリア供給・排出がなされる。

上述の通り、半導体構造、その元となる半導体積層構造の基本的な構造は、少なくともキャリア走行層を有し、キャリア走行層23と各電極、特にソース，ドレイン電極185,187との間には、チャネルを高移動度とするためのキャリア走行層よりバンドギャップエネルギーの大きなバリア層、素子特性を制御するスペーサ層など、若しくはキャリア供給層、など走行層の上層24、更には、ソース，ドレイン電極とこのキャリア走行層との間に、接触抵抗を下げるために、コンタクト層などが設けられる。上記実施形態では、接触抵抗を高抵抗化するために、実施例で示すように、ソース，ドレイン電極の上段部における半導体構造20中の電極形成層は、キャリア走行層よりもバンドギャップエネルギーが大きな層を用い、また、ドーパントについては、その電極形成層において、ドープ量を、その下側の半導体層、例えば、キャリア供給層、若しくはバリア層と、その上のスペーサ層などよりも小さくすることで実現できる。バリア層と上段部のソース，ドレイン電極形成層との関係においては、バリア層のバンドギャップエネルギーが小さくても良いが、好ましくは結晶性を考慮して、バリア層のバンドギャップエネルギーを大きくする。また、スペーサ層を間に介在する場合には、バンドギャップエネルギーが、バリア層＞電極形成層＞スペーサ層、の関係となるように、形成すると、結晶性を保持して、上段部の接触抵抗を高くできる。
上記各実施形態は、それぞれ組み合わせて適用することができ、また以下に示す各態様にいても同様である。

一実施態様として、ソース、ドレイン電極の少なくとも一方が、段差部の下段部分にまで延長して電極が設けられることで、制御性良く各電極構造を形成できる。また、その底面140gにおける電極形成層を、キャリア走行層と同一の層とすることで、チャネル近傍においては、キャリア走行層端部と同様に好適に各電極との接続が実現され、それと離れた領域では、高接触抵抗として、選択的にキャリア走行層にキャリアを誘導できる構造となる。

別の態様として、図２，３に示すように、段差部(140e, 240e)で挟まれて、上面(140t, 240t)側より底面(140b, 241b-3b)側を幅広とするメサ構造部140(240-3)であると、各電極185-7及びその形成位置・領域を好適に制御して生産性に富み、好適な特性のＦＥＴとできる。
別の態様として、図２に示すように、距離Ｌを、具体的には、０＜Ｌ≦１０μｍの範囲、好ましくは０．１≦Ｌ≦５μｍの範囲とすることで、生産性・信頼性に優れ、接触抵抗の低いＦＥＴとできる。

別の態様として、図２に示すように、キャリア走行方向において、段差部側面の幅ｄ_ｅと前記側面から前記Ｇ電極側の各電極端部までの距離Ｌとの比、ｄ_ｅ／Ｌ、が１以下、１／１０以上の範囲、好ましくは１／２以下、１／５以上の範囲、となるように、
更に別の態様においては、段差部の高さｈと、前記キャリア走行方向における段差部側面の幅ｄ_ｅとの比、ｈ／ｄ_ｅ、が、好ましくは、１／７以上、１／３以下、となるようにする。これにより、段差部（側面）の傾斜をなだらかな勾配とすることで、上述した各機能を好適に発現できる素子とできる。急勾配の傾斜面であると、キャリア走行層端部との接続が不十分となったり、上記上段部の一部電極と側面部分との接続部の信頼性が低くなったり、電極アニールによる半導体構造への影響部が、素子の深部に及び素子特性を低下させる要因となったり、することを好適に抑制でき、特に上記各態様、各構成との組合せにおいて優れた素子が得られる。また、このようになだらかな勾配の傾斜面とすることで、例えばｈ／ｄ_ｅが１０である場合と比較して、接触抵抗の低いＦＥＴとできる。

（実施例１）
実施例１に係るＧａＮ系ＨＥＭＴは、図２Ａの概略断面図、図２Ｂの概略平面図に示すように、キャリア走行層23としてアンドープのｉ型ＧａＮ層、その上に上層24としてアンドープのｉ型ＡｌＮ層（スペーサ層）を０．７５nmと、ｉ型ＡｌＧａＮ層（バリア層）を２５nm積層し、段差部分140eとして、上段部140tの幅約２１μｍ、下段部140bの幅約２２μｍ（側面140eにおける断面幅が約０．５μｍ、高さ約８０ｎｍ）のメサ状の構造部を設ける。アンドープのｉ型ＡｌＮ層は、積層構造形成後に測定すると膜厚約１nmである。

例えば、上述した図５に示す例で説明すると、段差部分40をＧ電極36の左右から、Ｓ電極35、Ｄ電極37を貫通する位置まで延長しているが、図５に示すように、段差部分40HをＧ電極86の両側からＳ電極85、Ｄ電極87の途中まで延長し、途中で寸断することもできる。図５の例では、段差部分40Hの端縁40hは、Ｓ電極85、Ｄ電極87の直下で、電極端から所定の距離Ｌの位置まで延長されている。このＬを最適化することで、最小の抵抗値に制御できる。計算によると、段差部分が平板状の場合は、０＜Ｌ［μｍ］≦１０の範囲、好ましくは０．１≦Ｌ［μｍ］≦５、製造上好ましくは０．５≦Ｌ［μｍ］≦５、の範囲のとき、制御性良く接触抵抗を下げることができる。

さらに図５の構成では、段差部分40Hを平板状に構成している。このように段差部分を寸断する構造では、電極端縁からの距離Ｌ以上に拡散しようとするキャリアは、抵抗の低い段差部分端縁の側壁部で必ず捕捉されるので、界面での抵抗を下げることができる。Ｓ電極からキャリアを注入する場合も同様に、段差部分端縁の側壁部から注入することにより、半導体層との界面における抵抗を下げることができる。特に上段部の電極形成層であるキャリア供給層がアンドープなど高抵抗である場合は、キャリア供給層を介する成分があると抵抗が高くなるため、図５の構成が好ましい。また、構造が簡単で、段差部分を形成する工程での歩留まりを改善できる。

また比較例１として、キャリア供給層をｎ型ＡｌＧａＮ層とし、段差部分を形成しない以外は実施例１と同様にしてＧａＮ系ＨＥＭＴを作製する。図６に、これらのＨＥＭＴで得られる静特性として、ドレインソース間電圧Ｖ_DSに対するドレイン電流Ｉ_Dを示す。図６中の大きい黒丸は実施例１に係るＨＥＭＴ、小さい点は比較例１に係るＨＥＭＴを、それぞれ示している。なおゲート電圧Ｖ_Ｇは１Ｖ〜−６Ｖに１Ｖ刻みで変化させている。また、図８のTLM評価は、本実施例のメサ構造部140にＳ・Ｄ電極パターン285,287を設けて測定される。この時、ソース電極285、ドレイン電極287形状は、図２Ｂに示すように、メサ構造部140内に配置され、ゲート電極の長手方向において、メサ上段部140tよりも幅の狭い電極として形成される。

また、このようにして得られる実施例１、比較例１のＨＥＭＴのオン抵抗、オフ耐圧の特性について、それぞれ図９，１０に示す。ここで図１０中の各点は、段差部分側面からゲート電極側のソース・ドレインの各電極端部までの距離Ｌを一定、ここでは約１〜２μｍ、として、図２Ｂに示すように、Ｓ・Ｄ電極距離Ｌ_ｓｄを、図１０中の左側から順に、7.5，12.5，17.5，27.5μｍとしている構造に対応する。これら特性図からわかるように、実施例１は耐圧600V超、オン抵抗8.5Ω・mmを実現できる。そのため、比較例１に比して、低オン抵抗、高オフ耐圧を実現でき、すなわち、高耐圧性を維持して低オン抵抗化を実現できる。

さらに、実施例１のＨＥＭＴのＳ・Ｄ電極間Ｌ_ｓｄ距離を変化させたときのTLM測定によるＳ・Ｄ電極間抵抗について、図１１に示す。図中各点は、段差部側面からゲート電極側のＳ・Ｄ電極端部までの距離Ｌがそれぞれ、白丸が1.4μｍ、黒丸が2.4μｍ、白四角が3.4μｍ、黒四角が6.4μｍに対応する。Ｌが小さくなるにつれてＳ・Ｄ電極間抵抗は小さくなり、Ｌ_ｓｄ＝０のＳ・Ｄ電極間抵抗は２Ｒ_Ｃであり、接触抵抗Ｒ_ｃが小さくなる。Ｌが1.4μｍのときに接触抵抗値Ｒ_Ｃが最小の約1.4Ω・mmとなる。また、Ｌを10μｍより大きくすると、ショットキー特性に近づき、Ｒ_Ｃは求められない。

また比較例２として、段差部分を形成しない以外は実施例１と同様にしてＧａＮ系ＨＥＭＴを作製する。実施例１、比較例２のＨＥＭＴの、Ｓ・Ｄ電極を形成した状態でのドレイン電流電圧特性を図１２に示す。実施例１はＬを1.4μｍとしており、大きい黒丸が実施例１、小さい黒丸が比較例２を示す。図１２に示すように、実施例１は、比較例２に比して良好なオーミック特性を示している。このように、上段部の電極形成層であるキャリア供給層がアンドープなど高抵抗である場合は、キャリア供給層を介する成分があると抵抗が高くなるため、実施例１のように段差部を形成し、Ｌが１０μｍ以下になるようにＳ・Ｄ電極を形成することで、キャリア供給層を介する成分を少なくし、抵抗を低減させることができる。

以下に、本発明のＦＥＴの製造方法として、実施例１の製造方法を例として説明する
（電界効果トランジスタの製造方法）
本実施形態に係る電界効果トランジスタ、例えば図２に係るFETは、以下のようにして製造される。ここでは結晶成長装置を用いて、ＭＯＣＶＤによりサファイア基板上にＧａＮ系ＨＥＭＴを作製する。まず、ＭＯＣＶＤ反応炉内にサファイア基板をセットし、Ｃ面サファイア基板の表面を水素雰囲気中で、熱処理クリーニングを行い、５１０℃まで下げ、水素雰囲気にて基板上にＧａＮよりなるバッファ層21を約２０nm、結晶成長温度まで昇温して、素子構造となる積層構造として、３μｍのアンドープＧａＮ層（このアンドープＧａＮ層のバリア層との界面近傍部がキャリア走行層３３となる）、その上層24として、アンドープのｉ型ＡｌＮよりなるｉ型ＡｌＮのスペーサ層（０．７５nm、積層構造形成後に測定すると約１nm）、Ａｌ組成が０．３であるアンドープのＡｌ_0.3Ｇａ_0.７Ｎよりなるｉ型ＡｌＧａＮのバリア層（約２５nm）を成長させる。なお、アンドープＡｌＧａＮ層を設けることにより、チャネルの移動度をより向上させることができ、また、耐圧を向上させることができる。このｉ型Ａｌ_0.3Ｇａ_0.７Ｎ層がキャリア供給層として機能すると考えられる。反応終了後、温度を室温まで下げウェーハを反応容器から取り出す。

（フォトリソグラフィ工程）
次にフォトリソグラフィ工程として、メサストライプ構造とするために、レジストマスクをフォトリソグラフィ技術でパターニングして、図２に示すように、ＲＩＥでチャネル23a形成部分が段差部分・側面140eが表出するようにチャネルよりも深くエッチングする。そして、Ｓ電極185、Ｄ電極187として、スパッタにて、Ｔｉを１０nmと、Ａｌを３００nmと順に成膜し、リフトオフにてＴｉ／Ａｌの電極を形成する。その後、６００℃で電極をアニールする。次にスパッタ装置でＮｉを１００nmとＡｕを１５０nmと、を順に成膜し、レジスト剥離リフトオフしてＮｉ／Ａｕショットキー電極をＧ電極186とする。実施例１では、ソース・ドレイン電極間距離Ｌ_SDをそれぞれ約１９μｍ、ソース・ゲート電極間距離Ｌ_ｓｇを約３μｍ、ゲート電極幅（長手方向）約１００μｍ、ゲート電極長（幅方向）約２μｍを形成する。最後に、各電極間、素子領域、メサ構造部上の電極を被覆する保護膜を、例えばＳｉＮ／ＳｉＯ_２を順に積層して多層膜からなる保護膜を、設ける。

また、半導体構造を挟んで、各電極、例えば、Ｇ電極をキャリア走行層側に、Ｓ・Ｄ電極をメサ構造部側に設けるような素子構造の場合には、例えば、メサ構造部側の電極形成面側を支持基板に貼り合わせた後、成長用の基板をレーザリフトオフにより剥離し、研磨によりバッファ層など積層構造の一部を除去し、その除去面にＧ電極を形成する。

［半導体装置200］
（実施例２）
図３の概略断面図で、一部領域200aとして示す素子領域211-213となるメサ構造部241-243を、図４の概略平面図に示す半導体装置200として、キャリア走行方向に複数設けたＨＥＭＴ素子、及びその装置を作製する。図４においてメサ構造部241-243はキャリア走行層23の端部を露出させる側面で囲まれ、キャリア走行層23の上部に形成されるチャネル23aが互いに分断されている。このように、素子領域211-213は形成されている。
実施例１と同様に、１つの素子領域に係るメサ構造部に対して、その上段部240tにＧ電極186を、該上段部から側面240e及び下段部を覆うＳ電極、Ｄ電極を設ける。ここで、メサ構造部240(241-243)の素子領域211-213を１００個設け、図に示すように、隣接する素子領域間には共通電極185C,187C、その間に設けられた溝部240gを跨いで、隣接するメサ構造部間を覆うＳ電極185C、Ｄ電極187Cが設けられる。このように、互いに分断された素子領域に延在して共通電極が設けられることで、好適な素子領域の集積構造とできる。また、チャネルを有する領域を大きくして大電流の半導体装置とする場合、このような素子領域を集積させる。
更に、図４に示すように、各素子領域のソース185（共通部185C、終端部185a）、ゲート186、ドレイン電極187（共通部187C、終端部187a）は、各々を接続する接続配線155-157を、溝部底面240gのＳ・Ｄ電極形成面と同一面上に、設けて、各電極のパッド部185p-187pを１個ずつ設けて、互いに接続する。このような接続配線を設けることで、パッド部の数を素子領域の数よりも少なくすることが可能となり、半導体装置の面積を小さくでき、更に、ワイヤボンディングする際のワイヤの数を少なくできる。

以下に、本発明の半導体装置のパッケージングを説明する例として、本実施例の製造方法を説明する。
（半導体装置のパッケージング）
デバイス工程が終了した後、各素子単位で、本実施例では１００個の素子領域及び１組の各パッド部を有する素子単位、ゲート電極幅が計約１００mm、で、素子チップに分割して、そのチップをパッケージに実装する。ワイヤボンディングにより電極パッド部185p-7pからワイヤ線でパッケージの電極に接続する。一方、フリップチップボンディング、上述したＳ・Ｄ電極、Ｇ電極対向構造の縦型FET構造のように、ワイヤレスボンディングの場合はＧ電極側に別途熱伝導性基板を設けることができ、放熱特性が向上すると共に、ワイヤボンディングのためのパッドが不要となり小型化に適する。またワイヤによるインダクタンス成分及びワイヤ間や半導体素子本体間とのキャパシタンス成分を低減できるメリットもある。
このようにして得られるHEMTの半導体装置は、１Ａ超のドレイン電流値動作にてオン抵抗0.025Ω・cm²のものが得られる。

また、この例に限らずＨＥＭＴのキャリア供給層（典型的にはｎ型ＡｌＧａＮ）は、２．５ｎｍ程度以下と薄くすることにより、電子の走行距離を短くして電子の到達時間が早まりアスペクト比の増大や短チャネル効果の抑制、漏れ電流の抑制等高速動作により適した構造とすることも可能である。

［別の実施形態］
本発明の別の実施形態として、以下に説明する構成、構造とすること、上記各構成・構造に組み合わせることもできる
本発明の第１の態様に係るＦＥＴは、窒化物半導体からなる第１の半導体層と、第１の半導体層上に形成され、第１の半導体層よりもバンドギャップエネルギーが大きく、且つ残留ドナー濃度が５×１０^１９／ｃｍ^−３以下となる窒化物半導体からなる第２の半導体層と、第２の半導体層上に各々形成されるＳ電極、Ｇ電極及びＤ電極とをそれぞれ備えるＦＥＴであって、Ｓ電極及び／又はＤ電極は、少なくとも第２の半導体層の一部に形成された段差部分上に形成されている。この構造により、段差部分でチャネル形成部分と電極との接触面積を増やし、オーミック接触の接触抵抗を下げて効率を改善できる。

上記態様の具体例として、段差部分が、Ｓ電極及びＤ電極形成面側から見て、ストライプ構造、多角形形状、円形の少なくとも１種として、段差部分で電極との界面の接触面積を増やし、オーミック接触の接触抵抗を下げて効率を改善すること、
段差部分が略平板状に形成され、かつ平板状の段差部がＳ電極（Ｄ電極）を跨いで、端面をＧ電極またはＤ電極（Ｓ電極）の少なくとも一方に達するまで延長されている。この構造により、段差部分の端縁におけるキャリアの補足漏れを低減して、さらに界面の抵抗値を下げること、などの構成とすることができる。

第２の態様では、複数の窒化ガリウム系化合物半導体層を積層してなる半導体積層構造を備えており、半導体層は、第１の面と、第１の面と対向する第２の面とを有するキャリア供給層と、キャリア供給層の第２の面に面して形成され、キャリア供給層よりもバンドギャップエネルギーが小さく、該第２の面と接する部位にチャネルを形成可能なキャリア走行層とを含んでおり、さらにキャリア供給層の第１の面上に形成されたＳ電極、Ｇ電極、Ｄ電極とを備えるＦＥＴであって、半導体層が、第１の面の表面で少なくともチャネル形成部分が表出する深さまで窪んだ段差部分を複数形成しており、半導体層上の段差部分にＳ電極及びＤ電極が形成され、かつ段差部分との界面でオーミック接触を形成している。この構造により、段差部分でチャネル形成部分と電極との接触面積を増やし、オーミック接触の接触抵抗を下げて効率を改善できる。
上記態様の具体例として、キャリア供給層のキャリア濃度が１０¹⁹ｃｍ^-3以下であり、耐圧の高いＧａＮ系電界効果トランジスタを得ること、
ＦＥＴがＨＥＭＴであり、オーミック接触の接触抵抗の低い高効率なＧａＮ系ＨＥＭＴを得ること、
半導体構造が、キャリア走行層と、キャリア走行層上に形成され該キャリア走行層よりバンドギャップエネルギーの大きい上層、例えばキャリア供給層、バリア層、スペーサ層などを備える電界効果トランジスタの製造方法であって、キャリア走行層上にキャリア供給層を積層した状態で、キャリア供給層の表面で少なくともチャネル形成部分が表出する深さまで窪んだ段差部分を形成する工程と、段差部分にＳ電極及びＤ電極を層状に形成し、段差部分と電極層の界面でオーミック接触を得る工程とを具備して、段差部分でチャネル形成部分と電極とのオーミック接触の接触抵抗を下げて効率を改善できること、
などの形態とすることができる。

以上の実施形態、それに係る各態様について、その具体的な形態を以下に説明する。また、本発明は上記第１及びこの実施形態及び各態様と組み合わせて適用することもできる。

（段差部分と半導体構造）
少なくともキャリア走行層及びその上層であるキャリア供給層を含む半導体層構造で、電極層との間の接触抵抗を低減するために、半導体層上面で電極を形成する部位に段差部分を形成し、この上に電極を層状に形成している。段差部（側面）の電極形成面が凹凸の表面であると、電極層と半導体層とがオーミック接触する接触面積を増やし、接触抵抗を低減できる。この際、各メサの側面でキャリア走行層のチャネル形成部分の端面が表出して電極と接触するようにする。特に、図２Ｂ，５などに示すように、凸状の半導体層（メサ部140）全体を覆う電極(85,7、185,7)の構成では、キャリア供給層若しくは上層における上段部140tの電極形成層が低抵抗であれば、ＡｌＧａＮ層を介して上方に通電することができる。しかしながら、ＡｌＧａＮ層１４のドープ量が少なくなるとキャリア濃度が低くなり、上方への通電量は少なくなる。特に、ＧａＮ系ＨＥＭＴの特長の一つである高耐圧性をさらに改善するためには、ＡｌＧａＮ層をアンドープに近付けることが好ましい。これによって上述の通りＡｌＧａＮ層を介した、メサ部上段部140tの電極部を介した、通電量が極減する。この結果、通電はチャネルの端面と電極層との接合面が中心となる。尚、チャネルと電極層との接触面積が小さいため接触抵抗が大きくなり発熱等による損失が大きくなる場合には、半導体層側面の凹凸状により半導体層と電極層との接触面積を増し、特にチャネルと電極層との接触面積を増やしてチャネルから側面に抜ける電流量を増やして全体の抵抗を低減するような構造とすることもできる。

更に別の例としては、Ｓ電極及びＤ電極と半導体層との接触面積をより広く確保するため、段差部分の側面から平面矩形状の突起を１つの段差部分に複数を形成することもできる。例えば、ストライプと垂直方向に突起を形成させる。これによって段差部分の加工は複雑になるものの、より接触面積を大きくした高効率素子とすることもできる。突起の大きさはエッチング等によって種々形成することができ、より細かい方が好ましいが、ＧａＮ系ＨＥＭＴの特性を維持しつつ耐圧と、接触抵抗の低減とを考慮すると、０．０１μｍ以上、１μｍ以下が好ましい。突起にさらに細かい突起を設けることもできる。
具体例として、Ｓ電極及びＤ電極と半導体積層構造との接触面積をより広く確保するため、段差部分の側面から平面で突起状の別の段差部分を形成することもできる。例えば、メサ部長手方向と垂直方向に突起を形成させる。突起の大きさは種々のものとでき、より細かい方が好ましいが、ＧａＮ系ＨＥＭＴの特性を維持しつつ耐圧と、接触抵抗の低減とを考慮すると、０．０１μｍ以上、１μｍ以下が好ましい。突起にさらに２次的な細かい突起を設けることもできる。
別の態様として、半導体層に形成されたＳ電極及びＤ電極の形成部分に重なるように、側面に多数の矩形状の段差部を所定の間隔で形成することもできる。矩形状に限られず様々な側面の窪みパターンが採用でき、例えば円形状（半円形状）の段差部でも良い。円状とすることで、量産性の高いフォトリソグラフィにより容易に作製することができる。また、側面凹凸とそれを覆う電極との関係において、キャリアがオーミック電極により引き抜かれる領域すなわち拡散長は通常２〜３μｍ程度であることから、窪みパターンの大きさ、つまり隣接する各凹部・突起部などの間隔・距離はそれぞれ約１μｍ程度以下にするのが好ましい。

このように段差部、側壁部分を多角形状や円形、楕円形等の種々のパターンで凹凸形状に形成することができる。段差部分の形状及び寸法は、使用される電界効果トランジスタの大きさや電極の大きさ、加工精度等に依存するが、半導体層と電極層との界面、特に側面部分でチャネル形成部分を表出させて低抵抗なオーミック接触を得られるように、好適に設定される。さらに、接触面積の増加により低抵抗化を図る場合、このような凹凸パターンは電極が形成される領域に厳密に含まれるように形成せずとも、メサ構造の長手方向に一部が電極形成領域からはみ出してもよい。また、チャネル形成部分と接して電極層を設けることにより、チャネルから段差部分の側壁に抜ける電流量を増やすことができ、これによっても低抵抗化を図ることができる。キャリア供給層、上層、特に段差部の上段部140tにおける電極形成層の抵抗値が高い場合特に、チャネルから側壁に抜ける方が低抵抗なためである。側壁に抜ける電流量を増やすためには、相対的にチャネルからキャリア供給層に抜ける電流量を減らせばよい。このために例えば後述する実施例３のような構造を採用することができる。

以下に、半導体構造について、上記実施例１と異なる例（実施例３，４）を示す。
（実施例３）
実施例３に係るＧａＮ系ＨＥＭＴの半導体構造は、キャリア走行層にアンドープｉ型ＧａＮ層、その上層として、キャリア供給層にアンドープのｉ型ＡｌＧａＮ層を３０nm積層する。また別の例として、上層として、スペーサ層のｉ型ＡｌＧａＮを６nm、キャリア供給層のＳｉを１×１０^１９ｃｍ^−３ドープのｎ型ＡｌＧａＮ層を１２nm積層する構造とする。半導体構造にアンドープのキャリア供給層を使用する場合であっても、段差部、走行層の端部で電極が接続することで、キャリアをドープしたキャリア供給層を用いた場合に比しても良好なドレイン電流が得られる。これによってＨＥＭＴ素子のオン抵抗が低減され、効率の改善と高耐圧化が図れるため、更なるＨＥＭＴ素子の高出力化にも対応できる。これらの点は高出力、高周波素子を目標とするＧａＮ系ＨＥＭＴ素子において重要な利点となる。

（実施例４）
実施例４として、キャリア走行層上の上層として、スペーサ層のアンドープＡｌＮ層と、キャリア供給層のアンドープＡｌＧａＮ層を用いる。さらに別の例として、スペーサ層にアンドープＡｌＧａＮ層、キャリア供給層にｎ型ＡｌＧａＮ層を用いる。スペーサ層をＡｌＮとするＨＥＭＴで、ドレイン電流を増加できる。またキャリア供給層にアンドープＡｌＧａＮ層でなくｎ型ＡｌＧａＮ層を用いるような、より多数のキャリアを有するＨＥＭＴと比較しても、本発明のメサ構造部とすることにより、良好なドレイン電流を達成できる。当然ながら、キャリア供給層をｎ型ＡｌＧａＮ層とする上記別例に係るＨＥＭＴは耐圧が相対的に低くなる。また従来、スペーサ層をＡｌＧａＮからＡｌＮとするとキャリアの移動度が上昇するものの、障壁が高くなるため接触抵抗が増加するという問題があった。しかし、これに対して本発明に係る電極構造を適用することで接触抵抗を低減できるため、極めて効果的である。これらのことから、スペーサ層にアンドープＡｌＮ層を使用したＨＥＭＴにおいて本実施の形態を適用する優位性が確認できる。

（実施例５）
実施例５として、キャリア走行層としてアンドープのｉ型ＧａＮ層、その上に上層としてアンドープのｉ型ＡｌＮ層（スペーサ層）を１．２nmと、ｉ型ＡｌＧａＮ層（バリア層）を２５nm積層し、段差部分として、上段部の幅約２１μｍ、下段部の幅約２２μｍ（側面における断面幅が約０．５μｍ、高さ約８０ｎｍ）のメサ状の構造部を設ける。Ｓ・Ｄ電極は段差部分に設けられキャリア走行層端部と接続される。Ｓ・Ｄ電極間距離Ｌ_ｓｄは約８．２μｍ、Ｓ・Ｇ電極間距離は約３μｍ、Ｇ電極長は約２μｍ、段差部側面からＧ電極側のＳ・Ｄ電極端部までの距離ＬはＬ≦１０μｍとする。

また比較例３として、段差部分を形成しない以外は実施例５と同様にしてＧａＮ系ＨＥＭＴを作製する。図１３に、これらのＨＥＭＴで得られる静特性として、ドレイン・ソース間電圧Ｖ_ｄｓに対するドレイン電流Ｉ_ｄを示す。図１３中の大きい黒丸は実施例５に係るＨＥＭＴ、小さい点は比較例３に係るＨＥＭＴを、それぞれ示している。なおゲート電圧Ｖ_ｇは２Ｖ〜−５Ｖに１Ｖ刻みで変化させている。ＡｌＧａＮ層がアンドープであり、上段部における接触抵抗が高いため、実施例５のように段差部を設けてＳ・Ｄ電極をキャリア走行層端部と接続し、さらにＬ≦１０μｍとしてキャリア供給層を介する成分を少なくすることで、比較例３に比してオン抵抗を２倍以上低くできる。

また以上の各例（第１の実施形態等）ではＧａＮ系ＨＥＭＴに本発明を適用した例について説明したが、ＧａＡｓ等他のＩＩＩ−Ｖ族半導体に本発明を適用することもできる。特に、ＧａＡｓ化合物半導体はバンドギャップが小さいナローギャップ（narrow gap）であるため、たとえキャリア供給層をアンドープにしても、比較的上部からのオーミック接合を得やすく、本特許のような構造は必ずしも劇的な改善をもたらすものではないものの、利用は実用上可能である。一方、本件構成をワイドギャップのＧａＮ系ＨＥＭＴに用いることでＧａＡｓよりも物性的に優れたＧａＮ特有の優位性をさらに発揮することができ、より高性能なデバイスが実現できる。

本発明の電界効果トランジスタは、キャリア走行層の電子移動度が高い上記実施例のＨＥＭＴに利用できる他、ＭＩＳＦＥＴ、ＭＯＳＦＥＴなどの素子にも応用でき、また、素子構造、実装構造としては、フェイスダウン構造を持つフリップチップ型の実装、各電極を、半導体構造を挟んで対向させた構造の縦型ＦＥＴなどにも応用できる。

本発明と比較のためのＧａＮ系化合物を用いたＨＥＭＴ構造の一例を示す概略断面図である。本発明と比較のためのＧａＮ系化合物を用いたＨＥＭＴ構造の一例を示す概略断面図である。本発明の一実施の形態に係るＦＥＴの一例を示す概略断面図である。本発明の一実施の形態に係るＦＥＴの一例を示す概略平面図である。本発明の一実施の形態に係るＦＥＴ、及びその装置の一例を示す概略断面図である。本発明の一実施の形態に係るＦＥＴ、及びその装置の一例を示す概略平面図である。本発明の一実施の形態に係るＦＥＴの一例を示す概略平面図である。本発明の実施例１と比較例１に係るＨＥＭＴの静特性を示すグラフである。ドレインソース間電圧Ｖ_DSに対するドレイン電流Ｉ_Dをゲート電圧Ｖ_Gで制御する様子を示すグラフである。本発明の一実施形態に係る距離Ｌと接触抵抗Ｒ_ｃとの関係を示すグラフである。本発明の実施例１と比較例１に係るＨＥＭＴのオン抵抗特性を示すグラフである。本発明の実施例１と比較例１に係るＨＥＭＴのオフ耐圧特性を示すグラフである。本発明の実施例１に係るＨＥＭＴのＳ・Ｄ電極間抵抗を示すグラフである。本発明の実施例１と比較例２に係るＨＥＭＴのドレイン電流電圧特性を示すグラフである。本発明の実施例５と比較例３に係るＨＥＭＴの静特性を示すグラフである。

符号の説明

１００ＨＥＭＴ、２００半導体装置；２００ａ装置の一部、２３キャリア走行層；２３ａチャネル、２４上層（キャリア供給層，バリア層，スペーサ層）、２０半導体積層構造、
８５，１８５ソース電極；１８５ｐパッド部；１５５接続配線部；１８５Ｃ共通電極、
８６，１８６ゲート電極；８６ｐ，１８６ｐパッド部；１５６接続配線部
３７（４７，４７Ｃ，６７，８７），１８７ドレイン電極；１８７ｐパッド部；１５７接続配線部；１８７Ｃ共通電極、
４０段差部分；４０ｈ端縁、１４０，２４１〜２４３メサ構造部；１４０ｔ（２４３ｔ）上段部（上面）；１４０ｇ下段部（溝部底面）；１４０ｅ傾斜面（メサ構造側面，段差部）；１４１ｂ，２４０ｂ〜２４３ｂ底面部、２１０〜２１３素子領域

Claims

窒化物半導体層が複数設けられた積層構造にキャリア走行層を有し、該積層構造上に設けられたゲート電極と、該ゲート電極を挟むソース電極、ドレイン電極を有する電界効果トランジスタであって、
前記積層構造が、前記ゲート電極両側に前記キャリア走行層の端部を露出させる側面を備えた段差部を有し、
前記段差部側面に、少なくとも前記キャリア走行層端部と接続された、ソース電極、ドレイン電極が設けられ、
該ソース電極、ドレイン電極の一部が、前記段差部上段の表面に設けられ、前記段差部上段に設けられた前記ソース電極、ドレイン電極一部が、キャリア走行方向において、前記側面から前記ゲート電極側の各電極端部までの距離Ｌと、が、Ｌ≦１０μｍであり、
前記距離L［μｍ］が１以上１０以下の範囲において、距離Lにおける TLM法によるソース、ドレイン電極の接触抵抗R_c［Ω・mm］が、（L, R_c）＝（１，２）と（１０，５）の線分よりも低い値である電界効果トランジスタ。
窒化物半導体層が複数設けられた積層構造にキャリア走行層を有し、該積層構造上に設けられたゲート電極と、該ゲート電極を挟むソース電極、ドレイン電極を有する電界効果トランジスタであって、
前記積層構造が、前記ゲート電極両側に前記キャリア走行層の端部を露出させる側面を備えた段差部を有し、
前記段差部側面に、少なくとも前記キャリア走行層端部と接続された、ソース電極、ドレイン電極が設けられ、
該ソース電極、ドレイン電極の一部が、前記段差部上段の表面に設けられ、
前記段差部上段に設けられた前記ソース電極、ドレイン電極一部が、キャリア走行方向において、前記側面から前記ゲート電極側の各電極端部までの距離Ｌが、０．１≦Ｌ≦５μｍである電界効果トランジスタ。
窒化物半導体層が複数設けられた積層構造にキャリア走行層を有し、該積層構造上に設けられたゲート電極と、該ゲート電極を挟むソース電極、ドレイン電極を有する電界効果トランジスタであって、
前記積層構造が、前記ゲート電極両側に前記キャリア走行層の端部を露出させる側面を備えた段差部を有し、
前記段差部側面に、少なくとも前記キャリア走行層端部と接続された、ソース電極、ドレイン電極が設けられ、
該ソース電極、ドレイン電極の一部が、前記段差部上段の表面に設けられ、
前記ソース電極、ドレイン電極の上段部の接触抵抗が、前記側面のキャリア走行層端部、若しくはその近傍における接触抵抗より、大きい電界効果トランジスタ。
前記ソース電極、ドレイン電極の上段部の接触抵抗が、前記側面のキャリア走行層端部若しくはその近傍、における接触抵抗より大きい請求項１又は２に記載の電界効果トランジスタ。
前記積層構造が、キャリア走行層を有する第1の半導体層の上に、キャリア走行層よりもバンドギャップエネルギーの大きな窒化物半導体の第2の半導体層を有し、
該第2の半導体層表面に前記ソース電極、ドレイン電極の一部が設けられている請求項１乃至４のいずれか１項に記載の電界効果トランジスタ。
前記ソース電極、ドレイン電極が、前記段差部の下段部に延在して設けられ、
該下段部の窒化物半導体層が、前記キャリア走行層と同じ窒化物半導体層である請求項１乃至５のいずれか１項に記載の電界効果トランジスタ。
前記段差部が、段差部間の上段部に前記ゲート電極を有し、該ゲート電極幅方向の断面が、ゲート電極側がキャリア走行層よりも幅の狭いメサ形状のメサ構造部を有する請求項１乃至６のいずれか１項に記載の電界効果トランジスタ。
前記段差部上段に設けられた前記ソース電極、ドレイン電極一部が、キャリア走行方向において、前記側面から前記ゲート電極側の各電極端部までの距離Ｌが、０．５≦Ｌ≦５μｍである請求項２乃至７のいずれか１項に記載の電界効果トランジスタ。
前記キャリア走行方向において、段差部側面の幅ｄ_ｅと前記側面から前記ゲート電極側の各電極端部までの距離Ｌとの比、ｄ_ｅ／Ｌ、が１〜１／１０である請求項１乃至８のいずれか１項に記載の電界効果トランジスタ。
前記段差部の高さｈと、前記キャリア走行方向における段差部側面の幅ｄ_ｅとの比、ｈ／ｄ_ｅ、が１／７〜１／３である請求項１乃至９のいずれか１項に記載の電界効果トランジスタ。
請求項１乃至９のいずれか１項に記載の電界効果トランジスタで、前記段差部で挟まれたメサ構造部を１つの素子領域として、前記積層構造に複数の素子領域が併設された半導体装置であって、
前記ソース電極、ドレイン電極が、それぞれ、隣接する前記素子領域間に跨って設けられた共通電極である半導体装置。
前記積層構造において、メサ構造部間の段差部下段の電極形成層上に、前記複数の素子領域に設けられたソース電極、ドレイン電極を、それぞれ、互いに接続する接続配線を有する請求項１１記載の半導体装置。