JP2011091200A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】オン抵抗の低減と高耐圧化とを両立する。
【解決手段】このドレイン電極２０は、キャップ層１３、電子供給層１２を貫通し、電子走行層１１における２次元電子ガス層１４よりも深くまで達している。従って、ドレイン電極２０は、電子走行層１１、電子供給層１２、キャップ層１３と直接接する。ヘテロ界面が形成される方向（図１における左右の方向）とドレイン電極２０とのなす角度（鋭角）を、図１に示されるように、電子走行層１１、電子供給層１２、キャップ層１３にそれぞれ対応させて、それぞれθ、φ、Ψとしている。ここでφ＜θ、φ≦Ψとなっている、すなわち、角度φがこれらの中では最も小さく設定され、ドレイン電極２０は特に電子供給層１２のところで大きくテーパー化されている。
【選択図】図１

Description

本発明は、化合物半導体のヘテロ接合界面付近に形成された電気伝導層を利用する半導体装置の構造及びその製造方法に関する。

化合物半導体を用いた半導体装置、特に高出力・高周波用の素子として、例えばＧａＮを用いた高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が用いられている。このＨＥＭＴ素子９０の断面構造の概略を図５に示す。図において、基板９１上に、電子走行層９２、電子供給層９３、キャップ層９４が順次エピタキシャル成長によって形成される。ここで、例えば電子走行層９２は半絶縁性（ノンドープ）ＧａＮ、電子供給層９３は半絶縁性（ノンドープ）ＡｌＧａＮ（正確には半絶縁性（ノンドープ）Ａｌ_ｘＧａ_１−ｘＮであり、ｘ＝０．２０程度）、キャップ層９４はｎ型ＧａＮでそれぞれ構成される。この構造においては、電子走行層９２と電子供給層９３との界面（ヘテロ界面）付近の電子走行層９２側において、電気伝導層となる２次元電子ガス層９５（図中破線）がヘテロ界面と平行に形成される。この２次元電子ガス層９５によりソース電極９６とドレイン電極９７間に電流が流れるが、この２次元電子ガスからなるチャンネルのオン・オフが、ショットキー電極となるゲート電極９８に印加した電圧によって制御され、スイッチング動作が行われる。この際、この２次元電子ガス中の電子の速度（移動度）は極めて高くなるため、高速動作が可能である。また、ＧａＮはＧａＡｓ等と比べてバンドギャップが大きいため、このＨＥＭＴ素子９０は高い耐圧をもち、高出力動作をすることができる。

ＨＥＭＴ素子９０のオン時の抵抗を小さくするためには、２次元電子ガス層９５とオーミック接触するソース電極９６間、及びドレイン電極９７間の抵抗を小さくすることが必要である。このためには、図５に示されるように、ソース電極９６、ドレイン電極９７の箇所においてキャップ層９４、電子供給層９３、電子走行層９２を局所的にエッチングしたリセス構造中にこれらの電極材料を充填し、ソース電極９６及びドレイン電極９７と２次元電子ガス層９５とが直接接触する構成が有効である。

特にこの際のソース電極９６及びドレイン電極９７の形状（あるいはこれらの箇所におけるエッチング形状）を工夫することにより、オン時の抵抗を低減させた技術が特許文献１に記載されている。

特許文献１に記載の形状、深さでキャップ層９４、電子供給層９３、電子走行層９２をエッチングしたリセス構造を形成し、この中に電極材料を充填してソース電極９６、ドレイン電極９７とすれば、オン抵抗を低減することができる。従って、高性能のＨＥＭＴ素子を得ることができる。

特開２００７−５３１８５号公報

しかしながら、例えばパワー素子に用いられるＧａＮ系材料を用いたＨＥＭＴ素子の場合には、オン抵抗の低減だけでなく、高耐圧化も重要である。この高耐圧化に対しては、特許文献１に記載の技術では全く改善が図られていない。

従って、化合物半導体のヘテロ接合界面付近に形成された電気伝導層を利用する半導体装置において、オン抵抗の低減と高耐圧化とを両立することは困難であった。

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、動作時に電荷担体が流れる経路が存在する第１の半導体層上に当該第１の半導体層とは異なる材料からなる第２の半導体層が積層されたヘテロ構造と、前記第２の半導体層を貫通して前記電荷担体が流れる経路と接し前記ヘテロ構造のヘテロ界面に沿った断面積が前記第１の半導体層側よりも前記第２の半導体層側で大きなテーパー形状の電極と、を具備する半導体装置であって、前記電荷担体が流れる方向の断面において、前記電極と前記電荷担体が流れる経路とが接する箇所における前記電極の側面の接平面と前記ヘテロ界面とのなす鋭角をθとし、前記電極と前記電荷担体が流れる経路とが接する箇所の上部で前記電極が前記第２の半導体層と接する箇所における前記電極の側面の接平面と前記ヘテロ界面とのなす鋭角をφとした場合に、０°＜φ≦６０°、かつφ≠θであることを特徴とする。
本発明の半導体装置は、前記第２の半導体層上に、当該第２の半導体層とは異なる組成もしくは材料からなるキャップ層が形成され、前記電極は前記キャップ層を貫通し、前記電荷担体が流れる方向の断面において、前記電極と前記電荷担体が流れる経路とが接する箇所の上部で前記電極が前記キャップ層と接する箇所における前記電極の側面の接平面と前記ヘテロ界面とのなす鋭角をΨとした場合に、φ≦Ψであることを特徴とする。
本発明の半導体装置は、前記キャップ層及び前記第２の半導体層と接する前記電極の側面において、前記キャップ層と前記第２の半導体層との界面で、前記電極の前記ヘテロ界面に沿った断面積が、前記第２の半導体層側よりも前記キャップ層側で大きくなるような段差が形成されていることを特徴とする。
本発明の半導体装置は、前記第１及び第２の半導体層は化学式Ａｌ_ｘＭ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１、ここで、ＭはＩｎ、Ｂのうちの１種を少なくとも含む）で表される組成をもつことを特徴とする。
本発明の半導体装置において、前記電荷担体が流れる経路は前記第１の半導体層中に生じる２次元キャリアガスであることを特徴とする。
本発明の半導体装置は、前記電極を２個具備し、当該２個の電極間で前記電荷担体が流れ、前記電荷担体が流れる経路上にゲート電極を具備することを特徴とする。
本発明の半導体装置は、前記第２の半導体層を貫通し前記電荷担体が流れる経路と接して前記電極との間で電荷担体が流されて動作する他方の電極と、前記電荷担体が流れる経路上に形成されたゲート電極と、を具備し、当該他方の電極が前記第２の半導体層と接する箇所における前記他方の電極の側面の接平面と前記ヘテロ界面とのなす角をφ’とした場合に、φ’＞φであることを特徴とする。
本発明の半導体装置は、φ＜θであることを特徴とする。
本発明の半導体装置は、φ＞θであることを特徴とする。
本発明の半導体装置の製造方法は、前記半導体装置の製造方法であって、前記第２の半導体層と、少なくとも前記電荷担体が流れる経路まで前記第１の半導体層を局所的にドライエッチングして、前記電極の形状に対応したリセス構造を形成するエッチング工程と、前記リセス構造中に電極材料を充填する電極形成工程と、を具備することを特徴とする。

本発明は以上のように構成されているので、化合物半導体のヘテロ接合界面付近に形成された電気伝導層を利用する半導体装置において、オン抵抗の低減と高耐圧化とを両立することができる。

本発明の第１の実施の形態に係るＨＥＭＴ素子におけるドレイン電極付近の断面図である。 本発明の第１の実施の形態に係るＨＥＭＴ素子の変形例におけるドレイン電極付近の断面図である。 本発明の第２の実施の形態に係るＨＥＭＴ素子の断面図である。 本発明の第３の実施の形態に係るＨＥＭＴ素子におけるドレイン電極付近の断面図である。 従来のＨＥＭＴ素子の一例の断面図である。

以下、本発明の実施の形態に係る半導体装置として、特に高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）素子について説明する。このＨＥＭＴ素子においては、ＧａＮ基板上にヘテロ構造が形成され、横方向、すなわち基板面と平行な方向に電流が流されて動作する。

（第１の実施の形態）
図１に、第１の実施の形態に係るＨＥＭＴ素子のドレイン電極付近の断面構造の拡大図を示す。図１は、このＨＥＭＴ素子における動作電流が流れる方向に沿った断面図となっている。このＨＥＭＴ素子においては、基板（例えばｎ−ＧａＮ：ｎ型のＧａＮウェハ）上に、半絶縁性ＧａＮからなる電子走行層（第１の半導体層）１１、ノンドープのＡｌＧａＮからなる電子供給層（第２の半導体層）１２、ｎ−ＧａＮからなるキャップ層１３が、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＭＯＶＰＥ（Ｍｅｔａｌｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法等によって順次形成される。電子走行層１１、電子供給層１２，キャップ層１３の厚さは、例えばそれぞれ２μｍ、４０ｎｍ、５０ｎｍ程度とすることができる。

電子走行層１１及び電子供給層１２は、共にＨＥＭＴ素子における能動層として機能する。ここで、電子供給層１２を構成するノンドープのＡｌＧａＮは、ノンドープのＡｌ_ｘＧａ_１−ｘＮ（ｘ＝０．２０程度）である。このＨＥＭＴ素子のチャンネル（電気伝導層）となる２次元電子ガス層１４は、電子走行層１１と電子供給層１２との界面（ヘテロ界面）付近の電子走行層１１側にヘテロ界面と平行に形成され、これによる電流がソース電極（図示せず）とドレイン電極２０間を流れる。そのオンオフはゲート電極（図示せず）によって制御される。ドレイン電極２０は、この２次元電子ガス層１４と接触するように形成される。

キャップ層１３は、例えば特開２００１−２７４３７５号公報に記載されるように、表面の電荷を制御して電極抵抗を低減させる、あるいは、電子供給層１２（ＡｌＧａＮ）中における酸化しやすく不安定な元素であるＡｌが表面に露出することを抑制することによってこのＨＥＭＴ素子の信頼性を向上させる、等の目的により、電子供給層１２とは異なる組成、もしくは異なる材料（構成元素が異なる材料）で形成されている。また、キャップ層１３を半絶縁性（ノンドープ）のＧａＮ又はＡｌＧａＮで構成してもよく、あるいは半導体で構成される必要はない。

なお、図１はこの構造の断面図であるが、記載の都合上、各層のハッチング記載を省略している。また、図１は、ドレイン電極２０断面の２次元電子ガス層１４側（左側）について記載しているが、２次元電子ガス層１４と反対側（右側）についても同様の構造を具備する。ソース電極は、このドレイン電極２０と対称の構造をもち、ゲート電極は、図５に記載の従来の構造と同様である。また、基板の記載は省略している。

このドレイン電極２０の底面は、キャップ層１３、電子供給層１２を貫通し、電子走行層１１における２次元電子ガス層１４よりも深くまで達している。従って、ドレイン電極２０は、電子走行層１１、電子供給層１２、キャップ層１３と直接接する。これらの各層は、ヘテロ界面と平行な方向に広がり、２次元電子ガス層１４も同様である。ヘテロ界面が形成される方向（図１における左右の方向）とドレイン電極２０とのなす角度（鋭角）を、図１に示されるように、電子走行層１１、電子供給層１２、キャップ層１３にそれぞれ対応させて、それぞれθ、φ、Ψとしている。θ、φ、Ψは、それぞれ０°＜θ≦９０°、０°＜φ＜９０、０°＜Ψ≦９０°の範囲である。すなわち、この構成により、このドレイン電極２０は、ヘテロ界面に沿った断面積が電子走行層１１側よりも電子供給層１２側で大きくなるテーパー形状とされている。ただし、ここでφ＜θ、φ≦Ψとなっている、すなわち、角度φがこれらの中では最も小さく設定され、ドレイン電極２０は特に電子供給層１２のところで大きくテーパー化されている。なお、図１（動作電流が流れる方向に沿った断面）において、厳密には、θは、ドレイン電極２０と２次元電子ガス層１４とが接する箇所におけるドレイン電極の側面の接平面とヘテロ界面とのなす角度である。φは、ドレイン電極２０と２次元電子ガス層１４とが接する箇所の上部でドレイン電極２０と電子供給層１２とが接する箇所におけるドレイン電極２０の接平面とヘテロ界面とのなす角度（鋭角）となる。同様に、Ψは、ドレイン電極２０と２次元電子ガス層１４とが接する箇所の上部でドレイン電極２０とキャップ層１３とが接する箇所におけるドレイン電極の側面の接平面とヘテロ界面とのなす角度である。

この構成のドレイン電極２０を用いることにより、このＨＥＭＴ素子における高耐圧化が図れる。この原理は、例えば、国際公開ＷＯ２００５／０８１３０４号に記載されているフィールドプレート型電極の場合と同様である。従来より、ゲート電極あるいはソース電極と同電位としたフィールドプレート電極を設けることにより、ドレイン電極とゲート電極間における電界集中を緩和し、耐圧を向上させる技術は知られている。これらの文献においては、ゲート電極をテーパー形状に広げたフィールドプレート型電極とすることによって、同様の効果を単一のゲート電極で得ている。ドレイン電極とゲート電極との間の電位差に対する耐圧を向上させるという目的の場合には、ゲート電極の代わりにドレイン電極をこうした形状としても有効である。このため、図１の構成においては、ドレイン電極２０の端部（左側：２次元電子ガス１４と接する側）をテーパー形状とすることにより、同様の効果を得ている。ただし、この場合には、特に電子供給層１２と接する箇所を大きくテーパー化する（φを小さくする）ことによってこの効果を得ている。このためには、φを０°＜φ≦６０°の範囲に設定することが特に好ましい。

一方、電子走行層１１におけるテーパー角θは、φよりも大きくする、すなわち、電子供給層１２と接する箇所よりも、電子走行層１１と接する箇所のテーパー化は小さくする。これにより、高耐圧化が図れると同時に、ドレイン電極２０の実質的面積増大を抑制し、微細化を図ることができる。

また、キャップ層１３に対するテーパー角Ψが小さな場合には、実質的にキャップ層１３が薄くなる領域が広くなるために、キャップ層１３を設けた目的である表面電荷の制御等の効果が損なわれる。従って、この角度Ψも、φ以上とすることが好ましい。

この形状を製造するに際しては、例えば、フォトリソグラフィを用いて形成したフォトレジストをマスクとしてキャップ層１３、電子供給層１２、電子走行層１１をドライエッチングしてリセス構造を形成する（エッチング工程）。その後、フォトレジストを除去した後に、スパッタリング、めっき等によってこのリセス構造内に電極材料（オーミック接合を形成する材料として例えばチタン（Ｔｉ）と金（Ａｕ）の積層構造）を充填する（電極形成工程）。この場合には、ドレイン電極２０の形状は、このドライエッチングによって掘り下げられたリセス構造の形状に等しくなる。また、各層によってテーパー角を異ならせることは、周知のように、ドライエッチング条件（ガス組成、ガス圧力、プラズマ生成条件等）を調整して異方性を制御することにより実現することが可能である。すなわち、図１に示されたドレイン電極２０、あるいはこのリセス構造の形状は、ドライエッチング条件やマスク材料等を制御することによって実現が可能である。

図１においては、ドレイン電極２０と２次元電子ガス層１４とが接する箇所の構造のみが記載されているが、この方法でリセス構造を形成した場合には、ドレイン電極２０と電子走行層１１、電子供給層１２、キャップ層１３とが接する箇所は全て同様の形状となる。なお、製造工程の単純化という観点からは、このＨＥＭＴ素子を製造するに際しては、ドレイン電極２０側のリセス構造を形成するエッチングと、ソース電極側のリセス構造を形成するエッチングとを同時に行うことが好ましい。この場合には、ソース電極の構造とドレイン電極の構造とを同一とすることが容易であるが、例えばソース電極側とドレイン電極側とでマスク材料やその厚さ等を異ならせることで、ソース電極の構造とドレイン電極の構造とを異ならせることも可能である。

ただし、ソース電極と対向する側のドレイン電極の側面のみを上記の形態としてもよい。この場合、この反対側におけるφ等を９０°に近い角度とすることにより、ドレイン電極の占める面積を小さくすることができ、素子の微細化には有利である。

また、このリセス構造の形状における上部、特にキャップ層１３と接する箇所の形状は、適宜設定が可能である。例えば、図２に示されるように、このリセス構造の開口を、キャップ層１３において広げた形状とすることもできる。ここでは、キャップ層１３と電子供給層１２との界面において、ドレイン電極２０のヘテロ界面の方向に沿った断面積が、キャップ層１３側で大きく、電子供給層１２側で小さくなるような段差を設けている。この場合、ドレイン電極２０の上部面積が大きくとれるため、ここから配線を取り出すことが容易であり、配線まで含めたドレイン電極抵抗を減少させることができる。

更に、前記の通り、キャップ層１３は、表面電荷の制御等の目的で設置されるが、ＨＥＭＴ素子の動作自身に与える影響は、電子走行層１１、電子供給層１２と比べて小さい。従って、キャップ層１３を設けない構成とすることもできる。あるいは、ｎ型ＧａＮの代わりに、半絶縁性ＧａＮや他の絶縁層をキャップ層１３として用いることもできるが、この場合におけるテーパー角Ψについても上記と同様である。

なお、前記の例では、電子走行層（第１の半導体層）としてＧａＮ、電子供給層（第２の半導体層）としてＡｌＧａＮを用いた場合につき記載したが、これらを一般化したＡｌ_ｘＭ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１、ここで、ＭはＩｎ、Ｂのうちの１種を少なくとも含む）で表される組成をもつ半導体層とした場合であっても、同様の効果を奏することは明らかである。キャップ層についても同様の半導体を用いることが可能である。

（第２の実施の形態）
第２の実施の形態は、上記の構造のドレイン電極を具備するＨＥＭＴ素子全体の構造である。図３は、このＨＥＭＴ素子５０における動作電流が流れる方向に沿った断面図である。このＨＥＭＴ素子５０における基板５１上に形成された電子走行層１１、電子供給層１２、キャップ層１３については、第１の実施の形態と同様であり、同様に２次元電子ガス層１４が形成されている。この２次元電子ガス層１４は、ソース電極５２とドレイン電極５３間に形成され、そのオンオフはゲート電極５４に印加された電圧によって制御される。

製造工程の単純化という観点から、ＨＥＭＴ素子に限らず、一般には電界効果トランジスタにおけるソース電極とドレイン電極は対称の形状とする場合が多い。これに対して、このＨＥＭＴ素子５０においては、ドレイン電極５３を、第１の実施の形態におけるドレイン電極２０と同様の形状、すなわち、ドレイン電極５３の電子供給層１２と接する箇所を大きくテーパー化した形状とする一方で、ソース電極５２の形状は、図５に示した従来のＨＥＭＴ素子と同様としている。具体的には、ソース電極５２において前記のドレイン電極２０におけるφと同様に定義された角度をφ’とすると、φ’＞φとしている。この構成は、ドレイン電極５３のリセス構造を形成するエッチングと、ソース電極５２のリセス構造を形成するエッチングとを別々に行い、各々を異なるエッチング条件で行うことにより実現が可能である。この場合、例えば各々で異なるエッチングマスクを用いて同時にエッチングすることも可能である。

この構成においては、テーパー形状とされたために実質的にサイズが大きくなったドレイン電極５３を用いることによって、ゲート電極５４とドレイン電極５３間の電界緩和によって高耐圧化が図れる。一方で、ＨＥＭＴ素子５０の動作時におけるソース電極５２とゲート電極５４間の電位差はゲート電極５４とドレイン電極５３間よりも小さく、この間での耐圧を改善する必要性は低い。このため、ソース電極５１を、微細化、集積化に有利なテーパー化の小さな形状としている。

従って、このＨＥＭＴ素子５０は、オン抵抗の低減、高耐圧化と共に、微細化にも適した構成をもつ。

（第３の実施の形態）
図４は、第３の実施の形態に係るＨＥＭＴ素子におけるドレイン電極７０付近の断面図である。このドレイン電極７０においては、Ψ＞φ＞θとすることにより、ドレイン電極７０の側面の接平面とヘテロ界面とのなす角θを小さくしている。これにより、特許文献１に記載の構造と同様の効果が得られる。すなわち、２次元電子ガス層１４とドレイン電極７０との接触面積を増大させることにより、これらの間の接触抵抗が低減する。更に、第１の実施の形態と同様に、フィールドプレートとしての効果も得られる。すなわち、オン抵抗の低減と高耐圧化とを両立することができる。ただし、フィールドプレートとしての効果を得るためには、第１の実施の形態と同様に、φを０°＜φ≦６０°の範囲に設定することが特に好ましい。

一方、Ψ＞φ＞θとすることにより、ドレイン電極７０のテーパー化による実質的面積増大を抑えることができる。すなわち、上記の効果を保ったまま微細化、集積化に有利な構造とすることができる。

なお、第１の実施の形態において、ドレイン電極７０のソース電極と対向する側の形状のみを図５の形状とすることもできる。また、リセス構造の開口を、キャップ層１３において広げた形状とするように段差を設けた構成とすることができることも同様である。また、第２の実施の形態と同様に、ＨＥＭＴ素子におけるドレイン電極のみをこの構造とし、ソース電極はテーパー化の小さな形状とすることにより、より微細化、集積化に有利な構造とすることもできる。

第１の実施の形態と第３の実施の形態においては、共にφを０°＜φ≦６０°の範囲に設定することが好ましいが、第１の実施の形態においては、φ＜θ、第３の実施の形態においてはφ＞θとしている点が異なる。これらの選択は、電子走行層１１中で２次元電子ガス層１４が形成されている状態に応じて行うことが可能である。

なお、上記の例においては、電子走行層（第１の半導体層）としてＧａＮ、電子供給層（第２の半導体層）としてＡｌＧａＮを用いたＨＥＭＴについて説明した。しかしながら、２次元電子ガスを用い、リセス構造の側面においてコンタクト（電気的接続）をとることが必要な半導体装置であれば、同様に本願発明が適用でき、同様の効果を奏することは明らかである。例えば、電子走行層としてＧａＡｓ、電子供給層としてＡｌＧａＡｓ等を用いたＨＥＭＴにおいても同様である。また、２次元電子ガスの代わりに２次元正孔ガス（他の２次元キャリアガス）を用いた場合でも同様である。

更に、ＨＥＭＴ素子に限らず、半導体層において形成されたリセス構造中に電極を具備する半導体装置であれば、本願発明が同様に適用できることは明らかである。例えば、ＭＥＳＦＥＴ（ＭＥｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等に対しても同様である。また、上記の場合にはこの半導体装置の動作における電気伝導層の電荷担体が電子である場合について記載したが、電荷担体が正孔である場合についても同様の効果を奏することは明らかである。

１１、９２ 電子走行層（第１の半導体層）
１２、９３ 電子供給層（第２の半導体層）
１３、９４ キャップ層
１４、９５ ２次元電子ガス層
２０、５３、７０、９７ ドレイン電極
５０、９０ ＨＥＭＴ素子
５１、９１ 基板
５２、９６ ソース電極
５４、９８ ゲート電極

Claims (10)

1. 動作時に電荷担体が流れる経路が存在する第１の半導体層上に当該第１の半導体層とは異なる材料からなる第２の半導体層が積層されたヘテロ構造と、前記第２の半導体層を貫通して前記電荷担体が流れる経路と接し前記ヘテロ構造のヘテロ界面に沿った断面積が前記第１の半導体層側よりも前記第２の半導体層側で大きなテーパー形状の電極と、を具備する半導体装置であって、
   前記電荷担体が流れる方向の断面において、
   前記電極と前記電荷担体が流れる経路とが接する箇所における前記電極の側面の接平面と前記ヘテロ界面とのなす鋭角をθとし、
   前記電極と前記電荷担体が流れる経路とが接する箇所の上部で前記電極が前記第２の半導体層と接する箇所における前記電極の側面の接平面と前記ヘテロ界面とのなす鋭角をφとした場合に、
   ０°＜φ≦６０°、かつφ≠θであることを特徴とする半導体装置。
2. 前記第２の半導体層上に、当該第２の半導体層とは異なる組成もしくは材料からなるキャップ層が形成され、前記電極は前記キャップ層を貫通し、
   前記電荷担体が流れる方向の断面において、
   前記電極と前記電荷担体が流れる経路とが接する箇所の上部で前記電極が前記キャップ層と接する箇所における前記電極の側面の接平面と前記ヘテロ界面とのなす鋭角をΨとした場合に、φ≦Ψであることを特徴とする請求項１に記載の半導体装置。
3. 前記キャップ層及び前記第２の半導体層と接する前記電極の側面において、
   前記キャップ層と前記第２の半導体層との界面で、前記電極の前記ヘテロ界面に沿った断面積が、前記第２の半導体層側よりも前記キャップ層側で大きくなるような段差が形成されていることを特徴とする請求項２に記載の半導体装置。
4. 前記第１及び第２の半導体層は化学式Ａｌ_ｘＭ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１、ここで、ＭはＩｎ、Ｂのうちの１種を少なくとも含む）で表される組成をもつことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
5. 前記電荷担体が流れる経路は前記第１の半導体層中に生じる２次元キャリアガスであることを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
6. 前記電極を２個具備し、当該２個の電極間で前記電荷担体が流れ、前記電荷担体が流れる経路上にゲート電極を具備することを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
7. 前記第２の半導体層を貫通し前記電荷担体が流れる経路と接して前記電極との間で電荷担体が流されて動作する他方の電極と、前記電荷担体が流れる経路上に形成されたゲート電極と、を具備し、
   当該他方の電極が前記第２の半導体層と接する箇所における前記他方の電極の側面の接平面と前記ヘテロ界面とのなす角をφ’とした場合に、φ’＞φであることを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
8. φ＜θであることを特徴とする請求項１から請求項７までのいずれか１項に記載の半導体装置。
9. φ＞θであることを特徴とする請求項１から請求項７までのいずれか１項に記載の半導体装置。
10. 請求項１から請求項９までのいずれか１項に記載の半導体装置の製造方法であって、
    前記第２の半導体層と、少なくとも前記電荷担体が流れる経路まで前記第１の半導体層を局所的にドライエッチングして、前記電極の形状に対応したリセス構造を形成するエッチング工程と、
    前記リセス構造中に電極材料を充填する電極形成工程と、
    を具備することを特徴とする半導体装置の製造方法。

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