KR101067124B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 저저항층 및 저저항층의 측면을 둘러싸며 저저항층에 비해 높은 비저항을 갖는 고저항층을 구비하는 하부층, 고저항층 상에 배치되는 소스 전극, 저저항층의 전면 상에 배치되는 게이트 구조물, 저저항층의 배면 상에 배치되는 드레인 구조물, 그리고 저저항층의 배면 상에서 드레인 구조물을 둘러싸는 베이스 기판을 포함한다.
반도체 소자, 트랜지스터, 2차원 전자 가스, 비저항, 2DEG, HEMT,
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 질화물계 반도체 전계 효과 트랜지스터 구조를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 갈륨(Ga), 알루미늄(Al) 및 인듐(In) 등의 Ⅲ족 원소와 질소(N)를 포함하는 Ⅲ-질화물계 반도체는 넓은 에너지 밴드 갭, 높은 전자 이동도 및 포화 전자 속도, 그리고 높은 열 화학적 안정성 등과 같은 특성을 가진다. 이러한 Ⅲ-질화물계 반도체를 기초로 하는 전계 효과 트랜지스터(Nitride-based Field Effect Transistor:N-FET)는 넓은 에너지 밴드 갭을 갖는 반도체 물질, 예컨대 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐갈륨 질화물(InGaN), 그리고 알루미늄인듐갈륨 질화물(AlINGaN) 등과 같은 물질을 기초로 제작된다.
일반적인 질화물계 전계 효과 트랜지스터는 소위 고 전자 이동도 트랜지스터(High Electron Mobility Transistor:이하, 'HEMT'라 함) 구조를 가진다. 예컨대, 상기 HMET 구조의 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 형성된 질화물계 반도체층, 그리고 상기 반도체층 상에 배치된 소스 전극 및 드레인 전극, 그리고 상기 소스 전극과 상기 드레인 전극 사이의 상기 반도체층 상에 배치된 게이트 전극을 구비한다. 이와 같은 반도체 소자는 상기 반도체층 내부에 전류의 이동 경로로 사용되는 2차원 전자 가스(2-Dimensional Electron Gas:2DEG)가 생성될 수 있다. 그러나, 상기와 같은 구조의 질화물계 전계 효과 트랜지스터는 게이트 전압이 0 또는 마이너스(-)일 때, 드레인 전극과 소스 전극 사이의 저항이 낮아 상기 전류 흐름이 발생되는 온(on) 상태가 되므로, 반도체 소자에 전류 및 전력 소모가 발생되어 소자의 고전압 및 고전류 동작 특성을 저하시킨다.
본 발명이 해결하고자 하는 과제는 고전압 및 고전류 동작이 가능한 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 누설 전류량을 감소시킨 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 소자 동작시 전류량을 증가시키는 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 소자는 저저항층 및 상기 저저항층의 측면을 둘러싸며 상기 저저항층에 비해 높은 비저항을 갖는 고저항층을 구비하는 하부층, 상기 고저항층의 전면 상에 배치되는 소스 전극, 상기 저저항층의 전면 상에 배치되는 게이트 구조물, 상기 저저항층의 배면 상에 배치되는 드레인 구조물, 그리고 상기 고저항층의 배면 상에서, 상기 드레인 구조물을 둘러싸는 베이스 기판을 포함한다.
본 발명의 실시예에 따르면, 상기 드레인 구조물은 상기 베이스 기판 내에 배치되는 플레이트부 및 상기 플레이트부로부터 상기 저저항층을 향해 연장되어 상기 저저항층의 배면에 접합되는 복수의 돌출부들을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 저저항층은 상하로 수직하는 기둥 형상을 갖는 필라들로 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 게이트 구조물은 상기 저저항층에 대향되 도록 정렬되어 배치된 게이트 전극 및 상기 게이트 전극으로부터 상기 소스 전극을 향해 연장되어, 상기 게이트 전극와 상기 소스 전극의 전계를 분산시키는 필드 플레이트를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 하부층 상에 배치되며, 상기 하부층에 비해 넓은 에너지 밴드 갭을 갖는 상부층을 더 포함하되, 상기 상부층은 상기 저저항층의 전면을 노출시키는 제1 리세스부를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 상부층과 상기 게이트 구조물 사이에 개재된 절연막을 더 포함하되, 상기 절연막은 상기 상부층과 상기 게이트 구조물 사이에서 상기 제1 리세스부를 컨포말하게 덮도록 형성될 수 있다.
본 발명에 따른 반도체 소자는 내부에 2차원 전자 가스(2-Dimensional Electron Gas:2DEG)를 생성하고, 중앙에 낮은 비저항을 갖는 저저항층을 구비하는 반도체층, 상기 반도체층 상에서 서로 이격된 부분들을 갖는 소스 전극, 상기 소스 전극의 이격 부분들 사이에서 상기 저저항층의 상부에 배치되는 게이트 구조물, 그리고 상기 저저항층의 하부에 배치되는 드레인 구조물을 포함하되, 상기 저저항층은 소자 동작시 상기 2차원 전자 가스로부터 제공받는 전류를 상기 드레인 구조물로 흐르게 하는 전류 경로로 사용될 수 있다.
본 발명의 실시예에 따르면, 상기 저저항층은 상하로 수직하는 방향으로 전류 흐름 방향을 제공할 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 예비 베이스 기판을 준비하는 단계, 상기 예비 베이스 기판 상에 저저항층 및 상기 저저항층에 비해 높은 비저항을 갖는 고저항층을 동시에 형성시키는 단계, 상기 고저항층 상에 소스 전극을 형성하는 단계, 상기 저저항층의 전면 상에 게이트 구조물을 형성하는 단계, 그리고 상기 저저항층의 배면 상에 드레인 구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 하부층 상에 상기 하부층에 비해 넓은 에너지 밴드 갭을 갖는 상부층을 형성하는 단계, 상기 상부층에 상기 저저항층을 노출시키는 제1 리세스부를 형성하는 단계, 그리고 상기 제1 리세스부를 덮는 콘포말(conformal)하게 덮는 절연막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 게이트 구조물을 형성하는 단계는, 상기 절연막이 형성된 결과물을 콘포말하게 덮는 금속막을 형성하는 단계, 그리고 상기 소스 전극이 형성될 영역의 상기 금속막을 제거하여, 상기 게이트 전극과 상기 소스 전극의 전계를 분산시키는 필드 플레이트를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 저저항층을 형성하는 단계는 상기 예비 베이스 기판 상에 절연 패턴을 형성하는 단계 및 상기 절연 패턴이 형성된 상기 예비 베이스 기판에 대해 에피택시얼 측방향 과성장(Epitaxial Lateral Over Growth:ELOG) 공정을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 절연 패턴을 형성하는 단계 이전에, 상기 예비 베이스 기판 상에 버퍼층을 형성하는 단계를 더 포함하고, 상기 절연 패턴을 형성하는 단계는 상기 버퍼층 상에 상기 버퍼층으로부터 돌출되는 복수의 절연성 돌기들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 드레인 구조물을 형성하는 단계는 상기 저저항층에 대향되는 상기 예비 베이스 기판의 영역에 상기 절연 패턴을 노출시키는 제2 리세스부를 형성하는 단계 및 상기 하부층에 상기 저저항층의 배면을 노출시키는 제3 리세스부를 형성하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 소자는 저저항층을 사이에 두고 서로 이격되어 배치되는 게이트 구조물 및 드레인 구조물, 그리고 저저항층을 둘러싸는 고저항층을 구비하여, 상하로 수직한 방향의 전류 흐름을 제공하는 구조를 가질 수 있다. 이에 따라, 본 발명은 낮은 비저항을 갖는 저저항층을 이용해 전류를 흐르도록 함으로써, 소자 동작시 전류량을 증가시킬 수 있다.
본 발명에 따른 반도체 소자는 상대적으로 높은 비저항을 갖는 고저항층을 저저항층이 형성된 이외의 상기 베이스 기판 영역 상에 구비하도록 함으로써, 소자 내 누설 전류를 감소시킬 수 있다.
본 발명에 따른 반도체 소자는 저저항층과 게이트 구조물 사이에 절연막을 형성함으로써, 상기 게이트 구조물에 전압이 인가되지 않는 경우, 소스 전극과 드레인 구조물에 전압을 인가하여도 전류의 흐름이 없는 노말리 오프(normally off) 상태가 될 수 있다. 이에 따라, 본 발명은 인헨스먼트 모드(Enhancement Mode) 동작을 할 수 있는 고 전자 이동도 트랜지스터(HEMT) 구조의 반도체 소자를 제공할 수 있다.
본 발명에 따른 반도체 소자는 게이트 구조물이 게이트 전극과 상기 소스 전극의 전계(field)를 분산시키는 필드 플레이트의 기능을 수행하도록 제공됨으로써, 고전압 동작이 가능한 반도체 소자를 제공할 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 상대적으로 낮은 비저항을 갖는 저저항층을 통해 전류를 흐르게 하고, 상기 저저항층 이외의 영역은 고저항층으로 제공하여, 고전압 및 고전류 동작이 가능한 반도체 소자를 제조할 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 게이트 구조물이 게이트 전극 및 소스 전극의 전계를 분산시키는 필드 플레이팅(field plating)의 기능을 수행하도록 하여, 고전압 동작이 가능한 반도체 소자를 제조할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭할 수 있다.
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또 는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 첨부한 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 도면이고, 도 2는 도 1에 도시된 반도체 소자의 동작시 전류 흐름을 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자(100)는 베이스 기판(112), 반도체층(130), 소스 구조물(150), 게이트 구조물(160), 그리고 드레인 구조물(170)을 포함할 수 있다.
상기 베이스 기판(112)은 고 전자 이동 트랜지스터(high electron mobility transistor:HEMT) 구조의 반도체 소자를 형성하기 위한 플레이트일 수 있다. 예컨대, 상기 베이스 기판(112)은 반도체 기판일 수 있다. 일 예로서, 상기 베이스 기판(112)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다.
상기 반도체층(130)은 상기 베이스 기판(112) 상에 배치될 수 있다. 일 예로서, 상기 반도체층(130)은 상기 베이스 기판(112)에 차례로 적층된 하부층(132) 및 상부층(136)을 포함할 수 있다. 상기 상부층(136)은 상기 하부층(132)에 비해 넓은 에너지 밴드 갭을 갖는 물질로 이루어질 수 있다. 이에 더하여, 상기 상부층(136)은 상기 하부층(132)에 비해 상이한 격자 상수를 갖는 물질로 이루어질 수 있다. 예컨대, 상기 하부층(132) 및 상기 상부층(136)은 Ⅲ-질화물계 물질을 포함하는 막일 수 있다. 보다 구체적으로 상기 하부층(132) 및 상기 상부층(136)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 그리고 인듐 알루미늄 갈륨 질화물(InAlGaN) 중에서 선택된 어느 하나로 형성될 수 있다. 일 예로서, 상기 하부층(132)은 갈륨 질화막이고, 상기 상부층(136)은 알루미늄 갈륨 질화막일 수 있다. 상기와 같은 구조의 반도체층(130)에는 상기 하부층(132)과 상기 상부층(136)의 경계면에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성될 수 있다. 상기 반도체 소자(100)의 동작시 전류의 흐름은 상기 2차원 전자 가스(2DEG)를 통해 이루어질 수 있다. 한편, 상기 베이스 기판(112)과 상기 하부층(132) 사이에는 버퍼층(114)이 더 구비될 수 있다. 상기 버퍼층(114)은 상기 베 이스 기판(112)과 상기 하부층(132) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위한 막일 수 있다.
상기 하부층(132)은 고저항층(133) 및 저저항층(134)을 포함할 수 있다. 상기 고저항층(133)은 상기 저저항층(134)은 높은 비저항(high resistivity)을 갖는 막이고, 상기 저저항층(134)은 고저항층(133)에 비해 낮은 비저항(low resistivity)을 갖는 막일 수 있다. 상기 고저항층(133)은 상기 저저항층(134)의 측면을 둘러싸도록 배치될 수 있다. 상기 저저항층(134)은 상기 하부층(132) 내에서 섬(island) 형상의 횡단면을 갖는 복수의 필라들로 이루어진 형상을 가질 수 있다. 상기 저저항층(134)은 상기 베이스 기판(112) 또는 상기 버퍼막(114)을 시드층(seed layer)으로 하는 소정의 성장 공정을 수행하여 형성된 것일 수 있다. 예컨대, 상기 저저항층(134)은 에피택시얼 측방향 과성장(Epitaxial Lateral Over Growth:ELOG) 공정을 수행하여 형성될 수 있으며, 이에 대한 상세한 설명은 후술한다.
상기 절연막(140)은 상기 반도체층(130)의 상부층(136) 상에 배치될 수 있다. 상기 절연막(140)은 상기 하부층(132)의 저저항층(134)에 접합되는 제1 부분(142)과 상기 상부층(134)에 접합되는 제2 부분(144)으로 이루어질 수 있다. 상기 절연막(140)의 제1 부분(142)이 상기 저저항층(134)에 직접 접합되기 위해, 상기 상부층(136)에는 상기 하부층(132)의 저저항층(134)을 노출시키는 제1 리세스부(136a)가 형성될 수 있다. 한편, 상기 절연막(140)은 실리콘 산화막(SiO), 실리콘 질화막(SiN), 그리고 실리콘 산화 질화막(SiON) 중 어느 하나일 수 있다.
상기 소스 구조물(150)은 상기 절연막(140)의 외측에서 상기 반도체층(130)에 접합하도록 배치될 수 있다. 상기 소스 구조물(150)은 상기 게이트 구조물(160)을 사이에 두고 서로 이격되어 배치되는 부분들을 가질 수 있다. 상기 소스 구조물(150)은 상기 반도체층(130)의 상부층(136)에 접합하여 오믹 컨택을 이룰 수 있으며, 이에 따라 상기 소스 구조물(150)은 소스 전극(source electrode)로 사용될 수 있다.
상기 게이트 구조물(160)은 상기 절연막(140) 상에 배치될 수 있다. 상기 게이트 구조물(160)은 상기 제1 리세스부(136a)에 의해 상기 절연막(140)의 함몰된 부분 내에 배치되는 게이트 전극(162) 및 상기 게이트 전극(162)으로부터 상기 소스 전극(150)을 향해 연장되어 형성된 필드 플레이트(Field Plate:164)로 이루어질 수 있다. 상기 게이트 구조물(160)은 상기 절연막(140)에 접합하여 쇼트키 컨택을 이룰 수 있으며, 이에 따라, 상기 게이트 구조물(160)은 게이트 전극(gate electrode)로 사용될 수 있다. 그리고, 상기 필드 플레이트(164)는 상기 게이트 구조물(160) 및 상기 소스 전극(150)의 전계를 분산시키는 필드 플레이팅(field plating)의 기능을 수행할 수 있다.
상기 드레인 구조물(170)은 상기 저저항층(134)의 배면(134b)에 접합하도록 배치될 수 있다. 일 예로서, 상기 드레인 구조물(170)은 플레이트부(172) 및 상기 플레이트부(172)로부터 돌출되는 복수의 돌출부들(174)을 포함할 수 있다. 상기 플레이트부(172)는 상기 베이스 기판(112)의 내부에 배치될 수 있다. 이를 위해, 상기 베이스 기판(112)에는 상기 하부층(132)을 노출시키는 제2 리세스부(112a)가 형 성되며, 상기 제2 리세스부(112a) 내에 상기 플레이트부(172)가 배치될 수 있다. 상기 돌출부들(174) 각각은 상기 플레이트부(172)로부터 상기 저저항층(134)을 향해 돌출된 필라(pillar) 형상을 가질 수 있다. 이에 따라, 상기 돌출부들(174) 각각은 섬(island) 형상의 횡단면을 가질 수 있다. 상기 돌출부들(174)은 상기 하부층(132) 내부에서 상기 저저항층(134)에 접합되도록 제공될 수 있으며, 이를 위해 상기 하부층(132)에는 제3 리세스부(132a)가 형성될 수 있다. 여기서, 상기 제3 리세스부(132a)는 상기 돌출부들(174)과 상응하는 형상을 가질 수 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자(100)는 저저항층(134)을 사이에 두고 서로 상하로 이격되어 배치되는 게이트 구조물(160) 및 드레인 구조물(170)을 갖는 구조를 가질 수 있다. 이에 따라, 상기 반도체 소자(100)의 동작시 게이트 구조물(160)에 전압이 가해지면, 2차원 전자 가스(2DEG)를 경유하는 전류가 상기 저저항층(134)으로 모아진 후 드레인 구조물(170)로 흐르게 되는 구조를 가질 수 있다. 이에 따라, 상기 반도체 소자(100)는 상대적으로 낮은 비저항을 갖는 저저항층(134)으로 전류를 제공한 후, 상기 저저항층(134)을 통해 상기 드레인 구조물(170)로 전류를 흐르게 하는 구조를 가질 수 있다. 이에 따라, 상기 반도체 소자(100)의 전류량을 증가시킴으로써, 본 발명은 고전류 동작이 가능한 반도체 소자를 구현할 수 있다.
상술한 바와 같이, 상기 반도체 소자(100)는 저저항층(134)의 전면(134a) 상에 배치된 게이트 구조물(160), 상기 저저항층(134)의 배면(134b) 상에 배치된 드레인 구조물(170), 그리고 저저항층(134)을 둘러싸는 고저항층(133)을 구비할 수 있다. 이러한 구조의 상기 반도체 소자(100)의 동작시 상기 2차원 전자 가스(2DEG)로부터 상기 저저항층(134)으로 전류가 흐른 후, 낮은 비저항의 저저항층(134)을 통해 수직 방향으로 드레인 구조물(170)로 전류가 집중되어 흐를 수 있다. 이에 따라, 상기 반도체 소자(100)는 상대적으로 높은 결정성을 갖는 저저항층(134)을 통해 상기 2차원 전자 가스(2DEG)로부터 드레인 구조물(170)로 전류를 흐르게 하여, 소자의 전류량을 증가시킴으로써, 반도체 소자의 고전류 동작이 가능할 수 있다. 이에 더하여, 상대적으로 높은 비저항을 갖는 고저항층(133)을 저저항층(134)이 형성된 이외의 상기 베이스 기판(112) 영역 상에 구비하도록 함으로써, 상기 반도체층(130)을 통해 전류가 누설되는 현상을 방지할 수 있다.
상기와 같은 구조의 반도체 소자(100)는 저저항층(134)과 게이트 구조물(160) 사이에 절연막(140)을 형성함으로써, 상기 게이트 구조물(160)에 전압이 인가되지 않는 경우, 소스 전극(160)과 드레인 구조물(170)에 전압을 인가하여도 전류의 흐름이 없는 노말리 오프(normally off) 상태가 될 수 있다. 이에 따라, 상기 반도체 소자(100)는 인헨스먼트 모드(Enhancement Mode) 동작을 할 수 있는 고 전자 이동도 트랜지스터(HEMT) 구조를 가질 수 있다.
또한, 상기 반도체 소자(100)는 게이트 전극(172) 및 상기 게이트 전극(172)으로부터 상기 소스 전극(150)을 향해 연장되어 형성된 필드 플레이트(164)를 구비하는 게이트 구조물(160)을 포함할 수 있다. 이에 따라, 상기 게이트 구조물(160)에 의해 상기 게이트 전극(160)과 상기 소스 전극(160)의 전계(field)를 분산시킬 수 있으므로, 상기 반도체 소자(100)는 고전압 동작이 가능할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 상세히 설명한다. 여기서, 앞서 설명한 반도체 소자에 대해 중복되는 내용들은 생략하거나 간소화된다.
도 3 내지 도 7은 본 발명의 반도체 소자를 제조하는 과정을 설명하기 위한 도면들이다. 도 3을 참조하면, 예비 베이스 기판(110)을 준비할 수 있다. 예컨대, 반도체 기판을 준비할 수 있다. 상기 예비 베이스 기판(110)으로는 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나가 사용될 수 있다.
상기 예비 베이스 기판(110) 상에 버퍼층(114)을 형성할 수 있다. 상기 버퍼층(114)은 후속 공정시 상기 예비 베이스 기판(110) 상에 형성되는 반도체층(도4의 130)과 상기 예비 베이스 기판(110)과의 격자 불일치에 따른 문제점을 해결하기 위한 것일 수 있다.
상기 버퍼층(114) 상에 절연 패턴(120)을 형성할 수 있다. 상기 절연 패턴(120)을 형성하는 단계는 상기 버퍼층(114) 상에 절연막을 콘포말(conformal)하게 형성하는 단계 및 제1 포토레지스트 패턴(PR1)을 사용하여 상기 절연막을 식각하는 제1 식각공정을 수행하는 단계를 포함할 수 있다. 상기 절연막으로는 실리콘 질화막(SiN) 및 실리콘 산화막(SiO) 중 어느 하나가 사용될 수 있다. 이에 따라, 상기 버퍼층(114) 상에는 실리콘 질화막(SiN) 또는 실리콘 산화막(SiO)으로 이루어지고, 상기 버퍼층(114)으로부터 돌출된 복수의 돌출부들로 이루어진 절연 패 턴(120)이 형성될 수 있다. 여기서, 상기 절연 패턴(120)은 드레인 구조물(도7의 170)의 돌출부들(도7의 174)의 형상을 정의할 수 있으므로, 상기 절연 패턴(120)의 형상은 상기 돌출부들(174)의 형상을 고려하여 조절될 수 있다.
도 4를 참조하면, 반도체층(130)을 형성할 수 있다. 예컨대, 상기 절연 패턴(120)이 형성된 예비 베이스 기판(110) 상에 하부층(132)을 형성할 수 있다. 일 예로서, 상기 하부층(132)은 에피택시얼 측방향 과성장(Epitaxial Lateral Over Growth:ELOG) 공정을 수행하여 형성될 수 있다. 상기 에피택시얼 측방향 과성장 공정은 상기 예비 베이스 기판(112) 또는 상기 버퍼층(114)을 시드층(seed layer)로 하여, 상기 버퍼층(114) 상에 상기 하부층(132)을 성장시키는 공정일 수 있다. 여기서, 상기 버퍼층(114) 상에서 성장되는 부분과 상기 절연패턴(120) 상에서 성장되는 부분은 결정성 및 결정방향이 상이할 수 있다. 예컨대, 상기 절연패턴(120) 상에 성장되는 부분은 상기 버퍼층(114) 상에 성장되는 부분에 비해 높은 결정성을 가질 수 있다. 또한, 상기 절연패턴(120) 상에서 성장되는 부분 대체로 수평한 결정 방향을 가지고, 상기 버퍼층(114) 상에서 성장되는 부분은 대체로 상하로 수직한 결정 방향을 가질 수 있다. 이러한 결정성이 높은 성장 영역은 상기 결정성이 낮은 성장 영역에 비해 낮은 비저항(low resistivity)을 가질 수 있다. 상대적으로 낮은 비저항을 갖는 하부층은 저저항층(134)으로 사용되고, 상대적으로 높은 비저항을 갖는 하부층 영역은 고정항층(133)으로 사용될 수 있다. 여기서, 상기 저저항층(134)은 소자의 동작시 전류가 흐르는 경로로 사용될 수 있다.
상기 하부층(132)이 형성된 결과물 상에 상부층(136)을 형성할 수 있다. 일 예로서, 상기 상부층(136)을 형성하는 단계는 상기 하부층(132)을 시드층으로 하는 에피택시얼 성장 공정을 수행하여, 상기 하부층(132)에 비해 넓은 에너지 밴드 갭을 갖는 반도체막을 형성하는 단계를 포함할 수 있다. 다른 예로서, 상기 상부층(136)을 형성하는 단계는 상기 하부층(132)이 형성된 결과물에 대해 에너지 밴드 갭을 갖는 반도체막을 화학적 또는 물리적 기상 증착 공정을 수행하여, 상기 하부층(132)에 비해 넓은 에너지 밴드 갭을 갖는 반도체막을 형성하는 단계를 포함할 수 있다. 그리고, 상기 상부층(136)에 상기 저저항층(134)을 노출시키는 제1 리세스부(136a)를 형성할 수 있다. 예컨대, 반도체막 상에 제2 포토레지스트 패턴(PR2)을 식각 마스크로 하는 식각 공정을 수행하여, 상기 반도체막에 상기 저저항층(134)의 전면(134a)을 노출시키는 트렌치를 형성할 수 있다. 이에 따라, 상기 하부층(132) 상에는 상기 저저항층(134)을 노출시키는 제1 리세스부(136a)를 갖는 상부층(136)이 형성될 수 있다.
한편, 상기 하부층(132)은 갈륨질화물(GaN)로 이루어진 막이고, 상기 상부층(136)은 알루미늄 갈륨 질화물(AlGaN)로 이루어진 막일 수 있다. 이에 따라, 상기 하부층(132)과 상기 상부층(136)의 경계면에는 2차원 전자 가스(2DEG)가 형성될 수 있으며, 상기 2차원 전자 가스(2DEG)를 통해 전류가 흐를 수 있다. 또한, 상기 하부층(132)은 높은 결정성의 갈륨질화물로 이루어진 저저항층(134) 및 상대적으로 낮은 결정성의 갈륨질화물로 이루어진 고정항층(133)으로 이루어질 수 있다.
도 6을 참조하면, 절연막(140)을 형성할 수 있다. 예컨대, 상기 절연막(140)을 형성하는 단계는 상부층(136)이 형성된 결과물 상에 소정의 유전막을 컨포말하 게 형성하는 단계 및 고저항층(133) 상의 상기 유전막 부분을 제거하는 단계를 포함할 수 있다. 이에 따라, 상기 절연막(140)은 상기 상부층(136)의 제1 리세스부(136a)를 통해 노출된 저저항층(134)에 접합되는 제1 부분(142)과 상기 상부층(136)에 접합되는 제2 부분(144)으로 이루어질 수 있다.
상기 소스 전극(150)을 형성할 수 있다. 상기 소스 전극(150)은 상기 고저항층(133)의 상부에서 반도체층(130)의 상부층(136)에 직접 접합되도록 형성될 수 있다. 이에 따라, 상기 소스 전극(150)은 상기 저저항층(134)을 기준으로 일측에 배치되는 제1 전극부(152)과 타측에 배치되는 제2 전극부(154)을 구비할 수 있다. 여기서, 상기 제1 및 제2 전극부들(152, 154)은 서로 전기적으로 연결되어, 하나의 소스 전극(150)으로 동작할 수 있다.
도 6을 참조하면, 절연막(140) 상에 게이트 구조물(160)을 형성할 수 있다. 상기 게이트 구조물(160)을 형성하는 단계는 상기 절연막(140)이 형성된 결과물을 컨포말하게 덮는 금속막을 형성하는 단계 및 상기 절연막(140) 상의 중앙 영역을 제외한 나머지 영역의 금속막을 제거하는 단계를 포함할 수 있다. 이에 따라, 상기 게이트 구조물(160)은 상부층(136)의 제1 리세스부(136a)에 의해 함몰된 상기 절연막(140) 상에 배치되는 게이트 전극(162) 및 상기 게이트 전극(162)으로부터 상기 소스 전극(150)을 향해 연장되어 형성된 필드 플레이트(164)가 형성될 수 있다.
도 7을 참조하면, 베이스 기판(112)을 형성할 수 있다. 예컨대, 예비 베이스 기판(도7의 110)에 대해 소정의 포토레지스트 식각 공정을 수행하여, 반도체층(130)의 저저항층(134)의 배면(134b)을 노출시키는 트렌치를 형성할 수 있다. 이 에 따라, 상기 베이스 기판(112)에는 상기 저저항층(134)에 대향되는 영역에 형성된 제2 리세스부(112a)가 형성되고, 상기 반도체층(130)의 하부층(132)에는 상기 저저항층(134)의 배면(134b)을 노출시키는 필라 형상을 갖는 복수의 제3 리세스부(132a)가 형성될 수 있다. 상기 식각 공정을 통해 상기 절연 패턴(120) 및 상기 절연 패턴(120)과 대응되는 영역의 버퍼층(114) 부분은 제거될 수 있다.
그리고, 상기 제2 리세스부(112a) 및 상기 제3 리세스부(132a)를 덮는 드레인 구조물(170)을 형성할 수 있다. 상기 드레인 구조물(170)을 형성하는 단계는 상기 제2 리세스부(112a) 및 상기 제3 리세스부(132a)를 매립하는 금속막을 형성하는 것을 포함할 수 있다. 이에 따라, 상기 제2 리세스부(112a) 내에서 플레이트 형상으로 제공되는 플레이트부(172)와 상기 플레이트부(172)로부터 상기 저저항층(134)을 향해 돌출된 복수의 돌기들(174)로 이루어진 드레인 구조물(170)이 형성될 수 있다. 상기와 같은 구조의 드레인 구조물(170)은 상기 돌기들(174)이 상기 저저항층(134)에 오믹 컨택함으로써, 드레인 전극으로 사용될 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는 데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 단계으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 도면이다.
도 2는 도 1에 도시된 반도체 소자의 동작시 전류 흐름을 설명하기 위한 도면이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 과정을 설명하기 위한 도면들이다.
*도면의 주요 부분에 대한 부호 설명*
100 : 반도체 소자
112 : 베이스 기판
130 : 반도체층
132 : 하부층
133 : 고저항층
134 : 저저항층
136 : 상부층
140 : 절연막
152 : 소스 전극
160 : 게이트 구조물
170 : 드레인 구조물
Claims (14)
- 저저항층 및 상기 저저항층의 측면을 둘러싸며 상기 저저항층에 비해 높은 비저항을 갖는 고저항층을 구비하는 하부층;상기 고저항층의 전면 상에 배치되는 소스 전극;상기 저저항층의 전면 상에 배치되는 게이트 구조물;상기 저저항층의 배면 상에 배치되는 드레인 구조물; 및상기 고저항층의 배면 상에서, 상기 드레인 구조물을 둘러싸는 베이스 기판을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 드레인 구조물은:상기 베이스 기판 내에 배치되는 플레이트부; 및상기 플레이트부로부터 상기 저저항층을 향해 연장되어 상기 저저항층의 배면에 접합되는 복수의 돌출부들을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 저저항층은 상하로 수직하는 기둥 형상을 갖는 필라들로 이루어진 반도체 소자.
- 제 1 항에 있어서,상기 게이트 구조물은:상기 저저항층에 대향되도록 정렬되어 배치된 게이트 전극; 및상기 게이트 전극으로부터 상기 소스 전극을 향해 연장되어, 상기 게이트 전극와 상기 소스 전극의 전계를 분산시키는 필드 플레이트를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 하부층 상에 배치되며, 상기 하부층에 비해 넓은 에너지 밴드 갭을 갖는 상부층을 더 포함하되,상기 상부층은 상기 저저항층의 전면을 노출시키는 제1 리세스부를 갖는 반도체 소자.
- 제 5 항에 있어서,상기 상부층과 상기 게이트 구조물 사이에 개재된 절연막을 더 포함하되,상기 절연막은 상기 상부층과 상기 게이트 구조물 사이에서 상기 제1 리세스부를 컨포말하게 덮도록 형성되는 반도체 소자.
- 내부에 2차원 전자 가스(2-Dimensional Electron Gas:2DEG)를 생성하고, 중앙에 낮은 비저항을 갖는 저저항층을 구비하는 반도체층;상기 반도체층 상에서 서로 이격된 부분들을 갖는 소스 전극;상기 소스 전극의 이격 부분들 사이에서 상기 저저항층의 상부에 배치되는 게이트 구조물; 및상기 저저항층의 하부에 배치되는 드레인 구조물을 포함하되,상기 저저항층은 소자 동작시 상기 2차원 전자 가스로부터 제공받는 전류를 상기 드레인 구조물로 흐르게 하는 전류 경로로 사용되는 반도체 소자.
- 제 7 항에 있어서,상기 저저항층은 상하로 수직하는 방향으로 전류 흐름 방향을 제공하는 반도체 소자.
- 예비 베이스 기판을 준비하는 단계;상기 예비 베이스 기판 상에 저저항층 및 상기 저저항층에 비해 높은 비저항을 갖는 고저항층을 포함하는 하부층을 형성시키는 단계;상기 고저항층 상에 소스 전극을 형성하는 단계;상기 저저항층의 전면 상에 게이트 구조물을 형성하는 단계; 및상기 저저항층의 배면 상에 드레인 구조물을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 하부층 상에 상기 하부층에 비해 넓은 에너지 밴드 갭을 갖는 상부층을 형성하는 단계;상기 상부층에 상기 저저항층을 노출시키는 제1 리세스부를 형성하는 단계; 및상기 제1 리세스부를 덮는 콘포말(conformal)하게 덮는 절연막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제 10 항에 있어서,상기 게이트 구조물을 형성하는 단계는:상기 절연막이 형성된 결과물을 콘포말하게 덮는 금속막을 형성하는 단계; 및상기 소스 전극이 형성될 영역의 상기 금속막을 제거하여, 상기 게이트 전극과 상기 소스 전극의 전계를 분산시키는 필드 플레이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 저저항층을 형성하는 단계는:상기 예비 베이스 기판 상에 절연 패턴을 형성하는 단계; 및상기 절연 패턴이 형성된 상기 예비 베이스 기판에 대해, 에피택시얼 측방향 과성장(Epitaxial Lateral Over Growth:ELOG) 공정을 수행하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 12 항에 있어서,상기 절연 패턴을 형성하는 단계 이전에, 상기 예비 베이스 기판 상에 버퍼층을 형성하는 단계를 더 포함하고,상기 절연 패턴을 형성하는 단계는 상기 버퍼층 상에 상기 버퍼층으로부터 돌출되는 복수의 절연성 돌기들을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제 12 항에 있어서,상기 드레인 구조물을 형성하는 단계는:상기 저저항층에 대향되는 상기 예비 베이스 기판의 영역에 상기 절연 패턴을 노출시키는 제2 리세스부를 형성하는 단계; 및상기 하부층에 상기 저저항층의 배면을 노출시키는 제3 리세스부를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
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