KR20140141126A - 전계 완화부를 구비하는 질화물계 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
일 실시예에 따르는 질화물계 트랜지스터는 제1 에너지 밴드갭을 가지는 제1 반도체 물질을 포함하는 제1 질화물계 반도체층, 상기 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 가지는 제2 반도체 물질을 포함하며 상기 제1 질화물계 반도체층 상에 배치되는 제2 질화물계 반도체층, 상기 제2 질화물계 반도체층에 위치하는 리세스 패턴을 구비하는 전계 완화부, 및 상기 전계 완화부를 사이에 두고 일단에 배치되는 소스 전극 및 게이트 전극과 다른 일단에 배치되는 드레인 전극을 포함한다.
Description
본 개시(disclosure)는 대체로(generally) 질화물계 트랜지스터에 관한 것으로, 보다 상세하게는, 전계 완화부를 구비하는 질화물계 트랜지스터 및 이의 제조 방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 종래의 실리콘 기반 트랜지스터 또는 갈륨비소계 트랜지스터는 재료 자체 한계로 인해 업계의 요청에 부응할 만큼 고내압 특성을 가질 수 없다. 이에 반해, 최근에 등장한 질화갈륨계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성에 의해 고전압 환경에 적합한 장점이 있어 업계의 주목을 받고 있다. 특히, 이종접합 구조를 이용하는 HEMT(High Electron Mobility Transistor) 또는 HFET(Heterostructure FET)와 같은 질화물계 트랜지스터의 경우, 이종 물질간 계면에 발생하는 2DEG(2차원 전자가스, two-dimensional electron gas)를 이용하여 전류가 흐르게 되므로 전자의 이동도(mobility)가 높아 고속 신호 전송에 적합한 장점이 있다.
도 1은 종래의 질화물계 트랜지스터의 일 예를 개략적으로 도시하는 단면도이다. 도면을 참조하면, 질화물계 트랜지스터(100)는 언도프(undoped) GaN 반도체층(110), AlGaN 반도체층(120), 소스 전극(130), 드레인 전극(140) 및 게이트 전극(150)을 구비할 수 있다. 상기 2DEG의 채널(125)은 언도프 GaN 반도체층(110) 및 AlGaN 반도체층(120)의 경계면 부근에 형성되며, 게이트 전극(150)은 채널(125)을 통해 이동하는 전류 흐름을 제어할 수 있다.
그런데, 종래의 질화물계 반도체소자(100)는 소자 동작 시에 게이트 전극(150)의 단부(Edge)에 전계(Electric Field)가 집중됨으로써 발생하는 항복 현상이 보고되고 있다. 이때, 항복 전압은 게이트(Gate)와 드레인(Drain) 사이의 거리에 비례하여 결정되며, 따라서, 항복 전압을 높이기 위해서는 게이트와 드레인 사이의 거리(Lgd)를 일정 거리 이상을 유지할 필요가 있다. 이로 인해, 칩 사이즈(Chip Size)를 감소시키는데 어려움이 있을 수 있다.
최근에는, 게이트 전극(150)의 단부에 전계가 집중되는 것을 방지하기 위해 필드 플레이트를 도입하는 기술이 제안되고 있다. 일 예로서, 미국등록특허 8154079에서는 게이트 전극 상부에 상기 게이트 전극과 절연되는 필드 플레이트 전극을 형성하고 상기 필드 플레이트과 소스 전극을 저항 접속시킴으로써, 전계 집중을 완화시키는 기술이 개시되고 있다.
본 개시의 실시예는 게이트 전극과 드레인 전극 사이의 전계 집중을 완화하는 전계 완화부를 구비하는 질화물계 트랜지스터를 제공한다.
본 개시의 실시예는 상기 전계 완화부를 구비하는 질화물계 트랜지스터의 제조 방법을 제공한다.
일 측면에 따르는 질화물계 트랜지스터가 개시된다. 상기 질화물계 트랜지스터는 제1 에너지 밴드갭을 가지는 제1 반도체 물질을 포함하는 제1 질화물계 반도체층을 포함한다. 상기 질화물계 트랜지스터는 상기 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 가지는 제2 반도체 물질을 포함하며, 상기 제1 질화물계 반도체층 상에 배치되는 제2 질화물계 반도체층을 포함한다. 상기 질화물계 트랜지스터는 상기 제2 질화물계 반도체층에 위치하는 리세스 패턴을 구비하는 전계 완화부을 포함한다. 상기 질화물계 트랜지스터는 상기 전계 완화부를 사이에 두고, 일단에 배치되는 소스 전극 및 게이트 전극과 다른 일단에 배치되는 드레인 전극을 포함한다.
다른 측면에 따르는 질화물계 트랜지스터가 개시된다. 상기 질화물계 트랜지스터는 채널층, 장벽층 및 전계 완화부를 구비한다. 상기 장벽층은 상기 채널층 상에 배치되고 상기 채널층의 반도체 물질과 다른 에너지 밴드갭을 가지는 반도체 물질을 포함한다. 상기 전계 완화부는 서로 다른 두께를 가지도록 상기 장벽층이 선택적으로 제거된 리세스 패턴을 구비한다.
일 실시 예에 있어서, 상기 질화물계 트랜지스터는 상기 전계 완화부를 사이에 두고, 일단에 배치되는 소스 전극 및 게이트 전극과 다른 일단에 배치되는 드레인 전극을 더 포함할 수 있다.
또다른 측면에 따르는 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 질화물계 트랜지스터의 제조 방법에 있어서, 기판 상에 제1 에너지 밴드갭을 가지는 제1 반도체 물질을 포함하는 제1 질화물계 반도체층을 형성한다. 상기 제1 질화물계 반도체층 상에 상기 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 가지는 제1 반도체 물질을 포함하는 제2 질화물계 반도체층을 형성한다. 상기 제2 질화물계 반도체층을 선택적으로 식각하여 리세스 패턴을 구비하는 전계 완화부를 형성한다. 상기 제2 질화물계 반도체층 상에 게이트 전극을 형성한다. 상기 제2 질화물계 반도체층 상에 소스 전극 및 드레인 전극을 서로 이격하여 형성한다.
또다른 측면에 따르는 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 질화물계 트랜지스터의 제조 방법에 있어서, 기판 상에 제1 에너지 밴드갭을 가지는 제1 반도체 물질을 포함하는 제1 질화물계 반도체층을 형성한다. 상기 제1 질화물계 반도체층 상에 상기 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 가지는 제2 반도체 물질을 포함하는 제2 질화물계 시드층을 형성한다. 상기 제2 질화물계 시드층 상에 콘택 패턴을 구비하는 마스크 패턴층을 형성한다. 상기 마스크 패턴층 사이의 상기 제2 질화물계 시드층으로부터 제2 질화물계 반도체층을 성장시킨다. 상기 마스크층을 제거하여 상기 제2 질화물계 반도체층에 리세스 패턴을 구비하는 전계 완화부를 형성한다. 상기 제2 질화물계 반도체층 상에 게이트 전극을 형성한다. 상기 제2 질화물계 반도체층 상에 소스 전극 및 드레인 전극을 서로 이격하여 형성한다.
일 실시 예에 따르면, 질화물계 트랜지스터는 제1 질화물계 반도체와 접하는 제2 질화물계 반도체층에 리세스 패턴을 구비하는 전계 완화부를 구비한다. 상기 전계 완화부는 하부의 제1 질화물계 반도체층의 필드 분포에 영향을 줌으로써, 게이트 전극과 드레인 전극 사이에 전압이 인가될 때, 게이트 전극의 에지 영역에 필드가 집중되는 것을 완화시킬 수 있다. 이에 따라, 종래에 비해 높은 항복 전압 특성을 구비하는 질화물계 트랜지스터를 제공할 수 있다.
도 1은 종래의 질화물계 트랜지스터의 일 예를 개략적으로 도시하는 단면도이다.
도 2는 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 3은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터에서 게이트 전극과 드레인 사이에 형성되는 전계를 종래의 질화물계 트랜지스터에서 형성되는 전계와 비교 설명하는 모식도이다.
도 4는 본 개시의 일 실시 예 및 비교예에 따르는 질화물계 트랜지스터의 전계 분포를 개략적으로 내타내는 모식도이다.
도 5는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 7은 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 8은 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 9 내지 도 11은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 설명하는 단면도이다.
도 12 내지 도 16은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 3은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터에서 게이트 전극과 드레인 사이에 형성되는 전계를 종래의 질화물계 트랜지스터에서 형성되는 전계와 비교 설명하는 모식도이다.
도 4는 본 개시의 일 실시 예 및 비교예에 따르는 질화물계 트랜지스터의 전계 분포를 개략적으로 내타내는 모식도이다.
도 5는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 7은 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 8은 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 9 내지 도 11은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 설명하는 단면도이다.
도 12 내지 도 16은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 2는 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 질화물계 트랜지스터(200)은 제1 질화물계 반도체층(210), 제2 질화물계 반도체층(220), 제2 질화물계 반도체층(220)에 위치하는 전계 완화부(230)를 포함한다. 또한, 질화물계 트랜지스터(200)는 전계 완화부(230)을 사이에 두고, 일단에 배치되는 게이트 전극(240)과 소스 전극(250)을 구비하고, 다른 일단에 배치되는 드레인 전극(260)을 포함한다.
제1 질화물계 반도체층(210)은 제1 에너지 밴드갭을 가지는 제1 반도체 물질을 포함할 수 있다. 일 예로서, 제1 질화물계 반도체층(210)은 언도프 GaN또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체 물질을 포함할 수 있다. 또한, 제1 질화물계 반도체층(210)은 일 예로서, n형 또는 p형으로 도핑되거나, 미도핑된 질화물계 반도체 물질을 포함할 수 있다.
제2 질화물계 반도체층(220)은 제1 질화물계 반도체층(210) 상에 적층될 수 있다. 제2 질화물계 반도체층(220)은 상기 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 가지는 제2 반도체 물질을 포함할 수 있다. 일 예로서, 제2 질화물계 반도체층(220)은 언도프 GaN또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체 물질을 포함할 수 있다. 또한, 제2 질화물계 반도체층(220)은 일 예로서, n형 또는 p형으로 도핑되거나, 미도핑된 질화물계 반도체 물질을 포함할 수 있다.
상기 제1 반도체 물질과 상기 제2 반도체 물질이 서로 다른 에너지 밴드갭을 구비함으로써, 제1 질화물계 반도체층(210)과 제2 질화물계 반도체층(220)의 경계면 부근에는 전자 밀도를 가지는 2DEG 채널이 형성될 수 있다. 2DEG 채널은 질화물계 트랜지스터의 신호 전달 통로로 기능할 수 있다.
일 실시 예에 있어서, 제1 에너지 밴드갭은 상기 제2 에너지 밴드갭보다 작을 수 있다. 이 경우, 제1 질화물계 반도체층(210)과 제2 질화물계 반도체층(220)의 계면 부근의 제1 질화물계 반도체층(210) 내부 영역에 2DEG 채널이 형성될 수 있다. 구체적인 일 예로서, 제1 질화물계 반도체층(210)은 언도프 GaN을 포함하고, 제2 질화물계 반도체층(220)은 AlGaN을 포함할 수 있다. 이와 같이, 본 실시 예에서, 제1 질화물계 반도체층(210)은 2DEG에 의한 전도가 이루어지는 채널층으로 기능하며, 제2 질화물계 반도체층(220)은 제1 질화물계 반도체층(210)과 협력하여 계면 부근의 포텐셜 웰 내에 상기 2DEG를 가두는 기능을 수행하는 장벽층으로 기능할 수 있다. 이하에서는 상기 제1 에너지 밴드갭이 상기 제2 에너지 밴드갭보다 작은 실시 예에 대하여 설명하기로 하나, 반드시 이에 한정되지 않는다. 즉, 몇몇 다른 실시예들에서는, 제1 에너지 밴드갭이 상기 제2 에너지 밴드갭보다 클 수도 있다. 이 경우, 제1 질화물계 반도체층(210)과 제2 질화물계 반도체층(220)의 계면 부근의 제2 질화물계 반도체층(220) 내부 영역에 2DEG 채널이 형성될 수 있다.
전계 완화부(230)은 제2 질화물계 반도체층(220)에 형성된 리세스 패턴을 구비할 수 있다. 상기 리세스 패턴은 게이트 전극(240)과 드레인 전극(260) 사이에 배치되는 적어도 하나 이상의 트렌치(232)를 포함할 수 있다. 도면에서는 4개의 트렌치(232)를 예시하고 있으나, 반드시 이에 한정되는 것은 아니고, 하나 이상의 다양한 개수의 트렌치(232)가 배치될 수 있다. 트렌치(232) 내부의 폭은 복수의 트렌치들 간에 서로 같거나 다를 수 있다. 트렌치(232) 사이의 간격은 복수의 트렌치들 간에 서로 같거나 다를 수 있다.
도시된 바와 같이, 트렌치(232)는 제2 질화물계 반도체층(220)의 표면으로부터 깊이 방향을 따라 형성될 수 있다. 트렌치(232)의 바닥면은 제2 질화물계 반도체층(220)의 내부에 위치할 수 있다. 일 실시 예에 있어서, 트렌치(232)의 측벽부는 상기 바닥면에 대하여 수직을 이루도록 형성될 수 있다. 다른 실시 예에 있어서, 트렌치(232)의 측벽부는 상기 바닥면에 대하여 소정의 각도로 경사를 가지도록 형성될 수 있다.
도면을 다시 참고하면, 게이트 전극(240)이 제2 질화물계 반도체층(220) 상에 배치될 수 있다. 도시된 바와 같이, 게이트 전극(240)은 제2 질화물계 반도체(220)이 리세스되어 형성된 트렌치 내부에 배치될 수 있다. 상기 트렌치의 깊이는 트렌치(232)와 같을 수 있다. 이 경우, 상기 트렌치는 트렌치(232)와 동시에 형성될 수 있다. 다르게는 상기 트렌치의 깊이는 트렌치(232)의 깊이와 다를 수 있다. 상기 트렌치의 측벽은 상기 트렌치의 바닥면과 수직이거나 또는 소정의 각도로 경사를 가질 수 있다.
일 실시 예에 따르면, 게이트 전극(240)이 상기 트렌치 내부에 배치되는 경우, 게이트 전극(240)의 하부 영역에 위치하는 제2 질화물계 반도체층(220)의 두께가 감소됨으로써, 제1 질화물계 반도체층(210) 내부에 2DEG 채널이 생성되지 않을 수 있다. 즉, 제1 질화물계 반도체층(210)에 대하여 압전 분극을 발생시키는 제2 질화물계 반도체층(220)의 두께가 감소됨에 따라, 2DEG 채널의 농도가 감소되기 때문이다. 이에 따라, 대기(stand by) 상태에서 턴오프 상태를 유지하는 질화물계 트랜지스터에서, 게이트 전극(240)에 턴온 전압이 인가됨으로써 게이트 전극(240) 하부 영역에 고전류가 흐를 수 있도록 제어할 수 있다.
도시되지는 않았지만, 다른 실시 예에 따르면, 게이트 전극(240)은 상기 트렌치가 형성되지 않은 상태로 제2 질화물계 반도체층(220) 상에 형성될 수 있다. 이 경우, 게이트 전극(240)은 소스 전극(250) 또는 드레인 전극(260)과 동일 평면 상에 배치될 수 있다. 마찬가지로, 질화물계 트랜지스터(200)의 턴온 동작은 게이트 전압(240)에 인가되는 전압에 의해 제어될 수 있다.
게이트 전극(240)은 제2 질화물계 반도체층(220)과 쇼트키(schottky) 접합을 이루는 물질을 포함할 수 있다. 일 예로서, 게이트 전극(240)은 붕소(B), 비소(As), 인(P), 마그네슘(Mg) 또는 이들의 조합을 포함하는 도펀트가 도핑된 P-형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(240)은 니켈(Ni), 금(Au)등의 금속을 포함할 수 있다.
소스 전극(250) 및 드레인 전극(260)은 게이트 전극(240)을 사이에 두고 서로 이격하여 배치될 수 있다. 전계 완화부(230)를 사이에 두고, 일단에 소스 전극(250) 및 게이트 전극(240)이 배치될 수 있고, 다른 일단에 드레인 전극(260)이 배치될 수 있다. 소스 전극(250) 및 드레인 전극(260)은 제2 질화물계 반도체층(220)과 오믹 접합(ohmic contact)하거나, 비아(미도시)를 통해 제1 질화물계 반도체층(210)과 오믹 접합할 수 있는 물질을 포함할 수 있다. 일 예로서, 소스 전극(250) 및 드레인 전극(260)은 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다.
도면을 다시 참조하면, 패시베이션층(270)이 전계 완화부(230) 상에 배치될 수 있다. 패시베이션층(270)은 리세스 패턴(232)을 채우도록 배치될 수 있다. 패시베이션층(270)은 소스 전극(250), 게이트 전극(240) 및 드레인 전극(260)을 선택적으로 노출시키는 절연층으로 형성될 수 있다. 패시베이션층(270)은 트랜지스터 구조물을 보호하는 기능 또는 제2 질화물 반도체층(220)의 표면을 따라 형성되는 표면 전계를 감소시키는 기능을 수행할 수 있다. 패시베이션층(270)은 일 예로서, 알루미나, 질화알루미늄, 실리콘산화물, 실리콘질화물 등을 포함할 수 있다.
도 3은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터에서 게이트 전극과 드레인 사이에 형성되는 전계를 종래의 질화물계 트랜지스터에서 형성되는 전계와 비교 설명하는 모식도이다. 도 4는 본 개시의 일 실시 예 및 종래의 질화물계 트랜지스터의 전계 분포를 개략적으로 내타내는 모식도이다. 종래의 질화물계 트랜지스터는 도 1에 개시된 질화물계 트랜지스터를 의미한다. 본 개시의 일 실시 예에 따르, 질화물계 트랜지스터는 제2 질화물계 반도체층(220)에 리세스 패턴을 구비하는 전계 완화부(230)를 포함한다. 본 실시 예에서, 전계 완화부(230)의 리세스 패턴은 게이트 전극(240)으로부터 드레인 전극(260) 사이에서 제2 질화물계 반도체층(220)이 서로 다른 두께를 가지도록 할 수 있다. 이에 의해, 전계 완화부(230)은 제1 질화물계 반도체층(210) 내부 방향으로 국부적인 전계를 형성시킬 수 있다.
반드시 특정한 이론에 한정되어 설명되는 것은 아니지만, 전계 완화부(230)의 리세스 패턴에 의해 제2 질화물계 반도체층(220)의 두께가 변화하게 되면, 제1 질화물계 반도체층(210)과 제2 질화물계 반도체층(220) 사이에서 형성되는 압전분극(piezoelectric polarization), 또는 제1 질화물계 반도체층(210)과 제2 질화물계 반도체층(220) 자체의 자발분극(spontaneous polarization)에 국부적으로 변화가 생길 수 있다. 이로 인해, 제1 질화물계 반도체층(210) 내부의 2DEG의 밀도가 변화할 수 있다. 일 예로서, 발명자는 제2 질화물계 반도체층(220)의 두께가 얇은 영역에서는 제1 질화물 반도체층(210) 내부 영역에 형성되는 2DEG의 밀도가 낮아질 수 있고, 오히려 계면 공핍(depletion) 영역의 확장에 의해 제1 질화물계 반도체층(210) 내부로 전계가 생성될 수 있다고 판단한다. 이와 같이, 상기 국부적으로 생성된 전계는 소자 동작시에 게이트 전극(240)과 드레인 전극(260) 사이에 형성되는 전계와 상호 작용할 수 있다. 일 예로서, 상기 국부적으로 생성된 전계가 게이트 전극(240)과 드레인 전극(260) 사이의 전계 분포를 게이트 전극(240)으로부터 상대적으로 멀어지도록 형성함으로써, 게이트 전극(240)의 에지 영역에서 전계가 집중되는 현상을 완화시킬 수 있다. 도 3은 이와 같이, 소자 동작시에 형성되는 전계 분포를 비교한 모식도로서, 종래의 B 라인인 전계 분포가 본 개시의 실시 예에 따라 A 라인인 전계 분포로 변화하는 모습을 보여주고 있다.
도 4는 게이트 전극과 드레인 전극 간의 거리(Lgd)에 따른 전계(eV) 분포를 개략적으로 나타내고 있다. 도 4를 참조하면, 종래의 질화물계 트랜지스터인 비교에서는 게이트 전극 에지 영역에서 전계가 최대 피크치를 보여주고 있는 반면, 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터인 경우, 전계의 최대 피크치가 종래의 최대 피크치보다 낮으며 게이트 전극과 드레인 전극 사이에서 피크치가 분산되고 있는 모습을 보여준다.
한편, 본 실시예의 경우, 전계 분포 면적이 점선으로 표현되는 그래프 이하의 제1 면적으로 표현될 수 있으며, 비교예의 경우, 전계 분포 면적이 실선으로 표현되는 그래프 이하의 제2 면적으로 표현될 수 있다. 이때, 제1 면적은 제2 면적보다 크다. 전계 분포 면적은 해당 트랜지스터의 항복 전압의 크기에 비례할 수 있으므로, 본 실시예의 전계 전포에 의한 질화물계 트랜지스터의 항복 전압은 비교예의 전계 분포에 의한 질화물계 트랜지스터의 항복 전압보다 높을 수 있다.
상술한 바와 같이, 본 실시 예에서의 상기 전계 완화부는 하부의 제1 질화물계 반도체층의 필드 분포에 영향을 줌으로써, 게이트 전극과 드레인 전극 사이에 전압이 인가될 때, 게이트 전극의 에지 영역에 필드가 집중되는 것을 완화시킬 수 있다. 이에 따라, 종래에 비해 높은 항복 전압 특성을 구비하는 질화물계 트랜지스터를 제공할 수 있다. 이와 같은 전계 완화부를 구비할 경우, 종래에 비해 게이트 전극 및 드레인 전극 사이의 거리를 감소시킬 수 있어서, 트랜지스터 크기를 감소시킬 수 있다.
도 5는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도면을 참조하면, 질화물계 트랜지스터(200')는 전계 완화부(230)의 트렌치(232a, 232b, 232c, 232d) 사이의 간격(L1, L2, L3)이 다르다는 구성을 추가적으로 가지는 점을 제외하고는 도 2와 관련하여 상술한 질화물계 트랜지스터(200)와 실질적으로 동일하다. 이때, 트렌치(232a, 232b, 232c,232d) 내부의 폭은 서로 같거나 다를 수 있다.
도시 된 실시예에서와 같이, 복수의 트렌치(232a, 232b, 232c, 232d) 사이의 간격은 드레인 전극(260)에 인접한 첫번째 트렌치(232a)에서 게이트 전극(240)에 인접한 네번째 트렌치(232d)로 갈수록 트렌치 사이의 간격이 커진다. 일 예로서, 드레인 전극(260)과 드레인 전극(260)에 인접한 첫번째 트렌치(232a) 간의 간격(La)를 제외하고, 첫번째 트렌치(232a)와 두번째 트렌치(232b) 사이의 간격(L1)보다 두번째 트렌치(232b)와 세번째 트렌치(232c) 사이의 간격(L2)가 더 크고, 두번째 트렌치(232b)와 세번째 트렌치(232c) 사이의 간격(L2)보다 세번째 트렌치(232c)와 네번째 트렌치(232d) 사이의 간격(L3)가 더 크도록 배치될 수 있다. 이러한 방식에 의하면, 드레인 전극(260)으로부터 거리에 따라 고밀도의 트렌치에서 저밀도의 트렌치로 배열되도록 전계 완화부를 구성함으로써, 드레인 전극(260)에서 출발하여 게이트 전극(240)의 에지 영역으로 향하는 전계를 단계적으로 제1 질화물계 반도체층(210)의 하부 방향으로 밀어낼 수 있다. 또한, 본 실시예에 의하면, 게이트 전극(240)과 드레인 전극(260) 사이에 형성되는 전계의 경로를 제1 질화물계 반도체층(210)의 하부측을 오랫동안 경유하도록 밀어내어 연장시킴으로써, 질화물계 트랜지스터의 항복전압을 높이는 효과를 얻을 수 있다.
도 6은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도면을 참조하면, 질화물계 트랜지스터(300)는 게이트 전극(240)과 제2 질화물계 반도체층(220) 사이의 계면 및 패시베이션층(270)과 제2 질화물계 반도체층(220) 사이의 계면에 절연막(312, 314)이 추가로 구비하는 것을 제외하고는 도 2와 관련하여 상술한 질화물계 트랜지스터(200)와 실질적으로 동일하다.
게이트 전극(240)과 제2 질화물계 반도체층(220) 사이에 배치되는 제1 절연막(312) 부분은 게이트 전극(240)과의 관계에서 일종의 게이트 유전막으로서 기능할 수 있다. 제1 절연막(312)부분은 게이트 전극(240)에 의한 턴온-턴오프 동작이 보다 신뢰성 있게 이루어지도록 하는 기능을 수행한다. 또한, 질화물계 트랜지스터(300)가 제1 절연막(312) 부분을 구비하는 경우, 도시된 바와 다르게, 게이트 전극(240)은 리세스 패턴 내부에 배치되지 않을 수 있다. 즉, 소스 전극(250) 및 드레인 전극(260)과 동일 평면 상에 배치될 수 있다. 몇몇 다른 실시 예들에 있어서, 패시베이션층(270)과 제2 질화물계 반도체층(220) 사이에 배치되는 제2 절연막(314) 부분은 생략될 수도 있다.
도 7은 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도면을 참조하면, 질화물계 트랜지스터(400)은 전계 완화부(230)의 리세스 패턴을 채우고 제2 질화물계 반도체(220) 상에 배치되는 제1 전도성 패턴(432)을 추가로 구비하는 것을 제외하고는 도 2와 관련하여 상술한 질화물계 트랜지스터(200)와 실질적으로 동일하다.
제1 전도성 패턴(432)은 일 예로서, 금속 패턴일 수 있다. 제1 전도성 패턴(423)은 패시베이션층(270)에 의해 커버되도록 배치될 수 있다. 제1 전도성 패턴(432)은 전기적으로 플로팅(floating)된 상태를 유지할 수 있다. 본 실시 예에서, 제1 전도성 패턴(432)은 트렌치 패턴(232)와 함께 전계 완화부(230)의 구성의 일부분으로서 기능할 수 있다.
도 8은 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 질화물계 트랜지스터(500)는 제1 전도성 패턴(432) 상에 배치되는 제2 전도성 패턴(532) 및 게이트 전극(240) 상에 배치되는 상부 게이트 전극(540)을 추가로 구비하는 것을 제외하고는 도 7과 관련하여 상술한 질화물계 트랜지스터(400)와 실질적으로 동일하다.
제2 전도성 패턴(532) 및 상부 게이트 전극(540)은 일 예로서, 금속 패턴일 수 있다. 제2 전도성 패턴(532)은 제1 전도성 패턴(432)와 전기적으로 연결될 수 있으며, 전기적으로 플로팅 상태를 유지할 수 있다. 상부 게이트 전극(540)은 게이트 전극(240)과 전기적으로 연결되며, 게이트 전극(240)에 동작 전압을 인가할 수 있다. 본 실시 예에서, 제2 전도성 패턴(532)는 제1 전도성 패턴(432) 및 트렌치 패턴(232)와 함께 전계 완화부(230)의 구성의 일부분으로서 기능할 수 있다.
도시되지는 않았지만, 몇몇 다른 실시 예들에서, 상부 게이트 전극(540)은 생략될 수도 있다. 또한, 도시되지는 않았지만, 몇몇 다른 실시 예들에서, 도 7 및 도 8의 질화물계 트렌지스터(400, 500) 구조에서, 적어도 게이트 전극(240)과 제2 질화물계 반도체층(220) 사이의 계면에는 게이트 유전막으로 기능하는 절연막이 배치될 수 있다.
도 9 내지 도 11은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 설명하는 단면도이다. 도 9를 참조하면, 기판(201) 상에 제1 에너지 밴드갭을 가지는 제1 반도체 물질을 포함하는 제1 질화물계 반도체층(210)을 형성한다. 기판(201)은 사파이어 기판, GaN 기판, SiC 기판, Si 기판 등과 같은 성장 기판일 수 있으나, 반드시 이에 한정되지는 않고, 질화물계 반도체층을 성장시킬 수 있는 요건을 만족시키는 한 다른 기판도 가능하다.
제1 질화물계 반도체층(210)은 일 예로서, 언도프 GaN 또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체 물질을 포함할 수 있다. 또한, 제1 질화물계 반도체층(210)은 일 예로서, n형 또는 p형으로 도핑되거나, 미도핑된 질화물계 반도체 물질을 포함할 수 있다. 제1 질화물계 반도체층(210)을 형성하는 방법은 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다.
도시되지는 않았지만, 몇몇 다른 실시예에 있어서, 제1 질화물계 반도체층(210)을 형성하기 전에, 기판(201) 상에 일 예로서, AlN과 같은 질화물계 버퍼층을 형성할 수 있다. 상기 버퍼층은 제1 질화물계 반도체층(210)을 성장하도록 하는 핵층의 역할을 할 수 있고, 기판(201)과 제1 질화물계 반도체층(210) 간의 격자상수 불일치를 완화시키는 역할을 수행할 수 있다.
이어서, 제1 질화물계 반도체층(210) 상에 제2 질화물계 반도체층(220)을 형성한다. 제2 질화물계 반도체층(220)은 상기 제1 에너지 밴드갭과는 다른 제2 에너지 밴드갭을 가지는 제2 반도체 물질을 포함할 수 있다. 제2 질화물계 반도체층(220)은 일 예로서, 언도프 GaN 또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체 물질을 포함할 수 있다. 또한, 제2 질화물계 반도체층(220)은 일 예로서, n형 또는 p형으로 도핑되거나, 미도핑된 질화물계 반도체 물질을 포함할 수 있다. 제2 질화물계 반도체층(210)을 형성하는 방법은 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다.
일 실시 예에 있어서, 제1 질화물계 반도체층(210)은 언도프 GaN 층일 수 있으며, 이 경우, 언도프 GaN 층이 c면으로 성장하도록 c면 사파이어 기판이 선택될 수 있다. 제2 질화물계 반도체층(220)은 AlGaN 층일 수 있다.
도 10을 참조하면, 제2 질화물계 반도체층(220)을 선택적으로 식각하여 리세스 패턴을 구비하는 전계 완화부(230)를 형성한다. 상기 리세스 패턴은 적어도 하나 이상의 트렌치(232)를 포함한다. 또한, 게이트 전극이 형성될 위치에 트렌치(1032)를 형성한다. 이때, 트렌치(1032)는 게이트 리세스 패턴으로 명명될 수 있다. 트렌치(232, 1032)를 형성하는 공정은 건식 식각, 습식 식각 또는 건식 식각 후에 습식 식각을 진행하는 방법이 적용될 수 있다. 트렌치(232)과 게이트 리세스 패턴(1032)은 동시에 형성되거나, 또는 트렌치(232) 및 게이트 리세스 패턴(1032) 중 어느 하나가 먼저 형성되고 나머지 하나가 이어서 형성될 수 있다. 트렌치(232) 및 게이트 리세스 패턴(1032)이 별개로 형성되는 경우, 서로 다른 깊이를 가지도록 형성될 수도 있다.
트렌치(232) 및 게이트 리세스 패턴(1032)는 도시된 바와 같이, 측벽부가 바닥면에 대하여 수직을 이루도록 형성될 수 있다. 도시되지는 않았지만, 다른 실시 예에 있어서, 트렌치(232) 및 게이트 리세스 패턴(1032)은 측벽부가 바닥면에 대하여 소정의 각도로 경사를 가지도록 형성될 수 있다. 이 경우, 트렌치(232) 및 게이트 리세스 패턴(1032) 내부의 바닥부의 폭은 정상부(top)의 폭보다 작을 수 있다.
도 11을 참조하면, 게이트 리세스 패턴(1032) 내부의 제2 질화물계 반도체층(220) 상에 게이트 전극(240)을 형성한다. 게이트 전극(240)은 제2 질화물계 반도체층(220)과 쇼트키(schottky) 접합을 이루는 물질로 형성될 수 있다. 일 예로서, 게이트 전극(240)은 붕소(B), 비소(As), 인(P), 마그네슘(Mg) 또는 이들의 조합을 포함하는 도펀트가 도핑된 P-형 GaN 반도체로부터 형성될 수 있다. 다른 예로서, 게이트 전극(240)은 니켈(Ni), 금(Au)등의 금속으로부터 형성될 수 있다. 게이트 전극(240)을 형성하는 공정은 일 예로서, 유기금속화학기상증착법, 스퍼터링법 등과 같은 방법을 적용하여 전도성 박막을 제2 질화물계 반도체층(220) 상에 형성하고, 리소그래피 및 식각법을 이용하여 상기 전도성 박막을 패터닝하여 게이트 전도층을 형성하는 순서로 진행될 수 있다.
이어서, 제2 질화물계 반도체층(220) 상에 소스 전극(250) 및 드레인 전극(260)을 서로 이격하여 형성한다. 소스 전극(250) 및 드레인 전극(260)은 제2 질화물계 반도체층(220)과 오믹 접합(ohmic contact)하거나, 비아(미도시)를 통해 제1 질화물계 반도체층(210)과 오믹 접합할 수 있는 물질로부터 형성될 수 있다. 일 예로서, 소스 전극(250) 및 드레인 전극(260)은 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W) 또는 이들의 조합으로부터 형성될 수 있다. 소스 전극(250) 및 드레인 전극(260)을 형성하는 공정은 일 예로서, 유기금속화학기상증착법, 스퍼터링법 등과 같은 방법을 적용하여, 전도성 박막을 제2 질화물계 반도체층(220) 상에 형성하고, 리소그래피 및 식각법을 이용하여, 상기 전도성 박막을 패터닝함으로써 형성할 수 있다.
이어서, 제2 질화물계 반도체층(220) 상에서, 소스 전극(250), 게이트 전극(240) 및 드레인 전극(260)을 선택적으로 노출시키는 패시베이션층(270)을 형성한다. 패시베이션층(270)은 리세스 패턴(232)의 내부를 채우도록 형성될 수 있다. 패시베이션층(270)은 일 예로서, 알루미나, 질화알루미늄, 실리콘산화물, 실리콘질화물 등을 포함하도록 형성될 수 있다. 패시베이션층(270)은 일 예로서, 화학기상증착법과 같은 증착법 또는 코팅법에 의해 형성될 수 있다.
이어서, 기판(201)을 제1 질화물계 반도체층(210)과 분리하여 제거할 수 있다. 상기 분리공정은 일 예로서, 레이저-리프트 공정을 적용할 수 있다.
몇몇 다른 실시 예들에 있어서는, 도 6의 질화물계 트렌지스터(300)와 관련하여, 게이트 전극(240)이 형성되기 전에 적어도 게이트 전극(240)의 하부의 제2 질화물계 반도체층(220) 상에 절연막을 형성할 수 있다. 상기 절연막은 게이트 전극(240)과의 관계에서 게이트 유전막으로 기능할 수 있다. 상기 절연막은 일 예로서, 산화막, 질화막, 산질화막 등일 수 있다. 몇몇 다른 실시 예들에 있어서, 게이트 전극(240)의 하부에 상기 절연막이 형성되는 경우, 게이트 전극(240)은 반드시 제2 질화물계 시드층(1220)과 쇼트키 접합을 이루지 않아도 무방하다.
몇몇 다른 실시 예들에 있어서는, 게이트 전극(240)이 소스 전극(250) 및 드레인 전극(260)과 동일 평면 상에 형성될 수 있다. 이 경우, 게이트 트렌치 패턴(1032)은 형성되지 않을 수 있다.
몇몇 다른 실시 예들에 있어서는, 도 7의 질화물계 트랜지스터(400)와 관련된 제조 방법에 있어서, 패시베이션층(270)을 형성하기 전에 트렌치(232)의 적어도 일부분을 채우는 제1 전도성 패턴(432)을 형성할 수 있다. 일 예로서, 제1 전도성 패턴(432)은 게이트 전극(240)과 동시에 형성될 수 있다. 즉, 트렌치(232) 및 게이트 리세스 패턴(1032)을 채우는 전도성 박막을 형성하고, 리소그래피 및 식각 공정을 수행하여, 게이트 전극(240)과 제1 전도성 패턴(432)을 동시에 형성할 수 있다. 다른 예로서, 게이트 리세스 패턴(1032)을 채우는 전도성 박막을 형성하고 상기 전도성 박막을 패터닝하여 게이트 전극(240)을 형성한다. 이후에, 트렌치(232)를 채우는 전도성 박막을 형성하고 상기 전도성 박막을 패터닝하여 제1 전도성 패턴(432)를 형성할 수 있다. 게이트 전극(240) 및 제1 전도성 패턴(432)을 형성하는 순서는 반대로 수행되어도 무방하다.
몇몇 다른 실시 예들에 있어서는, 도 8의 질화물계 트랜지스터(500)와 관련된 제조 방법에 있어서, 제1 전도성 패턴(432) 상에 제2 전도성 패턴(532)을 형성하고 게이트 전극(240) 상에 상부 게이트 전극(540)을 형성할 수 있다. 제2 전도성 패턴(532) 및 상부 게이트 전극(540)은 일 예로서, 금속 패턴으로 형성될 수 있다. 제2 전도성 패턴(532) 및 상부 게이트 전극(540)을 형성하는 공정은 도 7의 구조물을 형성한 후에, 패시베이션층(270)을 선택적으로 식각하여 제1 전도성 패턴(432) 및 게이트 전극(240)을 부분적으로 노출시키고, 제1 전도성 패턴(432) 및 게이트 전극(240)과 전기적으로 연결되는 금속 패턴층을 형성하는 순서로 진행될 수 있다. 몇몇 다른 실시 예에 있어서, 상부 게이트 전극(540)의 형성 공정은 생략될 수도 있다.
도 12 내지 도 16은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다. 도 12를 참조하면, 기판(201) 상에 제1 에너지 밴드갭을 가지는 제1 반도체 물질을 포함하는 제1 질화물계 반도체층(210)을 형성한다. 이어서, 제1 질화물계 반도체층(210) 상에 상기 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 가지는 제2 반도체 물질을 포함하는 제2 질화물계 시드층(1220)을 형성한다. 제2 질화물계 시드층(1220)은 일 예로서, 언도프 GaN 또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체 물질을 포함할 수 있다. 또한, 제2 질화물계 시ㄷ드ㅊ츠층(1220)은 일 예로서, n형 또는 p형으로 도핑되거나, 미도핑된 질화물계 반도체 물질을 포함할 수 있다. 제2 질화물계 시드층(1220)을 형성하는 방법은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다.
도 13을 참조하면, 상기 제2 질화물계 시드층(1220) 상에 콘택 패턴을 구비하는 마스크 패턴층(1330)을 형성한다. 마스크 패턴층(1330)은 일 예로서, 산화물 패턴층, 질화물 패턴층 또는 포토레지스트 패턴층일 수 있다.
도 14를 참조하면, 마스크 패턴층(1330) 사이의 제2 질화물계 시드층(1220)으로부터 제2 질화물계 반도체층(1440)을 성장시킨다. 제2 질화물계 반도체층(1440)은 제2 질화물계 시드층(1220)과 동일한 질화물을 포함할 수 있다. 제2 질화물계 반도체층(1440)을 형성하는 방법은 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다.
도 15를 참조하면, 마스크 패턴층(1330)을 제거하여, 제1 질화물계 반도체층(1210) 상에 제2 질화물계 반도체층(1440)의 리세스 패턴을 구비하는 전계 완화부를 형성한다. 상기 리세스 패턴은 적어도 하나의 트렌치(232)를 포함할 수 있다. 또한, 게이트 전극 형성을 위한 트렌치(1032)가 형성된다. 이하, 트렌치(1032)를 게이트 리세스 패턴으로 명명한다.
이어서, 게이트 리세스 패턴(1032) 내부의 제2 질화물계 시드층(1220) 상에 게이트 전극(240)을 형성한다. 게이트 전극(240)은 제2 질화물계 시드층(1220)과 쇼트키(schottky) 접합을 이루는 물질로 형성될 수 있다. 일 예로서, 게이트 전극(240)은 붕소(B), 비소(As), 인(P), 마그네슘(Mg) 또는 이들의 조합을 포함하는 도펀트가 도핑된 P-형 GaN 반도체로부터 형성될 수 있다. 다른 예로서, 게이트 전극(240)은 니켈(Ni), 금(Au)등의 금속으로부터 형성될 수 있다. 게이트 전극(240)을 형성하는 공정은 일 예로서, 유기금속화학기상증착법, 스퍼터링법 등과 같은 방법을 적용하여 전도성 박막을 제2 질화물계 시드층(1220) 상에 형성하고, 리소그래피 및 식각법을 이용하여 상기 전도성 박막을 패터닝하여 게이트 전도층을 형성하는 순서로 진행될 수 있다.
이어서, 제2 질화물계 반도체층(1440) 상에 소스 전극(250) 및 드레인 전극(260)을 서로 이격하여 형성한다. 소스 전극(250) 및 드레인 전극(260)은 제2 질화물계 반도체층(1440)과 오믹 접합(ohmic contact)하거나, 비아(미도시)를 통해 제1 질화물계 반도체층(210)과 오믹 접합할 수 있는 물질로부터 형성될 수 있다. 일 예로서, 소스 전극(250) 및 드레인 전극(260)은 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W) 또는 이들의 조합으로부터 형성될 수 있다. 소스 전극(250) 및 드레인 전극(260)을 형성하는 공정은 일 예로서, 유기금속화학기상증착법, 스퍼터링법 등과 같은 방법을 적용하여, 전도성 박막을 제2 질화물계 반도체층(1440) 상에 형성하고, 리소그래피 및 식각법을 이용하여, 상기 전도성 박막을 패터닝함으로써 형성할 수 있다.
이어서, 소스 전극(250), 게이트 전극(240) 및 드레인 전극(260)을 선택적으로 노출시키는 패시베이션층(270)을 기판(201) 상에 형성한다. 패시베이션층(270)은 리세스 패턴(232)의 내부를 채우도록 형성될 수 있다. 패시베이션층(270)은 일 예로서, 알루미나, 질화알루미늄, 실리콘산화물, 실리콘질화물 등을 포함하도록 형성될 수 있다. 패시베이션층(270)은 일 예로서, 화학기상증착법과 같은 증착법 또는 코팅법에 의해 형성될 수 있다.
이어서, 기판(201)을 제1 질화물계 반도체층(210)과 분리하여 제거할 수 있다. 상기 분리공정은 일 예로서, 레이저-리프트 공정을 적용할 수 있다.
몇몇 다른 실시 예들에 있어서는, 도 6의 질화물계 트렌지스터(300)의 제조 방법과 관련하여, 게이트 전극(240)이 형성되기 전에 적어도 게이트 전극(240)의 하부의 제2 질화물계 시드층(1220) 상에 절연막이 형성될 수 있다. 상기 절연막은 게이트 전극(240)과의 관계에서 게이트 유전막으로 기능할 수 있다. 상기 절연막은 일 예로서, 산화막, 질화막, 산질화막 등일 수 있다. 몇몇 다른 실시 예들에 있어서, 게이트 전극(240)의 하부에 상기 절연막이 형성되는 경우, 게이트 전극(240)은 반드시 제2 질화물계 시드층(1220)과 쇼트키 접합을 이루지 않아도 무방하다.
몇몇 다른 실시 예들에 있어서는, 게이트 전극(240)이 소스 전극(250) 및 드레인 전극(260)과 동일 평면 상에 형성될 수 있다. 이 경우, 게이트 리세스 패턴(1032)은 형성되지 않을 수 있다.
몇몇 다른 실시 예들에 있어서는, 도 7의 질화물계 트랜지스터(400)의 제조 방법과 관련하여, 패시베이션층(270)을 형성하기 전에 트렌치(232)의 적어도 일부분을 채우는 제1 전도성 패턴(432)을 형성할 수 있다.
몇몇 다른 실시 예들에 있어서는, 도 8의 질화물계 트랜지스터(500)의 제조 방법과 관련하여, 제1 전도성 패턴(432) 상에 제2 전도성 패턴(532)을 형성하고 게이트 전극(240) 상에 상부 게이트 전극(540)을 형성할 수 있다. 몇몇 실시 예들에 있어서, 상부 게이트 전극(540)은 생략될 수도 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 200', 300, 400, 500 ...............질화물계 트랜지스터,
210 ......제1 질화물계 반도체층, 220 ........제2 질화물계 반도체층,
230.......전계 완화부, 232a, 232b, 232c, 232d,.........트렌치,
240.......게이트 전극, 250....... 소스 전극, 260....... 드레인 전극,
270.......패시베이션층, 312, 314.......절연막, 432.......제1 전도성패턴
532.......제2 전도성 패턴, 540.......상부 게이트 전극,
1032......게이트 리세스 패턴, 1220......제2 질화물계 시드층,
1330......마스크 패턴층, 1440......제2 질화물계 반도체층.
210 ......제1 질화물계 반도체층, 220 ........제2 질화물계 반도체층,
230.......전계 완화부, 232a, 232b, 232c, 232d,.........트렌치,
240.......게이트 전극, 250....... 소스 전극, 260....... 드레인 전극,
270.......패시베이션층, 312, 314.......절연막, 432.......제1 전도성패턴
532.......제2 전도성 패턴, 540.......상부 게이트 전극,
1032......게이트 리세스 패턴, 1220......제2 질화물계 시드층,
1330......마스크 패턴층, 1440......제2 질화물계 반도체층.
Claims (34)
- 제1 에너지 밴드갭을 가지는 제1 반도체 물질을 포함하는 제1 질화물계 반도체층;
상기 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 가지는 제2 반도체 물질을 포함하며, 상기 제1 질화물계 반도체층 상에 배치되는 제2 질화물계 반도체층;
상기 제2 질화물계 반도체층에 위치하는 리세스 패턴을 구비하는 전계 완화부; 및
상기 전계 완화부를 사이에 두고, 일단에 배치되는 게이트 전극과 소스 전극을 구비하고, 다른 일단에 배치되는 드레인 전극을 포함하는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 리세스 패턴은 적어도 하나 이상의 트렌치를 포함하는
질화물계 트랜지스터. - 제2 항에 있어서,
상기 트렌치는 상기 제2 질화물계 반도체층의 표면으로부터 깊이 방향을 따라 위치하고, 상기 트렌치의 바닥면은 상기 제2 질화물계 반도체층의 내부에 위치하는
질화물계 트랜지스터. - 제3 항에 있어서,
상기 트렌치의 측벽부는 상기 바닥면에 대하여 수직을 이루는
질화물계 트랜지스터. - 제3 항에 있어서,
상기 트렌치의 측벽부는 상기 바닥면에 대하여 경사를 가지는
질화물계 트랜지스터. - 제2 항에 있어서,
상기 리세스 패턴은 복수의 상기 트렌치를 포함하고,
상기 트렌치 사이의 간격은 상기 드레인 전극으로부터 상기 게이트 전극 쪽으로 올수록, 커지는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 전계 완화부 상에 배치되고, 상기 소스 전극, 상기 게이트 전극 및 상기 드레인 전극을 선택적으로 노출시키는 패시베이션층을 더 포함하는
질화물계 트랜지스터. - 제7 항에 있어서,
상기 패시베이션층은 상기 리세스 패턴을 채우도록 배치되는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 게이트 전극은 상기 제2 질화물계 반도체층이 리세스된 트렌치 내부에 배치되는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 게이트 전극과 상기 제2 질화물계 반도체층 사이에 배치되는 절연막을 더 포함하는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 전계 완화부는 상기 리세스 패턴의 적어도 일부분을 채우는 제1 전도성 패턴을 더 포함하는
질화물계 트랜지스터. - 제11 항에 있어서,
상기 제1 전도성 패턴은 상기 리세스 패턴을 메우고, 상기 제2 질화물계 반도체층 상에 위치하는
질화물계 트랜지스터. - 제11 항에 있어서,
상기 필더 플레이트는 상기 제1 전도성 패턴 상에 적층되는 제2 전도성 패턴을 더 포함하는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 제2 질화물계 반도체층과 상기 제1 질화물계 반도체층은 이종 접합에 의해 경계면 부근에서 2DEG의 채널을 형성하는 물질로서 형성되는
질화물계 트랜지스터. - 채널층;
상기 채널층 상에 배치되고 상기 채널층과 다른 에너지 밴드갭을 가지는 장벽층; 및
서로 다른 두께를 가지도록 상기 장벽층이 선택적으로 제거된 리세스 패턴을 구비하는 전계 완화부를 포함하는
질화물계 트랜지스터. - 제15 항에 있어서,
상기 채널층과 상기 장벽층은 이종 접합에 의해 경계면 부근에서 2DEG의 채널을 형성하는
질화물계 트랜지스터. - 제15 항에 있어서,
상기 전계 완화부를 사이에 두고, 일단에 배치되는 소스 전극 및 게이트 전극과 다른 일단에 배치되는 드레인 전극을 더 포함하는
질화물계 트랜지스터. - 제17 항에 있어서,
상기 리세스 패턴은 상기 드레인 전극으로부터 상기 게이트 전극 사이에 배치되는 적어도 하나 이상의 트렌치를 포함하는
질화물계 트랜지스터. - 기판 상에 제1 에너지 밴드갭을 가지는 제1 반도체 물질을 포함하는 제1 질화물계 반도체층을 형성하는 단계;
상기 제1 질화물계 반도체층 상에 상기 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 가지는 제2 반도체 물질을 포함하는 제2 질화물계 반도체층을 형성하는 단계;
상기 제2 질화물계 반도체층을 선택적으로 식각하여 리세스 패턴을 구비하는 전계 완화부를 형성하는 단계;
상기 제2 질화물계 반도체층 상에 게이트 전극을 형성하는 단계; 및
상기 제2 질화물계 반도체층 상에 소스 전극 및 드레인 전극을 서로 이격하여 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제19 항에 있어서,
상기 전계 완화부를 형성하는 단계는
상기 제2 질화물계 반도체층을 선택적으로 식각하여 적어도 하나의 트렌치를 구비하는 상기 리세스 패턴을 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제20 항에 있어서,
상기 전계 완화부를 형성하는 단계는
상기 트렌치 내부의 적어도 일부분을 채우는 제1 전도성 패턴을 형성하는 단계를 더 포함하는
질화물계 트랜지스터의 제조 방법. - 제21 항에 있어서,
상기 전계 완화부를 형성하는 단계는
상기 제1 전도성 패턴 상에 제2 전도성 패턴을 적층하는 단계를 더 포함하는
질화물계 트랜지스터의 제조 방법. - 제20 항에 있어서,
상기 적어도 하나의 트렌치를 형성하는 단계는
상기 제2 질화물계 반도체층을 식각하여 복수의 트렌치를 형성하되,
상기 드레인 전극이 형성될 영역으로부터 상기 게이트 전극이 형성될 영역으로 올수록, 상기 트렌치 사이의 간격이 커지도록 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제20 항에 있어서,
상기 제2 질화물계 반도체층 상에서 상기 소스 전극, 상기 게이트 전극 및 상기 드레인 전극을 선택적으로 노출시키는 패시베이션층을 형성하는 단계를 더 포함하는
질화물계 트랜지스터의 제조 방법. - 제24 항에 있어서,
상기 패시베이션층은 상기 리세스 패턴의 내부를 채우는
질화물계 트랜지스터의 제조 방법. - 제20 항에 있어서,
상기 게이트 전극을 형성하는 단계는
상기 제2 질화물계 반도체층을 선택적으로 식각하여 게이트 리세스 패턴을 형성하는 단계; 및
상기 리세스 패턴 내에 게이트 전도층을 형성하는 단계를 형성하는
질화물계 트랜지스터의 제조 방법. - 제26 항에 있어서,
상기 게이트 리세스 패턴은 상기 전계 완화부의 상기 리세스 패턴과 동시에 형성되는
질화물계 트랜지스터의 제조 방법. - 제19 항에 있어서,
상기 게이트 전극과 상기 제2 질화물계 반도체층 사이에 절연막을 형성하는 단계를 더 포함하는
질화물계 트랜지스터의 제조 방법. - 기판 상에 제1 에너지 밴드갭을 가지는 제1 반도체 물질을 포함하는 제1 질화물계 반도체층을 형성하는 단계;
상기 제1 질화물계 반도체층 상에 상기 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 가지는 제2 반도체 물질을 포함하는 제2 질화물계 시드층을 형성하는 단계;
상기 제2 질화물계 시드층 상에 콘택 패턴을 구비하는 마스크 패턴층을 형성하는 단계;
상기 마스크 패턴층 사이의 상기 제2 질화물계 시드층으로부터 제2 질화물계 반도체층을 성장시키는 단계;
상기 마스크층을 제거하여 상기 제2 질화물계 반도체층의 리세스 패턴을 구비하는 전계 완화부를 상기 제1 질화물계 반도체층 상에 형성하는 단계;
상기 제1 질화물계 반도체층의 상부에 게이트 전극을 형성하는 단계; 및
상기 제1 질화물계 반도체층의 상부에 소스 전극 및 드레인 전극을 서로 이격하여 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제29 항에 있어서,
상기 전계 완화부를 형성하는 단계는
상기 제2 질화물계 반도체층의 내부에 적어도 하나의 트렌치를 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제29 항에 있어서,
상기 전계 완화부를 형성하는 단계는
상기 트렌치 내부의 적어도 일부분을 채우는 제1 전도성 패턴을 형성하는 단계를 더 포함하는
질화물계 트랜지스터의 제조 방법. - 제31 항에 있어서,
상기 전계 완화부를 형성하는 단계는
상기 제1 전도성 패턴 상에 제2 전도성 패턴을 적층하는 단계를 더 포함하는
질화물계 트랜지스터의 제조 방법. - 제29 항에 있어서,
상기 게이트 전극을 형성하는 단계는
상기 리세스 패턴 내의 상기 제2 질화물계 시드층 상에 게이트 전도층을 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제33 항에 있어서,
상기 게이트 전극과 상기 제2 질화물계 시드층 사이에 절연막을 형성하는 단계를 더 포함하는
질화물계 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130062476A KR20140141126A (ko) | 2013-05-31 | 2013-05-31 | 전계 완화부를 구비하는 질화물계 트랜지스터 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130062476A KR20140141126A (ko) | 2013-05-31 | 2013-05-31 | 전계 완화부를 구비하는 질화물계 트랜지스터 및 이의 제조 방법 |
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Family Applications (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015117535A1 (de) | 2014-10-17 | 2016-04-21 | Hyundai Mobis Co., Ltd. | Vorrichtung und Verfahren zur Fahrerassistenz |
| CN111987141A (zh) * | 2019-05-22 | 2020-11-24 | 世界先进积体电路股份有限公司 | 半导体装置及其制造方法 |
| CN114207840A (zh) * | 2021-11-09 | 2022-03-18 | 英诺赛科(苏州)科技有限公司 | 氮化物基半导体装置及其制造方法 |
-
2013
- 2013-05-31 KR KR20130062476A patent/KR20140141126A/ko not_active Application Discontinuation
Cited By (4)
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| CN114207840B (zh) * | 2021-11-09 | 2024-01-09 | 英诺赛科(苏州)科技有限公司 | 氮化物基半导体装置及其制造方法 |
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