CN114207840B - 氮化物基半导体装置及其制造方法 - Google Patents

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Abstract

一种氮化物基半导体装置及其制造方法。氮化物基半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、源电极、漏电极、栅电极和第三氮化物基半导体层。所述第一氮化物基半导体层具有至少一个沟槽。所述第二氮化物基半导体层安置在所述第一氮化物基半导体层上且与所述沟槽间隔开。所述源电极和所述漏电极安置在所述第二氮化物基半导体层上方。所述栅电极安置在所述第二氮化物基半导体层上方及所述源电极和漏电极之间，以便至少限定在所述栅电极和所述漏电极之间且与所述沟槽重叠的漂移区。所述第三氮化物基半导体层至少安置在所述沟槽中，并且从所述沟槽向上延伸以与所述第二氮化物基半导体层接触。

Description

氮化物基半导体装置及其制造方法
技术领域
本发明总体上涉及一种氮化物基半导体装置及其制造方法。更确切地说，本发明涉及一种具有设有至少一个沟槽的通道层的氮化物基半导体装置及其制造方法。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的深入研究已经很普遍，特别是对于高功率开关和高频应用来说。III族氮化物基HEMT利用两种不同带隙材料之间的异质结界面形成量子阱状结构，用于容纳二维电子气体(2DEG)区，满足高功率/高频率装置的需求。除了HEMT之外，具有异质结构的装置的实例进一步包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂的FET(MODFET)。
对于氮化物基装置，如何减少/缓解由栅电极的漏极边缘附近的强峰值电场引起的击穿现象已变成一个重要的问题。当装置在高电压条件下工作时，容易发生击穿现象，从而降低电气性能和可靠性。因此，需要开发一种具有良好电气性能的装置。
发明内容
根据本公开的一个方面，提供一种氮化物基半导体装置。所述氮化物基半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、源电极、漏电极、栅电极和第三氮化物基半导体层。所述第一氮化物基半导体层具有至少一个沟槽。所述第二氮化物基半导体层安置于在所述第一氮化物基半导体层上且与所述沟槽间隔开。所述第二氮化物基半导体层的带隙高于所述第一氮化物基半导体层的带隙。所述源电极和所述漏电极安置在所述第二氮化物基半导体层上方。所述栅电极安置在所述第二氮化物基半导体层上方及所述源电极和漏电极之间，以便至少限定在所述栅电极和所述漏电极之间且与所述沟槽重叠的漂移区。所述第三氮化物基半导体层至少安置在所述沟槽中且从所述沟槽向上延伸以与所述第二氮化物基半导体层接触。所述第三氮化物基半导体层的带隙高于所述第一氮化物基半导体层的所述带隙。
根据本公开的一个方面，提供用于制造半导体装置的方法。所述方法包含如下步骤。在衬底之上形成第一氮化物基半导体层。在所述第一氮化物基半导体层上形成第二氮化物基半导体层。在所述第二氮化物基半导体层之上形成源电极、漏电极和栅电极。在所述第二氮化物基半导体层之上形成介电层以至少覆盖所述栅电极。移除所述介电层、所述第一氮化物基半导体层和所述第二氮化物基半导体层的部分，以便在所述第二氮化物基半导体层上形成至少一个沟槽。形成至少在所述沟槽内且与所述第二氮化物基半导体层连接的第三氮化物基半导体层。
根据本公开的一个方面，提供一种氮化物基半导体装置。氮化物基半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、源电极、漏电极、栅电极、介电层和第三氮化物基半导体层。所述第一氮化物基半导体层具有至少一个沟槽。所述第二氮化物基半导体层安置在所述第一氮化物基半导体层上且与所述沟槽间隔开。所述第二氮化物基半导体层的带隙高于所述第一氮化物基半导体层的带隙。所述源电极和所述漏电极安置在所述第二氮化物基半导体层上方。所述栅电极安置在所述第二氮化物基半导体层上方及所述源电极和漏电极之间，以便至少限定在所述栅电极和所述漏电极之间且与所述沟槽重叠的漂移区。所述介电层安置在所述第二氮化物基半导体层之上且具有通过所述沟槽彼此分隔开的部分。所述第三氮化物基半导体层至少安置在所述介电层的所述部分之间的所述沟槽中。所述第三氮化物基半导体层直接连接到所述第二氮化物基半导体层，以在所述第一氮化物基半导体层上形成屏障层。
通过应用上述配置，充当通道层的氮化物基半导体层设有至少一个沟槽，使得其中2DEG区的至少一个区域可以沿着沟槽的深度方向分布。因此，整个2DEG区的长度增加，但装置尺寸未增大。通过增加整个2DEG区的长度，半导体装置的耐电压能力得到提高。
附图说明
当结合附图阅读时，根据以下详细描述可以很容易理解本公开的各方面。应注意，各种特征可以不按比例绘制。也就是说，为了讨论清楚起见，各种特征的尺寸可以任意增大或减小。在下文中参考图式更详细地描述本公开的实施例，在图式中：
图1A是根据本公开的一些实施例的半导体装置的竖直横截面视图；
图1B是图1A中的半导体装置的俯视图；
图2A、图2B和图2C示出根据本公开的一些实施例的氮化物基半导体装置制造方法的不同阶段；
图3A是根据本公开的一些实施例的半导体装置的竖直横截面视图；
图3B是根据本公开的一些实施例的半导体装置的俯视图；
图4是根据本公开的一些实施例的半导体装置的竖直横截面视图；
图5A、图5B、图5C和图5D示出根据本公开的一些实施例的氮化物基半导体装置制造方法的不同阶段。
具体实施方式
在整个附图和详细描述中使用共同参考标号来指示相同或相似的组件。通过结合附图进行的以下详细描述，可以很容易理解本公开的实施例。
相对于某一组件或组件群组或组件或组件群组的某一平面为相关联图中所示的组件的定向指定空间描述，例如“上方”、“上”、“下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“较低”、“上部”、“之上”、“之下”等等。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式进行空间布置，前提为本公开的实施例的优点是不会因此布置而有偏差。
此外，应注意，在实际装置中，由于装置制造条件，描绘为近似矩形的各种结构的实际形状可能是弯曲的、具有圆形边缘、具有略微不均匀的厚度等。使用直线和直角只是为了方便表示层和特征。
在以下描述中，半导体装置/裸片/封装及其制造方法等作为优选实例进行阐述。所属领域的技术人员将清楚，可在不脱离本公开的范围和精神的情况下进行包含添加和/或替代在内的修改。可省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。
图1A是根据本公开的一些实施例的半导体装置1A的竖直横截面视图。在图1A中标记方向D1和D2，其中方向D1不同于方向D2。在一些实施例中，方向D1垂直于方向D2。例如，方向D1可以是水平方向，而方向D2可以是竖直方向。
半导体装置1A包含衬底10、缓冲层12、氮化物基半导体层14A和16A、电极20和22、经掺杂氮化物基半导体层30、栅电极32、介电层36A、氮化物基半导体层40A、场板50、52和54，及钝化层60。
衬底10可以是半导体衬底。衬底10的示例性材料可包含例如但不限于Si、SiGe、SiC、砷化镓、p掺杂Si、n掺杂Si、蓝宝石、绝缘体上硅(SOI)等绝缘体上半导体或其它合适的衬底材料。在一些实施例中，衬底10可包含例如但不限于III族元素、IV族元素、V族元件或其组合(例如，III-V化合物)。在其它实施例中，衬底10可包含例如但不限于一个或多个其它特征，例如掺杂区、埋层、外延(epi)层或其组合。
缓冲层12可安置在衬底10和氮化物基半导体层14A之间。缓冲层12可配置成减少衬底10和氮化物基半导体层14A之间的晶格和热不匹配，由此解决由所述不匹配/差异导致的缺陷。缓冲层12可包含III-V化合物。III-V化合物可包含例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层12的示例性材料可进一步包含例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。
在一些实施例中，半导体装置1A可进一步包含晶核层(未示出)。晶核层可在衬底10和缓冲层之间形成。晶核层可配置成提供过渡，以适应衬底10和缓冲层的III族氮化物层之间的不匹配/差异。晶核层的示例性材料可包含例如但不限于AlN或其合金中的任一种。
氮化物基半导体层14A可安置在缓冲层12上/之上/上方。氮化物基半导体层16A可安置在氮化物基半导体层14A上/之上/上方。氮化物基半导体层14A的示例性材料可包含例如但不限于氮化物或III-V族化合物，如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlxGa(1-x)N(其中x≤1)。氮化物基半导体层16A的示例性材料可包含例如但不限于氮化物或III-V族化合物，如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。
由于氮化物基半导体层14A和16A的极化效应，可生成二维电子气体(2DEG)区144A。将随后描述半导体装置1A中2DEG区144A的生成细节。
电极20和22可安置在氮化物基半导体层14A上/之上/上方。电极20和22穿过氮化物基半导体层16A，以便与氮化物基半导体层14A接触。在一些实施例中，电极20可用作源电极。在一些实施例中，电极20可用作漏电极。在一些实施例中，电极22可用作源电极。在一些实施例中，电极22可用作漏电极。电极20和22的角色取决于装置设计。
经掺杂氮化物基半导体层30可安置在氮化物基半导体层16A上/之上/上方。经掺杂氮化物基半导体层30可与氮化物基半导体层16A接触。经掺杂氮化物基半导体层30可以是p型掺杂的。经掺杂氮化物基半导体层30可以是p型掺杂III-V化合物半导体层。p型掺杂氮化物基半导体层30的示例性材料可包含例如但不限于p掺杂III-V族氮化物半导体材料，如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN或其组合。在一些实施例中，p掺杂材料可使用Be、Zn、Cd和Mg等p型杂质来实现。
栅电极32可安置在经掺杂氮化物基半导体层30和氮化物基半导体层16A上/之上/上方。栅电极32和电极22可共同限定它们之间的漂移区DR。
经掺杂氮化物基半导体层30的宽度可大于栅电极32的宽度。在一些实施例中，经掺杂氮化物基半导体层30的宽度可大体上与栅电极32的宽度相同。经掺杂氮化物基半导体层30和栅电极32的轮廓相同，例如，它们均为矩形轮廓。在一些实施例中，经掺杂氮化物基半导体层30和栅电极32的轮廓可彼此不同。例如，经掺杂氮化物基半导体层30的轮廓可以是梯形轮廓，且氮化物基半导体层30的轮廓可以是矩形轮廓。
电极20比电极22更靠近栅电极32。也就是说，电极20和22可布置为关于栅电极32不对称。在一些实施例中，电极20和22可布置为关于栅极电极32对称。布置取决于不同的电气性能要求。
栅电极32的示例性材料可包含金属或金属化合物。栅电极32可形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包含例如但不限于W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、Cu、Al、金属合金或其化合物，或其它金属化合物。
介电层36A可安置在氮化物基半导体层16A上/之上/上方。介电层36A覆盖栅电极32和经掺杂氮化物基半导体层30，以便形成突出部分。介电层36A的材料可包含例如但不限于介电材料。例如，介电层36A可包含例如但不限于SiNx、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物、氮化物、等离子体增强氧化物(PEOX)或其组合。在一些实施例中，介电层36A可以是多层结构，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合的复合介电层。
氮化物基半导体层40A可安置在介电层36A上/之上/上方。氮化物基半导体层40A覆盖介电层36A的顶表面。氮化物基半导体层16A和40A直接堆叠在氮化物基半导体层14A上。
氮化物基半导体层16A和40A可与氮化物基半导体层14A接触。氮化物基半导体层40A的示例性材料可包含例如但不限于氮化物或III-V族化合物，如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlaGa(1-a)N(其中a≤1)。由于氮化物基半导体层14A和40A的极化效应，可生成2DEG区145A。将随后描述半导体装置1A中2DEG区145A的生成细节。
在本公开的实施例中，氮化物基半导体层14A形成为具有至少一个沟槽142A。沟槽142A沿着方向D2具有一深度。沟槽142A位于栅电极32和电极22之间。沟槽142A与漂移区DR重叠。
沟槽142A可形成为跨氮化物基半导体层14A的条带。为了说明，图1B是根据本公开的一些实施例的半导体装置1A的俯视图。在图1B的示例性图示中，电极20和22、经掺杂氮化物基半导体层30及栅电极32沿着图1B的竖直方向延伸。沟槽142A沿着与竖直方向相同(即，平行)的延伸方向延伸。
返回参考图1A，通过蚀刻氮化物基半导体层14A(例如，通道层)以形成至少一个沟槽142A，半导体装置1A中的2DEG区的分布可以重新分布/重新布置。2DEG区的配置细节将如下充分描述。
氮化物基半导体层14A、16A和40A的示例性材料选择为使得氮化物基半导体层16A和40A的带隙(即，禁带宽度)大于氮化物基半导体层14A的带隙，从而使它们的电子亲和势彼此不同。在氮化物基半导体层14A和16A之间形成异质结H1。在氮化物基半导体层14A和40A之间形成异质结H2。异质结H2在沟槽142A中。异质结H2在沟槽142A下面。
例如，当氮化物基半导体层14A是带隙约为3.4eV的未掺杂GaN层时，氮化物基半导体层16A和40A中的每一个可选择为带隙约为4.0eV的AlGaN层。因而，氮化物基半导体层14A可用作通道层，且氮化物基半导体层16A和40A可共同用作屏障层。
就此而言，因为氮化物基半导体层16A和40A彼此连接，所以它们可共同地用作覆盖通道层的屏障层。在通道层和屏障层之间的接合界面处产生三角形阱势，使得电子在三角形阱中积聚，从而生成分别邻近异质结H1和H2的2DEG区144A和145A。因此，半导体装置1A可包含至少一个GaN基高电子迁移率晶体管(HEMT)。
在图1A的示例性图示中，因为氮化物基半导体层16A安置在氮化物基半导体层14A的平面表面上，所以它们之间的异质结H1可沿着方向D1延伸。因此，邻近异质结H1的2DEG区144A可沿着方向D1分布。
氮化物基半导体层40A的至少一部分402可安置在沟槽142A中/内，使得部分402可与沟槽142A的轮廓共形。因此，部分402可具有U形轮廓。因此，氮化物基半导体层14A和40A之间的异质结H2可以是U形的。氮化物基半导体层14A和40A共同形成邻近异质结H2的至少一部分的2DEG区145A。2DEG区145A可沿着方向D1和方向D2分布。2DEG区145A可分布为U形的。
通过在氮化物基半导体层14A(例如，通道层)中形成至少一个沟槽142A，氮化物基半导体层14A中的整体2DEG区的几何形状可通过沟槽142A的配置来更改。确切地说，2DEG区144A和2DEG区145A彼此连接，因此载流子仍然可以经由2DEG区144A和2DEG区145A的组合从电极20传输到电极22。因为2DEG区145A至少沿着方向D2延伸，所以2DEG区144A和2DEG区145A的组合的路径长度与氮化物基半导体层14A的宽度的比率增加。因此，整体2DEG区(即，2DEG区144A和145A的组合)的长度增加，所以半导体装置1A的耐电压性可以得到改进，而不会特别地增大氮化物基半导体层14的尺寸。
考虑到作比较用的具有带完全平面表面(即，不带沟槽142A)的通道层的半导体装置，屏障层将安置在通道层的平面表面上，因此它们之间会形成完全水平的异质结。在操作期间，高电压可被施加到漏电极，如此会出现耐电压问题。在这样的配置下，耐电压能力需要改进，其中一个方式是增加栅电极和漏电极之间的水平距离(即，Lgd)；但是，这种设计会增加装置的整体体积。
相比于作比较用的半导体装置，半导体装置1A的整个2DEG区可在包含方向D1和D2的两个方向上分布，使得整个2DEG区的等效长度增加。因此，半导体装置1A可在尺寸保持不变的情况下获得改进的耐电压能力。
在图1A的示例性图示中，半导体装置1A是增强型装置，其在栅电极32约为零偏置时处于常关状态。确切地说，经掺杂氮化物基半导体层30可与氮化物基半导体层14A形成至少一个p-n结，以耗尽2DEG区144A的区域，使得2DEG区144A中与在对应栅电极32下方的区A相对应的区域具有不同于2DEG区的其余区域的特征(例如，不同的电子浓度)，并因此被阻挡。
由于此类机构，半导体装置1A具有常关特征。换句话说，当没有电压施加到栅电极32或者施加到栅电极32的电压小于阈值电压(即，在栅电极32下方形成反转层所需要的最小电压)时，2DEG区144A中在栅电极32下方的区域保持被阻挡，因此没有电流从中流过。
当栅电极32被施加大于阈值电压的电压时，电子将被吸引到栅电极32下面的异质结，由此使得2DEG区144A在电极20和22之间是连续的。栅电极32可以控制半导体装置1A的导电状态，因此栅电极32可被称为控制电极。
因为沟槽142A与栅电极32竖直地间隔开，所以靠近沟槽142A的漂移区DR的导电性不受栅电极32的控制的影响。就此而言，漂移区DR的导电性取决于2DEG区144A和145A的组合的连续性。因此，需要调节靠近沟槽142A的2DEG区144A和145A的组合的连续性以免发生断路问题。
应注意，2DEG区中的载流子密度与通道层和屏障层之间的极化效应正相关。屏障层的铝(Al)含量和厚度可决定极化效应的范围。
氮化物基半导体层40A的Al含量或厚度可进行定制，以便实现2DEG区144A和145A之间的良好连接。确切地说，氮化物基半导体层16A和40A(例如，屏障层)可具有相同的III族元素。例如，氮化物基半导体层16A和40中的每一个可被选择为AlGaN层，使得它们至少都具有相同的III族元素，例如铝。例如氮化物基半导体层16A和40A的浓度或厚度的参数可以是不同的。在一些实施例中，氮化物基半导体层16A中所含的III族元素的浓度可小于氮化物基半导体层40A中所含的III族元素的浓度。在一些实施例中，氮化物基半导体层16A的厚度可大于氮化物基半导体层40A的厚度。
因而，2DEG区145A的浓度可与2DEG区144A的浓度一致，并且靠近沟槽142A的2DEG区144A和145A的组合的连续性能够得以实现。此类设计可以平衡半导体装置1A的整体厚度和电气性能。
此外，氮化物基半导体层40A从沟槽142A向上延伸到高于氮化物基半导体层16A、介电层36A和栅电极32的某一位置。氮化物基半导体层40延伸，以覆盖彼此邻接的氮化物基半导体层16A和介电层36A的侧表面。因而，经掺杂氮化物基半导体层40A与其它层的接合区域增加，如此可以避免经掺杂氮化物基半导体层40A的脱落，从而良好地保持2DEG区144A和145A的组合的连续性。
换个角度看，因为氮化物基半导体层40A形成为延伸到覆盖氮化物基半导体层16A和介电层36A的侧表面并邻接电极20和22，所以氮化物基半导体层40的形成可通过使用相同的中间掩模(reticle)作为其它层来执行。
在一些实施例中，经掺杂氮化物基半导体层30可以省略，使得半导体装置1A是耗尽型装置，这意指半导体装置1A在零栅极-源极电压下处于常开状态。
此外，对于HEMT装置，2DEG的分布/位置可决定装置中的表面电场分布。在具有沟槽142A的情况下，2DEG区145A还可进一步沿着方向D2(即，竖直方向)延伸，因此半导体装置1A中的表面电场分布可以调制。在一些实施例中，沟槽142A的至少一部分可具有倾斜轮廓。例如，在一些实施例中，沟槽142A可具有V形或W形轮廓。前述轮廓可具有倾斜的深度方向，这使得2DEG区的电场分布具有更高的自由度，由此实现更均匀的电场。电场分布的空间利用率可以得到进一步增强。
场板50、52和54安置在氮化物基半导体层40A上/之上/上方。场板50、52和54的配置可以将电场进一步分割成更多的峰，以便实现更均匀的电场分布。场板50、52、54的示例性材料可包含例如但不限于导电材料，如Ti、Ta、TiN、TaN或其组合。在一些实施例中，还可使用其它导电材料，例如Al、Cu掺杂Si及包含这些材料的合金。
钝化层60可安置在电极20和22及介电层36A上/之上/上方。场板50、52和54嵌入/内埋在钝化层60中。钝化层60在沟槽142A内具有突出部分。沟槽142A被钝化层60和氮化物基半导体层40A完全填充。钝化层60的材料可包含例如但不限于介电材料。钝化层60可用作平坦化层，其具有用于支撑其它层/元件的水平顶表面。在一些实施例中，钝化层60可形成得更厚，并对钝化层60执行化学机械抛光(CMP)工艺等平坦化工艺以移除多余部分，由此形成水平顶表面。钝化层60的示例性材料可与介电层36A的材料相同或类似。
在图2A、图2B和图2C中示出半导体装置1A制造方法的不同阶段，如下文所描述。在下文中，沉积技术可包含例如但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、等离子体辅助气相沉积、外延生长或其它合适的工艺。
参考图2A，缓冲层12可以通过使用上述沉积技术在衬底10上/之上/上方形成。氮化物基半导体层16可以通过使用上述沉积技术在氮化物基半导体层14上/之上/上方形成。对氮化物基半导体层16A执行蚀刻工艺，以便暴露氮化物基半导体层14。电极20和22可在氮化物基半导体层14上/之上/上方形成，以便与氮化物基半导体层14接触。经掺杂氮化物基半导体层30和栅电极32可依序在氮化物基半导体层16A上形成。介电层36可在氮化物基半导体层16A之上形成，以至少覆盖经掺杂氮化物基半导体层30和栅电极32。电极20和22、经掺杂氮化物基半导体层30及栅电极32的形成包含沉积技术和图案化工艺。在一些实施例中，图案化工艺可包含光刻、暴露和显影、蚀刻、其它合适的工艺或其组合。
参考图2B，可以在电极20和22及介电层36上形成掩模层ML。在介电层36、氮化物基半导体层14和16上通过使用掩模层ML执行/应用蚀刻工艺，由此移除介电层36、氮化物基半导体层14和16A的部分。在蚀刻工艺之后，介电层36A、氮化物基半导体层14A和16A形成。在氮化物基半导体层14A上形成至少一个沟槽142A。
参考图2C，掩模层ML已移除。可在介电层36A上/之上/上方形成氮化物基半导体层40A，使得氮化物基半导体层40A的至少一部分402形成在沟槽142A内。氮化物基半导体层40A的部分402与氮化物基半导体层14A、16A及介电层36A连接。氮化物基半导体层40A可以形成为在介电层36A上横向地延伸。氮化物基半导体层40A形成为直接堆叠在氮化物基半导体层16A上。之后，在所得结构上形成场板50、52和54及钝化层60，以便获得图1A中所示的结构。
图3A是根据本公开的一些实施例的半导体装置1B的竖直横截面视图。图3B是图3A中的半导体装置的俯视图。半导体装置1B类似于参考图1A和图1B描述且说明的半导体装置1A，但氮化物基半导体层14A和16A替换为氮化物基半导体层14B和16B。
氮化物基半导体层14B在栅电极32和电极22之间具有两个沟槽142B和144B。沟槽142B和144B容纳氮化物基半导体层40B。在半导体装置1B的俯视图(见图3B)中，沟槽142B和144B的延伸方向与电极20、22、经掺杂氮化物基半导体层30及栅电极32的延伸方向相同。
氮化物基半导体层14B具有位于所述两个沟槽142B和144B之间的部分146B。氮化物基半导体层16B在氮化物基半导体层14B的部分146B上具有岛162B。这种带多个沟槽的配置可以进一步增加半导体装置1B的整个2DEG区的长度。
在图3A的示例性图示中，沟槽142B和144B可具有类似轮廓，例如U形轮廓。在一些实施例中，沟槽142B的轮廓可不同于沟槽144B的轮廓。举例来说，在一些实施例中，沟槽142B的轮廓可以是U形的，而沟槽144B的轮廓可以是V形的。
在半导体装置1B的制造阶段期间，执行蚀刻工艺，使得在氮化物基半导体层14B上形成两个或更多个沟槽142B和144B。举例来说，应用蚀刻工艺的掩模层可具有两个或更多个开口，与沟槽142B和144B的位置相对应。在其它实施例中，氮化物基半导体层14B在栅电极32和电极22之间具有超过两个沟槽。
图4是根据本公开的一些实施例的半导体装置1C的竖直横截面视图。半导体装置1C类似于参考图1A描述且说明的半导体装置1A，但氮化物基半导体层40A和介电层36A替换为基半导体层40C和介电层36C。
介电层36C的侧表面362通过氮化物基半导体层16的顶表面166与氮化物基半导体层16C的侧表面164间隔开。氮化物基半导体层40C延伸，以覆盖氮化物基半导体层16的侧表面164和顶表面166及介电层36C的侧表面362。
氮化物基半导体层40C与栅电极32竖直地间隔开。氮化物基半导体层16C和40C可在氮化物基半导体层14C上邻近沟槽142C直接堆叠在区C中。也就是说，氮化物基半导体层40C直接连接到氮化物基半导体层16C，以共同地在氮化物基半导体层14C上形成更厚的屏障层，使得区C中的2DEG区的浓度可以增强。由氮化物基半导体层16C和40C形成的更厚屏障完全覆盖漂移区DR。本实施例将提供一种调节区C内的2DEG区浓度的方式，因此半导体装置1C可适用于更多的需求。
在图5A、图5B、图5C和图5D中示出半导体装置1C制造方法的不同阶段，如下文所描述。
参考图5A，缓冲层12可以通过使用上述沉积技术在衬底10上/之上/上方形成。氮化物基半导体层16可以通过使用上述沉积技术在氮化物基半导体层14上/之上/上方形成。对氮化物基半导体层16执行蚀刻工艺，以便暴露氮化物基半导体层14的顶表面的至少一部分。电极20和22可在氮化物基半导体层14上/之上/上方形成，使得电极20和22可以与氮化物基半导体层14接触。经掺杂氮化物基半导体层30和栅电极32可依序在氮化物基半导体层16上形成。介电层36可在氮化物基半导体层16之上形成以至少覆盖经掺杂氮化物基半导体层30和栅电极32。电极20和22、经掺杂氮化物基半导体层30及栅电极32的形成包含沉积技术和图案化工艺。在一些实施例中，图案化工艺可包含光刻、暴露和显影、蚀刻、其它合适的工艺或其组合。
参考图5B，对介电层36执行蚀刻工艺。在蚀刻工艺之后，介电层36C形成。介电层36C具有用于暴露氮化物基半导体层16的顶表面的一部分的开口。
参考图5C，可以在电极20和22及介电层36C上形成掩模层ML。在氮化物基半导体层14和16上通过使用掩模层ML执行/应用蚀刻工艺，由此移除氮化物基半导体层14和16的部分。在蚀刻工艺之后，氮化物基半导体层14C和16C形成。在氮化物基半导体层14C上形成至少一个沟槽142C。
参考图5D，掩模层ML已移除。可以在介电层36、电极20和22及氮化物基半导体层14C和16C上/之上/上方形成毯覆式氮化物基半导体层。对毯覆式氮化物基半导体层执行蚀刻工艺，以便移除其多余部分，由此形成氮化物基半导体层40C。之后，在所得结构上形成场板50、52和54及钝化层60，以便获得图4中所示的结构。
基于以上描述，在本公开的实施例中，通道层设有至少一个沟槽，使得其中的2DEG区的至少一个区域可以沿着沟槽的深度方向(例如，竖直方向)分布，深度方向与水平方向不同。因此，整个2DEG区的长度增加，但装置尺寸未增大。通过增加整个2DEG区的长度，半导体装置的耐电压能力得到提高。因而，半导体装置可以在其体积维持不变的情况下获得改进的耐电压能力，这可符合电子装置小型化趋势。
选择和描述实施例是为了最佳地解释本发明的原理及其实际应用，使得所属领域的其他技术人员能够理解本发明的各种实施例，并且能够进行适合于预期的特定用途的各种修改。
如本文中所使用且不另外定义，术语“大体上(substantially/substantial)”、“大致”和“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖事件或情形明确发生的情况以及事件或情形近似于发生的情况。例如，当结合数值使用时，所述术语可涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。术语“大体上共面”可指沿同一平面定位的在数微米内的两个表面，例如沿同一平面定位的在40μm内、30μm内、20μm内、10μm内或1μm内的两个表面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。在描述一些实施例时，一个组件设置“在另一组件上或之上”可涵盖前者组件直接在后者组件上(例如，与后者组件物理接触)的情况，以及一个或多个中间组件定位在前者组件和后者组件之间的情况。
虽然已参考本公开的具体实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书定义的本公开的真实精神和范围的情况下，进行各种改变及取代等效物。图示可能未必按比例绘制。归因于制造工艺和公差，本公开中的工艺再现与实际设备之间可能存在区别。此外，应理解，实际装置和层可能会偏离附图中的矩形层描绘，并且由于共形沉积、蚀刻等制造工艺，可能包含角、表面或边缘、圆角等。可能存在未具体说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下将这些操作组合、细分或重新排序以形成等效方法。因此，除非在本文中具体指示，否则操作的次序和分组并非限制性的。

Claims (25)

1.一种氮化物基半导体装置，其特征在于，包括：
第一氮化物基半导体层，其具有至少一个沟槽；
第二氮化物基半导体层，其安置在所述第一氮化物基半导体层上且与所述沟槽间隔开，其中所述第二氮化物基半导体层的带隙高于所述第一氮化物基半导体层的带隙；
源电极和漏电极，其安置在所述第二氮化物基半导体层上方；
栅电极，其安置在所述第二氮化物基半导体层上方及所述源电极和漏电极之间，以便至少限定在所述栅电极和所述漏电极之间且与所述沟槽重叠的漂移区；以及
第三氮化物基半导体层，其至少安置在所述沟槽中且从所述沟槽向上延伸以与所述第二氮化物基半导体层接触，其中所述第三氮化物基半导体层的带隙高于所述第一氮化物基半导体层的所述带隙。
2.根据权利要求1所述的半导体装置，其特征在于，所述第三氮化物基半导体层与所述沟槽的轮廓共形。
3.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
钝化层，其安置在所述第二氮化物基半导体层和所述第三氮化物基半导体层之上且在所述沟槽内具有突出部分，其中所述沟槽被所述钝化层和所述第三氮化物基半导体层完全填充。
4.根据权利要求1所述的半导体装置，其特征在于，所述第二氮化物基半导体层和所述第三氮化物基半导体层具有相同的III族元素，且所述第二氮化物基半导体层中所含的所述III族元素的浓度小于所述第三氮化物基半导体层中所含的所述III族元素的浓度。
5.根据权利要求1所述的半导体装置，其特征在于，在所述沟槽中，所述第一氮化物基半导体层和所述第三氮化物基半导体层之间形成异质结。
6.根据权利要求5所述的半导体装置，其特征在于，所述第一氮化物基半导体层和所述第三氮化物基半导体层共同地形成邻近所述异质结且沿着竖直方向分布的二维电子气体(2DEG)区。
7.根据权利要求1所述的半导体装置，其特征在于，所述第三氮化物基半导体层从所述沟槽向上延伸到高于所述第二氮化物基半导体层的某一位置。
8.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
介电层，其安置在所述第二氮化物基半导体层上方且覆盖所述栅电极，其中所述第三氮化物基半导体层进一步向上延伸到高于所述介电层的某一位置。
9.根据权利要求1所述的半导体装置，其特征在于，所述第三氮化物基半导体层进一步向上延伸到高于所述栅电极的某一位置。
10.根据权利要求8所述的半导体装置，其特征在于，所述第三氮化物基半导体层延伸以覆盖彼此邻接的所述第二氮化物基半导体层和所述介电层的侧表面。
11.根据权利要求8所述的半导体装置，其特征在于，所述介电层的侧表面通过所述第二氮化物基半导体层的顶表面与所述第二氮化物基半导体层的侧表面间隔开。
12.根据权利要求11所述的半导体装置，其特征在于，所述第三氮化物基半导体层延伸以覆盖所述第二氮化物基半导体层的所述侧表面和所述顶表面及所述介电层的所述侧表面。
13.根据权利要求1所述的半导体装置，其特征在于，所述第二氮化物基半导体层和所述第三氮化物基半导体层直接堆叠在所述第一氮化物基半导体层上且邻近所述沟槽。
14.根据权利要求1所述的半导体装置，其特征在于，所述第一氮化物基半导体层在所述栅电极和所述漏电极之间具有两个或更多个沟槽。
15.根据权利要求14所述的半导体装置，其特征在于，所述第一氮化物基半导体层具有位于所述两个沟槽之间的部分，且所述第二氮化物基半导体层在所述第一氮化物基半导体层的所述部分上具有岛。
16.一种半导体装置制造方法，其特征在于，包括：
形成安置在衬底之上的第一氮化物基半导体层；
在所述第一氮化物基半导体层上形成第二氮化物基半导体层；
在所述第一氮化物基半导体层之上形成源电极、漏电极和栅电极；
在所述第二氮化物基半导体层之上形成介电层以至少覆盖所述栅电极；
移除所述栅电极与所述漏电极之间的所述介电层、所述第一氮化物基半导体层和所述第二氮化物基半导体层的部分，以便在所述第一氮化物基半导体层上形成至少一个沟槽，以便至少限定在所述栅电极和所述漏电极之间且与所述沟槽重叠的漂移区；以及
形成至少在所述沟槽内且与所述第二氮化物基半导体层直接接触的第三氮化物基半导体层；
所述第二氮化物基半导体层的带隙高于所述第一氮化物基半导体层的带隙；所述第三氮化物基半导体层的带隙高于所述第一氮化物基半导体层的所述带隙。
17.根据权利要求16所述的方法，其特征在于，移除所述介电层、所述第一氮化物基半导体层的部分通过应用蚀刻工艺来执行。
18.根据权利要求17所述的方法，其特征在于，执行所述蚀刻工艺，使得在所述第二氮化物基半导体层上形成两个或更多个沟槽。
19.根据权利要求16所述的方法，其特征在于，所述第三氮化物基半导体层形成为在所述介电层上横向地延伸。
20.根据权利要求16所述的方法，其特征在于，所述第三氮化物基半导体层形成为直接堆叠在所述第二氮化物基半导体层上。
21.一种氮化物基半导体装置，其特征在于，包括：
第一氮化物基半导体层，其具有至少一个沟槽；
第二氮化物基半导体层，其安置在所述第一氮化物基半导体层上且与所述沟槽间隔开，其中所述第二氮化物基半导体层的带隙高于所述第一氮化物基半导体层的带隙；
源电极和漏电极，其安置在所述第二氮化物基半导体层上方；
栅电极，其安置在所述第二氮化物基半导体层上方及所述源电极和漏电极之间，以便至少限定在所述栅电极和所述漏电极之间且与所述沟槽重叠的漂移区；以及
介电层，其安置在所述第二氮化物基半导体层之上且具有彼此通过所述沟槽分隔开的部分；以及
第三氮化物基半导体层，其至少安置在所述介电层的所述部分之间的所述沟槽中，其中所述第三氮化物基半导体层直接连接到所述第二氮化物基半导体层以在所述第一氮化物基半导体层上形成屏障层；所述第三氮化物基半导体层的带隙高于所述第一氮化物基半导体层的所述带隙。
22.根据权利要求21所述的半导体装置，其特征在于，所述漂移区被所述屏障层完全覆盖。
23.根据权利要求21所述的半导体装置，其特征在于，所述第三氮化物基半导体层包括直接堆叠在所述第二氮化物基半导体层上且位于所述介电层和所述沟槽之间的部分。
24.根据权利要求21所述的半导体装置，其特征在于，所述第三氮化物基半导体层覆盖所述介电层的顶表面。
25.根据权利要求21所述的半导体装置，其特征在于，所述第一氮化物基半导体层具有两个容纳所述第三氮化物基半导体层的沟槽。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114127914B (zh) * 2021-05-11 2023-05-26 英诺赛科(苏州)半导体有限公司 集成半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140141126A (ko) * 2013-05-31 2014-12-10 서울반도체 주식회사 전계 완화부를 구비하는 질화물계 트랜지스터 및 이의 제조 방법
CN110392929A (zh) * 2016-11-24 2019-10-29 剑桥企业有限公司 氮化镓晶体管
CN112331719A (zh) * 2020-04-30 2021-02-05 英诺赛科（珠海）科技有限公司 半导体器件以及制造半导体器件的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120120825A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
TWI587512B (zh) * 2011-05-16 2017-06-11 Renesas Electronics Corp Field effect transistor and semiconductor device
JP6220161B2 (ja) * 2013-06-03 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN110707154A (zh) * 2019-09-25 2020-01-17 西安理工大学 一种局部凹槽结构的AlGaN/GaN HEMT器件
CN112885891A (zh) * 2021-01-29 2021-06-01 中国电子科技集团公司第五十五研究所 一种提高氮化镓hemt功率器件击穿电压的结构及其制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140141126A (ko) * 2013-05-31 2014-12-10 서울반도체 주식회사 전계 완화부를 구비하는 질화물계 트랜지스터 및 이의 제조 방법
CN110392929A (zh) * 2016-11-24 2019-10-29 剑桥企业有限公司 氮化镓晶体管
CN112331719A (zh) * 2020-04-30 2021-02-05 英诺赛科（珠海）科技有限公司 半导体器件以及制造半导体器件的方法

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