CN115812253B - 氮化物基半导体器件及其制造方法 - Google Patents

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Abstract

一种氮基半导体器件，包括第一氮化物基半导体层、第二氮化物基半导体层、掺杂氮化物基半导体层、氮化物基绝缘层、栅电极和钝化层。第二氮化物基半导体层设置在第一氮化物基半导体层上，第二氮化物基半导体层的带隙大于第一氮化物基半导体层的带隙。掺杂氮化物基半导体层设置在第二氮化物基半导体上方并具有第一宽度。氮化物基绝缘层设置在掺杂氮化物基半导体层上，并且具有小于第一宽度的第二宽度。栅电极设置在氮化物基绝缘层上方，并且具有大于第二宽度的第三宽度。钝化层设置在第二氮化物基半导体层上方，并且具有位于掺杂氮化物基半导体层和抵靠氮化物基绝缘层的栅电极。

Description

氮化物基半导体器件及其制造方法
技术领域
本公开总体上涉及一种氮化物基半导体器件。更确切地说，本公开涉及一种氮化物基半导体器件，其特征在于，包括减少电流漏泄的氮化物基绝缘层。
背景技术
近年来，关于高电子迁移率晶体管(HEMT)的深入研究已经非常普遍，尤其是对于高功率切换和高频率应用。III族氮化物基HEMT利用具有不同带隙的两种材料之间的异质结界面来形成量子阱类结构，所述量子阱类结构容纳二维电子气体(2DEG)区，从而满足高功率/频率装置的需求。除了HEMT之外，具有异质结构的装置的实例进一步包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。然而，在III族氮化物器件的制造过程中，氧扩散可能会导致电流漏泄问题，从而降低器件的电性能。因此，有必要针对这问题改善设备性能。
发明内容
根据本公开的一个方面，提供一种半导体器件，其特征在于，包括第一氮化物基半导体层、第二氮化物基半导体层、掺杂氮化物基半导体层、氮化物基绝缘层、栅电极和钝化层。第二氮化物基半导体层设置在第一氮化物基半导体层上，第二氮化物基半导体层的带隙大于第一氮化物基半导体层的带隙。掺杂氮化物基半导体层设置在第二氮化物基半导体上方并具有第一宽度。氮化物基绝缘层设置在掺杂氮化物基半导体层上，并且具有小于第一宽度的第二宽度。栅电极设置在氮化物基绝缘层上方，并且具有大于第二宽度的第三宽度。钝化层设置在第二氮化物基半导体层上方，并且具有位于掺杂氮化物基半导体层和抵靠氮化物基绝缘层的栅电极。
根据本公开的一个方面，提供一种用于制造半导体器件的方法。所述方法包含如下步骤，形成第一氮化物基半导体层，且在第一氮化物基半导体层上形成第二氮化物基半导体层。掺杂氮化物基半导体层形成在第二氮化物基半导体层上方，在掺杂氮化物基半导体层上形成氮化物基绝缘层。在第二氮化物基半导体层上形成栅电极。窄化氮化物基绝缘层，使得氮化物基的绝缘层比掺杂的氮化物基半导体层和栅电极窄。形成钝化层以填充氮化物基绝缘层和栅电极之间的间隙。
根据本公开的一个方面，提供一种氮基半导体器件，其特征在于，包括第一氮化物基半导体层、第二氮化物基半导体层、掺杂氮化物基半导体层、栅电极和氮化物基绝缘层。第二氮化物基半导体层设置在第一氮化物基半导体层上，第二氮化物基半导体层的带隙大于第一氮化物基半导体层的带隙。掺杂氮化物基半导体层设置在第二氮化物基半导体上。栅极电极设置在氮化物基绝缘层上。氮化物基绝缘层设置在掺杂氮化物基半导体层和栅电极之间。氮化物基绝缘层的相对的侧表面相对于掺杂氮化物基半导体层和栅电极的边缘为凹进的。
通过以上配置，即使至少一个泄漏电流流过栅电极的边缘，泄漏电流也不能直接进入掺杂氮化物基半导体层。此外，由于氮化物基绝缘层比掺杂氮化物基半导体层和栅电极窄，从栅电极到掺杂氮化合物基半导体层的泄漏电流路径被延长，因此泄漏电流路径的等效电阻率增加。
附图说明
当结合附图阅读时，从以下详细描述容易地理解本公开的各方面。应注意，各种特征可不按比例绘制。也就是说，为了论述的清楚起见，各种特征的尺寸可任意增大或减小。在下文中参考图式更详细地描述本公开的实施例，在图式中：
图1A是根据本公开的一些实施例的半导体器件的垂直横截面视图；
图1B是根据本公开的一些实施例的半导体器件于图1A的区域放大的垂直横截面视图；
图2A、图2B、和图2C是根据本公开的一些实施例展示用于制造氮基半导体器件的方法的不同阶段；
图3是根据本公开的一些实施例的半导体器件的横截面视图；
图4是根据本公开的一些实施例的半导体器件的横截面视图；
图5是根据本公开的一些实施例的半导体器件的横截面视图；以及
图6是根据本公开的一些实施例的半导体器件的横截面视图。
具体实施方式
在所有附图和详细描述中使用共同参考标号来指示相同或类似组件。根据结合附图作出的以下详细描述将容易理解本公开的实施例。
相对于某一组件或组件群组，或者组件或组件群组的某一平面，为相关联图中所展示的组件的定向指定空间描述，例如“上”、“上方”、“下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“较低”、“上部”、“之上”、“之下”等等。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可任何定向或方式在空间上布置，前提为本公开的实施例的优点是不会因此类布置而有所偏差。
此外，应注意，在实际装置中，由于装置制造条件，描绘为近似矩形的各种结构的实际形状可能是曲形、具有圆形边缘、具有稍微不均匀的厚度等等。使用直线和直角只是为了方便表示层和特征。
在以下描述中，半导体器件/裸片/封装、其制造方法等被阐述为优选实例。所属领域的技术人员将显而易见，可在不脱离本公开的范围和精神的情况下作出修改，包含添加和/或替代。可省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。
图1A是根据本公开的一些实施例的氮化物基半导体器件1A的横截面视图。半导体器件1A包含衬底10、氮化物基半导体层12和14、掺杂氮化物基半导体层30、氮化物基绝缘层32、栅电极34、钝化层40、导电电极44和46、钝化层48、导电通孔50和图案化导电层52。
衬底10可以是半导体衬底。衬底10的示例性材料可包含例如但不限于Si、SiGe、SiC、砷化镓、p掺杂的Si、n掺杂的Si、蓝宝石、绝缘体上半导体(例如绝缘体上硅(SOI))或其它合适的衬底材料。在一些实施例中，衬底10可包含例如但不限于III族元素、IV族元素、V族元素或其组合(例如III-V化合物)。在其它实施例中，衬底10可包含例如但不限于一个或多个其它特征，例如掺杂区、埋层、外延(epi)层或其组合。
在一些实施例中，衬底10可包含缓冲层。缓冲层可与衬底10与氮化物基半导体层12接触。缓冲层可配置成减小衬底10与氮化物基半导体层12之间的晶格和热失配，由此解决由失配/差异导致的缺陷。缓冲层可包含III-V化合物。III-V化合物可包含例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料还可包含例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。
在一些实施例中，半导体器件1A可以进一步包括成核层(未示出)。成核层可以形成在衬底10和缓冲层之间。成核层可以被配置为提供过渡以适应衬底10和缓冲层的III氮化物层之间的失配/差异。成核层的示例性材料可以包括例如但不限于AlN或其任何合金成核层可配置成提供过渡以适应衬底10与缓冲层的III-氮化物层之间的失配/差异。成核层的示例性材料可包含例如但不限于AlN或其合金中的任一个。
氮化物基半导体层12安置于缓冲层上/之上/上方。氮化物基半导体层14安置于氮化物基半导体层12上/之上/上方。氮化物基半导体层12的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、Aly Ga(1-y)N(其中y≤1)。氮化物基半导体层14的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、Inx AlyGa(1-x-y)N(其中x+y≤1)、Aly Ga(1-y)N(其中y≤1)。
选择氮化物基半导体层12和14的示例性材料以使得氮化物基半导体层14的带隙(即，禁带宽度)大于/高于氮化物基半导体层12的带隙，这会使其电子亲和势彼此不同并且在其间形成异质结。举例来说，当氮化物基半导体层12是具有约3.4eV的带隙的未掺杂GaN层时，氮化物基半导体层14可选择为具有约4.0eV的带隙的AlGaN层。因而，氮化物基半导体层12和14可分别充当沟道层和势垒层。在沟道层与势垒层之间的接合界面处产生三角阱势，使得电子在三角阱中积聚，由此邻近于异质结而产生二维电子气体(2DEG)区。因此，半导体器件1A可包含至少一个GaN基高电子迁移率晶体管(HEMT)。
掺杂氮化物基半导体层30可设置于氮化物基半导体层14上/之上/上方。氮化物基绝缘层32被设置/堆叠在掺杂氮化物基半导体层30上/上方。栅电极34被设置/层叠在氮化物基绝缘层32上/上方，氮化物基绝缘层32位于掺杂氮化物基半导体层30和栅电极34之间。氮化物基绝缘层32可以用作绝缘层例如元件扩散绝缘或电绝缘。例如，元素扩散会在高温过程中发生，氮化物基绝缘层32可以阻挡从掺杂氮化物基半导体层30到栅电极34的元素扩散。
在图1A的示例性图示中，半导体器件1A是增强型器件，当栅电极34处于近似零偏压时，其处于常关状态。掺杂氮化物基半导体层30可以与氮化物基半导体层14形成至少一个p-n结以耗尽2DEG区域，使得2DEG区域的至少一个区域对应于对应的栅极电极34下方的位置。由于这种机制，半导体器件1A具有常闭特性。换言之，当没有电压施加到栅电极34或施加到栅极电极34的电压小于阈值电压(即，在栅电极34下方形成反转层所需的最小电压)时，栅极电极34下方的2DEG区域的区域被保持阻挡，因此没有电流流过。
在一些实施例中，掺杂氮化物基半导体层30可被省略，使得半导体器件1A是耗尽型器件，这意味着半导体器件1A在零栅极-源极电压下处于常开状态。
掺杂氮化物基半导体层30可以是p型掺杂III-V半导体层，掺杂氮化物基半导体层30的示例性材料例如可包括但不限于，p型掺杂III-V族氮化物基半导体材料，像是p型氮化镓(GaN)、p型氮化铝镓(AlGaN)、p型氮化铟(InN)、p型氮化铝铟(AlInN)、p型氮化铟镓(InGaN)、p型氮化铝铟镓(AlInGaN)或其组合。在一些实施方式中，可通过使用p型杂质，像是铍(Be)、镁(Mg)、锌(Zn)、镉(Cd)来实现p型掺杂材料。在一些实施例中，氮化物基半导体层12包括未掺杂的GaN，氮化物基半导体层14包括AlGaN，并且氮化物基掺杂半导体层30是p型GaN层，其可以向上弯曲下面的带结构并耗尽2DEG区域的对应区，从而将半导体器件1A置于关闭状态。
栅电极34的示例性材料可以是金属或金属化合物，栅电极34可以形成为具有相同或不同组成的单层或多层，金属或金属化合物的示例性材料包括但不限于钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、金属合金或其化合物或其他金属化合物。
图1B是根据本公开的一些实施例的图1A中的区域A的放大垂直横截面视图。如图1A和1B所示，氮化物基绝缘层32比掺杂氮化物基半导体层30和栅电极34窄，这导致半导体器件1A的工作稳定性的提高。
在操作期间，栅电极被偏置。在操作时，栅电极中的缺陷可能导致电流漏泄，泄漏电流最可能发生的地方之一是栅电极的边缘。一旦至少一个泄漏电流流过栅电极的边缘，泄漏电流可能继续向下流动，这降低了稳定性和性能。
为了克服这些问题，氮化物基绝缘层32夹在掺杂氮化物基半导体层30和栅电极34之间。即使至少一个泄漏电流流过栅电极34的边缘，泄漏电流也不能直接进入掺杂氮化物基半导体层30。此外，由于氮化物基绝缘层32比掺杂氮化物基半导体层30和栅电极34窄，所以从栅电极34到掺杂氮化物基半导体层30的漏电流路径被延长，因此漏电流路径的等效电阻率增加。泄漏电流路径的等效电阻率的增加可以降低泄漏电流向下流动到掺杂氮化物基半导体层30的概率，从而削弱泄漏电流问题。强漏电流问题会增加栅电极边缘的电场强度，所以器件上会发生击穿。因此，通过削弱漏电流问题，可以调制电场。
具体地，掺杂氮化物基半导体层30具有宽度W1；氮化物基绝缘层32具有宽度W2；栅极电极具有宽度W3；并且宽度W1-W3之间的关系是W1＞W2和W3＞W2。在图1B的示例性图示中，宽度W1-W3之间的关系为W1＞W3＞W3。因此，氮化物基绝缘层的相对的侧表面相对于掺杂氮化物基半导体层30和栅电极34的边缘为凹进的。
在一些实施例中，氮化物基绝缘层32的厚度小于掺杂氮化物基半导体层30和栅电极34的厚度，该厚度设计为使半导体器件1A的开关比可接受。在一些实施例中，氮化物基绝缘层32的示例性材料可以包括，例如但不限于，氮化物、氧化物或其组合。在一些实施例中，氮化物基绝缘层32的示例性材料可以包括例如但不限于AlN。
钝化层40设置在氮化物基半导体层14之上/之上/之上。钝化层40可以覆盖掺杂氮化物基半导体层30、氮化物基绝缘层32和栅电极34。例如，钝化层40可覆盖栅电极34的侧表面。例如，钝化层40可以延伸到掺杂氮化物基半导体层30和栅电极34之间的间隙中，钝化层40可覆盖掺杂氮化物基半导体层30的顶表面。
钝化层40具有位于掺杂氮化物基半导体层30和栅电极34之间的部分402。钝化层40的部分402与氮化物基绝缘层32的侧表面接触。钝化层40的部分402抵靠氮化物基绝缘层。
在一些实施例中，氮化物基绝缘层32的宽度W2允许钝化层40延伸以完全填充掺杂氮化物基半导体层30和栅电极34之间的间隙，钝化层40可能不会沉积到掺杂氮化物基半导体层30、氮化物基绝缘层32和栅电极34之间的深间隙中。在这种情况下，可能会产生间隙，这将降低器件性能。在一些实施例中，W1/W2的比率大于1。在一些实施方案中，W3/W2的比例大于1。
在图1B的示例性图示中，钝化层40的部分402与氮化物基的绝缘层32形成平坦界面。在一些实施例中，氮化物基绝缘层32和钝化层40具有不同的材料。在一些实施例中，钝化层40的示例性材料可以包括例如但不限于Si3N4、SiO2、Al2O3、AlOxN、SiOyN或其组合。在一些实施例中，钝化层40的示例性材料可以包括例如但不限于Si3N4、SiO2、Al2O3、AlOxN、SiOyN或其组合。在一些实施例中，钝化层40的示例性材料可以包括例如但不限于Si3N4、SiO2、Al2O3、AlOxN、SiOyN或其组合。在一些实施例中，钝化层40的示例性材料可以包括例如但不限于Si3N4、SiO2、Al2O3、AlOxN、SiOyN或其组合。在一些实施例中，氮化物基绝缘层具有大于钝化层40的电导率，其中这种选择可以有效地阻挡泄漏电流。
参考图1A，导电电极44和46设置在氮化物基半导体层14上/上方/上方，并且栅电极34位于导电电极44和46之间。导电电极44比导电电极46更接近掺杂氮化物基半导体层30。导电电极44比导电电极46更接近氮化物基绝缘层32，导电电极44比导电电极46更接近栅电极34。
在一些实施例中，电极44可以用作源电极。在一些实施例中，电极44可以用作漏极。在一些实施例中，电极46可以用作源电极。在一些实施例中，电极46可以用作漏极。在一些实施例中，导电电极44和46中的每一个可以被称为源极/漏极(S/D)电极，这意味着它们可以用作源极电极或漏极电极，这取决于器件设计。
导电电极44和46可穿透钝化层40以与氮化物基半导体层14接触。每个导电电极44和46都具有覆盖钝化层40的顶部。每个导电电极44和46都可高于钝化层40。
在一些实施例中，导电电极44和46可以包括，例如但不限于，金属、合金、掺杂的半导体材料(例如掺杂的晶体硅)、化合物(例如硅化物和氮化物)、其他导体材料或其组合。导电电极44和46的示例性材料可以包括例如但不限于Ti、AlSi、TiN或其组合。导电电极44和46可以是具有相同或不同组成的单层或多层。在一些实施例中，导电电极44和46与氮化物基半导体层14形成欧姆接触。欧姆接触可以通过将Ti、Al或其他合适的材料施加到导电电极44、46来实现。在一些实施方案中，每个导电电极44与46由至少一个保形层和导电填充物形成，保形层可以包裹导电填充物。共形层的示例性材料可以包括例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt或其组合。导电填充物的示例性材料可以包括例如但不限于AlSi、AlCu或其组合。
钝化层48覆盖钝化层40和导电电极44和46。钝化层48可用于保护目的或增强器件的电性能(例如，通过在不同层/元件之间提供电绝缘效果)。钝化层48可以用作平坦化层，其具有平坦的顶表面以支撑其他层/元件。在一些实施例中，钝化层48可以形成为较厚的层，并且在钝化层48上执行平坦化工艺，例如化学机械抛光(CMP)工艺，以去除多余部分，从而形成平坦的顶表面。钝化层48的示例性材料可以包括，例如但不限于，SiNx、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物、氮化物、等离子体增强氧化物(PEOX)或其组合。在一些实施例中，钝化层48可以是多层结构，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合的复合介电层。
接触孔50设置在钝化层48中。接触孔50纵向延伸，以电连接栅电极34和导电电极44和46。接触孔的顶表面可以不受钝化层140的覆盖，接触孔50的示例性材料可以包括例如但不限于导电材料，例如金属或合金。
图案化导电层52设置在钝化层48和接触通孔50上。图案化的导电层52与接触通孔50相接触。图案案化的导体层52可以具有金属线(metal lines)、焊垫(pads)、迹线(traces)或其组合，使得图案化导体层52能够形成至少一个电路。图案化导电层52的示例性材料可以包括具有Ag、Al、Cu、Mo、Ni、Ti、其合金、其氧化物、其氮化物或其组合的单层或多层。
用于制造半导体器件1A的方法的不同阶段在图2A、图2B和图2C中示出，如下所述。在下文中，沉积技术可以包括，例如，但不限于，原子层沉积(ALD)、物理气相沉积(PVD)、化学气相淀积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、等离子体辅助气相沉积、外延生长或其他合适的工艺。
参考图2A，提供衬底10。氮化物基半导体层12和14可通过使用上文提及的沉积技术依次形成于衬底10上方。掺杂氮化物基半导体层30和栅电极32可通过使用上文提及的沉积技术形成于氮化物基半导体层14上方。
掺杂氮化物基半导体层30、氮化物基绝缘层32和栅电极34的形成包括沉积技术和图案化工艺。在一些实施例中，可以执行沉积技术以形成覆盖层，并且可以执行图案化工艺以去除其多余部分。在一些实施例中，图案化工艺可以包括光刻、曝光和显影、刻蚀、其他合适的工艺或其组合。
在一些实施例中，掺杂氮化物基的半导体层30比氮化物基绝缘层32和栅电极34宽。在一些实施方案中，氮化物基绝缘层32和栅极电极34具有相同的宽度。在一些实施例中，氮化物基绝缘层32和栅电极34在相同的光刻工艺中被图案化。
参考图2B，通过移除工艺使氮化物基绝缘层32变窄。在一些实施例中，去除工艺包括干刻蚀工艺、湿刻蚀工艺或其组合。在去除工艺之后，氮化物基绝缘层32比掺杂氮化物基半导体层30和栅电极34窄。
参考图2C，在氮化物基半导体层14上形成钝化层40，钝化层40为覆盖掺杂的氮化物基半导体层30、氮化物基绝缘层32和栅电极34，钝化层40可以填充掺杂的氮化物基绝缘层32和栅电极34之间的凹陷/间隙。
图3是根据本公开的一些实施例的氮化物基半导体器件1B的横截面视图。除了氮化物基绝缘层32被氮化物基绝缘层32B代替之外，氮化物基半导体器件1B类似于参照图1A和图1B所描述和图示的半导体器件1A。
氮化物基绝缘层32B具有相对的弯曲侧壁。氮化物基绝缘层32B的侧壁凹进其主体中。因此，钝化层40可以具有与氮化物基绝缘层32B形成弯曲界面的部分402。弯曲界面相对于氮化物基绝缘层32B为凹进的。氮化物基绝缘层32B的弯曲侧壁可以使钝化层40的部分402容易地填充到掺杂氮化物基半导体层30、氮化物基绝缘层32B和栅电极34之间的间隙中。为了制造半导体器件1B，用于缩小氮化物基绝缘层32B的去除工艺具有与图2B不同的配方，例如不同的刻蚀剂、温度或压力。
图4是根据本公开的一些实施例的半导体器件1C的横截面视图。除了氮化物基绝缘层32被氮化物基绝缘层32C代替之外，半导体器件1C类似于参照图1A和图1B所描述和图示的半导体器件1A。
氮化物基绝缘层32C具有相对的倾斜侧壁，氮化物基绝缘层32C是锥形的。氮化物基绝缘层32C沿向上方向的宽度逐渐增加。因此，钝化层40可以具有与氮化物基绝缘层32C形成倾斜界面的部分402。界面相对于氮化物基绝缘层32C倾斜。氮化物基绝缘层32C的倾斜侧壁可以使钝化层40的倾斜界面部分402容易地填充到掺杂氮化物基半导体层30、氮化物基绝缘层32C和栅电极34之间的间隙中。为了制造半导体器件1C，用于缩小氮化物基绝缘层32C的去除工艺具有与图2B不同的配方，例如不同的刻蚀剂、温度或压力。
图5是根据本公开的一些实施例的半导体器件1D的横截面视图。除了掺杂氮化物基半导体层30、氮化物基绝缘层32和栅电极34被掺杂氮化物基半导体层30D、氮化物基绝缘层32D和栅电极34D代替之外，半导体器件1D类似于参照图1A和图2C所描述和图示的半导体器件1A。
掺杂氮化物基半导体层30D具有彼此相对的侧表面302D和304D。从氮化物基绝缘层32D到侧表面302D的距离小于从氮化物基绝缘层32D至侧表面304D的距离，这种配置是考虑到泄漏电流问题而做出的。栅极-漏极侧具有相对更强的电场，因此距离关系可以有效地调制半导体器件1D的电场。
图6是根据本公开的一些实施例的半导体器件1E的横截面视图。除了掺杂氮化物基半导体层30、氮化物基绝缘层32和栅电极34被掺杂氮化物基半导体层30E、氮化物基绝缘层32E和栅电极34E代替之外，半导体器件1E类似于参照图1A和图1B所描述和图示的半导体器件1A。
氮化物基绝缘层32E具有彼此相对的侧表面322E和324E。栅电极34E具有彼此相对的侧表面342E和344E。氮化物基绝缘层32E层的侧表面322E与栅电极34E的侧表面342E隔开距离D1，氮化物基绝缘层32E层侧表面324E与栅极电极34E侧表面344E隔开距离D2，考虑到泄漏电流问题，距离D2大于距离D1。栅极-漏极侧具有相对更强的电场，因此距离关系可以有效地调制半导体器件1E的电场。
选择和描述实施例是为了最佳地解释本公开的原理及其实际应用，使得所属领域的其他技术人员能够理解各种实施例的公开内容，并且能够进行适合于预期的特定用途的各种修改。
如本文中所使用且不另外定义，术语“基本上”、“大体上”、“近似”和“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖事件或情形明确发生的情况以及事件或情形近似于发生的情况。举例来说，当结合数值使用时，术语可涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。术语“大体上共面”可指沿同一平面定位的在数微米内的两个表面，例如沿同一平面定位的在40μm内、30μm内、20μm内、10μm内或1μm内的两个表面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。在一些实施例的描述中，提供于另一组件“上”或“之上”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
虽然已参考本公开的具体实施例描述且说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，在不脱离如由所附权利要求书定义的本公开的真实精神和范围的情况下，可作出各种改变且可取代等效物。所述说明可能未必按比例绘制。由于制造工艺和公差，本公开中的工艺再现与实际设备之间可能存在区别。此外，应了解，实际装置和层可能相对于图式的矩形层描绘存在偏差，且可能由于例如共形沉积、刻蚀等等制造工艺而包含角表面或边缘、圆角等等。可存在未特别说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适应本公开的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非在本文中特定指示，否则操作的次序和分组并非限制性的。

Claims (25)

1.一种氮化物基半导体器件，其特征在于，包括：
第一氮化物基半导体层；
第二氮化物基半导体层，其设置在所述第一氮化物基半导体层上，所述第二氮化物基半导体层的带隙大于所述第一氮化物基半导体层的带隙；
掺杂氮化物基半导体层，其设置在所述第二氮化物基半导体上方并具有第一宽度；
氮化物基绝缘层，其设置在所述掺杂氮化物基半导体层上并具有小于所述第一宽度的第二宽度；
栅电极，设置在所述氮化物基绝缘层上方并具有大于第二宽度的第三宽度；以及
钝化层，其设置在所述第二氮化物基半导体层上方，并包括位于所述掺杂的氮化物基半导体和所述栅电极之间的部分，且所述部分抵靠所述氮化物基绝缘层。
2.根据权利要求1所述的半导体器件，其特征在于，所述钝化层的所述部分与所述氮化物基绝缘层形成平坦界面。
3.根据权利要求1所述的半导体器件，其特征在于，所述钝化层的所述部分与所述氮化物基绝缘层形成弯曲界面。
4.根据权利要求3所述的半导体器件，其特征在于，所述弯曲界面凹进相对于所述氮化物基绝缘层。
5.根据权利要求1所述的半导体器件，其特征在于，所述氮化物基绝缘层的电导率大于所述钝化层的电导率。
6.根据权利要求1所述的半导体器件，其特征在于，所述氮化物基绝缘层的厚度小于所述掺杂氮化物基半导体层的厚度和所述栅电极的厚度。
7.根据权利要求1所述的半导体器件，其特征在于，所述钝化层覆盖所述掺杂氮化物基半导体层的顶表面。
8.根据权利要求7所述的半导体器件，其特征在于，所述钝化层覆盖所述栅电极的侧表面。
9.根据权利要求8所述的半导体器件，其特征在于，所述钝化层覆盖所述栅电极的顶表面。
10.根据权利要求1所述的半导体器件，其特征在于，进一步包括：
源电极和漏电极，其中所述掺杂氮化物基半导体层，所述氮化物基的绝缘层和所述栅电极位于所述源电极和所述漏电极之间，所述源极电极比所述漏极电极更靠近所述掺杂氮化物基半导体层。
11.根据权利要求10所述的半导体器件，其特征在于，所述源电极比所述漏电极更靠近所述氮化物基绝缘层。
12.根据权利要求1所述的半导体器件，其特征在于，所述掺杂氮化物基半导体层具有彼此相对的第一侧表面和第二侧表面，且从所述氮化物基绝缘层到所述第一侧表面的距离小于从所述氮化物基绝缘层至所述第二侧的距离。
13.根据权利要求1所述的半导体器件，其特征在于，所述氮化物基绝缘层的左侧表面与所述栅电极的左侧表面间隔开第一距离，且所述氮化物基绝缘层的右侧表面与所述栅电极的右侧表面间隔开大于所述第一距离的第二距离。
14.根据权利要求1所述的半导体器件，其特征在于，所述氮化物基绝缘层包括AlN。
15.根据权利要求14所述的半导体器件，其特征在于，所述栅电极包括TiN。
16.一种用于制造半导体器件的方法，其特征在于，包括：
形成第一氮化物基半导体层；
在所述第一氮化物基半导体层上形成第二氮化物基半导体层；
在所述第二氮化物基半导体层上方形成掺杂的氮化物基半导体层；
在掺杂氮化物基半导体层上形成氮化物基绝缘层；
在所述第二氮化物基半导体层上形成栅电极；
窄化所述氮化物基绝缘层，使得所述氮化物基的绝缘层比所述掺杂的氮化物基半导体层和所述栅电极窄；
形成钝化层以填充氮化物基绝缘层和栅电极之间的间隙。
17.根据权利要求16所述的方法，其特征在于，在形成所述栅电极之后执行窄化所述氮化物基绝缘层。
18.根据权利要求16所述的方法，其特征在于，通过使用湿刻蚀工艺来窄化所述氮化物基绝缘层。
19.根据权利要求18所述的方法，其特征在于，通过使用干刻蚀工艺来窄化所述氮化物基绝缘层。
20.根据权利要求19所述的方法，其特征在于，窄化所述氮化物基绝缘层，使得所述氮化物基绝缘层具有弯曲的侧表面。
21.一种氮化物基半导体器件，其特征在于，包括：
第一氮化物基半导体层；
第二氮化物基的半导体层，其中，所述第二氮化物基的半导体层形成在第一氮化物基半导体层上，其中，第二氮化物基的半导体层比所述第一氮化物基半导体层具有更高的带隙；
掺杂氮化物基半导体层，设置在所述第二氮化物基半导体上；
在氮化物基绝缘层上的栅电极；和
氮化物基绝缘层，设置在所述掺杂氮化物基半导体层和所述栅电极之间，其中，所述氮化物基绝缘层的相对的侧表面相对于掺杂氮化物基半导体层和栅电极的边缘为凹进的。
22.根据权利要求21所述的半导体器件，其特征在于，进一步包括：
钝化层，其覆盖所述第二氮化物基半导体层并具有与所述氮化物基绝缘层的间隙侧表面接触的部分。
23.根据权利要求22所述的半导体器件，其特征在于，所述氮化物基绝缘层的电导率大于所述钝化层的电导率。
24.根据权利要求22所述的半导体器件，其特征在于，所述氮化物基绝缘层的厚度小于所述掺杂氮化物基半导体层的厚度和所述栅电极的厚度。
25.根据权利要求22所述的半导体器件，其特征在于，所述钝化层覆盖所述掺杂氮化物基半导体层的顶表面。
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